194434

DIRK LINDEKE
PROJETO DE UM FILTRO ATIVO PARALELO

DE 1kVA USANDO TCNICAS DE
CONTROLE ANALGICO E DIGITAL

FLORIANPOLIS
2003

UNIVERSIDADE FEDERAL DE SANTA CATARINA

PROGRAMA DE PS-GRADUAO
EM ENGENHARIA ELTRICA

Instituto de Eletrnica de Potncia


Dissertao submetida
Universidade Federal de Santa Catarina
como parte dos requisitos para a obteno do grau de
Mestre em Engenharia Eltrica.

DIRK LINDEKE

Florianpolis, Fevereiro de 2003.

Dirk Lindeke

Esta Dissertao foi julgada adequada para obteno do Ttulo de Mestre em Engenharia
Eltrica, rea de Concentrao em Eletrnica de Potncia e Acionamentos, e aprovada em
sua forma final pelo Programa de Ps-Graduao em Engenharia Eltrica da Universidade
Federal de Santa Catarina.

_________________________
Ivo Barbi, Dr. Ing.
Orientador

_________________________
Edson Roberto De Pieri, Dr.
Coordenador do Programa de Ps-Graduao em Engenharia Eltrica

Banca Examinadora:

_________________________
Enio Valmor Kassick, Dr.
Presidente

_________________________
Fabiana Pttker de Souza, Dra.

_________________________
Marcello Mezaroba, Dr.

A minha Me
Nris.

Ao Conhecimento, a Cincia e a Tecnologia.
AGRADECIMENTOS

Ao Prof. Ivo Barbi pela orientao e sabedoria, pela motivao e pela oportunidade de
trabalho junto com uma excelente equipe nestes 12 meses.
A Engenheira Fabiana Pttker de Souza pela transmisso de seus conhecimentos na
rea de filtros ativos e pela excelente orientao nos trabalhos em conjunto.
Ao Engenheiro Samir Ahmad Mussa pela transmisso de seus conhecimentos na rea
de processamento digital de sinais e pela extraordinria conduo dos trabalhos em equipe.
Aos membros da banca examinadora pelas revises, correes e sugestes.
Aos demais professores do INEP que sempre estiveram dispostos a ajudar e que tanto
contriburam para minha formao na rea de Eletrnica de Potncia.
Aos tcnicos e funcionrios do INEP pela constante disposio para auxiliar, em
especial a Dulcemar e ao Rafael.
Aos meus estimveis colegas do Programa de Mestrado, Carlos, Douglas, Eduardo,
Rafael e Ricardo que sempre estiveram prontamente dispostos a ajudar.
Aos demais amigos e colegas do INEP que de alguma forma contriburam para minha
formao.
A Vanessa pela pacincia, apoio e carinho.
A minha me pelo apoio, amor e compreenso incondicionais em todos os momentos
da minha vida, e que sem a qual nada teria sido possvel.
A cincia pela inspirao, orientao e esclarecimento.

i

Resumo da Dissertao apresentada UFSC como parte dos requisitos necessrios para a
obteno do grau de Mestre em Engenharia Eltrica.


Dirk Lindeke

Fevereiro / 2003

Orientador: Ivo Barbi, Dr. Ing.
rea de Concentrao: Eletrnica de Potncia e Acionamentos
Palavras-chave: filtro ativo / controle digital
Nmero de Pginas: 173.

O objetivo maior deste trabalho realizar o projeto e a execuo de dois Filtros
Ativos Paralelos de 1 kVA com a corrente controlada por valores mdios instantneos, um
deles com o controle tradicional analgico e o outro com o controle digital atravs de um
processador digital de sinais (DSP) da Texas Instruments. Os resultados obtidos
experimentalmente so ento comparados e algumas concluses a respeito das duas
tcnicas de controle so estabelecidas. O captulo I faz um breve resumo a respeito dos
filtros ativos em geral. O captulo II apresenta a metodologia de projeto de potncia de um
FAP. O captulo III apresenta o projeto dos controladores analgicos do FAP e os
resultados de simulao da estrutura de potncia e de controle. O captulo IV apresenta a
execuo do projeto de um Filtro Ativo Paralelo (FAP) controlado de modo analgico. O
captulo V apresenta uma introduo ao controle digital atravs do uso de DSP aplicado a
Eletrnica de Potncia. Nos captulos VI e VII so apresentadas a metodologia e execuo
de um Filtro Ativo Paralelo controlado de modo digital. Finalmente as concluses gerais
obtidas nesta dissertao so apresentadas. ainda apresentado, no Anexo I, um breve
estudo a respeito dos Filtros Ativos Srie (FAS), tambm aplicados na correo de
harmnicas de corrente.

ii

Abstract of Dissertation presented to UFSC as a partial fulfillment of the requirements for
the degree of Master in Electrical Engineering.

PROJECT OF A 1kVA PARALLEL ACTIVE
FILTER WITH ANALOG AND DIGITAL
CONTROLLER TECHNIQUES

Dirk Lindeke

February / 2003

Advisor: Ivo Barbi, Dr. Ing.
Area of Concentration: Power Electronics
Keywords: active filter / digital control
Number of Pages: 173.

The main objective of this work is to design and assembly two Parallel Active
Filters of 1 kVA each, with average current mode control technique. One of them will be
controlled with traditional analog control and the other one will be controlled with a digital
signal processor (DSP) from Texas Instruments. The experimental results are compared
and some conclusions about both techniques are taken. In Chapter I a summary about
active filters is presented. The power project of the Parallel Active Filter is presented in
Chapter II. In Chapter III the analog controller project and the simulation results are
presented. The Chapter IV presents the assembly details and the experimental results of the
Parallel Active Filter. The Chapter V presents an introduction to digital signal processing
applied to Power Electronics. The project method and the experimental results of a Parallel
Active Filter with digital control are presented in Chapters VI and VII. Finally, some
general conclusions are taken about this work. In this work is also presented a study about
a Series Active Filter, applied again to current harmonic correction.

iii

SUMRIO

NDICE DE TABELAS xviii
INTRODUO GERAL xix
CAPTULO I - Filtros Ativos 1
1.1. Estruturas 1
1.1.1. Filtro Ativo Paralelo 1
1.1.2. Filtro Ativo Srie 3
1.1.3. Filtro Ativo Universal 5
1.1.4. Filtros Ativos Hbridos 5
1.2. Topologias 7
1.3. Modulao 9
1.4. Estratgias de Controle da Corrente 11
1.5. Concluso 14
CAPTULO II - Estrutura de Potncia do Filtro Ativo
Paralelo de 1 kVA 15
2.1. Estrutura, Topologia, Modulao e Estratgia de Controle da Corrente Adotadas 15
2.2. Projeto de Potncia do FAP 17
2.2.1. Projeto da Carga: O Retificador Monofsico de Onda Completa com Filtro
Capacitivo 18
2.2.2. Estrutura de Potncia e Especificaes do FAP 20
2.2.3. Clculo dos Esforos de Corrente 21
2.2.4. Clculo dos Elementos Passivos do FAP: a Indutncia L
f
e a Capacitncia C
f
30
2.2.5. Projeto Fsico do Indutor L
f
31
2.2.6. Especificao do Capacitor C
f
35
2.2.7. Esforos nos Componentes do FAP 36

iv

2.2.8. Projeto dos Elementos Ativos do FAP 37
2.2.9. Clculo das Perdas 38
2.2.10. Projeto dos Transdutores 40
2.2.10.1. Transdutor de Tenso CA 41
2.2.10.2. Transdutor de Corrente CA 44
2.2.10.3. Transdutor de Tenso CC 46
2.2.11. Circuito de Partida: Controle da Corrente de Partida 47
2.3. Concluso 48
CAPTULO III - Controladores Analgicos do Filtro Ativo
Paralelo de 1 kVA 49
3.1. Estratgia de Controle e Projeto dos Controladores 49
3.2. Malha de Corrente 50
3.2.1. Modelagem 51
3.2.2. Projeto do Compensador 61
3.3. Malha de Tenso 67
3.3.1. Modelagem 69
3.3.2. Projeto do Compensador 69
3.4. Resultados de Simulao 72
3.4.1. Anlise em Regime Permanente: o FAP Funcionando com Diferentes Situaes
de Carga 73
3.4.2. Anlise das Caractersticas Dinmicas: Degrau de Carga de 50% 76
3.4.3. Anlise do Procedimento de Partida do Conversor 77
3.4.4. Anlise dos Esforos no FAP 79
3.5. Concluso 83
CAPTULO IV - Resultados Experimentais do Prottipo
de 1 kVA 84
4.1. Circuitos Auxiliares 84

v

4.1.1. Multiplicador 84
4.1.2. Circuitos Auxiliares de Partida do FAP 88
4.1.3. Circuito de Proteo de Sobre-Tenso 91
4.1.4. Gerao da Modulao 92
4.1.5. Esquema Completo de Controle e de Potncia 94
4.2. Resultados Experimentais 97
4.2.1. FAP Funcionando como Retificador BOOST 98
4.2.2. Conjunto de Fontes Chaveadas 99
4.2.3. Retificador com Filtro Capacitivo 100
4.2.4. Retificador com Carga R-L 101
4.2.5. Carga R-L 102
4.2.6. Carga R 102
4.2.7. Partida do FAP 103
4.3. Concluso 104
CAPTULO V - Introduo ao Controle Digital 105
5.1. O Processamento Digital de Sinais 105
5.1.1. Amostragem e Aquisio de Sinais 106
5.1.2. O Efeito de Aliasing 107
5.1.3. O Retentor de Ordem Zero (ZOH) 108
5.1.4. O Atraso de Transporte 109
5.1.5. Representaes Numricas em DSPs 110
5.2. O DSP TMS 320LF2407A 113
5.2.1. Especificaes e Caractersticas 114
5.2.2. Diagrama de Controle com o DSP da Texas 115
5.2.3. Perifricos 117
5.3. Concluso 118
CAPTULO VI - Projeto dos Controladores Digitais do
Filtro Ativo Paralelo de 1 kVA 119
6.1. Projeto dos Controladores Digitais 119

vi

6.1.1. Projeto do Controlador de Corrente no Plano Z 122
6.1.1.1. Caractersticas do Controle Digital 123
6.1.1.2. Grfico do LR 128
6.1.1.3. Projeto do Controlador 129
6.1.2. Projeto do Controlador de Tenso no Plano Z 132
6.2. Resultados de Simulao 133
6.3. Concluso 136
CAPTULO VII - Resultados Experimentais do Prottipo
de 1 kVA com Controle Digital 137
7.1. Prottipo de 1 kVA 137
7.1.1. Condicionamento dos Sinais 137
7.1.2. Sinais de Comando do DSP 140
7.1.3. Comando do Rel do Circuito de Partida 141
7.1.4. Esquema Final da Placa de Interface 141
7.2. Resultados Experimentais 143
7.2.1. FAP Funcionando como Retificador BOOST 143
7.2.2. Conjunto de Fontes Chaveadas 144
7.2.3. Retificador com Filtro Capacitivo 145
7.2.4. Retificador com Carga R-L 145
7.2.5. Carga R-L 146
7.2.6. Carga R 147
7.3. Concluso 148
Concluses Gerais 149
Referncias Bibliogrficas 151

vii

Anexo I - Estudo do Filtro Ativo Srie na Correo de
Harmnicas de Corrente 153
A. Projeto do FAS 154
B. Resultados de Simulao 155
C. Controle da Tenso do Barramento CC 157
D. Concluso 158
Anexo II - Arquivos de Simulao e Programas 160
A. Arquivo de Dados da Simulao do FAP em Regime Permanente 160
B. Arquivo de Dados da Simulao da Partida do FAP 162
C. Arquivo de Dados da Simulao do FAS 163
D. Cdigo do Programa para Gerar o LR no MATLAB 165
E. Cdigo do Programa para Gerar o LR da Malha de Tenso no MATLAB 167

viii

SIMBOLOGIA

1. Acrnimos e Abreviaturas

Smbolo Significado___________________________________

FAP Filtro Ativo Paralelo
FAS Filtro Ativo Srie
THD Total Harmonic Distortion , Distoro Harmnica Total
PFC Power Factor Correction , Correo do Fator de Potncia
VSI Voltage Source Inverter , Inversor de Tenso
CSI Current Source Inverter , Inversor de Corrente
CC Corrente Contnua
CA Corrente Alternada
FB Full Bridge , Ponte Completa
PWM Pulse Width Modulation , Modulao por Largura de Pulso
RSE Resistncia Srie Equivalente
FB-VSI Full Bridge Voltage Source Inverter , Inversor de Tenso
em Ponte Completa
CI Circuito Integrado
IGBT Insulated Gate Bipolar Transistor
FTLA Funo de Transferncia de Lao Aberto
FTMF Funo de Transferncia de Malha Fechada
MF Margem de Fase
AMPOP Amplificador Operacional
DSP Digital Signal Processor , Processador Digital de Sinais
ZOH Zero Order Hold , Retentor de Ordem Zero
LR Lugar das Razes

2. Smbolos de Unidades de Grandezas Fsicas

Smbolo Significado__________________________________

ix

Ohm
A Ampre
V Volt
F Faraday
H Henry
Hz Hertz
W Watt
VA Volt-Ampre
VAR Volt-Ampre Reativo
Fase
Grau trigonomtrico

3. Smbolos Usados em Expresses Matemticas

Smbolo Significado Unidade

V
s
Tenso da rede eltrica V
I
s
Corrente drenada da rede A
I
f
Corrente drenada pelo filtro ativo A
I
o
Corrente drenada pela carga A
L Indutor H
S Interruptor
D Diodo
C
o
Capacitor de sada F
R
o
Resistor de sada
V
1
Componente fundamental da tenso da rede V
V
h
Componentes harmnicas da tenso da rede V
V
ab
Tenso nos terminais ab do inversor de tenso em ponte
completa V
L
f
Indutor de acoplamento do FAP H

x

C
f
Capacitor do barramento CC do FAP F
V
Lf
Tenso sobre o indutor L
f
V
I
Lf
Ondulao da corrente no indutor L
f
A
D Razo cclica
V
Co_mx
Tenso mxima no capacitor retificador V
V
Co_mn
Tenso mnima no capacitor retificador V
V
Co_md
Tenso mdia no capacitor retificador V
V
ACpico
Tenso de pico da rede eltrica V
V
Cf
Tenso no capacitor do barramento CC do FAP V
If
para_max
Mx. ondulao de corrente parametrizada no FAP A
If
max
Mx. ondulao de corrente absoluta no filtro FAP A
f
ab
Freqncia da modulao no indutor do FAP Hz
V
cc
Tenso no barramento CC do FAP (V
cc
= V
Cf
) V
M
i
ndice de modulao
I
fundamental
Corrente fundamental A
Ae rea da perna central cm
2

Aw rea da janela cm
2

Ae.Aw Produto de reas cm
4

lm comprimento do caminho magntico cm
P
v
Perdas volumtricas W/m
2
N
litz
Nmero de fios em paralelo
P
cu
Perdas no cobre W
P
nucleo
Perdas no ncleo W
P
total
Perdas totais W
P
execuo
Possibilidade de execuo
V
CEsat
Tenso de saturao do IGBT V
td
on
Tempo de entrada em conduo do IGBT s
td
off
Tempo de bloqueio do IGBT s
Rth
jc_igbt
Resistncia trmica juno-cpsula do IGBT

xi

Rth
jc_diodo
Resistncia trmica juno-cpsula do diodo
V
To
Tenso em conduo do diodo V
P
Cf
Perdas no capacitor C
f
W
P
Scond
Perdas em conduo no interruptor W
P
Scomutao
Perdas em comutao no interruptor W
Rendimento %
J
max
Mxima densidade de corrente A/cm
2
B
max
Mxima densidade de fluxo T/cm
2

S
trafo
Potncia aparente do transformador VA
a Largura da perna central do ncleo cm
N
AT
Nmero de espiras no primrio de alta tenso
N
BT
Nmero de espiras no secundrio de baixa tenso
Sm rea da seo magntica cm
2

F
cruzamento
Freqncia de cruzamento da FTLA da planta Hz
R
Mi
Resistncia de ganho do sensor hall de corrente
R
Mv
Resistncia de ganho do sensor hall de tenso
G
v
Ganho do amostrador de tenso
G
i
Ganho do amostrador de corrente
R
INRUSH
Resistor de in-rush
R
i
(s) Funo de transferncia do compensador de corrente
R
v
(s) Funo de transferncia do compensador de tenso
G
id
(s) Funo de transferncia do modelo em corrente
G
vi
(s) Funo de transferncia do modelo em tenso
F
zero
Freqncia do zero Hz
F
polo
Freqncia do plo Hz
K
Ri
Ganho esttico do compensador de corrente
K
Rv
Ganho esttico do compensador de corrente
Z Representao no domnio Z
S Representao no domnio S

xii

F
clock
Freqncia de operao do DSP Hz

Subndices

carga Carga
boost Retificador BOOST
rede Rede eltrica
mn Valor mnimo
mx Valor mximo
md Valor mdio
pico Valor de pico
ef Valor eficaz
filtro Filtro Ativo
i Malha de corrente
v Malha de tenso

4. Notaes Matemticas

Smbolo Significado____________________________

A Grandeza parametrizada
<...> Valor Mdio Quase Instantneo VMQI
^ Perturbao
A Grandeza constante em um ponto de operao
a Grandeza varivel no modelo de pequenos sinais
. Aa Constante x perturbao em pequeno sinal
. a a Pequeno sinal x pequeno sinal

xiii

NDICE DE FIGURAS

Introduo Geral

Fig. 1 Estrutura do pr-regulador BOOST. xx

Captulo I

Fig. 1.1 Princpio de funcionamento de um FAP. 2
Fig. 1.2 Funcionamento do FAP com uma carga do tipo retificador com filtro capacitivo.
2
Fig. 1.3 FAS aplicado na compensao de harmnicas de tenso da rede. 4
Fig. 1.4 FAS aplicado na compensao de harmnicas de tenso da rede. 4
Fig. 1.5 Filtro ativo universal. 5
Fig. 1.6 (a), (b) e (c) Filtros Ativos Hbridos. 6
Fig. 1.7 Estruturas bidirecionais em corrente (VSI e CSI). 7
Fig. 1.8 (a) Inversor de tenso em meia ponte, (b) em ponte completa, (c) com
grampeamento no ponto neutro e (d) inversores de tenso em srie. 8
Fig. 1.9 Tenso V
ab
de (a) dois nveis, (b) trs nveis e (c) cinco nveis (c) 9
Fig. 1.10 Estrutura de comando de trs nveis para VSI em ponte completa. 10
Fig. 1.11 - (a) Gerao da Modulao. (b) Comando do Interruptor S
3
. (c) Comando do
Interruptor S
1
(d) Tenso Vab nos terminais ab do inversor. 10
Fig. 1.12 Filtro ativo monofsico do tipo paralelo empregando o inversor VSI controlado
atravs do monitoramento da corrente na carga no-linear e no filtro ativo. 12
Fig. 1.13 Filtro ativo monofsico do tipo paralelo empregando o inversor VSI controlado
atravs do sensoriamento da corrente da rede. 13

Captulo II

Fig. 2.1 Inversor de tenso em ponte completa (destaque para os terminais ab). 16
Fig. 2.2 Retificador monofsico de onda completa com filtro capacitivo. 18
Fig. 2.3 Estrutura de potncia do FAP. 20
Fig. 2.4 Tenso nos terminais ab do FAP. 23
Fig. 2.5 - Variao da ondulao de corrente em funo de wt. 26
Fig. 2.6 Ondulao parametrizada da corrente no indutor L
f
para um ndice de
modulao Mi = 0,6. 27
Fig. 2.7 - Forma de onda da corrente drenada pela carga (em componentes da srie de
Fourier). 29
Fig. 2.8 - Forma de onda da corrente que circula pelo FAP (em componentes da srie de
Fourier). 29
Fig. 2.9 Transformador abaixador de tenso da rede. 41
Fig. 2.10 Esquema de ligao do sensor hall de corrente. 45
Fig. 2.11 - Esquema de ligao do sensor hall de tenso. 46
Fig. 2.12 Circuito de partida do FAP. 48

xiv

Captulo III

Fig. 3.1 Estrutura geral da estratgia de controle. 49
Fig. 3.2 Diagrama de blocos da estrutura de controle. 50
Fig. 3.3 Estrutura de controle da malha de corrente. 50
Fig. 3.4 Estrutura proposta para a modelagem do conversor. 51
Fig. 3.5 Pulsos de comando dos interruptores S
1
e S
3
para a razo cclica D = 0,5. 52
Fig. 3.6 (a) Conduo dos interruptores S
1
e S
3
. (b) Conduo dos interruptores S
2
e S
4
.
(c) Conduo dos interruptores S
1
e S
4
. (d) Conduo dos interruptores S
2
e S
3.
53
Fig. 3.7 Estado topolgico equivalente do FB-VSI para situao A. 53
Fig. 3.8 - Pulsos de comando dos interruptores S
1
e S
3
Fig. 3.9 - Estados topolgicos equivalentes do FB-VSI para situao B. 54
1
e S
3
Fig. 3.11 - Estados topolgicos equivalentes do FB-VSI para situao C. 55
Fig. 3.12 Etapas de funcionamento de um conversor BOOST. 56
Fig. 3.13 (a) Mdulo da expresso (3.18). (b) Fase da expresso (3.18). 59
Fig. 3.14 Lugar das Razes da FTMF da expresso (3.19). 60
Fig. 3.15 - (a) Mdulo da funo de transferncia dos dois modelos. (b) Fase da funo de
transferncia dos dois modelos. 61
Fig. 3.16 (a) Compensador avano-atraso de fase. (b) Mdulo da funo de transferncia
do compensador. 61
Fig. 3.17 FTLA da malha de corrente. 62
Fig. 3.18 (a) LR da FTMF. (b) BODE da FTLA. 65
Fig. 3.19 Resposta ao degrau da planta em malha fechada. 66
Fig. 3.20 Corrente drenada da rede para um FAP funcionando com uma malha de tenso
rpida. 67
Fig. 3.21 Diagrama de blocos no domnio S da malha de tenso. 68
Fig. 3.22 Compensador avano-atraso da malha de tenso. 69
Fig. 3.23 - Mdulo e fase do diagrama de bode da FLTA da malha de tenso. 71
Fig. 3.24 Esquema do circuito de simulao numrica. 73
Fig. 3.25 (a) Retificador com filtro capacitivo. (b) Retificador com carga R-L. (c) Carga
R-L. 73
Fig. 3.26 (a) Tenso e corrente da rede. (b) Corrente de carga e corrente no FAP (I
f
). 74
Fig. 3.27 (a) Tenso e corrente da rede (I
S
). (b) Corrente de carga (I
o
) e corrente no FAP
(I
f
). 75
S
o
) e corrente no FAP
(I
f
). 75
Fig. 3.29 (a) Corrente drenada da rede pela carga. (b) Tenso no capacitor C
f

(barramento CC) do FAP. 76
Fig. 3.30 - (a) Tenso na sada do controlador de corrente. (b) Corrente drenada da rede. 77
Fig. 3.31 Circuito utilizado na simulao numrica do circuito de partida. 78
Fig. 3.32 Corrente de partida do FAP. 78
Fig. 3.33 Corrente de partida da carga. 79
Fig. 3.34 - Corrente total drenada da rede I
s
, corrente da carga I
o
e a corrente no FAP I
f
. 79
Fig. 3.35 (a) Ondulao da corrente drenada da rede. (b) Ondulao da tenso do
barramento CC. 80
Fig. 3.36 (a) Corrente no interruptor S
1
. (b) Corrente no diodo D
1
. 81
Fig. 3.37 (a) Corrente no capacitor C
f
. (b) Ao de controle. 81

xv

Fig. 3.38 (a) Tenso na sada do controlador de tenso. (b) Tenso de referncia da
corrente. 82

Captulo IV

Fig. 4.1 Esquema eltrico do multiplicador. 85
Fig. 4.2 - Esquema de ganhos do FAP. 87
Fig. 4.3 Circuito temporizador. 90
Fig. 4.4 Circuito de partida progressiva. 90
Fig. 4.5 Circuito de proteo de sobre-tenso do capacitor C
f
. 91
Fig. 4.6 Circuito eltrico para gerar uma forma de onda triangular. 93
Fig. 4.7 Esquema completo da estrutura de potncia. 95
Fig. 4.8 Esquema eltrico da placa do sensor hall de tenso. 95
Fig. 4.9 Esquema eltrico da placa auxiliar de potncia. 96
Fig. 4.10 Esquema completo do circuito de comando e controle do FAP. 96
Fig. 4.11 Placa de controle e comando analgica. 97
Fig. 4.12 (a) Tenso e corrente da rede. (b) Harmnicas da corrente total drenada da rede.
98
Fig. 4.13 - (a) Tenso e corrente da rede. (b) Tenso e corrente de carga. (c) Tenso e
corrente que circula no FAP (c) Harmnicas da corrente total drenada da rede. 99
Fig. 4.14 Detalhe da distoro da tenso da rede eltrica. 100
corrente que circula no FAP. 102
corrente que circula no FAP. 102
Fig. 4.19 Tenso V
Cf
no barramento CC do FAP (capacitor C
f
) e corrente de partida I
f
no
FAP. 103
Fig. 4.20 Detalhe dos diferentes estgios da corrente de partida. 104

Captulo V

Fig. 5.1 Diagrama de blocos de um conversor com controle digital. 106
Fig. 5.2 (a) Sinal contnuo i(t) e sinal amostrado i
n
. (b) Rudo de quantizao. 107
Fig. 5.3 Efeito de aliasing que ocorre na amostragem. 108
Fig. 5.4 Fase introduzida na planta por um retentor de ordem zero (ZOH) para uma
freqncia de amostragem de 100kHz. 109
Fig. 5.5 Fase do diagrama de Bode do modelo do atraso de transporte. 110
Fig. 5.6 Representao de nmero no formato ponto fixo Q
4
. 111
Fig. 5.7 Exemplo de multiplicao e tratamento do resultado em ponto fixo. 113
Fig. 5.8 FAP empregando o inversor FB-VSI controlado atravs de DSP. 115

xvi

Captulo VI

Fig. 6.1 Modelo da malha de corrente do FAP no domnio Z. 122
Fig. 6.2 Princpio de gerao dos pulsos PWM. 123
Fig. 6.3 Esquema de ganhos do modulador PWM. 124
Fig. 6.4 Filtro de Anti-Aliasing. 125
Fig. 6.5 (a) Regio desejvel para os plos da FTMF da planta. (b) Freqncia natural de
oscilao da planta da mesma ordem da freqncia de amostragem. 129
Fig. 6.6 Fase do atraso de transporte do sistema discreto. 130
Fig. 6.7 Grfico do LR da FTMF do FAP com controle digital. 130
Fig. 6.8 Fase da FTLA do FAP com controle digital. 131
Fig. 6.9 Resposta ao Degrau. 131
Fig. 6.10 Lugar das razes da FTMF da malha de tenso. 132
Fig. 6.11 Fase da FTLA da malha de tenso. 132
Fig. 6.12 Diagrama de controle digital do FAP. 133
Fig. 6.13 Esquema da modulao PWM a 3 nveis. 134
Fig. 6.14 Esquema de potncia do FAP. 134
Fig. 6.15 Esquema completo de potncia e de comando digital. 135
Fig. 6.16 Corrente drenada da rede (a) Retificador com filtro capacitivo. (b) Retificador
com filtro capacitivo e com filtro de entrada. (c) Retificador com carga R-L. 135

Captulo VII

Fig. 7.1 - Circuito de interface para os sinais dos sensores de corrente e de tenso da rede.
138
Fig. 7.2 (a) Sada do bloco A. (b) Sada do bloco B. (c) Sada do bloco C. (d) Sada do
bloco D. (e) Sada do bloco E. (f) Sada do bloco F. 138
Fig. 7.3 - Esquema eltrico dos sensores hall de tenso e de corrente. 139
Fig. 7.4 Esquema eltrico do buffer de sada para o driver de comando. 140
Fig. 7.5 Esquema eltrico do controle de corrente de partida. 141
Fig. 7.6 - Esquema eltrico completo da placa de interface. 142
Fig. 7.7 - Foto da placa de interface ou condicionamento de sinais. 142
Fig. 7.8 (a) e (b) Formas de onda da tenso e da corrente drenada da rede para o FAP
funcionando como retificador BOOST. (c) Espectro harmnico da corrente drenada da
rede. 143
Fig. 7.9 (a) Formas de onda da tenso e da corrente drenada da rede. (b) Espectro
harmnico da corrente drenada da rede. 144
Fig. 7.10 (a) Tenso e corrente drenada da rede. (b) Tenso e corrente da carga. (c)
Tenso e corrente que circula no FAP. (d) Espectro harmnico da corrente drenada da
rede. 145
Tenso e corrente que circula no FAP. (d) Espectro harmnico da corrente drenada da
rede. 146
Fig. 7.12 - (a) Tenso e corrente drenada da rede. (b) Tenso e corrente da carga. (c)
Tenso e corrente que circula no FAP. 147
Tenso e corrente que circula no FAP. 147

xvii

Anexos

Fig. A.1 Estrutura do FAS com a estratgia de controle proposta. 155
Fig. A.2 Esquema de simulao numrica do FAS. 155
Fig. A.3 Tenso da rede e corrente drenada da mesma. 156
Fig. A.4 Tenso no barramento CC do FAS. 156
Fig. A.5 Tenso e corrente na carga. 157
Fig. A.6 (a) Corrente atrasada de 0. (b) Corrente atrasada de 30. (c) Corrente atrasada
de 60. 158
Fig. A.7 (a) Tenso e corrente na carga sem o FAS. (b) Tenso e corrente na carga com o
FAS. 159

xviii

NDICE DE TABELAS

Tabela 1.1 Caractersticas das principais topologias empregadas nos filtros ativos. 9

Tabela 2.1 Especificaes do retificador (carga proposta)............................................... 19
Tabela 2.2 Parmetros obtidos para o retificador. ............................................................ 20
Tabela 2.3 Especificaes do Filtro Ativo Paralelo. ........................................................ 21
Tabela 2.4 - Parmetros obtidos para o filtro ativo paralelo. .............................................. 31
Tabela 2.5 - Especificaes do projeto do indutor L
f
. ......................................................... 32
Tabela 2.6 Aspectos construtivos do indutor L
f
................................................................ 35
Tabela 2.7 - Caractersticas individuais dos capacitores do banco capacitivo Cf. .............. 35
Tabela 2.8 - Caractersticas individuais dos capacitores do banco capacitivo C
f
................ 36
Tabela 2.9 Valores obtidos para as correntes que circulam nos elementos do FAP. ....... 36
Tabela 2.10 - Caractersticas do mdulo SEMIKRON SEMITOP
2
SK 45GB. ................ 37
Tabela 2.11 - Perdas totais do conversor. ............................................................................ 40
Tabela 2.12 Especificaes preliminares para o projeto do transformador...................... 41
Tabela 2.13 Caractersticas do ncleo comercial a = 1,6 cm. .......................................... 43
Tabela 2.14 - Caractersticas do sensor hall de corrente. .................................................... 45
Tabela 2.15 Caractersticas do sensor hall de tenso........................................................ 46

Tabela 3.1 - Parmetros obtidos para o controlador de corrente. ........................................ 65
Tabela 3.2 - Parmetros eltricos do compensador de corrente. ......................................... 67
Tabela 3.3 Parmetros obtidos para o controlador de tenso. .......................................... 70
Tabela 3.4 - Parmetros eltricos do compensador de tenso. ............................................ 72
Tabela 3.5 Correntes mdias e eficazes nos elementos do filtro ativo. ............................ 82

Tabela 4.1 Especificaes e limitaes de projeto do CI 1595L. ..................................... 85
Tabela 4.2 Informaes a respeito da rede eltrica com e sem o funcionamento do FAP.
.................................................................................................................................... 104

Tabela 5.1 Abrangncia numrica das diferentes representaes em ponto fixo com sinal.
.................................................................................................................................... 112
Tabela 5.2 - Necessidades do FAP e capacidade do DSP. ................................................ 115

Tabela 6.1 - Critrios de projeto para o controlador de corrente....................................... 129
Tabela 6.2 - Parmetros obtidos para o controlador de corrente. ...................................... 131
Tabela 6.3 - Parmetros obtidos para o controlador de corrente. ...................................... 133

Tabela 7.1 - Comparativo do desempenho entre a estratgia de controle analgica e digital.
.................................................................................................................................... 148

Tabela A.1 - Caractersticas dos filtros ativos paralelo e srie.......................................... 158

xix

INTRODUO GERAL

Com o aumento do nmero de equipamentos eletro-eletrnicos e eletromecnicos
[1] que solicitam fontes de alimentao especiais - como os retificadores controlados,
inversores, fontes chaveadas e outras - foram observadas algumas conseqncias das
cargas eletrnicas dessa natureza, como os distrbios relevantes no sistema de energia
eltrica, causando transtornos aos consumidores e, principalmente, s concessionrias de
energia eltrica. Dentre estes distrbios podemos citar:
Baixos nveis do fator de potncia da instalao;
Altas taxas de distores harmnicas da tenso da rede eltrica devido
circulao de harmnicos de corrente na mesma;
Nveis de rudos (EMI) considerveis injetados na rede eltrica pelos
equipamentos em questo.

Hoje em dia so apresentadas novas normas e recomendaes [2] e [3], as quais
estabelecem padres para a melhoria da qualidade da energia eltrica, principalmente em
relao ao fator de potncia, a taxa de distoro harmnica total (THD) e a emisso de
rudos (EMI). A tendncia que estes padres passem a ser exigidos pelas empresas
concessionrias do fornecimento de energia eltrica, fazendo com que haja necessidade de
solucionar os problemas causados pelos conversores eletrnicos.
Na busca da minimizao de tais problemas, foram e esto sendo feitas diversas
pesquisas, sendo que em muitos casos h o alcance de resultados bastante relevantes e
expressivos.
Como muitas aplicaes utilizam retificadores monofsicos e trifsicos, algumas
variaes para a melhora de seu desempenho vem sendo propostas. Como exemplo
podemos citar as solues preventivas onde o prprio equipamento j utiliza alguma
tcnica de reduo de contedo harmnico ou de correo de fator de potncia (PFC),
como o uso de um estgio pr-regulador BOOST [4] nos retificadores de tenso, como
visto na figura Fig. 1.

xx

S V
s
R
o
D L
C
o
V
Boost
boost
ret
I
boost

Fig. 1 Estrutura do pr-regulador BOOST.

Estas solues so elegantes, mas nem sempre so possveis, pois exigem que o
equipamento seja projetado pensando-se no uso destas tcnicas (nota-se observando a Fig.
1 que o estgio BOOST encontra-se entre a ponte retificadora a diodos e o capacitor de
filtragem), e assim sendo, no permitem a soluo do problema para equipamentos que j
esto em funcionamento.
Quando necessrio resolver os problemas de fator de potncia, da taxa de
distoro harmnica total (THD) e da emisso de rudos (EMI) de equipamentos que j se
encontram em funcionamento e que no possuem tcnicas preventivas para reduo destes
problemas deve-se recorrer ao uso de tcnicas corretivas. Muitas solues deste tipo j
foram propostas [8], [9], [11] e [12], como por exemplo, o uso de filtros passivos srie e/ou
paralelo (em geral usados em instalaes eltricas com um grande conjunto de cargas
conectadas), filtros ativos e diversas combinaes de ambos.
Os filtros passivos so extremamente robustos, porm so pesados, volumosos e
podem apresentar problemas de ressonncia. O uso de pequenos filtros ativos em conjunto
com os filtros passivos pode resolver os problemas de ressonncia [11], mas os elevados
peso e volume dos filtros passivos no possuem soluo.
Sabe-se que o uso de filtros ativos paralelos monofsicos de pequena e mdia
potncia podem ser uma soluo bastante interessante para as instalaes que fazem o uso
dos equipamentos ditos poluidores da rede eltrica [6], como os descritos anteriormente.
importante ainda salientar que, assim como os avanos no setor da qualidade da
energia eltrica, os avanos na tecnologia do processamento digital de sinais tambm
foram muito acentuados nas duas ultimas dcadas. As vantagens do uso do controle digital
em conversores estticos so muitas, dentre outras podemos citar:
Reduo do nmero de componentes eletrnicos das placas de comando dos
conversores;

xxi

Grande flexibilidade na concepo do compensador e do modulador do
conversor, bastando para isto mudar o software do DSP;
Maior facilidade da montagem do produto final em linha de produo, uma
vez que o mesmo fica com o nmero de componentes eletrnicos
susceptveis a variaes paramtricas muito reduzido. Muitas vezes, o ajuste
final, como por exemplo, o acerto de potencimetros, pode no ser mais
necessrio (exceto, em alguns casos, em placas de condicionamento).

Se somarmos aos aspectos que dizem respeito atual necessidade do setor da
qualidade da energia eltrica o fato de que a cada momento se torna mais evidente o uso
dos processadores digitais de sinais (DSPs) na Eletrnica de Potncia, chegamos a
inevitvel concluso que o domnio da tecnologia de um filtro ativo controlado de modo
digital muito importante.
Tomando posse destas constataes, este trabalho procura elaborar uma
metodologia de projeto clara e concisa para um filtro ativo paralelo (FAP) controlado de
modo clssico analgico e outro FAP controlado de modo digital, sendo que os resultados
obtidos de ambas as estratgias de controle devem ser confrontados.
Num primeiro momento ser apresentada uma breve recapitulao da teoria dos
filtros ativos (Captulo I), sendo que este tpico no ser aprofundado visto que j existem
diversos trabalhos a respeito do assunto [5] e [6].
No Captulo II apresenta-se a escolha da melhor estrutura, topologia e estratgia de
controle para um filtro ativo paralelo aplicado compensao de harmnicas de corrente,
assim como toda a metodologia de projeto do estgio de potncia do conversor.
No Captulo III apresentam-se a modelagem e uma metodologia de projeto do
controlador analgico do FAP. Resultados de simulao numrica da estrutura de potncia
e de controle tambm sero apresentados.
No Captulo IV so discutidos os resultados experimentais de um prottipo de
1kVA.
No Captulo V realizada uma introduo ao processamento digital de sinais.
No Captulo VI apresenta-se uma metodologia de projeto dos controladores digitais
usados no filtro ativo paralelo.

xxii

No Captulo VII so apresentados os circuitos auxiliares para a construo de um
prottipo com controle digital. Os resultados experimentais obtidos tambm so
apresentados.
Por fim, os resultados obtidos neste trabalho so discutidos e concluses so
apresentadas.
So ainda apresentados (no Anexo I) os resultados de simulao a respeito do
estudo de um filtro ativo srie (FAS) aplicado compensao de harmnicas de corrente.

Captulo I 1

CAPTULO I - Filtros Ativos

Neste captulo introdutrio apresenta-se uma descrio resumida a respeito da
teoria fundamental dos filtros ativos [5] e [6]. Deve ser abordado o princpio de
funcionamento de diferentes estruturas, a saber:
Filtro ativo paralelo;
Filtro ativo srie;
Filtro ativo universal, que consiste da combinao de um filtro ativo srie
com um filtro ativo paralelo;
Filtros ativos hbridos, que so combinaes de filtros ativos com filtros
passivos.

Sero apresentadas ainda as principais estruturas de filtros ativos, as topologias
utilizadas, as possveis modulaes PWM e as estratgias de controle da corrente.

1.1. Estruturas

De uma maneira simplificada, os filtros ativos so equipamentos conectados com a
rede eltrica de modo a eliminar distores da tenso da rede e/ou compensar as
harmnicas de corrente solicitadas pela carga.
Existem diversas formas de se conectar os filtros ativos em conjunto com a rede
eltrica. Diferentes maneiras de faz-lo sero descritas nos itens subseqentes.

1.1.1. Filtro Ativo Paralelo

O filtro ativo do tipo paralelo (FAP) geralmente empregado para corrigir
harmnicas de corrente de cargas no-lineares. Ele conectado em paralelo com a rede e
com a carga, aonde ele atua como um dispositivo que injeta ou drena uma corrente do PCC
de sorte que a corrente total drenada da rede eltrica, que a corrente da carga mais a do
filtro ativo, seja senoidal (expresso (1.1)). . Pela rede eltrica circula ento apenas a
componente fundamental da corrente da carga, resultando para a rede eltrica um
comportamento de carga resistiva (carga no-linear + filtro ativo), como se pode observar
na Fig. 1.1.

Captulo I 2

Filtro Ativo
Paralelo
CARGA (S)
V
s
I
s
I
f
I
o
PCC

Fig. 1.1 Princpio de funcionamento de um FAP.

Com uma estratgia de controle adequada o FAP tambm capaz de compensar
reativos de deslocamento da componente fundamental da corrente, proveniente de cargas
lineares de carter indutivo ou capacitivo e de cargas no-lineares.

) ( ) ( ) (
arg
wt I wt I wt I
Filtro a C S
+ =
(1.1)

Para facilitar o entendimento do princpio de funcionamento do FAP so
apresentadas na Fig. 1.2 as correntes drenada da rede, drenada/injetada pelo FAP e
drenada pela carga para o FAP funcionando em paralelo com uma carga no-linear do tipo
retificador com filtro capacitivo.

(t)
0s 8ms 16ms
0A

I
o
I
f
I
s
I
f pico
I
opico
pico I
s

Fig. 1.2 Funcionamento do FAP com uma carga do tipo retificador com filtro
capacitivo.

Captulo I 3

Observando a Fig. 1.2 nota-se facilmente que a corrente drenada da rede (verde) a
soma da corrente drenada pela carga (vermelho) mais a corrente drenada/injetada pelo
FAP.
A partir do princpio de funcionamento descrito, pode-se esperar, por exemplo, que
para uma carga puramente resistiva o FAP no injete ou drene corrente alguma do sistema
(exceto a corrente necessria para compensar as suas perdas), pois a corrente drenada por
uma carga puramente resistiva j senoidal e em fase com a tenso.
Seguindo o mesmo raciocnio, pode-se esperar que para uma carga linear de carter
indutivo ou capacitivo, o FAP injetar uma corrente adiantada ou atrasada de 90,
respectivamente, de modo a compensar apenas os reativos de deslocamento da carga e,
assim, a corrente total drenada da rede senoidal e em fase com a tenso.
J para uma carga no linear, como no caso dos retificadores, o filtro ativo deve
injetar e/ou drenar correntes harmnicas da rede, de modo que estas estejam em oposio
de fase com as correntes harmnicas da carga. Deste modo, como nos casos anteriores, a
corrente total drenada da rede se torna senoidal e em fase com a tenso (veja Fig. 1.2).
O filtro ativo paralelo no processa potncia ativa. Por ele circula apenas uma
potncia reativa para compensar as harmnicas de corrente da carga ou o reativo de
deslocamento da mesma. Desta forma, as perdas no FAP so menores do que em relao
ao FAS, visto que o ltimo processa toda a corrente de carga, como ser visto adiante.
importante salientar que no necessrio modificar a carga para acrescentar o
FAP, pois o mesmo conectado em paralelo com a rede. Assim, no caso do FAP deixar de
operar, a carga continua sendo alimentada normalmente pela rede, porm com um baixo
fator de potncia.
Alm disso, o FAP tem a capacidade de se adaptar a diferentes tipos de cargas
(no-lineares e lineares) sem haver a necessidade de um conhecimento prvio das cargas
(respeitados os limites de potncia para qual o FAP for projetado).

1.1.2. Filtro Ativo Srie

Uma das aplicaes usuais para os filtros ativos do tipo srie (FAS) na
compensao da tenso da rede, isolando a carga contra perturbaes na tenso, tais como
distoro harmnica e efeitos desta, como o notching.

Captulo I 4

Operando na correo de harmnicas de tenso, o FAS conectado em srie com a
rede e a carga, apresentando uma caracterstica de fonte de tenso varivel (V
h
). Esta
tenso somada com a tenso da rede distorcida resulta em uma tenso na carga puramente
senoidal, como mostra a Fig. 1.3. Funcionando desta forma o FAS no compensa as
harmnicas de corrente da carga.
Filtro Ativo
Srie
CARGA (S)
V
1
i
o
V
h
+
+
-
V
h
+
-
+
-
V
o
V
s
=

Fig. 1.3 FAS aplicado na compensao de harmnicas de tenso da rede.

O FAS tambm pode ser utilizado para compensar as harmnicas de corrente da
carga (veja Fig. 1.4). Neste caso, o FAS funciona como uma impedncia varivel, que
deixa circular a componente fundamental da corrente da carga, mas bloqueia as
componentes harmnicas, ou seja, uma impedncia elevada para as harmnicas de
corrente.
Este modo de funcionamento do FAS pode no ser muito interessante, pois toda a
componente fundamental da corrente da carga circula pelo filtro ativo, o que resulta em
perdas. Alm disso, se o filtro ativo deixa de funcionar, a carga tambm no funciona, o
que uma desvantagem em relao ao FAP. O FAS funcionando na correo de
harmnicas de corrente abordado de forma mais detalhada no Anexo I, onde so
apresentados inclusive resultados de simulao de um FAS de 1 kVA funcionando na
correo das harmnicas de corrente.
Filtro Ativo
Srie
CARGA (S)
V
s
i
o
+
-
V
h

Fig. 1.4 FAS aplicado na compensao de harmnicas de tenso da rede.

Captulo I 5

1.1.3. Filtro Ativo Universal

A combinao dos filtros ativos srie e paralelo em uma nica topologia
denominada PLC (power line condition) apresentada na Fig. 1.5. Esta combinao
incorpora as caractersticas de compensao do filtro srie com as do filtro paralelo. O
filtro srie compensa as distores da rede, suas flutuaes, notching e tambm funciona
como um isolador de harmnicas. O filtro paralelo funciona como uma fonte controlada de
corrente que compensa as harmnicas de corrente da carga. Assim, cargas sensveis podem
operar em instalaes ditas poludas com um fator de potncia elevado.
Filtro Ativo
Paralelo
CARGA (S)
i
s
i
f
i
o
Filtro Ativo
Srie
+
-
+ -
V
s V
h
+
V
h
+
-
V
o

Fig. 1.5 Filtro ativo universal.

1.1.4. Filtros Ativos Hbridos

Os filtros ativos hbridos, que so uma combinao entre filtros passivos e filtros
ativos, so utilizados para a compensao de harmnicas de corrente. No entanto,
apresentam um volume considervel devido aos filtros passivos, sendo por isso mais
indicados para aplicaes industriais. Na Fig. 1.6 so apresentadas as principais
configuraes.
Na Fig. 1.6-a pode-se observar o filtro passivo paralelo combinado com o filtro
ativo paralelo. Neste caso o filtro ativo compensa as harmnicas de corrente de baixa
freqncia e o filtro passivo as harmnicas de corrente de alta freqncia. Como o filtro
ativo no compensa todas as harmnicas de corrente a sua potncia reduzida.
Na Fig. 1.6-b apresentado o filtro ativo srie combinado com o filtro passivo
paralelo. Neste caso, o filtro ativo srie atua como uma impedncia varivel de maneira
que o filtro passivo passa a ter um comportamento praticamente ideal.

Captulo I 6

Na Fig. 1.6-c apresentado o filtro ativo conectado em srie com o filtro passivo
paralelo. O filtro passivo em srie com o filtro ativo conectado em paralelo com a carga,
conferindo um comportamento praticamente ideal ao filtro passivo. Como a tenso da rede
no est diretamente aplicada ao filtro ativo, os esforos de tenso so reduzidos.

Filtro Ativo
Paralelo
CARGA (S)
V
s
i
s
i
f
i
o
Filtro
Passivo
(a)

Filtro Ativo
Srie
CARGA (S)
V
1
i
1
+
-
V
h
Filtro
Passivo
i
o
(b)

Filtro Ativo
Srie
CARGA (S)
i
1
V
1
Filtro
Passivo
i o
(c)

Fig. 1.6 (a), (b) e (c) Filtros Ativos Hbridos.

Captulo I 7

1.2. Topologias

Qualquer conversor CA-CC bidirecional em corrente pode operar como filtro ativo.
Tanto os inversores de tenso (VSI) como os inversores de corrente (CSI), apresentados na
Fig. 1.7, podem ser empregados.
i
f
L
c
+
-
V C
f
(a) VSI
f
i
f
L
1
L
f
I
f
C
1
filtro de
alta freqncia
(b) CSI
cc

Fig. 1.7 Estruturas bidirecionais em corrente (VSI e CSI).

No VSI, a tenso no barramento CC (V
cc
) controlada e mantida constante e prov
para a rede a corrente necessria atravs do indutor de acoplamento L
c
. O valor mdio da
tenso V
cc
deve ser sempre superior ao valor de pico da tenso da rede.
No CSI, a corrente no barramento CC (i
f
) modulada e injetada na rede. A corrente
i
f
deve ser maior que o valor de pico da corrente a ser compensada, o que leva a perdas
significativas no indutor L
f
. As perdas por conduo nos semicondutores tambm so
elevadas devido aos diodos em srie com os interruptores, tendo-se portanto o dobro de
semicondutores conduzindo simultaneamente quando comparado ao inversor de tenso.
Por estas razes, os inversores VSI so os mais adequados para a operao como filtros
ativos.
Na Fig. 1.8 so apresentadas diferentes topologias de inversores de tenso que
podem ser utilizados como filtro ativo.
Os inversores em meia ponte, ponte completa, com grampeamento do ponto neutro
(NPC neutral point clamped) e a conexo srie de inversores de tenso monofsicos
apresentados na Fig. 1.8 tm princpio de funcionamento similar. No entanto, estes
inversores apresentam diferenas quanto a esforos de tenso nas chaves e diferentes
possibilidades com relao a modulaes multinvel. A Tabela 1.1 apresenta as principais
diferenas entre as diferentes topologias.
O inversor meia ponte apresenta o menor nmero de chaves, no entanto consegue-
se apenas uma modulao a dois nveis, o que significa uma indutncia de acoplamento
maior, quando comparada com a modulao a trs nveis. Alm disso, a tenso sobre as

Captulo I 8

chaves o dobro da tenso de barramento e existe a necessidade de se controlar a tenso
em dois capacitores (garantir tenso igual nos dois). Esta topologia indicada para
potncias baixas (por exemplo, at 500 VA)
O inversor em ponte completa apresenta quatro chaves que ficam submetidas
tenso de barramento (metade da tenso do meia ponte). Outros pontos importantes so a
possibilidade de modulao a trs nveis, reduzindo a indutncia de acoplamento, e o fato
de haver apenas um capacitor no barramento, o que torna a malha de controle de tenso
mais simples. Pelas caractersticas apresentadas indicado para potncias mdias (por
exemplo, 500 VA at 10 kVA).

a
+
-
b
+
-
D
+
-
b
a
V
s
L
c i
f
S
1
D
1
Cf V
Cf
C
f V
Cf
S
2
D
2
V
s
L
c i
f
S
1
1
S
3
D
3
S2
D
2
S
4
D
4
C
f V
Cf
+ -
+
-
+ -
+
-
(a) (b)

a c
+
-
d +
- b
V
s
L
c i
f
S
1
D1
S2
D
2
S
3
D
3
S
4
D
4
V
Cf
/ 2
V
Cf
/ 2
S
5
D
5
S
6
D
6
S
7
D7
S8
D
8
+
-
+ -
Dg2
Dg1
V
s L
c i
f
a b
+
-
S
1
D
1
S
2
D
2
S
3
D
3
S
4
D
4
V
Cf
+
-
V
Cf
C
f
C
f
+ -
+ -
(c) (d)

Fig. 1.8 (a) Inversor de tenso em meia ponte, (b) em ponte completa,
(c) com grampeamento no ponto neutro e (d) inversores de tenso em srie.

As topologias NPC e conexo srie de inversores apresentadas na Fig. 1.8 podem
operar com 3 e 5 nveis de tenso, respectivamente. No entanto, para obter-se mais nveis
de tenso basta acrescentar clulas de comutao (NPC) ou conectar mais inversores em
srie (conexo srie). importante salientar que, quanto maior o nmero de nveis de
tenso, maior o nmero de chaves e menor a tenso aplicada sobre as mesmas. Assim,

Captulo I 9

estas topologias so indicadas para situaes em que se tenha tenso de barramento
elevada. Outro ponto importante a necessidade de 2 capacitores (ou mais, dependendo do
nmero de nveis de tenso) no barramento CC, o que aumenta o grau de complexidade da
malha de controle de tenso.
Topologia
do inversor
Nveis da
tenso V
ab

N
o
de
interruptores
Tenso nos
interruptores
No de capacitores
no barramento CC
Meia-Ponte 2 2 2.V
Cf
2
2 4 V
Cf
1
Ponte
Completa
3 4 V
Cf
1
2 4 V
Cf
2
NPC
*

3 4 V
Cf
2
Conexo
Srie
3 8 V
Cf
/ 2 2
* NPC Neutral Point Clamped
Tabela 1.1 Caractersticas das principais topologias empregadas nos filtros ativos.

1.3. Modulao

Dependendo da modulao empregada, a tenso V
ab
do filtro ativo apresenta
diferentes nveis, como mostra a Fig. 1.9.
Quanto maior o nmero de nveis da tenso V
ab
, menor a indutncia de
acoplamento, e maior a freqncia da tenso V
ab
. Estes dois fatores contribuem para um
melhor desempenho do filtro ativo.

wt
V
ab
V
Cf
V
Cf
/ 2
-VCf
/ 2
-V
Cf
wt
Vab
V
Cf
-V
Cf
wt
V
ab
V
Cf
-V
Cf
2 2
2
(a) (b) (c)

Fig. 1.9 Tenso V
ab
de (a) dois nveis, (b) trs nveis e (c) cinco nveis (c)

Captulo I 10

Conforme apresentado na Tabela 1.1, algumas topologias admitem modulaes de
2, 3 ou mais nveis e a modulao definida pela estratgia de comando dos interruptores
da topologia VSI. Em geral, opta-se pelo maior nmero de nveis da tenso V
ab
que a
topologia admite. Na Fig. 1.10, apresenta-se a estrutura de comando dos interruptores de
uma VSI em ponte completa, apresentado na Fig. 1.8-b, modulada a trs nveis.
3
S ,S
4
__
V
T1
V
T2
+
-
-
+
V
m
Compensador de
H
i
(s)
Corrente
1
S ,S
2
__

Fig. 1.10 Estrutura de comando de trs nveis para VSI em ponte completa.

Na Fig. 1.11 esto apresentadas as principais formas de onda do circuito de gerao
da modulao trs nveis da Fig. 1.10 (com o intuito de facilitar a compreenso do grfico,
so desenhadas duas senides defasadas de 180 (Fig. 1.11(a)) no lugar das duas
triangulares defasadas de 180 ).

wt
V
-V
+V
V
V
(a)
(b)
(c)
(d)
S
3
S
1
t
sin
ab
cf
cf

Fig. 1.11 - (a) Gerao da Modulao. (b) Comando do Interruptor S
3
. (c) Comando do
Interruptor S
1
(d) Tenso Vab nos terminais ab do inversor.

Observa-se na Fig. 1.11 que a tenso V
ab
pode assumir as tenses V
Cf
, 0 e -V
Cf
.
Quando os interruptores S
1
e S
4
estiverem conduzindo, a tenso de sada ser V
ab
= V
Cf
,
quando S
2
e S
3
estiverem conduzindo a tenso de sada ser V
ab
= -V
Cf
e quando S
1
e S
3
ou
S
2
e S
4
estiverem conduzindo a tenso de sada ser V
ab
= 0.

Captulo I 11

1.4. Estratgias de Controle da Corrente

Existem basicamente duas estratgias de controle para o filtro ativo paralelo. Uma
estratgia baseada no monitoramento da corrente da carga e do filtro ativo e outra
estratgia baseada no monitoramento da corrente drenada da rede.
Para as duas estratgias de controle tem-se uma malha de tenso e um malha de
corrente.
Malha de Tenso (Tenso no Barramento CC do FAP): deve garantir que o
valor mdio da tenso no barramento CC do filtro ativo seja mantido constante e
que seja superior ao valor de pico da tenso da rede. Esta malha deve ser lenta
pois gera a referncia de corrente juntamente com uma amostra da tenso da rede.
Malha de Corrente (Corrente no FAP ou na Rede): a malha que efetivamente
faz com que o filtro ativo compense as harmnicas de corrente da carga, impondo
uma corrente no filtro ativo ou na rede, de acordo com a estratgia de controle
empregada. Esta malha deve ser rpida para que o filtro ativo possa gerar as
harmnicas de corrente desejadas.

Para a malha de corrente pode-se utilizar um controle por histerese, no qual a
freqncia de chaveamento varivel, ou um controle por valores mdios instantneos, no
qual a freqncia de chaveamento constante. Por tornar mais simples o projeto dos
magnticos, recomenda-se o uso do controle por valores mdios instantneos. Na descrio
das estratgias de controle, a malha de corrente apresentada de forma genrica, sem
especificar se o controle por histerese ou por valores mdios instantneos.

A. Controle do FAP Monitorando a Corrente da Carga e do Filtro Ativo

Na Fig. 1.12 apresenta-se o diagrama de blocos do filtro ativo utilizando o
inversor de tenso controlado atravs do monitoramento da corrente na carga no-linear.

Captulo I 12

Filtro Ativo Paralelo
+
-
-
+
L
a
C
f
V
f
R
vf1
R
vf2
V
ref
Carga
i
s
V
s
i
o
i
f
No-Linear
Inversor
de Tenso
Malha de Corrente
Controlador
de Tenso
i
o
i
fh
'
Controle por VMI
Comando
dos Interruptores
+
+
+
-
i
f ref i
f
Clculo das componentes harmnicas
que devem ser geradas pelo FAP
Vs'
ou por Histerese

Fig. 1.12 Filtro ativo monofsico do tipo paralelo empregando o inversor VSI
controlado atravs do monitoramento da corrente na carga no-linear e no filtro ativo.

Para gerar a referncia de corrente do filtro ativo, necessrio extrair-se a
componente fundamental da corrente de carga e depois subtra-la da corrente total da
carga. A esta corrente de referncia somada uma componente fundamental para
compensar as perdas no filtro ativo, que descarregam o capacitor do barramento CC. Esta
componente fundamental obtida atravs da malha de tenso do barramento CC, que
compara a tenso do filtro ativo com uma tenso de referncia. O sinal de erro obtido passa
por um controlador de tenso adequado, cuja sada multiplicada por uma amostra da
tenso da rede.
A corrente do filtro ativo comparada com a corrente de referncia gerada. O sinal
de erro passa por uma malha de corrente com controle por histerese ou com controle por
valores mdios instantneos (VMI), gerando ento os sinais de comando para as chaves.
Para que o filtro ativo gere a corrente necessria preciso monitorar duas correntes
(de carga e do filtro ativo), ou seja, so necessrios dois sensores de corrente. Outro ponto
importante que para gerar a corrente de referncia necessrio observar-se ao menos um
perodo da rede para calcular as harmnicas de corrente que o FAP deve gerar, o que
compromete o desempenho dinmico do filtro ativo.

Captulo I 13

B. Controle do Filtro Ativo Paralelo Monitorando a Corrente da Rede

O filtro ativo pode ser controlado observando-se diretamente a corrente da rede,
como mostra a Fig. 1.13, no havendo ento a necessidade de se realizar clculo algum e
nem de utilizar algum tipo de filtro, o que garante um excelente desempenho dinmico.

+
-
-
+
-
+
L
a
C
f
V
Cf
R
vf1
R
vf2
V
ref
Controlador de Tenso
H
v
(s)
Carga
i
s
V
s
i
o
i
f
V
Cf
'
No-Linear
Inversor
de Tenso
Comando
dos Interruptores
i
s
ref
V
s
'
Malha de Corrente
Controle por VMI
ou por Histerese

Fig. 1.13 Filtro ativo monofsico do tipo paralelo empregando o inversor VSI
controlado atravs do sensoriamento da corrente da rede.

A corrente de referncia senoidal is
ref
gerada atravs da malha de controle da
tenso no barramento CC (V
Cf
) do filtro ativo. Esta tenso monitorada e comparada com
uma tenso de referncia (V
ref
). O sinal de erro resultante passa por um controlador de
tenso apropriado e o sinal de sada deste controlador multiplicado por uma amostra da
tenso da rede, gerando a corrente de referncia senoidal.
A corrente da rede comparada com a corrente de referncia gerada. O sinal de
erro passa por uma malha de corrente com controle por histerese ou com controle por
valores mdios instantneos (VMI), gerando ento os sinais de comando para as chaves.
Comparando-se esta estratgia de controle com a estratgia apresentada na Fig.
1.12, na qual a corrente na carga e no FAP so monitoradas, verifica-se que existe um
sensor de corrente a menos, o que significativo para filtros ativos de baixa e mdia
potncia devido ao custo dos sensores de corrente. Alm disso, por no haver necessidade

Captulo I 14

de se realizar algum clculo, o desempenho dinmico do FAP melhor, ou seja, para
qualquer variao de carga o FAP atuar rapidamente para corrigir as harmnicas de
corrente. De forma geral esta estratgia de controle muito mais simples e de fcil
implementao prtica quando comparado com a estratgia de controle apresentada na Fig.
1.12.

1.5. Concluso

Tendo sido apresentadas as principais estruturas, topologias e estratgias de
controle dos filtros ativos pode-se logo perceber que existem algumas estruturas mais
indicadas para corrigir harmnicas de tenso e outras mais indicadas para corrigir
harmnicas de corrente. Estruturas hbridas, que podem corrigir tanto harmnicas de
corrente quanto harmnicas de tenso podem ser interessantes em certas aplicaes,
conforme visto na Seo 1.1.
Foi justificado na Seo 1.2 que a topologia da estrutura de potncia empregada nos
filtros ativos em geral o inversor de tenso em ponte completa (FB-VSI).
A estratgia de controle da corrente mais indicada para filtros ativos de pequenas e
mdias potncias o controle por valores mdios instantneos observando-se a corrente da
rede, conforme apresentado na Seo 1.4.
Assim sendo, possvel determinar quais as caractersticas mais adequadas para um
filtro ativo aplicado a correo de harmnicas de corrente, sendo que este levantamento
feito j na Seo 2.1 do prximo captulo.

Captulo II 15

CAPTULO II - Estrutura de Potncia do Filtro Ativo
Paralelo de 1 kVA

Neste captulo apresenta-se a metodologia de projeto de potncia de um filtro ativo
de 1 kVA aplicado correo de harmnicas de corrente. Primeiramente deve-se justificar a
estrutura, a topologia, a modulao e a estratgia de controle da corrente que foram
adotadas, para ento ser apresentada toda a metodologia de projeto de potncia do
conversor.

2.1. Estrutura, Topologia, Modulao e Estratgia de Controle
da Corrente Adotadas

Nesta seo devem-se apresentar as justificativas para a escolha da estrutura,
topologia, modulao e estratgia de controle da corrente do filtro ativo proposto.

A. Estrutura

A estrutura escolhida para corrigir as harmnicas de corrente o Filtro Ativo
Paralelo (FAP), j apresentado no Captulo I. Esta estrutura apresenta diversas vantagens
em relao a outras, a saber:
Perdas reduzidas, pois a mesma no processa toda a corrente de carga, como no
caso do FAS;
No necessrio modificar a carga para conectar o FAP;
Em caso de falha do FAP, a carga continua sendo alimentada pela rede;
No necessrio ter um conhecimento prvio da carga a ser conectada, salvo a
potncia reativa total da carga;
O FAP se adapta a qualquer condio de carga de forma dinmica.

Estas caractersticas fazem com que o FAP seja a soluo natural para a correo de
harmnicos de corrente.

Captulo II 16

B. Topologia e Modulao

A topologia escolhida, apresentada na Fig. 2.1, o inversor de tenso em ponte
completa (FB-VSI). Esta topologia apresenta diversas caractersticas que fazem com que
ela seja a soluo natural para os FAPs, a saber:
Possibilidade de modulao a trs nveis;
Apenas um capacitor no barramento CC, o que simplifica a malha de controle da
tenso.
Emprego de quatro interruptores, o que um nmero razovel se forem
consideradas outras topologias;
O circuito de comando dos interruptores relativamente simples.

D
+
-
a
V
s
L
f i
f
S
1
1
S
3
D
3
S
2
D
2
S
4
D
4
C
f
V
f
+ -
+
-
b
Terminal

Fig. 2.1 Inversor de tenso em ponte completa (destaque para os terminais ab).

A modulao utilizada do tipo PWM modulado a trs nveis. A modulao a trs
nveis exige um grau de complexidade de comando um pouco superior em relao
modulao a dois nveis, porm a modulao a trs nveis se justifica por diversas razes, a
saber:
Na modulao a trs nveis, a freqncia de modulao da tenso nos terminais ab
da ponte completa passa a ser o dobro da freqncia de chaveamento dos
interruptores da mesma, desta forma, para o mesmo indutor de acoplamento L
f
, a
ondulao de corrente proveniente do chaveamento deve diminuir (expresso (2.1)),

.
.
Lf
Lf f
V D
I L
fs
=
(2.1)

Captulo II 17

e, uma vez que o valor do indutor Lf projetado em funo da mxima ondulao
da corrente desejada no filtro (expresso (2.2)), o valor do indutor Lf diminui de um fator de
dois para a mesma ondulao de corrente.
_ max
max
.
para Cf
ab
If V
Lf
If f

(2.2)
,onde:
f
ab
=> freqncia de modulao da tenso V
ab
( = 2 . f
s
para modulao a trs
nveis).
Pode-se dizer ainda que como o valor do indutor Lf diminui, o desempenho do
filtro ativo deve melhorar, pois ser possvel fazer com que a corrente que
controlada pelo filtro ativo acompanhe derivadas de corrente mais acentuadas
(expresso (2.1)).

C. Estratgia de Controle da Corrente

A estratgia de controle da corrente a ser adotada a por valores mdios
instantneos observando a corrente drenada da rede (ver Fig. 1.13). Esta estratgia de
controle apresenta uma srie de vantagens, a saber:
Utiliza apenas um sensor de corrente;
No existe a necessidade do uso de filtros sintonizados ou de calcular as
harmnicas da corrente drenada pela carga;
A sua implementao prtica muito mais simples do que a de outras estratgias de
controle da corrente.

2.2. Projeto de Potncia do FAP

Nesta seo ser apresentado todo o procedimento de projeto de potncia do Filtro
Ativo Paralelo (FAP). A metodologia de projeto inclui, entre outros clculos:
Especificaes de projeto do FAP;
Clculo da corrente processada pelo FAP;
Clculo dos elementos passivos o capacitor C
f
e o indutor L
f
;
Esforos nos componentes;
Especificao dos interruptores;

Captulo II 18

Especificao do driver de comando;
Projeto fsico do indutor L
f
;
Especificao do capacitor C
f
;
Clculo trmico;
Especificao dos transdutores utilizados;
Projeto do circuito de partida.

No decorrer do procedimento de projeto ser considerado que o FAP opera na
correo das harmnicas de corrente de uma carga no linear clssica: o retificador
monofsico de ponte completa com filtro capacitivo. A escolha desta carga no linear se
deve ao fato de ser uma das cargas de maior exigncia em termos de esforos do filtro
ativo - a corrente drenada da rede por este tipo de carga muito distorcida com derivadas
abruptas de corrente e seu contedo harmnico elevado. Este tipo de carga tambm
bastante comum, pois, em geral, os aparelhos eletro-eletrnicos utilizam este tipo de fonte
de alimentao.
Alguns parmetros calculados, como o capacitor C
f
, foram refinados com o auxlio
de simulao numrica.

2.2.1. Projeto da Carga: O Retificador Monofsico de Onda Completa
com Filtro Capacitivo

A ponte retificadora usada como carga e que est apresentada na Fig. 2.2,
projetada de modo que a potncia reativa total Q demandada da rede pela carga seja de 1
kVA.

Fig. 2.2 Retificador monofsico de onda completa com filtro capacitivo.

Rede Eltrica Retificador de
Onda Completa
Carga com Filtro
Capacitivo

Captulo II 19

As especificaes de projeto do retificador monofsico de onda completa com filtro
capacitivo esto apresentadas na Tabela 2.1.

Especificao Valor
Tenso eficaz da rede 127 V
Freqncia de operao da rede 60 Hz
Potncia reativa 1000 VAR
Ondulao da tenso de sada 10 %
Tabela 2.1 Especificaes do retificador (carga proposta).

Sabe-se que o fator de potncia estimado para um retificador monofsico com filtro
capacitivo projetado para esta faixa de potncia de FP = 0,55 (estimativa pessimista).
Assim, atravs da expresso (2.3), pode-se obter a potncia ativa demandada pelo
retificador.

2
arg
2
arg
2
arg
arg
1
*
a C
a C a C
a c
FP
Q FP
P
=
(2.3)

Sabendo-se a potncia ativa do retificador, utilizou-se a metodologia apresentada
em [13] para realizar o projeto do retificador. Esta metodologia uma das tcnicas
clssicas para o projeto de retificadores. Sabendo-se a ondulao da tenso de sada
podemos definir o valor do capacitor de sada C
o
e o resistor de sada R
o
do retificador
como sendo:

( )
2
min _
2
max _
arg
*
Co Co rede
a C
V V f
P
Co
=
(2.4)

2
arg
_
a C
med Co
P
V
Ro =
(2.5)

onde:

Captulo II 20

V
Co_mx
, V
Co_mn
e V
Co_md
so obtidos atravs da tenso de pico da rede e da
ondulao de tenso do capacitor de sada C
o
. A ponte retificadora utilizada a SKB 30/08
da SEMIKRON, que suporta corrente mdia de 30 ampres, tenso reversa de 800 volts e
elevada corrente de partida [17], o que permite que o retificador seja conectado a rede
eltrica sem o uso de um circuito de partida. Os parmetros finais obtidos para o retificador
esto apresentados na Tabela 2.2

Parmetro Valor
C
o
1920 uF
R
o
44.4
Ponte Retificadora SEMIKRON SKB 30/08
Tabela 2.2 Parmetros obtidos para o retificador.

2.2.2. Estrutura de Potncia e Especificaes do FAP

A estrutura completa de potncia do FAP est apresentada na Fig. 2.3, onde pode-
se observar os componentes ativos e passivos da topologia VSI-FB, os transdutores da
malha de corrente e de tenso, e ainda o circuito de partida e as protees implementadas.
b
b
B
c
e
S
1
D
1
c
b e
S
3
D
3
c
b e
S
4
c
e
S2
D
2
+
-
A
L
f
Indutor
D
4
C
f
Tenso CC
Sensor de
cargas
i
o
i
f
i
s
Corrente CA
Sensor de
Vs
Chave
Geral
VSI - FB
do FAP
Circ. de Partida
Fusvel

Fig. 2.3 Estrutura de potncia do FAP.

importante notar que apesar do FAP no interferir no comportamento da carga
por ser conectado em paralelo com a mesma, necessrio que a carga seja conectada no
FAP, e no na rede eltrica, pois o sensor de corrente alternada que faz a amostra da
corrente drenada da rede, encontra-se necessariamente a montante da carga e do FAP.

Captulo II 21

As especificaes das caractersticas externas de operao do FAP esto
apresentadas na Tabela 2.3 e a sua origem provm da experincia em implementao
prtica de conversores estticos de potncia, a saber:
A ondulao da tenso no capacitor e da corrente no indutor do filtro est na faixa
de ondulao usual de projeto de inversores de tenso;
A freqncia de chaveamento foi especificada pensando-se no uso de interruptores
IGBT que tm se demonstrado mais adequados para elevados nveis de potncia
processada por conversores estticos;
A tenso do barramento CC do filtro ativo deve ser no mnimo igual tenso de
pico da rede para que o filtro seja capaz de entregar ou receber energia a qualquer
instante do perodo da rede. Uma margem de folga na tenso CC do filtro
acrescida para que ele possa operar com eficincia mesmo em situaes onde a
exigncia elevada, como nos casos onde ele deve injetar uma considervel
corrente no sistema no instante de pico da tenso da rede.

Especificao Valor
Potncia reativa processada 1000 VAR
Tenso eficaz da rede 127 V
Freqncia de operao da rede 60 Hz
Ondulao da corrente no filtro (ondulao
de corrente na rede)
20 %
Ondulao da tenso no capacitor C
f
10 %
Freqncia de chaveamento f
s
30 kHz
Tenso no barramento CC do filtro (V
cc
) 300 V
Tabela 2.3 Especificaes do Filtro Ativo Paralelo.

2.2.3. Clculo dos Esforos de Corrente

Com as especificaes do FAP j determinadas, pode-se iniciar o procedimento de
clculo dos esforos do mesmo, sendo que a primeira etapa a determinao do ndice de
modulao e o levantamento das caractersticas da corrente processada no FAP.

Captulo II 22

A. ndice de Modulao

Definindo-se o ndice de modulao como sendo:

Cf
pico
V
Vac
Mi =
(2.6)

Mi => 0,6.

O ndice de modulao fornece uma relao entre a tenso de pico da rede e a
tenso do barramento CC do filtro ativo. Sabe-se que a tenso no barramento CC do filtro
ativo deve ser no mnimo igual tenso de pico da rede, pois o mesmo deve ser capaz de
fornecer energia para a rede a qualquer instante do perodo da rede. Em geral utiliza-se
uma tenso no barramento CC do filtro pelo menos 30% superior ao pico da tenso da rede
e, assim sendo, o ndice de modulao sempre inferior unidade.
Com o auxlio de resultados de simulao numrica determinou-se que a tenso do
barramento CC deveria ser em torno de 60% superior a tenso de pico da rede eltrica, pois
assim consegue-se uma maior derivada de corrente sobre o indutor L
f
(expresso (2.7)) e,
conseqentemente uma maior derivada de corrente que flui pelo filtro, o que faz com que o
mesmo consiga compensar correntes de carga mais abruptas, como ocorre, por exemplo,
nos retificadores com filtro capacitivo.

( )
Lf f S
f
i t Vc V
t L

=

(2.7)

B. Ondulao da Corrente no Indutor L
f

Para determinar as caractersticas da corrente processada pelo FAP precisa-se,
primeiramente, estabelecer equaes para a ondulao de corrente no indutor L
f
para que
ento seja possvel determinar o valor da indutncia L
f
. A forma de onda da tenso sobre os
terminais ab da ponte completa est apresentada na Fig. 2.4. fcil perceber que a tenso
sobre o indutor L
f
a diferena entre a tenso nos terminais ab e a tenso da rede (ver Fig.
2.1).

Captulo II 23

wt
V
ab
+V
Cf
-V
Cf
2
V
s

Fig. 2.4 Tenso nos terminais ab do FAP.

Na operao a trs nveis a tenso V
ab
varia entre zero e +Vc
f
para 0 < wt < e zero
e Vc
f
para < wt < 2, como mostra a Fig. 2.4. Assim os dois intervalos devero ser
analisados.

- Tenso V
ab
Variando entre Zero e +V
Cf
( 0 < wt < )

Na Fig. 2.4 pode-se observar a tenso V
ab
para 0 < wt < . O valor mdio da tenso
V
ab
em um perodo de comutao, para 0 < wt < calculado de acordo com a expresso
(2.8).
=
2 T D
0
f
s
dt Vc
2
1
s
med ab
T
V
(2.8)

Resolvendo a integral obtm-se a expresso (2.9):

f
s
f
Vc
2
T
D Vc
2
1
D
T
V
s
med ab
= =
(2.9)

No FAP no deve circular potncia ativa (apenas uma pequena parcela para
compensar as perdas). Assim, pode-se considerar que a tenso V
ab
possui uma componente
fundamental senoidal de mesma freqncia e amplitude e em fase com a tenso da rede
(V
s
), portanto pode-se escrever a expresso (2.10).

t w sen V V
pico
ab ab
=
1

(2.10)

Substituindo a expresso (2.10) em (2.9) obtm-se a expresso (2.11).

Captulo II 24

( ) t D
V
pico ab
=
f
Vc
sen wt

(2.11)

Isolando a razo cclica D(t) na expresso (2.11), encontra-se a funo de modulao
mostrada na expresso (2.12), vlida para 0 < wt < . Esta equao define a razo cclica
para meio perodo da rede.

( )
f
sen wt
Vc
ab pico
V
D t =
(2.12)

Calcula-se ento a indutncia em funo da variao mxima de corrente. Quando
os interruptores S
1
e S
4
esto fechados tem-se a expresso (2.13) para o indutor:

( )
f
Vc wt
pico
f
s f
di t
V sen L
dt
= (2.13)

Para um perodo de funcionamento tem-se a expresso (2.14).

f
Vc wt
pico
f
s f
i
V sen L
t

(2.14)

Substituindo-se a expresso (2.12) em (2.14) e, sabendo-se que t = D.T
s
/ 2, obtm-
se a expresso (2.15) para a ondulao de corrente no indutor.

( ) ( )
2
s
ab
f
V
V sen wt
2 Vc
ab pico pico
s
f pico
f
V
T
i t sen wt
L
(
=
(

(2.15)

Parametrizando-se a expresso (2.15), considerando-se que Vab
pico
= Vs
pico
e,
substituindo-se (2.6), obtm-se a expresso (2.16).

( ) ( )
2
f
2
wt wt para 0
Vc
f f
f i i
s
i L
i t M sen M sen wt
T

= =
(2.16)

Captulo II 25

- Tenso Vab Variando entre Zero e V
Cf
( < wt < 2)

Na Fig. 2.4 pode-se observar a tenso V
ab
para < wt < 2. O valor mdio da tenso
V
ab
, em um perodo de comutao, calculado de acordo com a (2.17).

=
2 T D
0
f
s
dt Vc -
2
1
s
med ab
T
V
(2.17)

Resolvendo a integral obtm-se a expresso (2.18).

f
s
f
Vc
2
T
D Vc -
2
1
D
T
V
s
med ab
= |
.
|
\
|
=
(2.18)

Substituindo (2.10) em (2.18), obtm-se a expresso (2.19).

( ) t D
V
pico ab
=
f
Vc
sen wt

(2.19)

Isolando a razo cclica D(t) na expresso (2.19), encontra-se a funo de modulao
mostrada em (2.20), vlida para < wt < 2. Esta equao define a razo cclica para meio
perodo da rede.

( ) sen wt
Vc
f
pico ab
V
t D

=
(2.20)

O valor da indutncia ento calculado em funo da variao mxima de corrente.
Quando os interruptores S
2
e S
3
esto fechados tem-se a expresso (2.21) para o indutor:

( )
f
Vc wt
pico
f
s f
di t
V sen L
dt
= (2.21)

Para um perodo de funcionamento tem-se a expresso (2.22).

f
Vc wt
pico
f
s f
i
V sen L
t
+ =

(2.22)

Captulo II 26

Sabendo-se que t = D.T
s
/ 2 e substituindo a expresso (2.20) em (2.22), obtm-se a
expresso (2.23) para a ondulao de corrente no indutor.
( ) ( )
2
s
ab
f
V
-V sen wt
2 Vc
ab pico pico
s
f pico
f
V
T
i t sen wt
L
(
=
(

(2.23)

Parametrizando a expresso (2.23), considerando-se que Vab
pico
= Vs
pico
e
substituindo-se (2.6), obtm-se a expresso (2.24).

( ) ( )
2
f
2
wt . wt para 2
Vc
f f
f i i
s
i L
i t M sen M sen wt
T

= =

(2.24)

A indutncia L
f
calculada a partir da especificao da ondulao de corrente no
indutor L
f
, assim sendo, a expresso para o clculo da indutncia L
f
dada por (2.25).

s max f
f max
f 2
Vc
i
i
L
f
f

(2.25)

Com o auxlio das expresses (2.16) e (2.24) pode-se traar um baco para a
ondulao parametrizada da corrente no indutor Lf em um perodo de rede para diferentes
ndices de modulao. O baco est apresentado na Fig. 2.5. A mnima ondulao de
corrente igual a zero e ocorre em 0, e 2. A mxima ondulao de corrente ocorre em
pontos diferentes, dependendo do ndice de modulao.

0
0,1
0,2
0,3
0
wt
M
i
= 0,1
0,3
0,5
0,7
0,9
if
_
2

Fig. 2.5 - Variao da ondulao de corrente em funo de wt.

Captulo II 27

Para o ndice de modulao calculado (Mi = 0,6) obtm-se a curva de ondulao
parametrizada da corrente no indutor L
f
apresentada na Fig. 2.6.

0 0.5 1 1.5 2 2.5 3
0
0.06
0.12
0.18
0.24
0.3
If wt ( )
wt

Fig. 2.6 Ondulao parametrizada da corrente no indutor L
f
para um ndice de
modulao Mi = 0,6.

Do baco da Fig. 2.6 obtm-se a mxima ondulao da corrente parametrizada no
indutor L
f
como sendo:

25 , 0 = f i
(2.26)

C. Determinao da Corrente Processada pelo FAP

Para que se calcule o valor da indutncia L
f
falta, ainda, determinar a mxima
ondulao de corrente no mesmo, que por sua vez depende da especificao de mxima
ondulao de corrente do FAP (20 %) e da mxima corrente no indutor L
f
.
Como j foi mencionado anteriormente, a determinao da corrente processada
pelo FAP ser feito considerando-se como carga no-linear um retificador monofsico de
onda completa com filtro capacitivo.
Sabe-se que o FAP processa apenas a parcela de potncia reativa da carga, pois o
mesmo no processa potncia ativa, e sendo assim, a potncia nominal processada pelo
filtro ativo a mesma que a potncia reativa demandada pela carga. Sabendo ainda que o
fator de potncia esperado para uma carga que demanda 1 kVAR de aproximadamente FP
= 0.55 possvel demonstrar que:

Captulo II 28

2 2
2
.
1
carga carga
carga
carga
FP Q
P
FP
=

(2.27)

P
carga
=> 660 W.

Sabendo-se que o FAP faz com que a corrente drenada da rede seja senoidal e em
fase com a tenso pode-se dizer que a corrente eficaz drenada da rede obtida por (2.28):
carga
ef
ef
P
Irede
Vac
=
(2.28)

Irede
ef
=> 5,2A.
Irede
pico
=> 7,35A.

Sabe-se que na decomposio em srie de Fourier da corrente drenada pela carga
(expresso (2.29)) o valor da componente fundamental da srie I
fundamental
(responsvel pela
potncia ativa solicitada pela carga) a prpria corrente drenada da rede Irede
pico
(com o
uso do filtro ativo), e as demais componentes harmnicas da srie, que so responsveis
pela potncia reativa que circula no sistema, circulam pelo filtro ativo.
carga fundamental harmnicas
I I I = +
(2.29)

Considerando-se o retificador com filtro capacitivo como a pior carga possvel,
pode-se determinar a decomposio em srie de Fourier da corrente solicitada pela carga,
uma vez que so conhecidos, atravs de aquisio e anlise espectral de formas de onda de
corrente de resultados experimentais, os coeficientes aproximados da srie de Fourier para
um retificador monofsico de onda completa com filtro capacitivo. Assim pode-se escrever
uma equao da srie de Fourier para a corrente drenada pela carga como sendo:
= ) (
arg
wt I
a c

+ + ) . 7 ( 37 . 0 ) . 5 ( 606 . 0 ) . 3 ( 81 . 0 ) (
1 1 1 1
wt sen I wt sen I wt sen I wt sen I
) . 15 ( 079 . 0 ) . 13 ( 063 . 0 ) . 11 ( 024 . 0 ) . 9 ( 157 . 0
1 1 1 1
wt sen I wt sen I wt sen I wt sen I +
(2.30)
onde:
pico l fundamenta
Irede I I = =
1

(2.31)

Captulo II 29

Um grfico da corrente estabelecida pela expresso (2.30) para um perodo da rede
(0 < wt < 2) est apresentado na Fig. 2.7.
0 1.57 3.14 4.71 6.28
30
20
10
0
10
20
30
Io wt ( )
wt

Fig. 2.7 - Forma de onda da corrente drenada pela carga (em componentes da srie de
Fourier).

Retirando-se a componente fundamental I
1
(responsvel pela transferncia de
potncia ativa para a carga) da srie de Fourier para a corrente drenada pela carga,
obtemos para a corrente que flui pelo filtro ativo If(wt):

= ) (wt I
filtro

+ + ) . 7 ( 37 . 0 ) . 5 ( 606 . 0 ) . 3 ( 81 . 0
1 1 1
wt sen I wt sen I wt sen I
) . 15 ( 079 . 0 ) . 13 ( 063 . 0 ) . 11 ( 024 . 0 ) . 9 ( 157 . 0
1 1 1 1
wt sen I wt sen I wt sen I wt sen I +
(2.32)

Um grfico da corrente estabelecida pela expresso (2.32) para um perodo da rede
(0 < wt < 2) est apresentado na Fig. 2.8.
0 1.57 3.14 4.71 6.28
20
15
10
5
0
5
10
15
20
If wt ( )
wt

Fig. 2.8 - Forma de onda da corrente que circula pelo FAP (em componentes da srie de
Fourier).

Captulo II 30

Observa-se na Fig. 2.8 que a mxima corrente que circula no filtro ativo para
solicitao de carga considerada de 16 ampres. A corrente eficaz que circula pelo filtro
ativo pode ser escrita como:

2 2 2 2 2 2 2 1
079 . 0 063 . 0 024 . 0 157 . 0 37 . 0 606 . 0 81 . 0
2
+ + + + + + =
I
Ifiltro
ef

(2.33)

Ifiltro
ef
=> 5,67 A.

A mxima ondulao de corrente desejada no filtro ativo deve ser calculada
baseada na corrente de pico drenada da rede, pois a mxima ondulao de corrente
especificada em relao corrente drenada da rede. Assim:

%
Lf pico Lf
I Irede I =
(2.34)

I
Lf
=> 1,65 A.

2.2.4. Clculo dos Elementos Passivos do FAP: a Indutncia L
f
e a
Capacitncia C
f

Com o uso da expresso (2.25) e com os valores conhecidos para a ondulao de
corrente no FAP ( expresses (2.26) e (2.34)) obtm-se para a indutncia L
f
:

max f
f s max
Vc
2 f
f
f
i
L
i

(2.35)

Lf => 750 uH.

Para o clculo do capacitor Cf pode-se obter uma estimativa inicial atravs da
expresso da capacitncia de um retificador de onda completa com filtro capacitivo
(expresso (2.36)). Esta estimativa pode ser considerada com um valor mnimo para o
capacitor Cf.

Captulo II 31

( )
2 2
_ max _ min
.
carga
rede Cf Cf
Q
Cf
f V V
=

(2.36)

Cf => 925 uF.

Os parmetros obtidos para o filtro ativo esto apresentados na Tabela 2.4.

Especificao / Parmetro Valor
ndice de modulao Mi 0.6
Mxima ondulao da corrente
parametrizada no indutor L
f

0.25
Capacitor C
f
(estimativa inicial) 925 uF
Indutor L
f
750 uH
Tabela 2.4 - Parmetros obtidos para o filtro ativo paralelo.

2.2.5. Projeto Fsico do Indutor L
f

De posse do valor da indutncia L
f
e das caractersticas da corrente no FAP pode-se
realizar o projeto fsico do indutor L
f
.

A. Especificaes

O indutor L
f
foi projetado considerando-se uma margem de segurana para a
corrente processada pelo FAP. A corrente de pico e a corrente eficaz que circulam pelo
FAP, e conseqentemente pelo indutor, foram obtidas com auxlio de simulao numrica
e uma margem de segurana de 20% foi acrescida as correntes (ver Tabela 2.5). Isto foi
feito para que se possa garantir que o indutor no sature nem superaquea em qualquer
condio de carga. A rigor, possvel projetar um indutor para uma corrente eficaz e de
pico em torno de 30% superior s correntes determinadas pelas expresses (2.32) e (2.33).
O material escolhido para o ncleo do indutor o KoolM da Magnetics. A
vantagem deste tipo de indutor toroidal que seu entreferro distribudo e o material
possui caractersticas intermedirias entre ncleos de ferrite e de ferro-silcio.

Captulo II 32

O projeto foi baseado no roteiro de clculo do catlogo da Magnetics [18] e os
principais pontos do projeto so apresentados a seguir. As especificaes preliminares do
projeto do indutor podem ser vistas na Tabela 2.5.

Especificao Valor
Ondulao da corrente no indutor 15 %
Corrente de pico no indutor 24 A
Corrente eficaz no indutor I
Lf_ef
18 A
Indutncia 750 uH
Mxima densidade de fluxo B
max
0,6 T
Mxima densidade de corrente J
max
550 A/cm
2
Fator de ocupao da janela Kw
a
0,7
Tabela 2.5 - Especificaes do projeto do indutor L
f
.

B. Escolha do Ncleo

O produto de reas para a escolha do ncleo pode ser obtido pela expresso (2.37):

max max
_ _
J B Kw
I I Lf
Aw Ae
a
ef La pico La

=
(2.37)

Ae.Aw => 15,28 cm
4
.

E assim pode-se selecionar o ncleo como sendo Koll M 77908-A7, que possui as
seguintes caractersticas:
Produto de reas efetivo Ae.Aw = 40.8 cm
4
;
Caminho magntico total lm = 19,95 cm ou lm = 0,2 m;
Permeabilidade u
a
= 26 (sendo u
o
= 4..10
-7
H/m);
Comprimento mdio de espira MLT = 7,53 cm;
Perdas volumtricas Pv = 101 mW/cm
3
;

Captulo II 33

Volume do ncleo Ve
a
= 45 cm
3
;
rea da superfcie A
s
= 225 cm
2
.

C. Nmero de Espiras

De posse das caractersticas do ncleo pode-se obter o nmero de espiras para o
indutor:
Ae
lm Lf
Na
o a

=

(2.38)

Na => 142 espiras.

D. Bitola dos Condutores

Por restries construtivas o fio utilizado ser do tipo enrolamento Litz com o bitola
AWG 25 por fio, sendo que o nmero de fios AWG 25 em paralelo obtido pela expresso
(2.39):
max
25
_
J Sawg
I
N
ef La
Litz
=
(2.39)

N
litz
=> 21 fios em paralelo.

A resistividade do fio AWG 25 2,078.10
-6
cm., sendo que, a rea de cobre S
cu

por fio de 0,001623 cm
2
.

E. Clculo de Perdas

As perdas no indutor so determinadas pelas perdas no cobre e perdas no ncleo.
Com o uso das expresses (2.40) e (2.41) obtemos as perdas no cobre e no ncleo,
respectivamente.

( ) ( )
2 2
.
.
. .
.
ef ef
Lf
litz
Lf cobre cu
I
N Scu
MLT Na
I R P

= =
(2.40)

a e v nucleo
V P P . =
(2.41)

Captulo II 34

P
cu
=> 21,85 W.
P
nucleo
=> 4,618 W.

As perdas totais no indutor so dadas pela expresso (2.42).

cu nucleo total
P P P . =
(2.42)

P
total
=> 26,47 W.

A elevao de temperatura do ncleo dada por:

s
total
A
P
t =
(2.43)

t => 53 C.

Assim sendo, o procedimento de clculo de perdas resultou em elevao de
temperatura de t = 53 C para o indutor, o que uma elevao de temperatura razovel
para um indutor toroidal.

F. Possibilidade de Execuo

A possibilidade de execuo para este tipo de indutor pode ser obtida pela seguinte
expresso:

3

=
Litz
execuo
N Na Scu
Aw
P
(2.44)

P
execuo
=> 3,0.

Como a possibilidade de execuo igual a 3 considera-se que o projeto do indutor
vivel e ele pode ser enrolado. Uma relao com as caractersticas construtivas do
indutor est apresentada na Tabela 2.6.

Captulo II 35

Caracterstica Valor
Indutncia 750 uH
Mxima densidade de fluxo
resultante B
efetivo_max
0,606 T
Ncleo selecionado
Koll M 77908-A7

Nmero de espiras 142 espiras
Nmero de fios AWG 25 em paralelo 21 fios
Elevao de temperatura 53 C
Possibilidade de execuo 3,0
Tabela 2.6 Aspectos construtivos do indutor L
f
.

2.2.6. Especificao do Capacitor C
f

Com o auxlio de simulao numrica, feita na Seo 3.4 do Captulo III, o
capacitor do barramento CC do FAP foi redimensionado para C
f
= 1880 uF, o que garantiu
uma menor ondulao da tenso do barramento CC e uma maior margem de segurana
quanto ondulao da tenso sobre este capacitor quando o FAP submetido a
transitrios, principalmente na rejeio de carga.
Para o capacitor Cf do barramento CC do filtro ativo foi escolhido um banco
capacitivo formado pro quatro capacitores SIEMENS B43875 A5477 - Q com as seguintes
especificaes cada:
Especificao Valor
Tenso mxima de operao 450 V
Capacitncia 470 uF
Resistncia srie equivalente (RSE) 490 m
Mxima corrente eficaz @40 C 3,2 A
Tabela 2.7 - Caractersticas individuais dos capacitores do banco capacitivo Cf.

As especificaes relevantes ao banco capacitivo C
f
podem ser vistas na Tabela
2.8.

Captulo II 36

Especificao Valor
Capacitncia total 1880 uF
RSE total 122.5 m
Corrente eficaz por capacitor (obtido
por simulao)
1,36 A
Tabela 2.8 - Caractersticas individuais dos capacitores do banco capacitivo C
f
.

Como a corrente eficaz por capacitor inferior a mxima corrente eficaz suportada
pelo mesmo e a mxima tenso de operao dos capacitores de 450 volts o banco
capacitivo deve operar sem nenhum problema e com uma razovel margem de segurana.

2.2.7. Esforos nos Componentes do FAP

Os esforos em corrente nos componentes ativos (interruptores + diodos em
antiparalelo) e passivos (capacitor C
f
e indutor L
f
) do filtro ativo foram determinados com
o auxlio de simulao numrica para que se pudessem comprovar os resultados tericos
obtidos a ainda determinar correntes que no foram calculadas teoricamente. Os resultados
dos esforos de corrente obtidos por simulao podem ser vistos na Tabela 2.9.
Parmetro
Valor calculado
(A)
Valor obtido
por simulao
(A)
Corrente de pico drenada da rede 7,35 8,4
Corrente de pico drenada pela carga 23 26,6
Corrente de pico processada pelo
FAP
16 20
Corrente eficaz no capacitor Cf - 5,45
Corrente de pico no indutor L
f
16 20
Corrente eficaz no indutor L
f
5,67 7,4
Corrente mdia no diodo antiparalelo - 1,45
Corrente eficaz no diodo antiparalelo - 3,2
Corrente mdia no interruptor - 1,5
Corrente eficaz no interruptor - 4,3
Tabela 2.9 Valores obtidos para as correntes que circulam nos elementos do FAP.

Captulo II 37

As correntes obtidas por simulao numrica ficaram bastante prximas das
correntes calculadas teoricamente. Pde-se observar um pequeno acrscimo nos valores
das correntes obtidas por simulao numrica, uma vez que o circuito simulado introduz
algumas no idealidades.

2.2.8. Projeto dos Elementos Ativos do FAP

Os elementos ativos do FAP, que so constitudos pelos interruptores e pelos
diodos em antiparalelo foram selecionados de modo a simplificar a montagem da estrutura
de potncia: assim sendo, foram escolhidos mdulos IGBTs SEMIKRON SEMITOP
2
SK 45GB que suportam tenso reversa de 600 volts e corrente eficaz de 45 ampres.
Cada mdulo, composto por dois interruptores IGBT (S
1
e S
2
) e dois diodos
conectados em antiparalelo com estes interruptores (D
1
e D
2
), forma um brao do inversor
de tenso do FAP (ver Fig. 2.3). As caractersticas relevantes deste mdulo podem ser vistas
na Tabela 2.10.

Especificao do interruptor IGBT Valor
Mxima tenso reversa 600 V
Mxima corrente mdia 45 A
V
CEsat
2 V
td
on
45 ns
td
off
250 ns
Rth
jc_igbt
0,18 C/W
Especificao do diodo antiparalelo Valor
V
To
0,85 V
R
T
9 m
Rth
jc_diodo
1,2 C/W
Tabela 2.10 - Caractersticas do mdulo SEMIKRON SEMITOP
2
SK 45GB.

Captulo II 38

Se forem comparados os esforos de corrente do FAP com a capacidade do mdulo
SEMIKRON SEMITOP
2
SK 45GB deve-se notar que a escolha de um mdulo como este
garante uma robustez muito importante numa fase de experimentao de um prottipo.
O driver de comando utilizado para acionar os interruptores um SKHI 20op da
SEMIKRON. Este driver incorpora dois drivers SKHI 10op, para que seja possvel
comandar interruptores em ponte, como no caso do FB-VSI. Este driver possui uma srie
de caractersticas desejveis, a saber:
Isolamento por transformador de pulso entre o comando e o circuito de potncia;
Proteo de sobre-corrente nos interruptores atravs da tenso V
CE
;
Gerao de tempo morto configurvel por resistor;
Imposio de tenso negativa no bloqueio dos interruptores;
Possibilidade de selecionar o resistor de gate no comando e no bloqueio do
interruptor.

O tempo morto foi configurado para 400ns. As demais configuraes de fbrica
foram mantidas.

2.2.9. Clculo das Perdas

Apresentar-se- agora um roteiro de clculo resumido para o levantamento das
caractersticas trmicas do filtro ativo.

A. Perdas no Banco Capacitivo C
f

As perdas no banco capacitivo C
f
podem ser calculadas como sendo:

2
Cef eq Cf
I RSE P =
(2.45)

P
Cf
=> 3,64 W.

B. Perdas nos Diodos

As perdas em conduo de um diodo so calculadas pela expresso (2.46):

Captulo II 39

2
Def T Dmed To Dcond
I r I V P =
(2.46)

P
Dcond
=> 1,387 W.

Assim as perdas totais nos quatro diodos do FAP somam P
Dtotal
= 5,55 W.

C. Perdas nos Interruptores IGBT

As perdas em conduo de um interruptor IGBT so calculadas pela expresso
(2.47):
D V I P
CEsat Sef Scond
=
(2.47)

P
Scond
=> 4.3 W.

As perdas de comutao de um interruptor IGBT podem ser calculadas por (2.48):

fs E E P
off on Scomutacao
+ = ) (
(2.48)
onde,

2
2 . 1
on CE Cef
on
td V I
E

=
(2.49)
e
2
2 . 1
on CE Cef
off
td V I
E

=
(2.50)

P
Scomutao
=> 5,7 W.

Assim sendo as perdas totais nos quatro interruptores IGBT somam P
IGBTtotal
= 40
W.

D. Clculo Trmico do Dissipador

O clculo do dissipador foi realizado segundo a metodologia apresentada em [15],
onde admitindo uma temperatura de juno de 150 C e uma temperatura ambiente de 40
C obtm-se um dissipador do tipo K1,1 - M8 - massa aprox. 700g.
Na prtica ser adotado um dissipador superdimensionado de massa maior do que
700g para garantir a operao da estrutura em regime trmico, buscando novamente uma
elevada robustez do filtro ativo.

Captulo II 40

E. Perdas Totais no FAP

As perdas totais do conversor so constitudas pelas perdas no banco capacitivo, no
indutor L
f
, nos diodos em antiparalelo e nos interruptores IGBT e esto apresentadas na
Tabela 2.11.
Elemento Perdas
Banco capacitivo C
f
3,64 W
Indutor L
f
26,47 W
Diodos em antiparalelo 5,55 W
Interruptores IGBT 40 W
Perdas totais 75,66 W
Rendimento esperado 92 %
Tabela 2.11 - Perdas totais do conversor.

O clculo do rendimento de um filtro ativo no pode ser feito como o clculo
convencional de rendimento, como por exemplo, em um conversor CC-CC. Num
conversor deste tipo o rendimento definido como o quociente da potncia ativa entregue
na sada do conversor pela potncia ativa consumida na entrada do mesmo, conforme
apresentado na expresso (2.51). Mas o FAP no entrega potncia ativa a nenhuma carga.
Ele pode ser entendido como um conversor que apenas processa energia reativa. Assim
sendo, no faz sentido afirmar que o a estrutura de potncia utilizada no FAP possua
rendimento.

saida
entrada
P
P
=
(2.51)

2.2.10. Projeto dos Transdutores

O projeto e especificao dos transdutores muito importante para o adequado
funcionamento do FAP, sendo que a escolha dos mesmos deve ser realizada com muito
cuidado para que no ocorram problemas de comando do filtro ativo oriundos destes
elementos.

Captulo II 41

2.2.10.1. Transdutor de Tenso CA

O transdutor de tenso CA serve para se obter uma amostra da tenso da rede que
deve servir como referncia para a corrente controlada pelo FAP e, como a corrente
amostrada a corrente drenada da rede, a mesma deve seguir uma amostra da tenso da
rede.
O transdutor de tenso CA nada mais do que um transformador abaixador da
tenso da rede AC (ver Fig. 2.9). O projeto do transformador baseado na metodologia
apresentada em [16].
V
in
V
out
n : n
1 2

Fig. 2.9 Transformador abaixador de tenso da rede.

As especificaes preliminares para o projeto do transformador esto apresentadas
na Tabela 2.12.
Especificao Valor
Mxima densidade de corrente (Jmax) 300 A/cm
2

Induo magntica mxima no ferro
(Bmax)
1 T
Potncia de sada do transformador (P
o
) 0,1 W
Rendimento do transformador () 90 %
Potncia aparente processada pelo
transformador (S
trafo
)
0,11 W
Tenso eficaz da rede AC 127 V
Mxima tenso eficaz no secundrio (V
BT
) 2,12 V
Ganho efetivo do transformador (relao de
transformao)
0,017
Tabela 2.12 Especificaes preliminares para o projeto do transformador.

Captulo II 42

A. Clculo das Correntes Eficazes do Transformador

As correntes eficazes no primrio e no secundrio so dadas pelas seguintes
expresses:

Vac
S
I
trafo
AT
=
(2.52)

I
AT
=> 866uA.

BT
BT
V
Po
I =
(2.53)

I
BT
=> 47mA.

B. Clculo da Bitola dos Condutores

O prximo passo calcular a bitola dos condutores:

max J
I
Scm
AT
AT
=
(2.54)

Scm
AT
=> 2,9.10
-6
cm
2
.

max J
I
Scm
BT
BT
=
(2.55)

Scm
BT
=> 157.10
-6
cm
2
.

A menor bitola AWG que permite a confeco prtica do transformador a AWG
35 e, assim sendo, as bitolas dos dois condutores sero de Scm = 160.10
-6
cm
2
.

C. Clculo e Escolha do Ncleo

Para a especificao do ncleo a ser utilizado precisa-se calcular a rea da seco
magntica do ncleo:

Captulo II 43

|
|
.
|
\
|
=
rede
trafo
f
S
Sm 5 . 7
(2.56)

Sm => 0,32 cm
2
.

A largura mnima da perna central do ncleo do transformador dada por:

Sm a = 1 . 1 (2.57)

a => 0,594 cm.

O ncleo escolhido o ncleo comercial a = 1,6 cm (sendo a a espessura da
perna central) que possui as seguintes caractersticas:

Caracterstica Valor
rea da janela (Aw) 1,944 cm
2

Comprimento da perna central
(a
efetivo
)
1,6 cm
Seco magntica efetiva (Sm
efetivo
) 256.10
-6
m
2

Tabela 2.13 Caractersticas do ncleo comercial a = 1,6 cm.

D. Clculo do Nmero de Espiras

O nmero de espiras do primrio e do secundrio pode ser calculado pelas
expresses:

rede efetivo
AT
f B Sm
Vac
N

=
max 44 . 4

(2.58)

N
AT
=> 1862 espiras.

rede efetivo
BT
BT
f B Sm
V
N

=
max 44 . 4

(2.59)

N
BT
=> 32 espiras.

Captulo II 44

E. Clculo da Possibilidade de Execuo

A possibilidade de execuo do transformador calculada pela expresso (2.60).

efetivo BT BT efetivo AT AT
exec
Scm N Scm N
Aw
P
_ _
+
=
(2.60)

P
exec
=> 6,4.

O critrio para a possibilidade de execuo do transformador que a expresso
(2.60) resulte num valor igual ou superior a 3. Como a possibilidade de execuo ficou em
6,4 possvel enrolar com folga o transformador amostrador.
O ganho efetivo, ou relao de transformao, do sensor de tenso CA
especificao de projeto e est estabelecido na Tabela 2.12.

Ganho do sensor de tenso CA: Gv
ac
=> 0,017.

possvel tambm o uso de um sensor de efeito hall de tenso para amostrar a
tenso da rede eltrica. Este tipo de sensor deve ser menos susceptvel a rudos, mas o seu
custo normalmente superior ao de um transformador como o proposto nesta seo.

2.2.10.2. Transdutor de Corrente CA

O transdutor de corrente alternada deve fornecer uma amostra da corrente drenada
da rede para o controlador de corrente (ver Fig. 1.13).
Optou-se pelo uso de um sensor por efeito hall para que a amostra de corrente seja
menos susceptvel a rudos provenientes do circuito de potncia do FAP.
A mxima corrente eficaz drenada da rede com o uso do FAP de 5,2 ampres
(expresso (2.28)). Uma margem de segurana de pelo menos 50% deve ser adicionada para
a mxima leitura que o sensor por efeito hall capaz de realizar. Assim sendo, para os
nveis de potncia exigidos do FAP (at 1kVA), o sensor hall de corrente escolhido o
LEM LA 25-NP que permite a leitura de at 25 ampres eficazes. As suas especificaes
podem ser vistas na Tabela 2.14.
O esquema de ligao deste sensor hall de corrente est apresentado na Fig. 2.10.

Captulo II 45

Caracterstica Valor
Mxima leitura de corrente eficaz 25 A
Tenso de alimentao +- 15 V
Relao de transformao (K
Mi
) 1:1000
Mxima corrente no secundrio I
Smax
12 mA
Tabela 2.14 - Caractersticas do sensor hall de corrente.

-15V
15V
LA 25-NP
M
+
-
1-5
6-10
Is R
Mi
0V
in
out
I
p

Fig. 2.10 Esquema de ligao do sensor hall de corrente.

A sada do sensor em corrente e o resistor R
Mi
deve ser projetado para o nvel de
tenso desejado no terminal M do sensor. O valor deste resistor pode ser calculado segundo
a expresso (2.61).

max
max
S
Mi
I
Vaq
R =
(2.61)

, onde:

Vaq
max
=> Mxima tenso desejada no terminal M (especificao de projeto de 3 volts).
I
Smax
=> Mxima corrente na sada do sensor, segundo a relao de transformao K
Mi
.

Resistor escolhido: R
Mi
=> 150 .

O ganho definitivo do sensor de corrente definido pela expresso (2.62).

Mi
N
i
R
K
G .
1
=
(2.62)

Ganho do sensor de corrente CA: G
i
=> 0,15.

Captulo II 46

2.2.10.3. Transdutor de Tenso CC

O transdutor de tenso CC deve gerar uma amostra da tenso no barramento CC do
filtro ativo (ver Fig. 1.13).
Assim como no caso do sensor de corrente, optou-se pelo uso de um sensor por
efeito hall para que a tenso amostrada esteja imune aos rudos que podem ser gerados pelo
circuito de potncia do FAP.
A tenso no barramento CC do FAP deve ficar em 300 volts, mas o sensor deve ser
capaz de efetuar uma leitura da tenso com uma margem de folga de pelo menos 30% em
relao tenso nominal. Assim sendo, o sensor de tenso por efeito hall escolhido o
LEM LV 25-P que tem capacidade de efetuar leituras de at 500 volts. As suas
especificaes relevantes podem ser vistas na Tabela 2.15.

Caracterstica Valor
Mxima leitura de tenso V
max
500V
Tenso de alimentao +- 15V
Relao de transformao (K
N
) 1000:2500
Tabela 2.15 Caractersticas do sensor hall de tenso.

O esquema de ligao deste sensor hall de tenso pode ser visto na Fig. 2.11.
-15V
15V
LV 25-P M
+
-
+HT
-HT
+HT
-HT
Is R
Mv
R
v1
0V

Fig. 2.11 - Esquema de ligao do sensor hall de tenso.

O resistor R
V1
deve ser projetado de modo que a mxima corrente no sensor hall de
tenso seja de 10mA. O valor deste resistor pode ser calculado segundo a expresso (2.63).

max
max
1
P
V
I
V
R =
(2.63)

Captulo II 47

onde:

V
max
=> Mxima leitura de tenso.
I
Pmax
=> Mxima corrente no primrio de sensor hall de tenso.

R
V1
=> 33k / 5W.

A sada do sensor hall, como no caso do sensor de corrente, em corrente e o
resistor R
Mv
deve ser projetado para o nvel de tenso desejado no terminal M do sensor. O
valor deste resistor pode ser calculado segundo a expresso (2.64):
max
max
S
Mv
I
Vaq
R =
(2.64)

, onde:

Vaq
max
=> Mxima tenso no terminal M (3,3 volts).
I
Smax
=> Mxima corrente na sada do sensor, segundo a relao de transformao K
Mv
.

Resistor escolhido: R
Mv
=> 120.

O ganho definitivo do sensor de tenso CC definido pela expresso (2.65).

.
.
1 V N
Mv
v
R K
R
G =
(2.65)

Ganho do sensor de tenso CC: G
v
=> 0,009

2.2.11. Circuito de Partida: Controle da Corrente de Partida

O circuito de partida composto por dois estgios. O primeiro estgio
responsvel pela limitao da corrente de partida (in-rush) que ocorre quando a chave geral
do FAP ligada. Neste instante o capacitor do barramento CC encontra-se descarregado,
comportando-se como um curto-circuito e, assim, o mesmo absorve uma elevada corrente
at que ele se carregue. Este estgio ser projetado nesta seo.
O segundo estgio ser abordado na seo de projeto de circuitos auxiliares sendo
que este estgio responsvel pela conteno da corrente de carga do barramento CC da
tenso de pico da rede (180 volts) at a tenso nominal do barramento, que de 300 volts.

Captulo II 48

A corrente de partida o surgimento de uma corrente elevada responsvel pela
carga do capacitor C
f
, quando o mesmo encontra-se descarregado, at a tenso de pico da
rede, o que ocorre em apenas meio perodo da rede.
O circuito de partida constitudo por um resistor colocado em srie com o FAP
para limitar a corrente de surto e por um rel em paralelo com o resistor e que utilizado
para curto-circuitar o resistor aps alguns perodos de rede, quando o capacitor j estiver
devidamente carregado. O circuito de partida est apresentado na Fig. 2.12.
i
f
do FAP
Circ. de Partida
Rel
R
inrush

Fig. 2.12 Circuito de partida do FAP.

O projeto do circuito de partida foi realizado com o auxlio de simulao numrica
e os resultados esto apresentados na Seo 3.4.3 do Captulo III. O valor do resistor que
limita a corrente de partida foi estabelecido em 6,8, e a potncia do resistor deve ser de
25 watts, que o valor usual de potncia de resistores de partida para os nveis de correntes
de surto solicitados no caso do FAP.
O resistor escolhido foi o RS part no. 160-714 / 6,8 - 25W que atende as
necessidades de projeto. O rel utilizado foi do tipo normalmente aberto acionado com
comando de 15 volts.

2.3. Concluso

Foi apresentada neste captulo uma metodologia completa para o projeto da
estrutura de potncia de um filtro ativo paralelo aplicado a correo de harmnicas de
corrente. O projeto de potncia do circuito auxiliar de partida tambm foi abordado neste
captulo.
Neste ponto pode-se partir para o projeto dos controladores analgicos do FAP
apresentado neste captulo.

Captulo III 49

CAPTULO III - Controladores Analgicos do Filtro
Ativo Paralelo de 1 kVA

Neste captulo ser apresentada a metodologia de projeto dos controladores
analgicos do filtro ativo paralelo de 1 kVA. Os resultados de simulao numrica do FAP
funcionando com controladores analgicos tambm sero apresentados.
Modelos para o conversor devem ser deduzidos e apresentados e, em seguida, o
projeto dos controladores deve ser desenvolvido. A malha de corrente e a malha de tenso
so projetadas separadamente, o que possvel j que a primeira rpida e a segunda
bastante lenta.

3.1. Estratgia de Controle e Projeto dos Controladores

Conforme justificado na Seo 2.1 do Captulo II, a estratgia de controle da
corrente a ser adotada a por valores mdios instantneos observando a corrente drenada
da rede (ver Fig. 3.1). A escolha desta estratgia de controle do filtro ativo exige uma
malha de corrente e uma malha de tenso. A modelagem do conversor e a metodologia de
projeto dos controladores para ambas as malhas sero apresentadas nesta seo.
Uma abordagem detalhada da estratgia de controle adotada (ver Fig. 3.1) foi
apresentada na Seo 1.4(B) do Captulo I.
+
-
-
+
-
+
L
a
C
f
V
f
R
vf1
R
vf2
V
ref
Hv
(s)
Carga
i
s
V
s
i
o
i
f
V
f
'
No-Linear
Inversor
de Tenso
Comando
dos Interruptores
i
s ref
Vs
'
Malha de Corrente
Controle por VMI
ou por Histerese

Fig. 3.1 Estrutura geral da estratgia de controle.

Captulo III 50

Pode-se observar na Fig. 3.1 que a malha interna (rpida) a malha de corrente e
que a malha externa (lenta) a malha de tenso. Um diagrama de blocos no plano S da
estrutura de controle, que pode ser visto na Fig. 3.2, apresenta todos os elementos e ganhos
das duas malhas de controle.

Fig. 3.2 Diagrama de blocos da estrutura de controle.

3.2. Malha de Corrente

A malha de corrente faz com que a corrente total drenada da rede eltrica siga uma
referncia senoidal que amostrada da rede pelo sensor de tenso CA. Esta malha deve ser
rpida para que o filtro ativo possa gerar as harmnicas de corrente desejadas. A estrutura
de controle da malha de corrente est apresentada na Fig. 3.3.

Fig. 3.3 Estrutura de controle da malha de corrente.

Os blocos no domnio S, apresentados na Fig. 3.3, representam, a saber:
R
i
(s) -> o compensador de corrente;
(s)

Malha de Corrente
Compensador
Compensador
PWM VSI
-
+
-
+
Ki
Kv(s) Rv(s)
Vccref Malha de Corrente
Malha de Tenso
Io(s) d(s) Verro(s)
Km

(s)

Ri(s) KPW Gid(s
Gv(s
Iref(s) Vo(s) Iref(s)
Compensador
PWM VSI
-
+
Io(s) d(s) Verro(s)
(s)

Ri(s) KPWM Gid(s)
Ki

I
ref
(s)

Captulo III 51

K
PWM
-> o ganho que representa o modulador PWM;
G
id
(s) -> a funo transferncia da corrente pela razo cclica do modelo adotado;
K
i
-> o ganho do amostrador de corrente;
I
ref
(s) -> a referncia da corrente.

A primeira etapa em um projeto de controle determinar um modelo que
represente de modo satisfatrio o conversor.

3.2.1. Modelagem

Sero apresentadas duas tcnicas diferentes de modelagem: uma tcnica busca
obter um modelo mais completo e, uma segunda tcnica mais simples, busca obter um
modelo simplificado.

A. Modelo Completo

A funo de transferncia da corrente no filtro pela razo cclica para o conversor
FB-VSI ser obtida baseado na metodologia de modelagem de conversores de [19]. A
topologia utilizada para a deduo do modelo considera o uso de interruptores ideais, sem
a presena de tempo morto, conforme apresentado na Fig. 3.4, sem que haja nenhuma
perda de formalismo das etapas de funcionamento do FB-VSI relevantes ao processo de
modelagem.
+
-
a
i
f
S1 S
3
3
S
2 S
4
C
f
V
cc
L
f
+ -
V
s
+
-
b

Fig. 3.4 Estrutura proposta para a modelagem do conversor.

Como o FB-VSI no um dos seis conversores fundamentais (buck, boost, buck-
boost, cuk, zeta, sepic) constitudos por apenas um interruptor, necessrio que se
estabelea qual interruptor ir representar o estado de conduo definido pela razo cclica

Captulo III 52

D, ou seja, qual interruptor estar conduzindo quando D for igual a um e qual estar
bloqueado quando D for igual a zero. Pode-se, por exemplo, assumir que o interruptor que
representa a razo cclica o interruptor S
1
.
importante tambm considerar qual a referncia da corrente i
f
do FAP, ou seja,
qual o sentido da corrente quando a mesma positiva. Inicialmente vamos estabelecer
arbitrariamente que a corrente positiva tem o sentido apresentado na Fig. 3.4.
Feitas estas consideraes, e segundo a estrutura de gerao dos pulsos PWM na
modulao trs nveis, podemos estabelecer trs situaes distintas de conduo dos
interruptores, a saber:

A. Razo Cclica D = 0,5.

Quando a razo cclica for D = 0,5, o comando dos interruptores S
1
e S
3
apresentam
as caractersticas vistas na Fig. 3.5. importante lembrar o fato de que o comando dos
interruptores S
2
e S
4
complementar ao comando dos interruptores S
1
e S
3
,
respectivamente.

S
1
S
3
D = 0,5
T
DT

Fig. 3.5 Pulsos de comando dos interruptores S
1
e S
3
para a razo cclica D = 0,5.

fcil notar que nestas circunstncias a tenso nos terminais ab sempre nula (ver
Fig. 3.6-a e Fig. 3.6-b) e que a corrente fica limitada apenas pela indutncia L
f.
Porm isto
no consiste de um problema, pois a razo cclica no persiste neste valor ao longo do
funcionamento dinmico do FAP.

Captulo III 53

+
-
a
i
f
S1 S
3
3
S2 S
4
C
f V
cc
L
f + -
V
s
+
-
b
(a)
+
-
a
i
f
S1 S
3
3
S2 S
4
C
f V
cc
L
f + -
V
s
+
-
b
(b)
ab
V = 0
ab
V = 0
+
-
a
i
f
S1 S
3
3
S2 S
4
C
f V
cc
L f
+ -
V
s
+
-
b
(c)
ab
V = V
cc
+
-
a
i
f
S1 S
3
S2 S
4
C
f V
cc
L f
+ -
V
s
+
-
b
ab
V = -V
cc
(d)

Fig. 3.6 (a) Conduo dos interruptores S
1
e S
3
. (b) Conduo dos interruptores S
2
e
S
4
. (c) Conduo dos interruptores S
1
e S
4
. (d) Conduo dos interruptores S
2
e S
3.

O estado topolgico equivalente do FB-VSI na situao A (Razo Cclica D = 0,5)
pode ser visto na Fig. 3.7.
C
f
L
f
I (t)
Cf
I (t)
Lf
V
Cf
+
-
V
s
+
-

Fig. 3.7 Estado topolgico equivalente do FB-VSI para situao A.

B. Razo Cclica 0,5 < D < 1.

Quando a razo cclica for 0,5 < D < 1, assumindo, por exemplo, o valor D = 0,8,
os pulsos de comando dos interruptores S
1
e S
3
devem apresentar as caractersticas vistas
na Fig. 3.8.

Captulo III 54

S
1
S
3
Conduo
V
ab
S
1
S
4
S
1
S
4
S
3
S
2
S
1
S
4
S
1
S
4
S
1
S
4
S
3
S
2
S
1
S
4
S
1
S
4
S
1
S
4
S
3
S
2
S
1
S
4
D = 0,8
T
DT
0 0 0 0 0 +V
cc
+V
cc
+V
cc
+V
cc
+V
cc
+V
cc

1
e S
3

A razo cclica do interruptor S
3
complementar a D, ou seja, quando a razo
cclica do interruptor S
1
D = 0,8 a razo cclica do interruptor S
3
D = 0,2.
Nesta situao, a tenso nos terminais ab do FAP alterna entre zero e +V
cc
(ver Fig.
3.6), de modo que a tenso mdia dos terminais ab Vab
med
aumenta progressivamente de
zero at +V
cc
na medida que a razo cclica tende para a unidade.
Os estados topolgicos equivalentes do FB-VSI na situao B podem ser vistos na
Fig. 3.9.
- -
C
f
L
f
I (t)
Cf
I (t)
Lf
V
Cf
+
-
V
s
+
C
f
L
f
I (t)
Cf
I (t)
Lf
V
Cf
+
-
V
s
+
(a)
(b)

Fig. 3.9 - Estados topolgicos equivalentes do FB-VSI para situao B.

C. Razo Cclica 0 < D < 0,5.

Quando a razo cclica for 0 < D < 0,5, assumindo, por exemplo, o valor D = 0,2,
os pulsos de comando dos interruptores S
1
e S
3
devem apresentar as caractersticas vistas
na Fig. 3.10.

Captulo III 55

S
1
S
3
Conduo
V
ab
D = 0,2
T
DT
0 0 0 0 0
S
3
S
3
S
2
S
1
S
4
S
2
S
2
S
3
S
3
S
3
S
2
S
1
S
4
S
2
S
2
S
3
S
3
S
3
S
2
S
1
S
4
S
2
S
2
S
3
-V
cc
-V
cc
-V
cc
-V
cc
-V
cc
-V
cc

1
e S
3

Nesta situao a tenso nos terminais ab do FAP alterna entre zero e - V
cc
(ver Fig.
3.6), de modo que a tenso mdia dos terminais ab Vab
med
diminui progressivamente at -
V
cc,
na medida que a razo cclica tende para zero.
Os estados topolgicos equivalentes do FB-VSI na situao C podem ser vistos na
Fig. 3.11.
- -
C
f
L
f
I (t)
Cf
I (t)
Lf
V
Cf
-
+
V
s
+
C
f
L
f
I (t)
Cf
I (t)
Lf
V
Cf
-
+
V
s
+
(a)
(b)

Fig. 3.11 - Estados topolgicos equivalentes do FB-VSI para situao C.

Apresentadas as trs situaes possveis (A, B e C), no se pode deixar de notar a
semelhana dos estados topolgicos do conversor FB-VSI, funcionando com a modulao
PWM a trs nveis, com as etapas de funcionamento de um conversor BOOST.
Devido a esta semelhana, devem-se realizar algumas consideraes, sem que haja
perda de formalismo na deduo do modelo, para que se possa modelar o FB-VSI como um
conversor BOOST, a saber:

Captulo III 56

Devido simetria apresentada pelo conversor, pode-se analisar o modelo apenas
para 0,5 < D < 1 regio onde a tenso mdia nos terminais ab do FAP pode apenas
assumir valores positivos;
Ser considerado que a razo cclica, no intervalo proposto, varia de 0 < D < 1 ao
invs de variar de 0,5 < D < 1, isto simplifica bastante o equacionamento do
modelo;
possvel perceber que, na medida em que a razo cclica D aumenta, o tempo em
que o interruptor BOOST (do estado topolgico equivalente do conversor FB-VSI)
encontra-se em conduo diminui. Esta caracterstica contrria caracterstica
encontrada para um conversor BOOST. Pode-se contornar este problema
considerando que o interruptor que representa a razo cclica o interruptor S
2
,
assim o comando em S1 complementar ao comando em S2 e o problema da
inverso de lgica de comando est solucionado.

Feitas as consideraes descritas acima, possvel admitir que o conversor FB-VSI
com modulao PWM a trs nveis comporta-se como um conversor BOOST, conforme
apresentado na Fig. 3.12.
- -
C
f
L
f
I (t)
Cf
I (t)
Lf
V
Cf
-
+
V
s
+
C
f
L
f
I (t)
Cf
I (t)
Lf
V
Cf
-
+
V
s
+
(a) (b)
0 < t < DT DT < t < T

Fig. 3.12 Etapas de funcionamento de um conversor BOOST.

Seguindo a modelagem de conversores por Valores Mdios Quase Instantneos
proposta em [19], deve-se primeiramente equacionar as duas etapas de funcionamento do
conversor:
Para o intervalo D (0 < t < DT) tem-se que:

) ( ) ( t v t v
in Lf
=
0 ) ( = t i
Cf

(3.1)

Captulo III 57

Para o intervalo D (DT < t < T) tem-se que:

) ( ) ( ) ( t v t v t v
Cf in Lf
=
) ( ) ( t i t i
Lf Cf
=
(3.2)

Em seguida feita a substituio das variveis pelos seus valores mdios quase
instantneos:

> =< ) ( ) ( t v t v
in in

> =< ) ( ) ( t v t v
Cf Cf

> =< ) ( ) ( t i t i
Lf Lf

(3.3)

Assim, substituindo a expresso (3.3) em (3.1), obtm-se:

> =< ) ( ) ( t v t v
in Lf

0 ) ( = t i
Cf

(3.4)

E substituindo a expresso (3.3) em (3.2), chega-se a:

> < > =< ) ( ) ( ) ( t v t v t v
Cf in Lf

> =< ) ( ) ( t i t i
Lf Cf

(3.5)

Integrando a tenso no indutor e a corrente no capacitor em um perodo T (D + D)
obtm-se os valores mdios de v
Lf(t)
e i
Cf(t)
:

] ) ( ) ( ).[ ( ] ) ( ).[ ( ). ( ) (
'
0
> < > < > < = >= <

t v t v t d t v t d dt t v t v
Cf in in
T
Lf Lf

(3.6)
e
> < = >= <

) ( ). ( ). ( ) (
'
0
t i t d dt t i t i
Lf
T
Cf Cf

(3.7)

Aplicando a relao volt-ampre no capacitor C
f
e no indutor L
f
obtm-se:

( )
dt
t
L t v
f Lf
Lf
di
. ) ( >= <
(3.8)

Captulo III 58

e
( )
dt
t
C t i
f Cf
Cf
dv
. ) ( >= <
(3.9)

Substituindo as expresses (3.8) e (3.9) nas expresses (3.6) e (3.7), respectivamente,
obtm-se:
( )
] ) ( ) ( ).[ ( ] ) ( ).[ (
di
.
' Lf
> < > < > < = t v t v t d t v t d
dt
t
L
Cf in in f

(3.10)
e
( )
> < = ) ( ). (
dv
.
' Cf
t i t d
dt
t
C
Lf f

(3.11)

Definindo as perturbaes do sistema como:

) ( ) (
^
t d D t d + =
) ( ) (
'
^
' '
t d D t d + =
) ( ) (
^
t v V t v in
in in
+ >= <
) ( ) (
^
t v V t v Cf
Cf Cf
+ >= <
) ( ) (
^
t i I t i Lf
Lf Lf
+ >= <
(3.12)

Substituindo a expresso (3.12) em (3.10) e (3.11) e cancelando os termos CC (no
so relevantes no modelo pequenos sinais) e ainda os termos de segunda ordem (muito
pequenos), obtm-se:

( )
) ( . ) ( . ) (
i d
.
^ ^
'
^
Lf
^
t d V t v D t v
dt
t
L
cf
cf in
f
+ =
(3.13)
e
( )
) ( . ) ( .
v d
.
^ ^
'
Cf
^
t d I t i D
dt
t
C
Lf
Lf
f
+ =
(3.14)

Aplicando a transformada de Laplace s expresses (3.13) e (3.14) obtm-se:

) ( . ) ( . ) ( ) ( . .
^ ^
'
^ ^
s d V s v D s v s i L s
cc
cc in Lf
f
+ = (3.15)
e

Captulo III 59

) ( . ) ( . ) ( . .
^ ^
'
^
s d I s i D s v C s
Lf
Lf cc
f
+ = (3.16)

As equaes (3.15) e (3.16) representam as equaes do modelo de pequenos sinais
utilizando a tcnica dos VMQI. Sabendo que:

0 ) (
^
^
|
) (
) (
) (
=
=
s v
Lf
id
in
s d
s i
s G
(3.17)

E manipulando as equaes (3.15) e (3.16) chega-se a expresso (3.18) para a funo
de transferncia do modelo de pequenos sinais da corrente I
f
em funo da razo cclica D.

2
' 2
'
^
^
. .
. . .
) (
) (
) (
D C L s
I D V C s
s d
s i
s G
f f
Lf cc f Lf
id
+
+
= =
(3.18)

O ponto de operao da razo cclica um parmetro da expresso (3.18) e, como a
razo cclica varia em uma faixa bastante ampla neste tipo de topologia, interessante
obter um grfico do mdulo e da fase da (3.18) para D em diferentes pontos de operao.
Estes grficos esto apresentados na Fig. 3.13.
0.1 1 10 100 1
.
10
3
1
.
10
4
1
.
10
5
20
0
20
40
60
80
100
|G (s)|
id
(D = 0.8)
f
(D = 0.6)
(D = 0.4)
(D = 0.2)
0.1 1 10 100 1
.
10
3
1
.
10
4
1
.
10
5
100
50
0
50
100
f
G (s)
id
G (s)
id
(D = 0.8)
(D = 0.2)
(a) (b)
|G (s)|
id
|G (s)|
id
|G (s)|
id

Fig. 3.13 (a) Mdulo da expresso (3.18). (b) Fase da expresso (3.18).

importante notar que, como o interruptor que representa a razo cclica o
interruptor S
2
, se for necessrio que o comando seja referenciado ao interruptor S
1
deve-se
inverter a referncia do sensor hall de corrente, ou seja, deve-se inverter o sentido em que o
sensor amostra a corrente. Caso esta medida no seja tomada possvel demonstrar que,
segundo [19] chega-se a expresso (3.19) para a funo de transferncia do modelo de
pequenos sinais da corrente I
f
em funo da razo cclica D.

Captulo III 60

2 2 ^
^
. .
. . .
) (
) (
) (
D C L s
I D V C s
s d
s i
s G
f f
Lf cf f Lf
id
+
+
= =
(3.19)

A planta representada pela expresso (3.19) instvel em malha fechada, e assim
sendo no possvel controlar o conversor. Isto pode ser confirmado observando-se o lugar
das razes obtido para a FTMF da expresso (3.19) (ver Fig. 3.14), pois fica clara a
existncia de um plo no semi-plano direito na medida que se aumenta o ganho esttico.
-2.5 -2 -1.5 -1 -0.5 0 0.5 1
x 10
5
-1.5
-1
-0.5
0
0.5
1
1.5
x 10
4
Lugar das Razes
Eixo Real
Eixo
Im.

Fig. 3.14 Lugar das Razes da FTMF da expresso (3.19).

B. Modelo Simplificado

Outras tcnicas de modelagem podem apresentar modelos mais simplificados para
o conversor. Um exemplo a tcnica apresentada em [6], e que utiliza o modelo de valores
mdios instantneos considerando a tenso do barramento CC do conversor isenta de
ondulao. A expresso (3.20) estabelece a funo de transferncia do modelo de pequenos
sinais da corrente I
f
em funo da razo cclica obtida por esta tcnica de modelagem.

f
CC
Lf
id
L s
V
s d
s i
s G
.
) (
) (
) (
^
^
= =
(3.20)

A partir de uma freqncia de aproximadamente 200 Hertz, a expresso (3.20)
representa rigorosamente o modelo obtido pela expresso (3.15), conforme pode ser visto na
Fig. 3.15. Esta figura apresenta os grficos de mdulo e de fase do modelo simplificado
(3.20) em conjunto com o modelo completo (3.18).

Captulo III 61

10 100 1
.
10
3
1
.
10
4
1
.
10
5
20
0
20
40
60
80
100
f
(D = 0.4)
|G (s)|
id
|G (s)|
id
0.1 1 10 100 1
.
10
3
1
.
10
4
1
.
10
5
100
80
60
40
20
0
f
G (s)
id_s
G (s)
id
(D = 0.4)
(a) (b)

Fig. 3.15 - (a) Mdulo da funo de transferncia dos dois modelos. (b) Fase da funo
de transferncia dos dois modelos.

Para o projeto do compensador o comportamento da funo de transferncia em
baixas freqncias no relevante, e, assim sendo, o modelo simplificado valido e ser
considerado no procedimento de projeto do compensador.

3.2.2. Projeto do Compensador

Est demonstrado em [4] que o compensador mais apropriado para a malha de
corrente de um retificador PFC BOOST o avano-atraso de fase. Como a funo de
transferncia do FAP muito semelhante (difere de um fator dois) da funo de
transferncia utilizada no PFC BOOST apresentado em [4], o avano-atraso dever ser o
compensador utilizado para a malha de corrente. Um modelo eltrico para este
compensador pode ser visto na Fig. 3.16-a.
fz fp f
|Ri(s)|
(b)
(a)
Ri3
Ci2
Ci1
Ri2
Vref
VC

Fig. 3.16 (a) Compensador avano-atraso de fase. (b) Mdulo da funo de
transferncia do compensador.
Este compensador apresenta um plo na origem, um zero na freqncia wz e um
plo na freqncia wp, alm do ganho esttico K
Ri
. Pode-se demonstrar que a funo de
transferncia em S deste compensador dada pela (3.21).

Captulo III 62

( )
( ) wp s
wz s
s
K s R
Ri i
+
+
= .
1
. ) (
(3.21)

Tendo sido determinado qual o compensador a ser utilizado interessante
relembrarmos de alguns conceitos como:
Funo de Transferncia de Lao Aberto (FTLA): a composio no domnio S de
todos os blocos que representam a malha de controle em lao aberto (ver Fig. 3.17),
ou seja, o modelo da planta, o compensador de corrente, o ganho do amostrador de
corrente e o ganho do modulador PWM considerados em cascata sem que se
realimente a malha. No domnio S, os blocos da FTLA so multiplicados um a um,
o que resulta na expresso (3.22);

) ( ). ( . . s Ri s Gi K K FTLA
PWM i
=
(3.22)

Fig. 3.17 FTLA da malha de corrente.

Freqncia de cruzamento (f
cruzamento
): a freqncia em que o mdulo da FLTA
cruza o eixo da freqncia, ou seja, iguala-se a zero db. Quanto maior for a
freqncia de cruzamento, mais rpida ser a resposta em freqncia do conversor;

Margem de fase MF: A MF, definida pela expresso (3.23), fornece uma critrio
para que se possa garantir a estabilidade do sistema. Se a margem de fase foi igual
ou menor do que zero, o sistema em malha fechada se torna instvel. Quanto maior
a MF mais lento e estvel o sistema. A escolha de uma MF adequada importante
para a obteno de uma planta rpida e estvel.

) ( 180
0
cruzamento FTLA
f MF =
(3.23)

Funo de Transferncia de Malha Fechada (FTMF): a composio, no domnio
S, de todos os blocos que representam a malha de controle em malha fechada (ver
Compensador
PWM
VSI
Io(s) d(s) Verro(s)
Ri(s) KPWM Gid(s) Ki
Sensor de Corrente

Captulo III 63

Fig. 3.3), ou seja, o modelo da planta, o compensador de corrente, o ganho do
amostrador de corrente e o ganho do modulador PWM considerados em cascata,
admitindo a realimentao da malha de corrente. No domnio S os blocos da FTMF
so multiplicados um a um, o que resulta na expresso (3.24);

FTLA
FTLA
FTMF
=
1

(3.24)

O projeto do compensador de corrente feito com o auxlio do grfico do Lugar
das Razes (LR) da FTMF e ainda com o auxlio do diagrama de BODE da FTLA.
Primeiramente, devem ser estabelecidos alguns critrios para a definio dos
parmetros do compensador de corrente, com a definio de estimativas iniciais para estes
parmetros. Em seguida, o LR e o diagrama de BODE devem auxiliar no refino do projeto
do compensador.
Sabe-se da teoria de sistemas amostrados que a freqncia de cruzamento da planta
(FTLA) deve ficar no mximo na metade da freqncia de chaveamento, sendo que o
projeto usual de conversores localiza a freqncia de cruzamento em torno de da
freqncia de chaveamento para que se possa garantir o comportamento linear do modelo
proposto para o conversor. Assim, a expresso (3.25) fornece uma localizao inicial para a
freqncia de cruzamento.

4
fs
F
cruzamento
=
(3.25)

F
cruzamento
=> 7,5 kHz.

Como o modelo do conversor (modelo simplificado) j possui um integrador, o
integrador do compensador tira margem de fase e faz com que o ganho da planta caia 40
db/dcada. Assim, a freqncia do zero do compensador deve ser posicionada abaixo da
freqncia de cruzamento da FTLA de tal maneira que o mdulo da FLTA passe por 0 db
com inclinao de, aproximadamente, 20 db/dcada e, assim, possua uma maior margem
de fase. Sabe-se que a margem de fase usual para os retificadores PFC BOOST e para os
filtros ativos est em torno de 55. A expresso (3.26) pode determinar uma estimativa
inicial para o posicionamento do zero do compensador.

Captulo III 64

2
Cruzamento
F
F
zero
=
(3.26)

F
zero
=> 3,75 kHz.

O plo posicionado em torno da freqncia de chaveamento para evitar que a
sada do controlador apresente uma ondulao considervel acima da freqncia de
chaveamento, o que poderia causar disparos esprios dos interruptores do conversor. A
expresso (3.27) pode determinar uma estimativa inicial para o posicionamento do plo do
compensador.

fs F
polo
=
(3.27)

F
polo
=> 30 kHz.

Sabendo-se a posio do plo e do zero do compensador, o ganho K
Ri
pode ser
considerado como um parmetro livre para que possamos obter a freqncia de cruzamento
desejada para a FTLA. Como, na freqncia de cruzamento, o mdulo da FLTA igual a
0db (ou ainda, igual a unidade), o ganho K
Ri
pode ser quantificado, atravs do uso das
expresses (3.28) e (3.29), de modo que se obtenha a freqncia de cruzamento desejada.

) ( . ) ( . .
cruzamento semK cruzamento PWM i semK
f Ri f Gi K K FTLA
Ri Ri
=
(3.28)

semKi
Ri
FLTA
K
1
=
(3.29)

K
Ri
=> 800.000.

O grfico do lugar das razes da FTMF e do diagrama de BODE da FTLA esto
apresentados na Fig. 3.18.

Captulo III 65

-18 -16 -14 -12 -10 -8 -6 -4 -2 0
x 10
4
-4
-3
-2
-1
0
1
2
3
4
x 10
4
Lugar das razes
Eixo Real
Eixo
10
2
10
3
10
4
10
5
10
6
-180
-150
-120
M.F.: 53.4 deg
Freq: 8.13e+003 Hz
Freqncia (Hz)
Fase

(a)
(b)
Im.
Zero Plo
fc
K = 850e3

Fig. 3.18 (a) LR da FTMF. (b) BODE da FTLA.

desejvel que a freqncia de cruzamento esteja situada nas imediaes da
mxima margem de fase do sistema (ver Fig. 3.18-b), assim, as variaes paramtricas dos
elementos eltricos que constituem o compensador no alteram significativamente a
margem de fase e tampouco a freqncia de cruzamento. Foram realizados pequenos
ajustes nos parmetros do compensador com o auxlio do grfico do lugar das razes. Os
parmetros finais do compensador esto apresentados na Tabela 3.1.
Parmetro Estimativa inicial
Valor obtido pelo
LR
Freqncia de cruzamento 7,5 kHz 7,8 kHz
Freqncia do plo 30 kHz 30 kHz
Freqncia do zero 3,75 kHz 3,2 kHz
Ganho esttico K
Ri
800,000 825.000
Tabela 3.1 - Parmetros obtidos para o controlador de corrente.

A margem de fase ficou em 53,4, conforme pode ser visto na Fig. 3.18-a, o que
um valor muito prximo ao desejado para um filtro ativo.

Captulo III 66

A resposta ao degrau traz algumas informaes importantes a respeito da
estabilidade e do comportamento dinmico final da planta. Na Fig. 3.19 pode-se observar
que a resposta ao degrau do sistema do tipo subamortecido, no existindo assim uma
oscilao excessiva que poderia levar a algum tipo de instabilidade.
Resposta ao Degrau
Tempo (seg.)
Ampl.
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8
x 10
-4
0
1
2
3
4
5
6
7
8
9

Fig. 3.19 Resposta ao degrau da planta em malha fechada.

O prximo passo determinar os parmetros eltricos Ri
2
, Ri
3
, Ci
1
e Ci
2
do
compensador apresentado na Fig. 3.16. Primeiramente, deve-se determinar um valor
arbitrrio para Ri
2
, por exemplo:

Ri
2
=> 10 k.

E, ento, com o uso das equaes (3.30), (3.31) e (3.32) obtm-se os demais
parmetros do controlador:

Ri
K Ri
Ci
.
1
2
2
=
(3.30)

|
.
|
\
|
= 1 .
2 1
wz
wp
Ci Ci
(3.31)

1
3
.
1
Ci wz
Ri =
(3.32)

Captulo III 67

Conclui-se, assim, o projeto do controlador de corrente do filtro ativo. Na Tabela
3.2 esto apresentados os parmetros eltricos obtidos para o compensador de corrente.

Parmetro Valor
Ri
2(comercial)
10 k
Ri
3(comercial)
47 k
Ci
1(comercial)
1 nF
Ci
2(comercial)
120 pF
Tabela 3.2 - Parmetros eltricos do compensador de corrente.

3.3. Malha de Tenso

A malha de tenso responsvel por manter constante a tenso no barramento CC
do filtro ativo. O controlador de tenso funciona atuando na amplitude da corrente de
referncia do filtro ativo (ver Fig. 3.1) de modo que, assim, ele determina o fluxo de
potncia ativa no sistema e conseqentemente no filtro ativo. Desta forma, pode-se
controlar a tenso do barramento CC do FAP uma vez que ela se mantm constante quando
o fluxo de potncia ativa no filtro nulo, ou seja, o filtro apenas processa reativos.
A malha de tenso deve ser bastante lenta pois ela atua na amplitude da corrente
senoidal que drenada da rede e, sendo assim, se esta malha for rpida ela far com que a
corrente senoidal drenada da rede distora devido ao surgimento picos de corrente de
diferentes amplitudes e de distores na corrente de referncia. Um exemplo da corrente
obtida por simulao numrica para um FAP funcionando com uma malha de tenso
relativamente rpida est apresentada na Fig. 3.20.

(wt)
I
s
distores

Fig. 3.20 Corrente drenada da rede para um FAP funcionando com uma malha de
tenso rpida.

Captulo III 68

O diagrama de blocos no domnio S da malha de tenso est apresentado na Fig.
3.21.

Fig. 3.21 Diagrama de blocos no domnio S da malha de tenso.

Os blocos no domnio S, apresentados na Fig. 3.21, representam, a saber:
Km -> o ganho do multiplicador;
FTMF
i
(s) -> a FTMF da malha de corrente;
G
vi
(s) -> a funo de transferncia da tenso pela corrente do conversor
FB-VSI;
K
v
-> o ganho do amostrador de tenso;
Vcc
ref
-> a referncia da tenso do barramento CC;
R
v
(s) -> o compensador de tenso.

A FTLA da malha de tenso inclui a funo de transferncia da planta, a funo de
transferncia do compensador de tenso, o ganho da FTMF da malha de corrente (que o
ganho do amostrador de corrente Ki) e o ganho do amostrador de tenso.
Pode-se demonstrar que a FTMF da malha de corrente pode ser representada,
quando considerada para anlise da malha de tenso, pelo ganho do amostrador de
corrente, Ki. Esta considerao vlida, pois a malha de corrente muito mais rpida do
que a malha de tenso e, assim sendo, a dinmica da malha de corrente no influi na
dinmica da malha de tenso. A FTLA da malha de tenso est representada na expresso
(3.33).

Vs I s
(s)

Compensador
-
+
Iref(s)
Km
FTMF
id
(s)
Gv(s)
Kv(s) Rv(s)
I
ref
(s) Vo(s)
Vccref

Funo transferncia de Malha
Fechada (FTMF) de Corrente
Io(s)
Malha de Corrente
Malha de Tenso

Captulo III 69

i
v v v
i v v v v
K
s R s G K
s FTMF s R s G K FTLA
) ( ). ( .
) ( ). ( ). ( . = =
(3.33)

3.3.1. Modelagem

Nesta seo obtm-se a funo de transferncia da malha de tenso do filtro ativo.
Sabe-se que a funo de transferncia da malha de tenso, representada pela
expresso (3.34), fornece o comportamento dinmico da tenso no barramento CC em
funo da corrente do FAP .

0 ) ( / 0 ) (
^
^
^
|
) (
) (
) (
= =
=
s d s v
Lf
cc
vi
in
s i
s v
s G
(3.34)

Para obter uma expresso para (3.34) pode-se manipular a expresso (3.16) e, assim,
obtm-se (3.35), que representa a funo de transferncia da malha de tenso.

f
s d s v
Lf
cc
vi
C s
D
s i
s v
s G
in .
1
|
) (
) (
) (
0 ) ( / 0 ) (
^
^
^
= =
= =

(3.35)

3.3.2. Projeto do Compensador

O controlador de tenso utilizado no comando do filtro ativo tambm um avano-
atraso de fase (ver Fig. 3.22), sendo que a forma de determinar o plo, o zero e o ganho
esttico do compensador similar ao do projeto do controlador de corrente.

Fig. 3.22 Compensador avano-atraso da malha de tenso.

Rv
3
Cv
2
Cv
1
Rv2
Vref
VC

Captulo III 70

A freqncia de cruzamento posicionada em torno de quatro Hertz, uma vez que
o controlador de tenso deve ser suficientemente lento para no distorcer a forma de onda
da corrente de referncia.

F
cruzamento
=> 4 Hz.

O zero posicionado uma dcada abaixo da freqncia de cruzamento, seguindo os
mesmos critrios do projeto do controlador de corrente.

F
zero
=> 0,4 Hz.

O plo posicionado em torno de dez vezes a freqncia de cruzamento e assim se
garante uma resposta em freqncia bastante lenta.

F
polo
=> 40 Hz.

O ganho K
Rv
obtido de forma similar ao ganho do compensador de corrente,
assim:
) ( . ) ( .
cruzamento semK v cruzamento v v semK
f R f G K FTLA
Rv Rv
=
(3.36)

Rv
semK
Rv
FLTA
K
1
=
(3.37)

K
Rv
=> 1800.

Na Tabela 3.3 pode-se observar os parmetros obtidos para o controlador de tenso.
Parmetro Valor
Freqncia de cruzamento 4 Hz
Freqncia do plo 40 Hz
Freqncia do zero 0.4 Hz
Ganho esttico Ki 1800
Tabela 3.3 Parmetros obtidos para o controlador de tenso.

Captulo III 71

A margem de fase obtida para a FLTA foi de MF = 78,6, o que est dentro da faixa
esperada para a MF. Na Fig. 3.23 observa-se o mdulo e a fase do diagrama de Bode da
FLTA com o ganho esttico K
v
.
1 10 100 1
.
10
3
1
.
10
4
1
.
10
5
160
140
120
100
80
60
40
20
0
20
G
dB
f ( )
f
1 10 100 1
.
10
3
1
.
10
4
1
.
10
5
180
160
140
120
100
f ( )
f
(a) (b)

Fig. 3.23 - Mdulo e fase do diagrama de bode da FLTA da malha de tenso.

Por fim, necessrio determinar os parmetros eltricos Rv
2
, Rv
3
, Cv
1
e Cv
2
do
compensador apresentado na Fig. 3.16. Primeiramente, deve-se determinar um valor
arbitrrio para Rv
2
, por exemplo:

Rv
2
=> 33 k.

E, ento, com o uso das expresses (3.38), (3.39) e (3.40) obtm-se os demais
parmetros do controlador:

Rv
K Rv
Cv
.
1
2
2
=
(3.38)

|
.
|
\
|
= 1 .
2 1
wz
wp
Cv Cv
(3.39)

1
3
.
1
Cv wz
Rv =
(3.40)

Conclui-se, assim, o projeto do controlador de tenso do filtro ativo. Na Tabela 3.4
esto apresentados os parmetros eltricos obtidos para o compensador de tenso.

Captulo III 72

Parmetro Valor
Rv
2(comercial)
33 k
Rv
3(comercial)
220 k
Cv
1(comercial)
2 uF
Cv
2(comercial)
22 nF
Tabela 3.4 - Parmetros eltricos do compensador de tenso.

3.4. Resultados de Simulao

A estrutura proposta do FAP foi simulada numericamente para que a anlise terica
realizada pudesse ser consolidada; todos os resultados obtidos sero apresentados nesta
seo.
Foram realizadas diversas simulaes para que fosse possvel a anlise de
diferentes situaes, a saber:
Trs simulaes do FAP operando com diferentes cargas. Estas simulaes tm
como objetivo bservar o comportamento da corrente da rede em regime permanente
com o FAP operando em diferentes situaes de carga: um retificador monofsico
de 1 kVAR; um retificador com carga R-L, e uma carga linear de carter indutivo R-
L. Nestas simulaes a eficincia da malha de corrente deve ser verificada;
Uma simulao em que um degrau de 50% foi aplicado na carga de um retificador
com filtro capacitivo, para que se possa realizar a anlise dinmica do FAP perante
perturbaes na carga. Nesta simulao a eficincia da malha de tenso deve ser
verificada;
Uma simulao com condies iniciais nulas nos elementos passivos da estrutura
para observar a corrente de partida no FAP e na carga que, no caso, foi um
retificador com filtro capacitivo. Nesta simulao a eficincia do circuito de partida
deve ser comprovada;
E, finalmente, uma simulao do FAP funcionando em regime permanente para que
se possam obter as caractersticas internas do FAP, como os esforos de tenso e de
corrente nos seus elementos ativos e passivos.

Captulo III 73

3.4.1. Anlise em Regime Permanente: o FAP Funcionando com
Diferentes Situaes de Carga

O esquema completo do circuito eltrico simulado pode ser visto na Fig. 3.24 (com
exceo da carga, que difere em cada simulao), sendo que uma listagem do arquivo de
simulao apresentada no Anexo II.
0
-
+ +
-
E
-
+ +
-
E
0
R7
10k
con1
0
U12
300m
1 2
-
+ +
-
E
+Vcc
F
+Vcc
Dbreak
D10
V2
FREQ = 60
VAMPL = 180
VOFF = 0
0
+
-
+
-
Sbreak
S2
0
V12
TD = 0
TF = 16.666u
PW = 1n
PER = 33.333u
V1 = -5.5
TR = 16.666u
V2 = 5.5
con2
con1
R2
10k
C2
22n
U10
LF411
3
2
7
4
6
1
5
+
-
V+
V-
OUT
B1
B2
C1
1920u
R11
1m
0
1
Res3
47k
U11
50m
1
2
Dbreak
D2
+Vcc
Dbreak
D11
R8
10k
+Vcc
LM311
7
2
3 1
8
4
OUT
+
-
V+
V-
Dbreak
D3
+
-
+
-
Sbreak
S4
+Vcc
R12 150
0
0
0
L1
750u
1 2
R4
33k
Dbreak
D13
R1
0.050
-Vcc
con2
V3
2.6
0
2
R3
1k
-Vcc
-
+ +
-
E
-Vcc
0
0
-Vcc
+Vcc
Dbreak
D15
1
Rdegrau
88
4
C4
1880u
Dbreak
D4
LM311
2
3 1
8
4
OUT
+
- G
V+
V-
-
+ +
-
E
R6
10meg
0
+
-
+
-
Sbreak
S3 3
0
+Vcc
Ci1
1n
0
R9
0.1
R16
10k
Rcarga
88
3
0
LF411
3
2
7
4
6
+
-
V+
V-
OUT
Dbreak
D1
C3
2u
Ci2
120p
0
4
0
0
R5
220k
R17
10k
V13 TD = 16.666u
TF = 16.666u
PW = 1n
PER = 33.333u
V1 = -5.5
TR = 16.666u
V2 = 5.5
2
Res2
10k
+
-
+
-
Sbreak
S1
15
R10
1meg
0
0
15
0
Modulador
Compensador de Corrente
Compensador de Tenso
Circuito de Potncia

Fig. 3.24 Esquema do circuito de simulao numrica.

No que diz respeito aos controladores, a anlise em regime permanente do FAP em
conjunto com a carga permite que se observe o comportamento dinmico da malha de
corrente e se a mesma est funcionando de modo adequado, corrigindo as harmnicas de
corrente e o fator de potncia da estrutura.As trs situaes de carga que foram propostas
para que o FAP atue corrigindo a corrente drenada da rede, esto apresentadas na Fig. 3.25.
D
D
1
2
D
3
D
4
C
o
R
o 300mH
2000uF 44
L
in
(a)
(c)
16 45mH
R
o
L
o
R
o
L
o
300mH
16
45mH
L
in
(b)

Fig. 3.25 (a) Retificador com filtro capacitivo. (b) Retificador com carga R-L. (c)
Carga R-L.

Captulo III 74

Sero apresentadas, para cada situao de carga, as seguintes formas de onda: da
tenso vs. corrente drenada da rede; da tenso vs. corrente drenada pela carga; e da tenso
vs. corrente que circula pelo FAP. Informaes como a taxa de distoro harmnica total
(THD) da corrente drenada pela rede e o fator de potncia da rede tambm sero
apresentadas.

A. Retificador de Onda Completa com Filtro Capacitivo

O FAP atuou de forma adequada na atenuao das harmnicas de corrente para o
retificador com filtro capacitivo, o que se torna bastante evidente observando as formas de
onda da tenso da rede e da corrente drenada da mesma, apresentadas na Fig. 3.26-a. A
taxa de distoro harmnica e o fator de potncia tambm tiveram melhoras muito
considerveis.

(t)
550ms 554ms 558ms 562ms 566ms
-200
-100
0
100
200
I x 10
s
V
s

(t)
550ms 554ms 558ms 562ms 566ms
-40A
-20A
0A
20A
40A

I
o
I
f
THD = 140%
FP = 0,574
Carga:
THD =1,87%
FP = 0,9962
Rede:
(a) (b)

Fig. 3.26 (a) Tenso e corrente da rede. (b) Corrente de carga e corrente no FAP (I
f
).

A malha de corrente atuou rapidamente compensando a sbita derivada de corrente
que demandada pela carga quando o capacitor de sada do retificador C
o
carregado (ver
Fig. 3.26-b), fazendo com que o FAP injete no sistema a corrente que necessria para
manter a corrente total drenada da rede isenta de distores.

B. Retificador de Onda Completa com Carga R-L

A corrente drenada da rede pelo retificador com carga R-L apresenta uma sbita
mudana de sentido, como uma espcie de degrau de corrente, conforme pode ser visto na
Fig. 3.27-b.

Captulo III 75

566ms

(t)
550ms 554ms 558ms 562ms
-200
-100
0
100
200

V
s
I x 10
s

(t)
550ms 554ms 558ms 562ms 566ms
-10A
-5A
0A
5A
10A

I
f
I
o
THD =1,50%
FP = 0,9956
Rede:
THD =37,3%
FP = 0,919
Carga:
(a) (b)

S
o
) e corrente no
FAP (I
f
).

O FAP reagiu muito bem ao degrau que conseqentemente surge na entrada do
compensador de corrente (que a corrente que ele deve efetivamente processar), sendo
que, embora a malha de corrente seja rpida, no houve um overshoot considervel. Uma
pequena distoro na corrente que drenada da rede pode ser observada na passagem por
zero da tenso da rede, que justamente o instante em que a corrente de carga muda
subitamente de sentido.

C. Carga R-L

O FAP capaz de compensar reativos de deslocamento, o que facilmente
comprovado quando se observa o fator de potncia do FAP conectado a uma carga linear
de carter indutivo (ver Fig. 3.28).

(t)
550ms 554ms 558ms 562ms 566ms
-200
-100
0
100
200

I x 15
s
V
s

(t)
550ms 554ms 558ms 562ms 566ms
-8.0A
-4.0A
0A
4.0A
8.0A

I
o
I
s
THD =1,09%
FP = 0,991
Rede:
THD = 0%
FP = 0,686
Carga:
= 7,7
=46
(a) (b)

S
o
) e corrente no
FAP (I
f
).

Captulo III 76

O FAP corrige o reativo de deslocamento indutivo impondo em seus terminais uma
corrente adiantada em 90 da tenso da rede, compensando assim a parcela de corrente de
carter puramente indutivo, que atrasada em 90 da tenso da rede.

3.4.2. Anlise das Caractersticas Dinmicas: Degrau de Carga de 50%

As caractersticas dinmicas da malha de tenso do FAP podem ser observadas
quando ocorre uma perturbao significativa na carga processada pelo mesmo. Assim
sendo, um degrau de carga de 50% foi imposto em um retificador com filtro capacitivo a
fim de se observar os fenmenos transitrios no FAP. Esta variao de carga foi feita na
carga do retificador, abrindo-se um rel ligado em srie com meia carga ao tempo de 50ms.
Como resultado, deu-se que a carga varia de 100% (nominal) para 50%, o que caracteriza
um degrau de carga de 50%.
Na Fig. 3.29 pode-se observar a corrente drenada da rede pelo retificador e a tenso
no barramento CC do FAP, antes e depois da perturbao de carga.

(t)
0s 40ms 80ms 120ms
-40A
-20A
0A
20A
40A

I
o
100% 50%
degrau

(t)
0s 40ms 80ms 120ms
280V
300V
320V
340V

100% 50%
degrau
V
C
f
(a) (b)

Fig. 3.29 (a) Corrente drenada da rede pela carga. (b) Tenso no capacitor C
f

(barramento CC) do FAP.

Nota-se, observando a Fig. 3.29-a, que o valor de pico da corrente drenada da rede
tem uma diminuio significativa aps a ocorrncia do degrau de carga.
Conforme o esperado, a tenso no capacitor C
f
tende a subir aps o degrau de
carga (ver Fig. 3.29-b), pois, conforme explicado anteriormente, o controlador de tenso
muito lento e leva alguns perodos de rede para atuar de forma efetiva na amplitude da
corrente drenada da rede, fazendo com que a potncia ativa excedente seja absorvida pelo
capacitor C
f
, aumentando a sua tenso.

Captulo III 77

A tenso no capacitor chegou a um pico de 330 volts, sendo que uma margem de
segurana de pelo menos 20% deve ser dada mxima tenso suportada pelo mesmo.
Assim sendo, o uso de capacitores de 400 volts ou mais se faz necessrio. O uso de algum
circuito de proteo de sobre-tenso no barramento CC interessante para proteger no s
o capacitor, mas tambm os interruptores do FAP.
Na Fig. 3.30 pode-se observar a forma de onda da tenso de sada do controlador de
tenso e a corrente drenada da rede eltrica.

(t)
0s 40ms 80ms 120ms
0V
2.0V
4.0V
6.0V

100% 50%
degrau

(t)
0s 40ms 80ms 120ms
-4V
-2V
0V
2V
4V

V
ref
100% 50%
degrau
V
c
(a) (b)

Fig. 3.30 - (a) Tenso na sada do controlador de corrente. (b) Corrente drenada da rede.

Nota-se, observando a tenso v
c
(ver Fig. 3.30-a), que a atuao do controlador de
tenso adequada, buscando diminuir o valor de pico da corrente de referncia do
controlador de corrente (pois a sada do mesmo multiplicada por uma referncia de
corrente amostrada da rede e que de amplitude fixa), conforme visto na Fig. 3.30-b, o que
faz com que a rede eltrica fornea menos potncia ativa para o sistema e, assim, o FAP
passa a fornecer parte da potncia ativa para a carga, fazendo com que ocorra a diminuio
da tenso no capacitor Cf, at que a mesma se acomode nos 300 volts.

3.4.3. Anlise do Procedimento de Partida do Conversor

Foi realizada uma simulao para analisar o comportamento da corrente de partida
(corrente de in-rush) do FAP e, assim, verificar se o procedimento de proteo para esta
corrente atravs do uso de resistores e rels foi adequado. O circuito utilizado na simulao
est apresentado na Fig. 3.31 e o arquivo de dados consta em anexo.

Captulo III 78

+
-
+
-
Sbreak
S2
Dbreak
D4
Dbreak
D2
Sw2
120.833ms
Co
1920uF
Sw4
204.166ms
Dbreak
D1
Cf
1880uF
Sw1
4.166ms
+
-
+
-
Sbreak
S3
+
-
+
-
S4
Rin2
6.8
Dbreak
D3
Sw3
154.166ms
Lf
750uH
+
-
+
-
Sbreak
S1
Rin1
6.8
Vs
FREQ = 60
VAMPL = 180
VOFF = 0
RSE
0.2
Ro
44

Fig. 3.31 Circuito utilizado na simulao numrica do circuito de partida.

A. Partida do FAP

As formas de onda da corrente de partida e da tenso no capacitor C
f
do FAP
podem ser vistas na Fig. 3.32.

(t)
0s 50ms 100ms 150ms 200ms
-30A
-15A
0A
15A
30A
0V
50V
100V
150V
200V
V
Cf
I
f

Fig. 3.32 Corrente de partida do FAP.

No projeto do circuito de partida tomou-se cuidado para que a corrente de partida
do FAP no ultrapassasse os 25 ampres de pico, que a mxima corrente projetada para o
indutor L
f
. Com o uso de um resistor de 6,8 a corrente ficou limitada em 21 ampres,
mesmo com o FAP partindo no momento de pico da tenso da rede eltrica e, assim, o
funcionamento do circuito de partida para o FAP se mostrou bastante adequado.

B. Partida da Carga

Para a carga foi projetado um circuito de proteo da corrente de partida com uma
resistncia de 3,3. As formas de onda da corrente de partida e da tenso no capacitor C
o

do retificador podem ser vistas na Fig. 3.33.

Captulo III 79

(t)
100ms 150ms 200ms 250ms 300ms
-100A
-50A
0A
50A
100A
0V
50V
100V
150V
200V

I
o
V
o

Fig. 3.33 Corrente de partida da carga.

Observando a Fig. 3.33, verifica-se que a corrente ficou dentro de um limite de 80
ampres e, assim sendo, a proteo da corrente de partida para o retificador tambm se
demonstrou eficiente.
Se a carga no apresenta problemas de corrente na partida, ou se os diodos da ponte
retificadora projetada suportarem uma corrente de surto suficientemente alta, no
necessrio projetar um circuito de partida para a carga.

3.4.4. Anlise dos Esforos no FAP

Esta anlise permite verificar os valores mdios e os valores eficazes das correntes
nos elementos ativos (interruptores e diodos) e nos elementos passivos (indutor e
capacitor) do FAP, o que possibilita o dimensionamento e o clculo trmico dos mesmos.
A corrente total drenada da rede, a corrente da carga e a corrente no FAP podem ser vistas
na Fig. 3.34.

(t)
550ms 554ms 558ms 562ms 566ms
-40A
-20A
0A
20A
40A

I
s
I
o
I
f
I pico = 26,7 A
o
I ef = 9 A
o
I pico =8,1 A
s
I ef = 5,2 A
s
I pico =20,3 A
f
I ef = 7,3 A
f

Fig. 3.34 - Corrente total drenada da rede I
s
, corrente da carga I
o
e a corrente no FAP I
f
.

Captulo III 80

Como a corrente eficaz drenada da rede foi de 5,2 ampres pode-se dizer que a
potncia ativa fornecida pela rede para o sistema foi de 660 watts. A corrente eficaz
processada pelo FAP foi de 7,3 ampres e, assim sendo, a potncia aparente processada
pelo mesmo foi da ordem de 940 volt-ampre, o que um valor prximo ao qual o FAP foi
projetado.
A corrente de pico processada pelo FAP ficou em 20 ampres e, assim sendo, ela
no superior a mxima corrente projetada para o indutor Lf, que foi de 25 ampres.
importante observar este aspecto pois a corrente processada pelo FAP passa pelo indutor L
f

e caso ela ultrapasse os valores de projeto do mesmo ele pode saturar, o que muito
indesejvel, pois nesta situao um indutor tende a se comportar como um curto-circuito.
As formas de onda da tenso no capacitor C
f
do filtro e da corrente drenada da rede,
mostrando o detalhe da ondulao, podem ser vistas na Fig. 3.35.

(t)
554.00ms 554.02ms 554.04ms
7.0A
8.0A
6.2A

I = 1,6 A
s
I
s
(t)
550ms 570ms 590ms
200V
300V
400V

V = 6 V
C
f
V
C
f
(a) (b)

Fig. 3.35 (a) Ondulao da corrente drenada da rede. (b) Ondulao da tenso do
barramento CC.

A mxima ondulao de corrente I
s
ficou em 1,6 ampres o que resulta numa
ondulao de corrente relativa de 18,4%, o que est dentro da especificao de projeto para
a ondulao de corrente.
A tenso no capacitor C
f
ficou em 300 volts, o que comprova o funcionamento da
malha de tenso em regime permanente. A ondulao da tenso no capacitor C
f
foi muito
pequena, de apenas 6 volts, o que j era esperado pois o banco capacitivo de 1880uF
utilizado maior do que o capacitor teoricamente calculado para uma ondulao de tenso
de 10% (em torno de duas vezes maior).

Captulo III 81

Analisar-se-, agora, a corrente nos interruptores e nos diodos que compem o
FAP. As formas de onda da corrente em um dos interruptores (S
1
) e em um dos diodos (D
1
)
do FAP podem ser vistas na Fig. 3.36.

(t)
550ms 554ms 558ms 562ms 566ms
-10A
0A
10A
20A
30A

I
S
1

(t)
550ms 554ms 558ms 562ms 566ms
-10A
0A
10A
20A
30A

I
D
(a) (b)
1
I md =1,4 A
S
I ef =4,1 A
S
1
1
I md =1,38 A
D
I ef = 3,14 A
D
1
1

Fig. 3.36 (a) Corrente no interruptor S
1
. (b) Corrente no diodo D
1
.

fcil perceber que o interruptor e o diodo conduzem de forma complementar, e as
suas correntes mdias e eficazes esto apresentadas na Fig. 3.36. Falta ainda analisar a
corrente no capacitor C
f
para que seja possvel completar a anlise dos esforos no FAP.
Esta corrente pode ser observada na Fig. 3.37-a. Na Tabela 3.5 pode-se observar as
correntes mdias e eficazes relevantes para o dimensionamento e o clculo trmico dos
componentes do FAP.

(t)
550ms 554ms 558ms 562ms 566ms
-30A
-20A
-10A
0A
10A

I
C
f

(t)
563.77ms 563.81ms 563.85ms
-4.00V
0V
4.00V

V
t
V
c
(a) (b)
I ef =5,3 A
C
f

Fig. 3.37 (a) Corrente no capacitor C
f
. (b) Ao de controle.

Captulo III 82

Corrente Valor
Eficaz no indutor L
f
7,3 A
Pico no indutor L
f
20,3 A
Mdia em um interruptor 1,4 A
Eficaz em um interruptor 4,1 A
Mdia em um diodo 1,4 A
Eficaz em um diodo 3,1 A
Eficaz no capacitor Cf 5,3 A
Tabela 3.5 Correntes mdias e eficazes nos elementos do filtro ativo.

Na Fig. 3.37-b pode-se observar a forma de onda da tenso da triangular do circuito
de gerao dos pulsos PWM e a tenso de sada do controlador de corrente. importante
perceber que a derivada do sinal de sada do controlador de corrente menor que a
derivada da forma de onda da triangular responsvel pela gerao dos pulsos PWM. Este
detalhe de extrema importncia, pois caso a derivada do sinal de sada do controlador de
corrente se torne excessiva pode haver a gerao de mltiplos disparos de um interruptor
dentro de um mesmo perodo de chaveamento, fenmeno conhecido por disparos esprios
dos interruptores que podem levar a perdas excessivas nos mesmos e lev-los a falha por
superaquecimento.
A forma de onda da tenso de sada do controlador de tenso pode ser vista na Fig.
3.38-a.
(t)
550ms 570ms 590ms
0V
2.5V
5.0V
7.5V
10.0V

V
c
(t)
550ms 570ms 590ms
-2.0V
-1.0V
0V
1.0V
2.0V

V
ref
(a) (b)

Fig. 3.38 (a) Tenso na sada do controlador de tenso. (b) Tenso de referncia da
corrente.

Captulo III 83

O controlador de tenso deve apresentar como principal caracterstica ser
extremamente lento, pois caso contrrio o mesmo pode distorcer a forma de onda da
referncia do controlador de corrente, o que conseqentemente causaria a distoro da
corrente drenada da rede. Isto ocorre pois o sinal de sada do controlador de tenso
multiplicado por uma tenso de referncia amostrada da rede, gerando assim a referncia
para o controlador de corrente. Na Fig. 3.38-a observa-se que o sinal de sada do
controlador de tenso praticamente no apresenta ondulao em regime permanente.
A forma de onda da referncia do controlador de corrente pode ser vista na Fig.
3.38-b.
Com as anlises realizadas na Seo 3.4 conclui-se a etapa de simulao numrica
do conversor.

3.5. Concluso

Neste captulo apresentou-se a modelagem e o projeto dos controladores analgicos
do conversor.
Na Seo 3.2.1 foram apresentados dois modelos de pequenos sinais que
representam a resposta da corrente no indutor L
f
em funo da razo cclica. Concluiu-se
que o modelo simplificado pode ser utilizado no projeto dos controladores.
Na Seo 3.2.2 foi apresentada uma metodologia para o clculo do compensador
analgico de corrente.
Na Seo 3.3.1 obteve-se um modelo de pequenos sinais para a variao da tenso
no barramento CC do FAP em funo da corrente processada pelo mesmo.
Na Seo 3.3.2 foi apresentada uma metodologia para o clculo do compensador
analgico de tenso.
Na Seo 3.4 foram apresentados os resultados obtidos por simulao, sendo que
estes validaram a eficincia da metodologia de projeto, visto que os resultados de
simulao foram muito satisfatrios.

Captulo IV 84

CAPTULO IV - Resultados Experimentais do
Prottipo de 1 kVA

Neste captulo apresenta-se o projeto dos circuitos auxiliares relevantes
construo do prottipo de 1 kVA. Em seguida, apresentar-se-o os resultados
experimentais do prottipo de 1 kVA funcionando como FAP para diferentes tipos de
cargas.

4.1. Circuitos Auxiliares

A construo de um prottipo de 1 kVA foi realizada para comprovar a metodologia
utilizada no projeto do FAP. Apresentam-se, nesta seo, os projeto de alguns circuitos
auxiliares necessrios para o funcionamento do FAP, como por exemplo:
Um multiplicador capaz de efetuar a operao de multiplicao entre a amostra da
tenso da rede (que a referncia de corrente) com a sada do controlador de
tenso;
Circuito de proteo contra sobre-tenso do barramento CC;
Um circuito temporizador para acionar o rel do circuito de partida;
O circuito temporizador para liberar os pulsos de comando do FAP;
Um circuito de partida progressiva para a malha de tenso a partir do instante de
liberao dos pulsos de comando;
Um buffer de sada para o driver de comando dos interruptores;
Circuito capaz de gerar a modulao PWM a trs nveis proposta.

4.1.1. Multiplicador

O CI multiplicador 1595L capaz de operar nos quatro quadrantes e portanto ser
utilizado para realizar a multiplicao da amostra da tenso da rede pela sada do
controlador de tenso. A Tabela 4.1 apresenta as especificaes do projeto do
multiplicador e as limitaes de projeto do CI.

Captulo IV 85

Especificao Valor
Tenso de alimentao do comando 15 V
Tenso de saturao dos AMPOPs 14,2 V
Ganho do sensor de corrente 0,15
Ganho do sensor de tenso CC 0,009
Ganho do amostrador de tenso 0,017
Corrente mxima drenada da rede 15 A
Tenso de pico da rede 180 V
Tenso em regime do ctrl. de tenso 3 V
Ganho da sada do controlador de tenso 0,5
Limitao de Projeto do CI (datasheet) Valor
Mxima tenso no pino 9 (Vx) 3,3 V
Mxima tenso no pino 4 (Vy) 7,1 V
Corrente na entrada dos pinos 3 e 13 1 mA
Tabela 4.1 Especificaes e limitaes de projeto do CI 1595L.

O esquema eltrico sugerido em [21] para o multiplicador est apresentado na Fig.
4.1.
-15V
15V
100nF
12
7
2
14
lf 351
-15V
4
9
3 13 8
MC 1595L
100nF
11 10 6 5 1
3
2
7
4
6
MULTIPLICADOR
15V
V
y
V
x
R
x
R
y
R
1
R
o
R
o
R
L R
3
R
13
I
3
I
13
RL
G
M

Fig. 4.1 Esquema eltrico do multiplicador.

A. Clculo dos resistores R
3
e R
13

A corrente de entrada nos pinos R
3
e R
13
dada por:

Captulo IV 86

mA I I
R R
1
13 3
= =
(4.1)

As resistncias R
3
e R
13
podem ser calculadas pela expresso (4.2).

= = 500
7 , 0
13
13 3
R
cc
I
V V
R R
(4.2)

R
3

(comercial)
= R
13 (comercial)
=> 15 k.

B. Clculo dos Resistores Rx e Ry

Para garantir que os transistores de entrada do CI estaro sempre ativos deve-se
seguir a relao:

13
I
Rx
Vx
<
3
I
Ry
Vy
<
(4.3)

Ainda segundo [21] faz-se:

5 , 1
13
I
Rx
Vx
<
5 , 1
3
I
Ry
Vy
<
(4.4)

Rx
(comercial)
=> 5,6 k.
Ry
(comercial)
=> 12 k.

C. Clculo do Ganho do Multiplicador

Um esquema com os ganhos do FAP est apresentado na Fig. 4.2.

Captulo IV 87

cargas
i
o
Vs +
-
L
f
i
f
i
s
h
1
h
0
LA25NP
1/1000
C
f
R
Vy
220V/3V
Vs
Amostra tenso = Gtrafo*Vs
Controlador de tenso
Vref
+
-
+
-
Controlador de corrente
Vc
Km
Vref = Gtrafo*Vs*Vy*Km
Vamostra_I = Gsens_i * Is
Mi
Mv
LV25-P
R
Rv
1
0,5
FB - VSI

Fig. 4.2 - Esquema de ganhos do FAP.

Segundo o esquema de controle do FAP apresentado na Fig. 4.2, tem-se que:

i
amostra ref
V V =
(4.5)

E assim obtm-se o ganho Km com o uso da expresso (4.6) :

regime pico ac
pico
y s V
i s
V V G
G I
Km
. .
.
=
(4.6)

Km => 0,3.

D. Clculo do Resistor R
L

O resistor R
L
determina o ganho do multiplicador e assim sendo ele pode ser
colocado em srie com um potencimetro para o ajuste fino do ganho. O valor de R
L
pode
ser obtido como:

2
. . .
3
I Ry Rx Km
R
L
=
(4.7)

R
L
=> Potencimetro 10 k + Resistor 5,6 k.

Captulo IV 88

E. Clculo do resistor R
1
.

A tenso no pino 1 do CI deve ser em torno de 2 volts acima da mxima tenso
aplicada nas entradas Vx e Vy, assim:

V Vy V
pino
2
1
+ =
(4.8)
e
3
1
. 2
1
I
V V
R
pino cc

=
(4.9)

R
1

(comercial)
=> 3,3 k.

F. Clculo do Resistor Ro

As tenses no pino 2 e no pino 14 devem ser um meio termo entre a tenso no pino
1 e a tenso de alimentao, desta forma escreve-se:

2
1
2
cc pino
pino
V V
V
+
= (4.10)
e
13
2
2
I
R
V
V V
Ro
L
pino
pino cc
=
(4.11)

Ro
(comercial)
=> 1,2 k.

4.1.2. Circuitos Auxiliares de Partida do FAP

O circuito completo de partida do FAP composto por dois estgios. O projeto de
potncia do primeiro estgio foi projetado na Seo 2.2.11 do Captulo II e o projeto
completo do circuito de partida apresenta-se nesta seo.
O primeiro estgio responsvel pela limitao da corrente de partida, que ocorre
quando a chave geral do FAP ligada, e este estgio termina quando o rel de partida
acionado para curto-circuitar o resistor de partida. Para acionar o rel necessrio o
projeto de um temporizador.

Captulo IV 89

O segundo estgio responsvel pela conteno da corrente de carga do
barramento CC da tenso de pico da rede (180 volts) at a tenso nominal do barramento,
que de 300 volts.
Uma vez que o rel foi acionado, iniciando o segundo estgio, necessrio
aguardar um tempo para que a tenso do capacitor de sada C
f
atinja a tenso de pico da
rede para somente ento liberar os pulsos de comando do inversor FB-VSI. Para isto mais
um circuito temporizador necessrio.
Uma vez que os pulsos de comando forem liberados necessria alguma estratgia
de conteno do valor da corrente drenada da rede, pois a malha de tenso tende a saturar
em seu valor mximo, fazendo com que a corrente drenada da rede seja elevada.
A melhor forma de solucionar este problema fazendo com que a referncia da
malha de tenso suba progressivamente, de tal sorte que, quando os pulsos de comando
forem liberados, a referncia da malha de tenso esteja impondo uma tenso em torno do
valor da tenso de pico da rede. Isto pode ser facilmente obtido utilizando-se um circuito
de partida progressiva do tipo softstart na referncia da malha de tenso.

A. Projeto dos Temporizadores

So projetados dois integradores para atrasar os sinais que comandam a entrada em
funcionamento do filtro ativo:
O primeiro integrador aguarda 700ms para liberar o comando que aciona o rel de
partida, assim a constante de tempo deste integrador de 700ms;
O segundo integrador aguarda 1200ms para habilitar os pulsos de comando para os
interruptores do FB-VSI, assim a constante de tempo do segundo integrador de
1200ms;.

Os valores temporizados pelos integradores esto muito acima do tempo necessrio
para cada estgio de partida, o que garante um adequado funcionamento do circuito de
partida. O esquema eltrico do circuito temporizador pode ser visto na Fig. 4.3.

Captulo IV 90

-15V
15V
2
3
4
1
7
lm 311
8
15V
Ct
Rt
Vo
10k
5k6

Fig. 4.3 Circuito temporizador.

Sabendo-se o valor da constante de tempo de cada integrador, estima-se o valor do
resistor Rt para ento calcular o valor do capacitor Ct atravs do uso da expresso (4.12).

Rt
Ct
. 5
= (4.12)

Usando a expresso (4.12) e estimando para o primeiro integrador um resistor Rt
1
=
10 k obtm-se um capacitor Ct
1
= 10 nF. Da mesma forma, estimando para o segundo
integrador um resistor Rt
2
= 22 k obtm-se um capacitor Ct
2
= 10 nF.

B. Circuito de Partida Progressiva

O esquema eltrico do circuito de partida progressiva colocado na referncia da
malha de tenso est apresentado na Fig. 4.4.
12k
12k
R
v2
C
v1
V
y
R
v3
C
v2
10k
12k
15V
15V
1000F
Partida Progressiva
V
ref
D
p
C
p
D
D

Fig. 4.4 Circuito de partida progressiva.

Captulo IV 91

O circuito de partida progressiva acoplado diretamente na referncia de tenso, de
sorte que, a tenso de referncia, na partida do FAP, controlada pela constante de tempo
formada pelo capacitor de partida C
P
e pelo divisor resistivo que determina a referncia de
tenso V
ref
. Quando o capacitor se carrega completamente o circuito de partida no atua
mais na referncia de tenso devido ao bloqueio do diodo de partida D
P
.
O valor do capacitor de partida C
P
foi obtido com o auxlio de simulao numrica,
a saber, C
P
= 1000uF. O diodo de partida D
P
pode ser um diodo de sinal. O diodo D
D
o
diodo responsvel pela rpida descarga do capacitor de partida em caso de falha da rede
eltrica, e o mesmo deve possuir uma capacidade de corrente maior. Devido a estas
caractersticas o diodo D
D
deve ser do tipo 1N4007 ou similar.

4.1.3. Circuito de Proteo de Sobre-Tenso

O circuito de proteo de sobre-tenso um simples comparador com histerese,
que compara a tenso amostrada do barramento CC com uma referncia para a mxima
tenso desejada. Se a tenso ultrapassar um determinado patamar a sada do comparador
satura e inibe o envio dos pulsos de comando para o driver de comando dos interruptores
at que a tenso volte a cair.
O circuito comparador com histerese pode ser visto na Fig. 4.5.

-15V
15V 1,8k
10k
1k
BC548
10k
12k
15V
U13
V
amostra
Atuador
pR
R
R // pR

Fig. 4.5 Circuito de proteo de sobre-tenso do capacitor C
f
.

A proteo de sobre-tenso deve atuar quando a tenso no barramento CC atingir
350 volts. A histerese desejada de 100 volts (250 - 350 volts). Considerando-se a tenso
que amostrada, a histerese representa 0,9 volts na tenso amostrada (V
histerese
).

Captulo IV 92

Os parmetros que devem ser calculados so os valores dos resistores R, pR e R //
pR. O fator de multiplicao p pode ser obtido pela expresso (4.13).

2
histerese
sat
V
V
p =
(4.13)

O resistor R pode ento ser arbitrariamente escolhido como sendo:

R => 1,8 k.

Assim, com o auxlio da expresso (4.13) obtm-se:

pR
(comercial)
=> 5,6 k.

O valor do resistor pR foi reajustado com o auxlio de simulao numrica para pR
= 12 k. E por fim, obtm-se o valor de R // pR com:

pR R
pR R
pR R
+
=
.
//
(4.14)

R // pR
(comercial)
=> 1,5 k.

4.1.4. Gerao da Modulao

Para a gerao da modulao PWM a trs nveis necessrio comparar a sada do
controlador de corrente com duas formas de onda triangulares defasadas de 180 entre si e,
assim sendo, ser apresentado o projeto de um circuito que gera uma forma de onda
triangular, que pode ser visto na Fig. 4.6.

Captulo IV 93

Ci
15V
-15V
2
3
7
4
6
lf 351
15V
-15V
3
2
7
4
6
318
10k
15V
-15V
2
3
7
4
6
lf 351
8,2k
Ri
R
pR
R // pR
Inversor

Fig. 4.6 Circuito eltrico para gerar uma forma de onda triangular.

O circuito composto por um integrador, um comparador com histerese e um
inversor. O integrador define a freqncia da triangular e o comparador determina a
amplitude da triangular. O inversor responsvel por fornecer a triangular defasada de
180.
Os parmetros que devem ser calculados so os valores dos resistores Ri, R, pR e R
// pR e do capacitor Ci.

A. Clculo do Integrador

Deve-se arbitrar um valor para Ri:

Ri => 22 k.

Como Ri pode ajustar a freqncia da forma de onda triangular e,
conseqentemente, a freqncia de chaveamento, interessante utilizar um resistor em
srie com um potencimetro.

Ri => Resistor 15 k + Potencimetro 10 k.

A freqncia de chaveamento f
s
de 30k Hz, e assim:

s
f Ri
p
Ci
. . 4
=
(4.15)

Ci
(comercial)
=> 1 nF.

Captulo IV 94

B. Clculo do Comparador com Histerese

O clculo do comparador com histerese similar ao projeto apresentado na Seo
2.5.3 do Captulo II. O valor de pico desejado para a forma de onda triangular :

Vt
pico
=> 5,5 V.

E o fator de multiplicao p pode ser obtido por:

pico
sat
Vt
V
p =

(4.16)

O resistor R pode ento ser arbitrariamente escolhido como sendo:

R => 4,7 k.

Assim, com o auxlio da expresso (4.16) obtm-se:

pR
(comercial)
=> 12 k.

E por fim, obtm-se o valor de R // pR com:

pR R
pR R
pR R
+
=
.
//
(4.17)

R // pR
(comercial)
=> 3,3 k.

4.1.5. Esquema Completo de Controle e de Potncia

Nesta seo apresentam-se os esquemas eltricos definitivos dos circuitos de
controle e de potncia do FAP. O esquema completo de potncia do FAP pode ser visto na
Fig. 4.7.

Captulo IV 95

b
b
B
c
e
S1
D
1
c
b e
S
3
D
3
c
b e
S
4
c
e
S2
D
2
+
-
A
Lf Indutor
D
4
C
f
Tenso CC
Sensor de
cargas
i
o
i
f
i
s
Chave
Geral
Vs
VSI - FB
do FAP
Circ. de Partida
Fusvel 30 A
R
i
470nF
630V
1,88mF
450V
750 H
77908-A7
Cool ui
21 x 25AWG
142 espiras
33k
120
LV25-P
LA25P
1/1000
150
6,8

2
SEMIKRON
SEMITOP
SK 45GB

2 x SK 20op
DRIVER:
R
v
SEMIKRON
SEMITOP
SK 45GB
Placa Auxiliar de Potncia
1uF
250V

Fig. 4.7 Esquema completo da estrutura de potncia.

O conversor FB-VSI, os drivers de comando SK 20op e ainda o banco capacitivo C
f

foram acomodados sobre um dissipador de massa aproximada de 2 kg.
Para acomodar os demais circuitos de potncia foi necessrio projetar uma placa
auxiliar, que inclui:
Fusvel ultra-rpido AMERICAN FUSE 30A;
Sensor hall de corrente LEM LA25-P;
Resistor e rel de partida;
Indutor de acoplamento L
f
do FAP;
Conectores tipo banana para as cargas;
Capacitor de desacoplamento de 1uF / 250V.

Uma pequena placa para acomodar o sensor hall de tenso tambm teve que ser
projetada, o seu esquema eltrico pode ser visto na Fig. 4.8.
Cobre (1x1 cm)
-15V
15V
LV 25-P M
+
-
+HT
-HT
Cobre (1x1 cm)
R1 33k / 5W
X32
X34
X33
X36
X35
1uF 100nF
1uF 100nF
X32 = Vcc+
X33 = Terra
X34 = Vcc-
X35 => Entrada da tenso de referncia
Molex3 Molex2

Fig. 4.8 Esquema eltrico da placa do sensor hall de tenso.

Captulo IV 96

A placa auxiliar de potncia foi projetada de modo a facilitar ensaios e
possibilidade de conexo de diferentes tipos de carga. O seu esquema eltrico pode ser
visto na Fig. 4.9.
-15V
15V
LA 25-P M
+
-
Cobre (2x2 cm)
X37
X39
X38
X41
X40
1uF 100nF
1uF 100nF
X40 => Sada do sensor hall de corrente
X41 => Terra do sensor hall de corrente
X37 = Vcc+
X38 = Terra
X39 = Vcc-
Molex3
Molex2
I
Rinrush Cobre (2x2 cm)
Rel
(vista inferior)
1
2
3 4
X43
X42
X42 => Comando do rel
Molex2
Cobre (2x2 cm)
banana
banana
Cobre (2x2 cm)
fusvel
68uF / 250V
bipolar
banana
banana
banana
banana
banana
banana
Cobre (2x2 cm)
banana
5,6 Ohm + 2 Ohm / 25W (srie)
Conector p/ indutor
CARGA
(trafo)
Conector para terminal do FAP

Fig. 4.9 Esquema eltrico da placa auxiliar de potncia.
O esquema completo da placa de controle do FAP pode ser visto na Fig. 4.10.
-15V
15V
100nF
12
7
2
14
lf 351
-15V
4
9 3 13 8
MC 1595L
100nF
15k 15k
5k6
10k
11 10
5,6k
6 5
12k
1k2 1k2
1
3,3k
10k
3
2 7
4 6
15k
10k
1nF
15V
-15V
2
3
7
4
6
lf 351
4k7
3,3k
12k 15V
-15V
3
2
7
4
6
318
MULTIPLICADOR
10k
15V
-15V
2
3
7
4
6
lf 351
10k 15V
5,6k
15V
-15V
2
3
7
4
6
lf 351
33k
12k
12k
Rv2
1uF Cv1
10k
12k
15V
RAC1
RAC2
Vy
Vx
Rx Ry
R1 Ro Ro
RL
R3
R13
I 3 I13
RL
47k
Ri1
10k
15V
-15V
2
3
7
4
6
lf 351
8,2k
Rv3
220k
Controlador de Corrente
1nF
120pF
10k
sensor hall
G = 0,3 M
(3V)
5V 5,1V
(corrente)
sensor hall
(tenso)
-15V
15V
2
3
4
1
7
lm 311
8
1,8k
1,8k
S2
1,8k
330k
27k
-15V
15V
2
3
4
1
7
lm 311
8
1,8k
1,8k
S1
1,8k
330k
27k
-15V
15V
2
3
4
1
7
lm 311
8
1,8k
1,8k
S3
1,8k
330k
27k
-15V
15V
2
3
4
1
7
lm 311
8
1,8k
1,8k
S4
1,8k
330k
27k
SKHI201botton
SKHI201top
SKHI20 2top
SKHI202botton
2
3
4
1
7
lm 311
8
15V
2
3
4
1
7
lm 311
8
15V
15V
X12
X13
Out1
Out2
Out3
Out4
15V
10k
10k
10k
10k
15V
10k
1k
10k
CD4503BM
1
2
4
6
10
3
5
7
9
(DISABLE)
8 16
SKHI 15V
X18
X28
X29
X22
X24
X26
X20
3,3k
3,3k
X14
X15
X7
X6
X1
X2
X3
15V
-15V
X11
X10
100nF
100nF
Integradores
Alimentao #1 (circuito)
Acionamento rel de in-rush
Acionamento do comando
Estgio de sada para o driver SKHI20op
Inversor
Gerador da triangular
Comparadores com histerese
-15V
15V
2
3
4
1
7
lm 311
8
1,8k
1,5k
1,8k
12k
10k
1k
BC548
BC548
10k
12k
15V
Proteo de Sobretenso em Cf
Ri2
Ri3 Ci1
Ci2
22nF Cv2
RMi
Ci
15uF
Ct2
Rt2
22k
10uF
Ct1
Rt1
10k
RMv
120
270
10k
10k
1k
10k
5,6k
X1 = 15V (Vcc+)
X2 = Terra
X3 = -15V (Vcc-)
X4 => Vcc+ para sensor hall de corrente
X5 => Vcc- para sensor hall de corrente
X6 => Entrada M do sensor hall de corrente
X7 => Entrada Vss do sensor hall de corrente
X8 => Vcc+ para sensor hall de tenso
X9 => Vcc- para sensor hall de tenso
X10 => Entrada M do sensor hall de tenso
X11 => Entrada Vss do sensor hall de tenso
X16 => 15V (SKHI 15V) para driver SKHI 23 #1
X20 => Comm2 para driver SKHI 23 #1
X28 => Erro1 para driver SKHI 23
X17 => Terra (SKHI GND) para driver SKHI 23 #1
X17
Molex3
Molex2
Molex2
Molex2
Molex2
1uF Cv1
Ri
R pR
RpR
1uF
1uF
100nF
100nF
5,6k
X4
X5 X8
X9
15V
-15V
15V
-15V
X18 => 15V (SKHI 15V) para driver SKHI 23 #2
X19 => Terra (SKHI GND) para driver SKHI 23 #2
Molex2
Molex4
X16
X19
Molex2
Molex2
Molex2
Molex2
CN1
CN2
2x CN3
CN4
2x CN5
CN6
2x CN7
CN8
CN9
CN10
CN14
CN7 CN7
CN5 CN5
CN3 CN3
15V
15V
BC548
U1
U2
U3
U4
U5
U6
U7
U10
U8
U9 U11
U12
U13
U14
U15
1,8k
1,8k
*conector de CI's
(p/ troca do componente)
15V
1000F
10V
sinal
35V
bipolar
c1 c2 c3
10F
4,7F
1F c1=
c2=
c3=
(tntalo)
(tntalo)
X30
X31
SKHI 15V
Alimentao #2 (driver SKHI)
1uF 100nF
SKHI GND
(Fonte #2)
X30 => SKHI 15V
X31 => SKHI GND
Molex2
CN15
*na sequncia => X20 / X22 / X24 / X26

Fig. 4.10 Esquema completo do circuito de comando e controle do FAP.

Captulo IV 97

A placa de controle e comando inclui todos os circuitos eltricos apresentados e
ainda:
Um buffer CD 4503 na sada dos sinais de comando PWM que assegura a tenso
CMOS adequada para o driver SKHI 20op. Este buffer possui pino de
enable que utilizado para inibir os pulsos de comando pelo circuito de partida e
pela proteo de sobre-tenso;
Duas entradas para fonte de alimentao tambm foram previstas: uma para a placa
de controle e uma para o driver de comando dos interruptores.
Comparadores com histerese de 70 mV utilizados para a gerao dos pulsos PWM

;
Possibilidade de colocao de at trs capacitores para compensar a indutncia de
disperso do transformador amostrador da tenso da rede;

Uma foto da placa de controle e comando pode ser vista na Fig. 4.11.

Fig. 4.11 Placa de controle e comando analgica.

4.2. Resultados Experimentais

Os resultados experimentais do FAP so apresentados nesta seo. Todas as
aquisies foram feitas com um osciloscpio digital Tektronix modelo TDS-754A.
Como o FAP especificado para tenso de 127 volts e a rede de distribuio
eltrica em Santa Catarina de 220 volts foi necessrio utilizar um transformador
abaixador 220V/127V de 10 kVA para adaptar a tenso. O uso deste transformador
degrada um pouco os resultados experimentais, visto que a indutncia de disperso num

Captulo IV 98

transformador deste nvel de potncia no desprezvel e ela interage com o equipamento
conectado ao mesmo. As cargas utilizadas nas aquisies possuem as mesmas
caractersticas das cargas utilizadas nas simulaes numricas, a saber:
Um conjunto de quatro fontes chaveadas para microcomputadores com uma carga
total de 400 watts;
Retificador monofsico de onda completa com filtro capacitivo (Co = 2000uF / Po
= 530W);
Retificador monofsico de onda completa com carga R-L ( Ro = 15,5 / Lo =
45mH);
Carga de carter indutivo, R-L ( Ro = 15,5 / Lo = 45mH);
Carga resistiva pura R ( Ro = 15,5).

Foram feitas tambm aquisies do FAP funcionando como retificador BOOST e
da corrente de partida do conversor.

4.2.1. FAP Funcionando como Retificador BOOST

Devido a similaridade de funcionamento entre o FAP e o retificador BOOST,
possvel conectar uma carga no barramento CC do FAP e ele ir atuar como um retificador
com correo de fator de potncia. A tenso e a corrente da rede podem ser vistas na Fig.
4.12-a.
0.0%
0.3%
0.5%
0.8%
1.1%
1.4%
1.6%
1.9%
2.2%
2.5%
2.7%
3.0%
harmnica
3 7 11 15 19 23 27 31 35 39 43 47 51
%I
1
I = 6,4A
ef
V = 125V
ef
(a) (b)
THDv=3,33%
THDi=3,53%
FP=0,999

=2,73

Fig. 4.12 (a) Tenso e corrente da rede. (b) Harmnicas da corrente total drenada da
rede.

Captulo IV 99

A taxa de distoro harmnica da corrente drenada da rede baixa, e o seu
contedo harmnico pode ser visto na Fig. 4.12-b.

4.2.2. Conjunto de Fontes Chaveadas

Um conjunto composto por quatro fontes chaveadas, todas do tipo que alimentam
microcomputadores, foram conectadas em paralelo com o FAP. As formas de onda
resultantes podem ser vistas na Fig. 4.13.
Harmnica
0.0%
0.3%
0.5%
0.8%
1.1%
1.3%
1.6%
1.9%
2.1%
2.4%
2.7%
2.9%
3 7 11 15 19 23 27 31 35 39 43 47 51
%I
1
I = 4,5A
ef
V = 128V
ef
I = 6,6A
ef
V = 128V
ef
I = 5,6A
ef
V = 128V
ef
(a) (b)
(c) (d)
THDv=2,76%
THDi=4,62%
FP=0,999
=0,08
THDi=101,5%

corrente que circula no FAP (c) Harmnicas da corrente total drenada da rede.

Comparando as formas de onda da corrente da carga e da rede, fcil perceber que
o FAP atuou de forma adequada, corrigindo as harmnicas da corrente da carga no linear
de forma bastante eficiente.
importante notar que, devido a presena da indutncia de disperso do
transformador usado para adaptar a tenso da rede, ocorre uma distoro exagerada da
tenso entregue para a carga (observar o detalhe da Fig. 4.14). Esta distoro da tenso faz
com que a corrente drenada pela carga apresente as caractersticas vistas na Fig. 4.13-b.

Captulo IV 100

Esta distoro indevida no deve ocorrer caso a carga e o FAP sejam conectados
diretamente numa rede de 127 volts.
I = 6,6A
ef
V = 128V
ef
THDi=101,5%

Fig. 4.14 Detalhe da distoro da tenso da rede eltrica.

4.2.3. Retificador com Filtro Capacitivo

As formas de onda da tenso e da corrente com o FAP corrigindo as harmnicas de
corrente de uma carga do tipo retificador com filtro capacitivo podem ser vistas na Fig.
4.15.
0.0%
0.2%
0.5%
0.7%
0.9%
1.2%
1.4%
1.6%
1.8%
2.1%
2.3%
2.5%
harmnica
3 7 11 15 19 23 27 31 35 39 43 47 51
%I
1
(a) (b)
(c) (d)
THDv=2,76%
THDi=3,26%
FP=0,999
=0,5
THDi=98%


Captulo IV 101

Como o retificador foi construdo utilizando-se um indutor de entrada de 350 uH a
corrente drenada pela carga no possui uma derivada to abrupta como no caso das fontes
chaveadas e, assim, o fenmeno da distoro da tenso entregue para a carga, descrita na
seo anterior, no perceptvel.

4.2.4. Retificador com Carga R-L

As formas de onda da tenso e da corrente com o FAP corrigindo as harmnicas de
corrente de uma carga do tipo retificador com carga R-L podem ser vistas na Fig. 4.16.
0.0%
0.2%
0.5%
0.7%
0.9%
1.1%
1.4%
1.6%
1.8%
2.0%
2.3%
2.5%
harmnica
3 7 11 15 19 23 27 31 35 39 43 47 51
%I
1
I = 2,7A
ef
V = 129V
ef
I = 6,4A
ef
V = 129V
ef
I = 6,5A
ef
V = 129V
ef
(a) (b)
(c) (d)
THDv=2,69%
THDi=3,36%
FP=0,999
=3,0
THDi=34,3%


Percebe-se que, novamente, o FAP atuou de forma bastante adequada na correo
das harmnicas de corrente e do fator de potncia, sendo que este ficou praticamente
unitrio.
possvel notar ainda que a malha de corrente funciona corretamente no instante
em que a corrente de carga muda de sentido, impondo um degrau para a malha. O
controlador atuou de forma rpida e sem haver um excessivo sobre-sinal (ver Fig. 4.16-c).

Captulo IV 102

4.2.5. Carga R-L

Com a carga linear do tipo R-L possvel comprovar que o FAP tambm compensa
reativos de deslocamento levando o fator de potncia da rede para a unidade. As formas de
onda da tenso e da corrente com o FAP corrigindo o fator de deslocamento de uma carga
linear do tipo R-L podem ser vistas na Fig. 4.17.
I = 4,3A
ef
V = 129V
ef
(b)
(c)
I = 3,5A
ef
V = 129V
ef
(a)
I = 3A
ef
V = 129V
ef
=48 =1 =84

corrente que circula no FAP.

O FAP drena uma corrente adiantada de aproximadamente 90 para compensar a
parcela reativa da corrente da carga, que est atrasada em 90. A diferena de alguns graus
devido a parcela de potncia ativa que o FAP demanda para suprir suas perdas.

4.2.6. Carga R

A carga linear resistiva pura permite observar as perdas do FAP, j que o mesmo
no precisa corrigir harmnicas de corrente e nem fator de deslocamento. As formas de
onda da tenso e da corrente com o FAP corrigindo o fator de deslocamento de uma carga
linear resistiva pura podem ser vistas na Fig. 4.18.
I = 7,6A
ef
V = 128V
ef
(b) (a)
I = 7,8A
ef
V = 128V
ef
(c)
I = 300mA
ef
V = 128V
ef

corrente que circula no FAP.

Captulo IV 103

A corrente eficaz de 300m ampres drenada pelo FAP mantm as perdas do
conversor que so de 38 watts neste caso. Em resultados experimentais com diferentes
cargas a potncia ativa demandada pelo FAP fica sempre em torno de 55 watts, o que
representa as suas perdas.

4.2.7. Partida do FAP

Foram feitas aquisies do procedimento de partida do FAP. As variveis de
interesse so a tenso do barramento CC e a corrente I
f
. Na Fig. 4.19 pode-se observar o
processo de partida do FAP.

partida rel comando
V
Cf
I
f

Fig. 4.19 Tenso V
Cf
no barramento CC do FAP (capacitor C
f
) e corrente de partida I
f

no FAP.

Na Fig. 4.20 pode-se observar o detalhe de cada etapa, a saber:
(A) partida do FAP na rede eltrica, com o resistor de partida limitando a corrente;
(B) acionamento do rel de partida, curto-circuitando o resistor R
inrush
;
(C) incio dos pulsos de comando nos interruptores do FAP, levando a tenso do
barramento CC at a tenso nominal de 300 volts.

Captulo IV 104

V
Cf
I
f
I
f
V
Cf
V
Cf
I
f
(a) partida (b) rel (c) comando

Fig. 4.20 Detalhe dos diferentes estgios da corrente de partida.

4.3. Concluso

Os resultados experimentais obtidos demonstram que o FAP funcionou de acordo
com o esperado. A taxa de distoro harmnica e o fator de potncia da rede, ambas
obtidas com o funcionamento do FAP em paralelo com diferentes cargas, so muito baixas
e esto dentro da norma IEC 61000-3-2. Baseado nos resultados experimentais, na Tabela
4.2 apresentam-se as caractersticas da rede eltrica para diferentes situaes de carga,
funcionando com e sem o FAP conectado em paralelo.

Carga 1 - banco de fontes chaveadas;
Carga 2 - retificador monofsico de onda completa com filtro capacitivo;
Carga 3 - retificador monofsico de onda completa com carga R-L.

Tabela 4.2 Informaes a respeito da rede eltrica com e sem o funcionamento do
FAP.

O programa de simulao numrica se mostrou uma ferramenta extremamente
poderosa e eficaz no auxlio do projeto do FAP.
Os resultados experimentais obtidos esto de acordo com o previsto em teoria, e
so muito semelhantes com os resultados de simulao numrica.
Carga Carga + FAP Tipo
de
carga
S
(VA)

P
(W)

Q
(VAR)

THD
V
THD
I
FP
S
(VA)

P
(W)

Q
(VAR)

THD
V
THD
I
FP
1 754 516 550 3,8% 101% 0,68 3,8 569 570 29,4 2,7% 4,6% 0,99 0
2 771 543 548 3,8% 98% 0,70 6 628 627 35,7 2,57% 3,3% 0,99 0,5
3 823 760 318 3,1% 34% 0,92 13 807 806 44 2,7% 3,36% 0,99 3

Captulo V 105

CAPTULO V - Introduo ao Controle Digital

Neste captulo apresentam-se algumas caractersticas relevantes ao uso de
controladores digitais aplicados a conversores estticos. Primeiramente alguns conceitos a
respeito da teoria do processamento digital de sinais devem ser apresentados. Em seguida,
o DSP utilizado deve ser apresentado, a sua escolha justificada e as suas caractersticas
relevantes apresentadas.

5.1. O Processamento Digital de Sinais

Nesta seo apresentar-se-o alguns conceitos importantes ao processamento digital
de sinais. Alguns fenmenos intrnsecos aos sistemas discretos tambm devem ser
apresentados.
Um controlador digital necessita de um conversor analgico-digital (A/D) para ter
acesso s informaes do mundo real. o conversor A/D que executa o procedimento de
aquisio de um sinal. O conversor A/D introduz algumas no idealidades que esto
representadas na Fig. 5.1.
A compensao efetuada por um algoritmo numrico, em geral uma equao a
diferenas, sendo que o resultado da equao, que representa a ao de controle, deve ser
transferido para o mundo real atravs de algum tipo de atuador.
No caso do controle digital de conversores estticos, o atuador , em geral, o estado
lgico de um pino de I/O do processador que representa o estado de um modulador PWM
digital. O estado lgico neste pino o sinal de comando de um driver que comanda um ou
mais interruptores.
Uma representao em diagrama de blocos de um conversor com comando e
controle digital pode ser vista na Fig. 5.1.

Captulo V 106

Fig. 5.1 Diagrama de blocos de um conversor com controle digital.
Onde:
Planta: representa o modelo do conversor (funo de transferncia do conversor);
Transdutor: um transdutor analgico convencional;
Pr-filtros: so os circuitos de condicionamento dos sinais que venham a ser
adquiridos pelo DSP;
Filtro passa-baixa (filtro PB): o filtro de anti-aliasing;
Blocos do conversor A/D: representam matematicamente o conversor A/D;
Controlador digital: a rotina matemtica que atua como compensador;
Ganho PWM: o ganho do modulador PWM digital;
ZOH: a representao matemtica do retentor de ordem zero existente num
sistema amostrado;
Atuador: um driver de comando com sinal proveniente de uma porta de I/O do
processador.

5.1.1. Amostragem e Aquisio de Sinais

Para que um processador digital possa tratar sinais do mundo real, necessrio
algum meio de aquisio deste sinal contnuo de forma tal a construir seqncias que os
representam. Este processo realizado colhendo amostras do sinal contnuo em intervalos
constantes de tempo Ta entre as amostras. O sinal obtido chamado de sinal amostrado.
Um exemplo de um sinal amostrado pode ser visto na Fig. 5.2-a.

K
ad

) 1 ( . ) 1 ( ) ( + = k e a k U k U

Planta
atuador transdutor pr-filtros filtro PB
ZOH
ganho do
PWM
limitador
referncia
quantizador
Processador Digital
equao a diferenas
Elementos Analgicos
Conversor A/D
ganho

Captulo V 107

(t)
i
1
i
2
i
3
i
4
i
0
T
a
i
n
i(t)
(a) (b)
000
001
010
011
100
101
110
111
1000
1001
1010
Nro. bits
110
arredondamento

Fig. 5.2 (a) Sinal contnuo i(t) e sinal amostrado i
n
. (b) Rudo de quantizao.

Os processadores digitais realizam a aquisio atravs do uso de conversores
analgico-digitais ou A/Ds. Estes conversores fornecem uma representao digital de n
bits para o sinal adquirido (ver figura Fig. 5.2-b). Este processo introduz um erro na
amostragem, pois devido ao modo como feita a aquisio, o conversor A/D arredonda o
valor para baixo sempre que no for possvel represent-lo (ver Fig. 5.2-b). Este erro
chama-se rudo de quantizao e quanto maior a preciso em bits do conversor A/D menor
o rudo de quantizao.
Para amenizar o rudo ou erro de quantizao a tenso amostrada pelo conversor
A/D deve excursionar o mais prximo possvel das tenses limites de converso (0V
3,3V) e os valores numricos armazenados nos registradores do DSP devem estar numa
representao adequada de ponto fixo.
Outro fator relevante na amostragem a freqncia de amostragem, dada pela
expresso (5.1). Observando-se a Fig. 5.2 pode-se perceber intuitivamente que, quanto
maior for a freqncia de amostragem, melhor a representao do sinal amostrado dentro
de um sistema digital.

a
a
T
f
1
=
(5.1)

5.1.2. O Efeito de Aliasing

Outro fenmeno que ocorre na amostragem o efeito de aliasing. Este efeito ocorre
quando freqncias acima da freqncia de amostragem so adquiridas pelo conversor
A/D, conforme pode ser visto na Fig. 5.3, fazendo com que o sinal de alta freqncia i
b
seja
entendido e tratado pelo processador como se fosse o sinal de menor freqncia i
a
.

Captulo V 108

(t)
i (t)
a
i (t)
b
i
0
i
1
i
2
i
3
i
4

Fig. 5.3 Efeito de aliasing que ocorre na amostragem.

Este efeito bastante indesejado, sendo que, para solucion-lo, deve ser colocado
um filtro passa-baixa sintonizado abaixo da freqncia de amostragem em todos os sinais
amostrados pelo processador digital.

5.1.3. O Retentor de Ordem Zero (ZOH)

Para que o sinal de sada de um sistema amostrado possa interagir com o mundo
real necessrio que este sinal discreto seja representado de modo contnuo. Uma das
formas de representar um sinal discreto de modo contnuo atravs do uso de um retentor
de ordem zero.
O uso do retentor de ordem zero causa um efeito na planta que pode ser
representado pela expresso (5.2).

.
1
( )
Ta s
e
ZOH s
s
= (5.2)

A fase da funo de transferncia do ZOH representado pela expresso (5.2), para
uma freqncia de amostragem de 100 kHz, pode ser vista na Fig. 5.4.

Captulo V 109

10 100 1
.
10
3
1
.
10
4
1
.
10
5
1
.
10
6
100
0
100
f
freqncia
ZOH
100kHz

Fig. 5.4 Fase introduzida na planta por um retentor de ordem zero (ZOH) para uma
freqncia de amostragem de 100kHz.

importante perceber que o retentor de ordem zero diminui a fase do sistema nas
freqncias at duas dcadas abaixo da freqncia de amostragem e, portanto, ele deve ser
levado em conta no projeto do controlador digital.

5.1.4. O Atraso de Transporte

O atraso de transporte representa o tempo de processamento que o processador
digital despende entre a amostragem e a atuao do modulador PWM. O atraso de
transporte pode ser representado por:

s T
T
T
e s A
.
) (

= (5.3)

onde,
T
T
=> tempo total de atraso.

Um grfico da fase da expresso (5.3) para um atraso T
T
de meio perodo de
amostragem, para uma freqncia de amostragem de 100 kHz, pode ser visto na Fig. 5.5.

Captulo V 110

10 100 1
.
10
3
1
.
10
4
1
.
10
5
1
.
10
6
100
0
100
freqncia
A
f ( )
T

Fig. 5.5 Fase do diagrama de Bode do modelo do atraso de transporte.

Nota-se que o atraso de transporte, assim como o retentor de ordem zero, tambm
diminui a fase do sistema nas freqncias at duas dcadas abaixo da freqncia de
amostragem, e portanto ele deve ser levado em conta no projeto do controlador digital.

5.1.5. Representaes Numricas em DSPs

Nesta seo ser realizada uma reviso a respeito de representaes numricas.
Uma abordagem mais completa est apresentada em [22].
O formato numrico de um processador est ligado forma como so armazenados
e manipulados os dados em sua arquitetura interna. Os dados podem ser trabalhados tanto
no formato de ponto fixo quanto no formato de ponto flutuante. Deste modo os DSPs so
divididos em duas categorias, definidas pelo tipo de formato numrico tratado pelo
processador.

A. Ponto Flutuante

Os dados do tipo ponto flutuante so caracterizados por um campo para a mantissa
(ou frao), um campo para o expoente e um bit de sinal. Os DSPs de ponto flutuante
utilizam em geral 32 bits para os registradores de uso geral, sendo que os processadores de
ponto fixo utilizam apenas 16 bits para estes registradores. Isto traz diversas vantagens

Captulo V 111

para os DSPs de ponto flutuante, como a melhor preciso numrica e uma faixa dinmica
maior do que o equivalente em ponto fixo. Isto reduz bastante o rudo de quantizao.
Outra vantagem de se trabalhar com processadores de ponto flutuante a
simplificao do projeto digital e da programao do DSP. O problema que na atualidade
(ano de 2003) os DSPs otimizados para acionamentos eltricos so de ponto fixo, assim
dar-se- maior nfase a este tipo de representao numrica.

B. Ponto Fixo

A representao em ponto fixo caracterizada pela posio do ponto e pelo
tamanho da palavra (ver Fig. 5.6). A localizao do ponto indica como a palavra binria
escalonada. Pode-se entender que ele equivale a uma constante (sempre em potncia de
dois) que multiplica o valor numrico da palavra. Os nmeros de ponto fixo podem ainda
ser representados com sinal e sem sinal.

b
16
b
15
b
5
b
4
b
3
b
2
b
1
b
0
MSB LSB
...
ponto (Q )
4

Fig. 5.6 Representao de nmero no formato ponto fixo Q
4
.

Na representao de nmeros inteiros sem sinal, o valor armazenado em um
processador de 16 bits pode tomar qualquer valor entre 0 e 65535. De modo similar, a
representao de nmeros inteiros com sinal utiliza o complemento de dois para poder
incluir a escala de nmeros negativos, de -32768 a 32767. Neste caso o bit mais
significativo (MSB) usado para representar o sinal.
Na Tabela 5.1 esto apresentadas as faixas de abrangncia numrica das diferentes
representaes em ponto fixo com sinal e a sua preciso. Assim, pode-se escolher o
formato Q
n
mais adequado para representar um determinado nmero.

Captulo V 112

n (Q
n
) Valor mnimo Valor mximo Preciso n
0 -32768 32767 1
1 -16384 16383,5 0,50000
2 -8192 8191,75 0,25000
3 -4096 4095,875 0,12500
4 -2048 2047,9375 0,062500
5 -1024 1023,84375 0,031250
6 -512 511,984375 0,015625
7 -256 255, 9296875 0,0078126
8 -128 127,87109375 0,0039063
9 -64 63,998046875 0,0019531
10 -32 31,9990234375 0,000976577
11 -16 15,99951171875 0,000488288
12 -8 7,999755859375 0,000244144
13 -4 3,999877929687 0,000122072
14 -2 1,999938964843 0,00006103608
15 -1 0,999969482421 0,00003051804
Tabela 5.1 Abrangncia numrica das diferentes representaes em ponto fixo com
sinal.

Com a notao com sinal e ponto 15 ou Q
15
pode-se representar os nmeros
positivos e negativos espaados entre -1 e 0, 99996948242. A notao em ponto 4 ou Q
4

representa com maior preciso os nmeros situados entre -2048 e 2047,93.
Quando se deseja definir a notao Q
n
de uma constante o procedimento simples:
basta verificar na Tabela 5.1 qual a localizao do ponto mais adequada para representar o
nmero. Por exemplo, se necessrio representar o valor 2,48764 deve-se escolher a
notao em ponto 13 ou Q
13
, que possui a melhor preciso entre as notaes que abrangem
este nmero.
Quando necessrio definir a notao de uma varivel, por exemplo, o resultado da
multiplicao de uma varivel Q
4
por outra varivel Q
6
, deve-se ter muito cuidado. Quando
se executa uma multiplicao, o formato resultante a soma dos ndices das variveis
envolvidas. No exemplo visto na figura Fig. 5.7 o resultado da multiplicao estar ento
no formato Q
10
.

Captulo V 113

importante lembrar que os processadores de ponto fixo de 16 bits armazenam o
resultado de uma multiplicao em registradores de 32 bits. Assim, o resultado tambm
deve ser tratado caso seja necessrio armazen-lo em registradores de 16 bits. Assim, aps
a multiplicao ter sido realizada, uma operao de deslocamento para a esquerda de 8 bits,
o que coloca o resultado no formato Q
2
, conforme apresentado no exemplo, efetuada. Os
16 bits menos significativos podem ser desprezados e os 16 bits mais significativos podem
ser tratados como sendo o resultado em formato Q
2
de 16 bits.

6,796875 = 435
Q
6
2090,0625 = 22441
Q
4
Registrador numrico Valor real
X
14546835d 14205,893 = =
16 bits
32 bits
16 bits
Q
10
00DD F793h =>
Q
10
32 bits (representao hexadecimal)
=> DDF7 9300h
Q
2
32 bits
inteiro frao
DDF7h
Q
2
16 bits 14205 =
(deslocamento p/ esquerda de 8 bits)

Fig. 5.7 Exemplo de multiplicao e tratamento do resultado em ponto fixo.

fcil perceber que preciso ter muito cuidado no tratamento de operaes
aritmticas quando se trabalha em ponto fixo, pois para o processador todos os nmeros
esto no formato Q
0
e cabe ao programador saber interpretar e tratar o resultado de cada
operao.

5.2. O DSP TMS 320LF2407A

Nesta seo sero apresentados as caractersticas e os principais perifricos do DSP
utilizado, o TMS 320LF2407A da Texas Instruments.

Captulo V 114

5.2.1. Especificaes e Caractersticas

Segundo [30], a definio de um DSP utilizado no controle e comando de um
conversor passa, primeiramente, por uma anlise geral de operao e funcionamento da
topologia a ser utilizada. Em funo das caractersticas de comando e controle do FAP
podem-se determinar as especificaes mnimas necessrias que o DSP deve apresentar.
Os principais critrios analisados so:
Os sinais a serem monitorados pelo DSP;
O nmero de interruptores a serem comandados;
A freqncia de chaveamento do conversor FB-VSI do FAP;
Uma pr-anlise dos algoritmos a serem utilizados no controle do filtro ativo;
O tipo de modulao a ser empregada no comando dos interruptores;
E os circuitos de condicionamento de sinais necessrios.

Com o intuito de atender a estes critrios no comando e controle do FAP foi
realizado um estudo das caractersticas bsicas agregadas ao DSP da Texas, a saber:
Resoluo do modulador e do conversor A/D;
Tempo de execuo das instrues;
Capacidade de memria do DSP;
Perifricos disponveis no DSP;
Ferramentas de hardware e software disponveis para desenvolvimento;
Disponibilidade no mercado.

Na Tabela 5.2 possvel constatar as exigncias de comando do FAP e as
capacidades do DSP da Texas.
Em funo dos resultados da anlise das caractersticas do FAP e do processador da
Texas concluiu-se que o DSP proposto atende com facilidade s especificaes.

Captulo V 115

Caracterstica do FAP Capacidade do DSP
3 sinais amostrados A/D de 16 canais
4 Interruptores 12 canais PWM
Freqncia de chaveamento de
30kHz
Tempo de instruo de 33ns
(1010 instrues por perodo)
Freqncia de amostragem mnima
de 60kHz por sinal
Tempo de converso de 500ns
Controladores tipo PI ou similar Tempo de instruo de 33ns
Modulao 3 nveis
Flexibilidade de programao do
PWM
Tabela 5.2 - Necessidades do FAP e capacidade do DSP.

5.2.2. Diagrama de Controle com o DSP da Texas

A Fig. 5.8 apresenta o circuito do FAP e o diagrama de blocos da estrutura de
controle utilizando-se o DSP. fcil perceber que as mesmas variveis eltricas (I
s
, V
s
e
V
Cf
) monitoradas no caso do controle analgico tambm sero adquiridas pelo DSP, o que
podia ser esperado, j que a estratgia de controle e a estrutura de potncia so as mesmas.
+
-
-
+
-
+
L
c
C
f
V
f
V
ref
Carga
i
s
V
s i
o
i
f
V
f
'
No-Linear
Inversor
de Tenso
Controlador de Corrente
Digital
Modulador
PWM
i
s ref
Vs
'
Interface
DSP - TMS 320LF2407A
Interface
Interface
ADCIN0
ADCIN2
ADCIN1
V
s
Driver
Digital

Fig. 5.8 FAP empregando o inversor FB-VSI controlado atravs de DSP.

Captulo V 116

Os blocos mostrados na Fig. 5.8 tm tarefas especficas dentro da estratgia de
controle, entre eles, os principais tm as seguintes funes:
Modulador PWM: este perifrico encarregado da gerao dos pulsos PWM
responsveis pelos comandos dos interruptores. Estes so gerados a partir da
comparao do sinal de sada do controlador de corrente digital com um sinal
triangular gerado numericamente pelo prprio DSP. O modulador PWM tambm
ser responsvel pela gerao dos sinais complementares dos pulsos de comando,
bem com pela gerao de tempo morto entre os pulsos complementares;
ADCIN
0
, ADCIN
1
e ADCIN
2
: estes blocos representam as entradas analgicas do
conversor A/D do DSP. Sua funo converter a tenso aplicada na entrada do
conversor A/D em uma grandeza digital, que ser expressa por valores numricos
adequados para ento serem tratados pelo DSP;
Circuitos de interface: so responsveis pelo condicionamento das grandezas
eltricas aos nveis permissveis de tenso do conversor A/D do DSP;
Drivers: circuitos responsveis pelo acionamento dos interruptores de potncia.
Eles convertem os pulsos de sada em nvel lgico da unidade PWM (0 3,3 volts)
em nveis adequados ao comando dos interruptores (0 15 volts).

De forma geral o DSP ser responsvel pela execuo das seguintes tarefas:
Monitorao de correntes e de tenses;
Clculo dos sinais de erros (tenso e corrente);
Determinao da corrente de referncia;
Clculos dos controladores de Tenso e Corrente;
Gerao dos sinais de comandos para os interruptores.

Alm destas funes o DSP dever desempenhar outras tarefas como parte do
procedimento de partida do FAP, atuando de forma a controlar a corrente no instante que o
mesmo ligado a rede eltrica. Cabe salientar que com o emprego do DSP no controle do
FAP, pode-se incorporar em um produto final mais caractersticas, como: superviso;
protees; sinalizaes; etc

Captulo V 117

5.2.3. Perifricos

Nesta seo ser realizada uma pequena apresentao dos principais perifricos do
DSP da Texas; uma abordagem mais detalhada pode ser vista em [30].
Conforme pode ser visto na Fig. 5.8 os elementos internos ao DSP no controle
digital incluem:
A aquisio do sinal atravs do conversor A/D;
O tratamento matemtico dos sinais adquiridos e a ao de controle;
O circuito de modulao PWM.

Assim, pode-se relacionar as caractersticas relevantes do DSP da Texas:
Uma grande flexibilidade na programao do conversor A/D;
O reduzido tempo de execuo das instrues e a existncia de instrues bastante
otimizadas para algoritmos de processamento digital;
Uma poderosa interface de PWM.

Assim, diversos perifricos so integrados ao processador da Texas, mas pode-se
destacar os de maior interesse nas aplicaes em eletrnica de potncia, que so os
gerenciadores de eventos, onde os timers e a interface PWM so programados, e ainda o
mdulo de converso analgico-digital.

A. Conversor Analgico-Digital

O mdulo ADC do TMS 320LF2407 foi projetado para se obter uma interface
flexvel com os gerenciadores de eventos, e o mesmo constitui-se de um rpido e preciso
sistema de converso analgico digital de 10 bits. Esse sistema possibilita a leitura e
converso de tenses, correntes e outros sinais necessrios em aplicaes de
processamento digital de sinais. As suas principais caractersticas so:
Conversor analgico-digital de 10 bits;
Tempo de converso de 500n s;
Dezesseis entradas analgicas multiplexadas;

Captulo V 118

Capacidade de auto-seqenciamento at 16 autoconverses dentro de uma
simples seo. Cada seo de converso pode ser programada para selecionar
qualquer um dos 16 canais de entrada.

B. Gerenciador de Eventos

Todos os integrantes da famlia TMS 320LF240x, com exceo do 2402A, possuem
dois gerenciadores de evento, EVA e EVB. Esses dois gerenciadores so exatamente
idnticos em termos de funcionalidade. Cada mdulo EV contm os seguintes blocos:
Dois temporizadores de uso geral (GP);
Trs unidades de comparao;
Circuitos de PWM, unidade de gerao de tempo morto e circuitos de sada;
Trs unidades de captura de sinais.

Existem dois temporizadores de uso geral dentro de cada gerenciador de eventos.
Esses temporizadores podem ser usados de formas independentes baseados em aplicaes
tais como:
Gerao de um perodo de amostragem para controle de um determinado sistema;
Prover a base de tempo para operaes nas unidades de comparao.

Maiores informaes a respeito do gerenciador de eventos podem ser encontradas
na literatura da Texas Instruments [23].

5.3. Concluso

Na Seo 5.1 os principais elementos que surgem da decorrncia do uso de
processadores digitais no controle de conversores estticos foram apresentados e as suas
conseqncias para o projeto de controladores discretos foram descritas.
Na Seo 5.2 foi realizada uma breve descrio a respeito dos principais perifricos
do DSP da Texas Instruments, o TMS 320LF2407.
Contudo, necessrio determinar-se uma metodologia que permita o projeto dos
controladores digitais do FAP. No Captulo 6 sero discutidos os elementos apresentados
na Seo 5.1 e ento os controladores digitais devem ser projetados.

Captulo VI 119

CAPTULO VI - Projeto dos Controladores Digitais do
Filtro Ativo Paralelo de 1 kVA

Neste captulo desenvolve-se o projeto dos controladores digitais atravs do uso de
DSP (Digital Signal Processor - Processador Digital de Sinais) para comandar a estrutura
de potncia do FAP projetado no Captulo II.
No Captulo V foi realizado um estudo das caractersticas e dos perifricos do DSP
a ser utilizado, sendo que ento deve ser desenvolvida uma metodologia de projeto das
malhas de controle digital para um FAP. Sero apresentados os resultados de simulao
numrica da estrutura de potncia comandada pelos controladores digitais projetados.
Os trabalhos em torno do filtro ativo com controle digital contaram com a
colaborao do Eng. Samir Ahmad Mussa. O funcionamento detalhado dos perifricos,
assim como a programao do DSP, no fazem parte do escopo desta dissertao, sendo
que os mesmos so abordados em [30].

6.1. Projeto dos Controladores Digitais

O projeto de um controlador digital consiste, resumidamente, em encontrar os
coeficientes da equao a diferenas que representa o compensador digital. Existem
inmeras formas de se projetar um controlador digital sendo que as diferenas mais
significantes entre as diferentes tcnicas so:
O uso da transformada Z: em algumas tcnicas necessrio obter-se a funo de
transferncia da planta no domnio Z enquanto que em outras tcnicas a planta no
domno Z no necessria;
O projeto do controlador: a forma como se projeta o controlador discreto.

Como a obteno da transformada Z de uma funo no domnio S relativamente
simples, a principal diferena entre as metodologias de projeto acaba sendo em como
projetar o controlador digital.

Captulo VI 120

A. Projeto Aproximado no Domnio S

Uma maneira muito usual de projeto de controladores discretos realizar o projeto
aproximado no domnio S, o que dispensa o uso da transformada Z para a funo de
transferncia da planta. Aps a concluso do projeto do compensador no domnio S deve
ser utilizado algum mtodo de discretizao por aproximao [25] para obter a funo de
transferncia e os seus coeficientes no domnio Z. Nesta tcnica no idealidades do
controle discreto podem ser incorporadas na FTLA da planta, como por exemplo:
A funo de transferncia do retentor de ordem zero;
Os ganhos internos no processo de amostragem do DSP;
A funo de transferncia do filtro de anti-aliasing;
O atraso de transporte;
Uma funo de transferncia para ajuste da freqncia, para corrigir uma distoro
que surge entre os planos Z e S.

Esta tcnica dispensa a necessidade de obteno do lugar das razes no domnio Z,
mas ela introduz muitos elementos no procedimento de projeto, tornando-o relativamente
complexo.
Utilizando-se uma ferramenta que permita traar o lugar das razes, assim como foi
feito no Captulo III no projeto do controlador analgico, o uso desta tcnica se torna
dispendiosa.

B. Projeto Usando a Transformada Bilinear

Este mtodo baseado nas ferramentas de projeto no domnio S aplicadas na
funo de transferncia discretizada, no domnio Z [24]. Ao trabalhar no domnio Z, perde-
se a simplicidade oferecida pelos diagramas de Bode, pois a freqncia aparece como um
termo exponencial, como pode ser visto na expresso (6.1).

jwT
e z

= (6.1)

Para contornar esta situao e trabalhar com as mesmas ferramentas usadas no
domnio S feito um remapeamento da varivel complexa em um novo plano, por meio da
transformada bilinear ou transformada w, apresentada na expresso (6.2).

Captulo VI 121

w
T
w
T
z
).
2
( 1
).
2
( 1
+
=

(6.2)

Convertendo uma funo de transferncia no plano Z em uma funo racional de
W, os mtodos de resposta em freqncia podem ser estendidos para sistemas de controle
no tempo discreto.

C. Projeto Pelo Lugar das Razes no Domnio Z

O projeto pelo LR no domnio Z feito com a planta e o controlador diretamente no
domnio Z, sendo que a desvantagem deste mtodo que ao trabalhar diretamente no
domnio Z torna se complexo traar o LR da FTMF e o diagrama de Bode da FTLA. Por
isso, esta tcnica de projeto deve ser realizada com o auxlio de uma ferramenta
matemtica como, por exemplo, o programa MATLAB.
No projeto pelo lugar das razes pode-se proceder da seguinte maneira:

1 - Determina-se um modelo para a planta e obtm-se a funo de transferncia em S
do conversor;
2 - Obtm-se a transformada Z da funo de transferncia do conversor em S;
3 - Determina-se o tipo de compensador a ser utilizado;
4 - Obtm-se a transformada Z da funo de transferncia do compensador utilizado (a
ferramenta de desenho do lugar das razes do MATLAB, o RLTOOL, permite que os
plos e zeros do compensador sejam posicionados diretamente no domnio Z, porm,
neste trabalho, opta-se por elaborar a funo de transferncia do compensador no
domnio Z e somente ento import-la de dentro da ferramenta RLTOOL);
5 - So estabelecidos os critrios de posicionamento de plos e zeros do compensador.
A freqncia de cruzamento e a margem de fase da FTLA tambm so determinadas;
6 - Determina-se o ganho esttico do compensador;
7 - Avalia-se o lugar das razes (robustez da planta) e a resposta ao degrau;
8 - Os parmetros como plos, zeros e ganho esttico so reajustados, caso necessrio.

Captulo VI 122

O modelo pode ser obtido por uma das diferentes tcnicas de modelagem de
conversores estticos (no caso do FAP o modelo j foi obtido na Seo 3.2.1 do Captulo
III). O compensador utilizado depende das caractersticas do modelo que representa o
conversor, sendo que, em geral, utiliza-se um compensador do tipo proporcional-integral
(PI). As transformadas Z (passos 2 e 4) podem ser obtidas com o auxlio da ferramenta
matemtica utilizada. Os passos 5, 6, 7 e 8 so idnticos s etapas de projeto dos
controladores analgicos projetados nas sees 3.2.1 e 3.3.1 do Captulo III.

6.1.1. Projeto do Controlador de Corrente no Plano Z

O projeto do controlador de corrente foi realizado pelo lugar das razes diretamente
no domnio Z. Todo o projeto foi realizado com o auxlio do programa matemtico
MATLAB. Dois fatores levam a escolha desta tcnica para o projeto dos controladores, a
saber:
A semelhana existente entre o projeto do controlador digital pelo LR no domnio Z
com o projeto do controlador analgico utilizado no Captulo III;
A disponibilidade de uma ferramenta matemtica como o programa computacional
MATLAB.

Quando se realiza um projeto de compensador no domnio discreto deve-se tomar o
cuidado de representar adequadamente todas as peculiaridades envolvidas nos sistemas
amostrados. Um diagrama de blocos que representa todos os ganhos que devem ser
considerados na FTLA da planta com controle digital pode ser visto na Fig. 6.1.

Fig. 6.1 Modelo da malha de corrente do FAP no domnio Z.
Compensador
PWM VSI -
+
I
o
(z)
d(z) Verro(z)
(z)
Iref(z)
Elementos Analgicos (planta)
Elementos Digitais (DSP)
Ganho efetivo do
sensor de corrente
Filtro de Anti-
Aliasing
Ganho do
Conversor A/D
KPWM
G
id
(z)
Ki

ZOH (z)
GPB (z) KA/D
R
i
(z)
Retentor de
Ordem-Zero

Captulo VI 123

6.1.1.1. Caractersticas do Controle Digital

Algumas caractersticas do projeto digital com uso de DSP, assim como a descrio
dos blocos da Fig. 6.1, sero abordados um a um antes de dar-se continuidade ao
procedimento de projeto com o auxlio do programa MATLAB.

A. Freqncia de Amostragem

Sabe-se que, conforme apresentado na Seo 6.1 deste captulo, existem elementos
nos sistemas amostrados que causam efeitos indesejveis na planta, como o atraso de fase
na FTLA em freqncias a partir de duas dcadas abaixo da freqncia de amostragem.
Assim, quanto maior for a freqncia de amostragem, menores so os efeitos indesejveis
decorrentes do controle digital.
Deve-se portanto procurar utilizar sempre a maior freqncia de amostragem
possvel dentro dos limites de desempenho dos perifricos do DSP. O procedimento bsico
de gerao dos pulsos PWM pelo processador est apresentado na Fig. 6.2.
V
c
V
t
V
PWM
Aquisio A/D
1
2
1
2
1
2

Fig. 6.2 Princpio de gerao dos pulsos PWM.

A triangular V
t
gerada numericamente por um contador programvel, funcionando
no modo up-down, do gerenciador de eventos do DSP. O sinal V
c
o resultado da equao
a diferenas do compensador numrico, representando assim a ao de controle. A
comparao entre os dois sinais gera os pulsos de comando PWM.
O gerenciador de eventos permite que se programe a seqncia de aquisies do
conversor A/D no instante 1, ou nos instantes 1 e 2, sendo que no primeiro caso a
freqncia de amostragem igual freqncia de chaveamento e no segundo caso a
freqncia de amostragem o dobro da freqncia de chaveamento. Como a especificao

Captulo VI 124

do conversor determina uma freqncia de chaveamento de 30 kHz, tem-se que, utilizando
o gerenciador de eventos para programar a seqncia de aquisies do conversor A/D,
pode-se obter uma freqncia de amostragem de 60 kHz para cada sinal.

B. Ganho do Modulador PWM

O sinal triangular V
t
, visto na Fig. 6.2 incrementado e decrementado na
freqncia do clock do DSP, que de 30 MHz. A expresso (6.3) fornece a contagem
mxima da triangular em funo da freqncia de chaveamento desejada.

2
1
.
max
Fs
Fclock
Vt =
(6.3)

Vt
max
=> 500.

Assim o valor de pico a pico da triangular 500 para uma freqncia de
chaveamento de 30 kHz. O ganho do modulador PWM dado por:

max
2 2 1
Vt Vt Vt
K
pico pico pico
PWM
= = =

(6.4)

O resultado da equao a diferenas do compensador armazenado em um
registrador de 16 bits com sinal, e assim o mesmo pode assumir valores entre -32767 e
+32767. Como o modulador PWM admite apenas valores entre 0 e 500, foram adicionados
um ganho e um deslocamento para adequar o valor de sada do controlador (ver Fig. 6.3).

32k
-32k
250
-250
K
PI
+250
0
500
Ganho
Deslocamento
Sada do
Compensador
Modulador
PWM

Fig. 6.3 Esquema de ganhos do modulador PWM.

Pode ser demonstrado que o deslocamento aplicado ao sinal de sada do controlador
no tem efeito na FTLA da planta. O ganho utilizado dado por:

Captulo VI 125

65535
max
Vt
K
PI
=
(6.5)

C. O Filtro de Anti-Aliasing

Conforme foi visto na Seo 5.1.2 do Captulo V, o uso de um filtro de anti-
aliasing faz-se necessrio em todos os sinais adquiridos em sistemas amostrados. O filtro
de anti-aliasing , em geral, um filtro do tipo passa-baixas como o apresentado na Fig.
6.4. A funo transferncia deste filtro no domnio S est representado na expresso (6.6).

Fig. 6.4 Filtro de Anti-Aliasing.

c
PB
w s
s f
=
1
) (
(6.6)

A freqncia de corte f
c
do filtro deve ser da ordem da metade da freqncia de
amostragem, ou seja, de 30 kHz. O valor do capacitor C foi estipulado em 1 nF e assim o
resistor R pode ser calculado como:

c
f C
R
. . 2 .
1
=
(6.7)

R => 5,6 k.

D. Ganho do Conversor A/D

A tenso de aquisio do conversor A/D do DSP TMS320LF2407 de 0 at 3,3
volts, sendo que o conversor possui ainda 10 bits de resoluo. De posse destas
informaes, possvel calcular o ganho introduzido na amostragem de um sinal, que
dado por:
C
R
sinal

VC

Captulo VI 126

1024
max
Vaq
K
AD
=
(6.8)

K
AD
=> 310.

E. Ganho Ki
D
do Sensor de Corrente

O ganho do sensor de corrente inclui um novo termo introduzido pela placa de
condicionamento de sinais, que ser projetada na Seo 7.1.1 do Captulo VII. Assim o
ganho total do sensor de corrente passa a ser a composio do ganho do sensor de corrente
analgico, apresentado na Seo 2.2.10.2 do Captulo II, com um ganho ajustvel pela
placa de condicionamento de sinais.
Como o ganho Ki
D
resultante pode ser ajustado, fez-se, atravs do uso de um
potencimetro, com que o mesmo assumisse o valor:

Ki
D
=> 0,1.

F. O Compensador

O compensador utilizado deve possuir caractersticas semelhantes ao compensador
avano-atraso utilizado no controle analgico. O compensador avano-atraso possui um
zero, e dois plos, sendo um dos plos na origem, conforme apresentado na expresso
(3.21).
Como o filtro passa-baixa, utilizado na amostragem da corrente da rede para evitar
o efeito de aliasing, est na FTLA da planta e introduz um plo no sistema no necessrio
utilizar um compensador avano-atraso. Um compensador PI, com um zero e com um plo
na origem, associado a um filtro passa-baixa, produz o mesmo efeito de um compensador
do tipo avano-atraso, exceto que a posio do plo determinada pelo filtro passa-baixa.
Assim o compensador utilizado no controlador digital um PI caracterizado pela
seguinte funo de transferncia:

s
w s
Ki Ri
z
= .
(6.9)

Captulo VI 127

Para converter o controlador de corrente no domnio Z, utilizou-se o mtodo de
discretizao por aproximao bilinear, que consiste em substituir a varivel S por
2 ( 1)
.
( 1)
z
T z

+
, onde
1
a
T
f
= , sendo
a
f a freqncia de amostragem do processo.
Discretizando-se o controlador de corrente do tipo PI no domnio de S (6.9) obtm-
se o controlador em Z representado pela expresso (6.10).
( )
-1
-1
1 .
( ) .
1-
i
b z
R z a
z
| |
+
| =
|
\ .

(6.10)
onde:
( ) . 2 .

2
i Z
K T
a
+
= , representa o ganho esttico.
( )
( )
. 2

. 2
Z
Z
T
b
T

=
+
, representa a posio do zero.
(6.11)

G. Equao a Diferenas

O projeto do controlador de corrente est representado no domnio Z. Como o
objetivo de controle proposto trata-se da implementao dessas leis de controle via DSP,
faz-se necessrio escrever as funes de transferncia dos controladores sob a forma de
equaes a diferenas, dessa forma possvel implement-las via programao linear
usando o DSP da Texas.
Sabendo-se que a funo de transferncia ( )
i
R z representa a relao
d(z)
e(z)
, tem-
se que:
( )
1
-1
( ) 1 .
.
( ) 1-
d z b z
a
e z z
| |
+
| =
|
\ .

(6.12)

E, a partir da expresso (6.12), obtm-se a equao a diferenas:

( ) ( 1) . ( -1) . . ( -1) U k U k a e k a b e k = + +
(6.13)

Os valores das constantes a e b podem ser obtidos atravs da expresso (6.11). Na
prtica, estes parmetros so ajustados no projeto do controlador atravs do lugar das
razes no domnio Z.

Captulo VI 128

H. A Planta

A planta no domnio discreto deve incluir a funo de transferncia do modelo do
conversor, o filtro de anti-aliasing, o ganho do amostrador, o ganho do modulador PWM e
o efeito do retentor de ordem zero. Estes blocos encontram-se destacados na Fig. 6.1.
A funo de transferncia da planta no domnio Z pode ser obtida com o uso da
funo c2d, ou continuous to discrete, do programa MATLAB. A funo c2d apresenta
a seguinte sintaxe:

f(z) = c2d ( f(s), T, 'tipo de transformada' )

onde:
f(z): a funo de transferncia obtida no domnio Z;
f(s): a funo de transferncia no domnio S a ser transformada;
T: perodo de amostragem da funo no domnio Z;
tipo de transformada: o mtodo utilizado na obteno da transformada Z.

O modelo do conversor utilizado o mesmo do projeto do controlador analgico,
representado pela expresso (3.20).
O efeito do retentor de ordem zero pode ser incorporado utilizando-se o mtodo
ZOH ao utilizarmos a funo c2d.

6.1.1.2. Grfico do LR

Os grficos do lugar das razes da FTMF e do diagrama de Bode da FTLA foram
obtidos com o auxlio da ferramenta RLTOOL do programa MATLAB. Esta ferramenta
permite que se determine uma planta, um compensador e um ganho de amostragem. Os
parmetros do compensador so as variveis livres a serem determinadas pela anlise
atravs do LR.
O ganho da amostragem e o compensador no domnio Z so obtidos com a funo
c2d usando o mtodo tustin. A planta obtida como descrito no item H da seo anterior.
O cdigo do programa utilizado para gerar o grfico do LR e projetar o controlador
est apresentado no anexo 2-C.

Captulo VI 129

6.1.1.3. Projeto do Controlador

Os critrios de projeto do controlador discreto pelo LR do FAP so muito
semelhantes aos critrios utilizados no controlador analgico. A diferena que os plos
da FTMF devem situar-se dentro do circulo unitrio para garantir a estabilidade do sistema,
sendo que desejvel que os mesmos se situem na regio destacada que pode ser vista na
Fig. 6.5-a, o que garante que freqncia natural de oscilao do sistema submetido ao
degrau seja inferior a freqncia de amostragem. Um caso em que a freqncia de
oscilao e igual a freqncia de amostragem pode ser visto na Fig. 6.5-b.
1
0
Plano Z
Tempo
(a) (b)
Regio Indesejvel
Regio Desejvel

Fig. 6.5 (a) Regio desejvel para os plos da FTMF da planta. (b) Freqncia natural
de oscilao da planta da mesma ordem da freqncia de amostragem.

Parmetro Critrio de Projeto
Freqncia de cruzamento 5 kHz
Margem de fase 60
Freqncia do plo 30 kHz (filtro anti-aliasing)
Freqncia do zero 3,75 kHz
Tabela 6.1 - Critrios de projeto para o controlador de corrente.

O atraso de transporte no foi representado na FTLA utilizada no programa
MATLAB, embora ele no possa ser desprezado. O atraso de transporte considerado ser de
da freqncia de amostragem. Um grfico da fase do atraso de transporte pode ser visto
na Fig. 6.6.

Captulo VI 130

10 100 1
.
10
3
1
.
10
4
1
.
10
5
1
.
10
6
100
0
100
freqncia
A
(f)
T
5kHz

Fig. 6.6 Fase do atraso de transporte do sistema discreto.

Para uma freqncia de cruzamento de 5 kHz o atraso de fase devido ao efeito do
atraso de transporte j de aproximadamente 15, assim recomendvel que a freqncia
de cruzamento fique abaixo dos 5 kHz e que a margem de fase da planta fique acima dos
60, pois no se est considerando o efeito do atraso de transporte no projeto no domnio Z.
Os critrios de projeto do compensador esto apresentados na Tabela 6.1.
O grfico do lugar das razes da FTMF do FAP com controle digital pode ser visto
na Fig. 6.7.
-3 -2.5 -2 -1.5 -1 -0.5 0 0.5 1 1.5 2
-1
-0.8
-0.6
-0.4
-0.2
0
0.2
0.4
0.6
0.8
1
Root Locus
Real Axis
Imag Axis

Fig. 6.7 Grfico do LR da FTMF do FAP com controle digital.

Captulo VI 131

Nota-se que o lugar das razes ficou dentro da regio desejada segundo a Fig. 6.5. O
diagrama de Bode da fase da FTLA pode ser visto na Fig. 6.8. Os parmetros da FTLA e do
compensador de tenso esto apresentados na Tabela 6.2.
10
1
10
2
10
3
10
4
10
5
-225
-180
-135
-90
Fase
M.F.: 62,1 deg
Freq: 4,46k Hz
Zero
Freqncia (Hz)
Plo
fc

Fig. 6.8 Fase da FTLA do FAP com controle digital.

Parmetro Valor obtido pelo LR
Freqncia de cruzamento 4,46 kHz
Margem de fase 62,1
Freqncia do plo 30 kHz (filtro anti-aliasing)
Freqncia do zero 500 Hz
Ganho esttico K
Ri
75

A resposta ao degrau da FTLA com os parmetros do compensador apresentados na
Tabela 6.3 pode ser vista na Fig. 6.9. O comportamento da resposta ao degrau muito
bom, sem um sobre-sinal acentuado e sem as oscilaes apresentadas na Fig. 6.5-b.

Resposta ao Degrau
Tempo (s)
Amplitude
0 1 2 3 4 5 6 7 8 9
x 10
-4
0
0.005
0.01
0.015
0.02
0.025
0.03
0.035
0.04

Fig. 6.9 Resposta ao Degrau.

Captulo VI 132

O seguinte controlador foi obtido no domnio Z:

( )
-1
-1
1 0.95.
( ) 75.
1-
i
z
R z
z
| |
+
| =
|
\ .

(6.14)

6.1.2. Projeto do Controlador de Tenso no Plano Z

O projeto do controlador de tenso no plano Z segue a mesma metodologia e
critrios apresentados na seo anterior. Conforme foi visto no projeto do controlador de
tenso analgico, a malha de tenso deve ser bastante lenta, sendo que este o principal
critrio de projeto da malha de tenso. Sendo assim os efeitos decorrentes do controle
digital no afetam o desempenho da planta em malha fechada, j que a freqncia de
cruzamento do sistema muito baixa. Uma listagem do programa usado no MATLAB para
desenhar o LR da malha de tenso est apresentada no anexo 2-D. O lugar das razes da
FTLA da malha de tenso pode ser visto na Fig. 6.10.
-7 -6 -5 -4 -3 -2 -1 0 1 2
-3
-2
-1
0
1
2
3
Root Locus
Real Axis
Imag Axis

0.985 0.99 0.995 1 1.005 1.01 1.015 1.02
-0.01
-0.005
0
0.005
0.01
0.015

Fig. 6.10 Lugar das razes da FTMF da malha de tenso.

10
-2
10
-1
10
0
10
1
10
2
10
3
10
4
10
5
90
135
180
225
270
M.F..: 75.6 deg
Freq: 1.94 Hz
Freqncia (Hz)
Fase

fc

Fig. 6.11 Fase da FTLA da malha de tenso.

Captulo VI 133

Os parmetros da FTLA e do compensador de tenso esto apresentados na Tabela
6.3.
Parmetro Valor obtido pelo LR
Freqncia de cruzamento 2 Hz
Margem de fase 75,6
Freqncia do plo 60 Hz (filtro anti-aliasing)
Freqncia do zero 4 Hz
Ganho esttico K
Ri
0,1

O seguinte controlador foi obtido no domnio Z:

( )
-1
-1
1 0.995.
( ) 0.1.
1-
v
z
R z
z
| |
+
| =
|
\ .

(6.15)

6.2. Resultados de Simulao

interessante que a estratgia de comando digital seja submetida a simulao
numrica. Programas convencionais de simulao numrica como o Orcad Capture no
podem ser utilizados pois no possuem elementos matemticos no domnio discreto.
Novamente a soluo recorrer a ferramentas matemticas como o MATLAB. Atravs da
ferramenta SIMULINK, o programa MATLAB permite que se trabalhe com blocos
matemticos no domnio Z e com circuitos eltricos simultaneamente, possibilitando assim
a simulao de conversores controlados de modo digital.
O ncleo de controle digital est apresentado na Fig. 6.12.
ZOH2
ZOH1 ZOH
Sum1
Scope4
Sat PI Quanti zer1
Quanti zer
Mux1
-K-
Kv
0.1
Ki
[control e]
Goto4
-K-
Gi o
310
Gad1
310
Gad
[amostra_i ]
From5
188496
s+188496
Fi l tro 30Khz2
188496
s+188496
Fi l tro 30Khz
z-1
75*[1 -0.95]
Control ador
PI +fi l tro2
z
1
Atraso de transporte
Amostra Tensao
-K-
250/32k

Fig. 6.12 Diagrama de controle digital do FAP.

Captulo VI 134

Os elementos associados ao controle digital esto todos representados, a exceo
dos registradores de ponto fixo de 16 bits utilizados pelo DSP para processar as variveis.
A estratgia de modulao PWM foi representada externamente ao DSP, de modo
analgico. O esquema da modulao PWM est apresentado na Fig. 6.13.

Repeati ng
Sequence
<=
Rel ati onal
Operator2
<=
Rel ati onal
Operator1
[cm4]
Goto3
[cm3]
Goto2
[cm2]
Goto1
[cm1]
Goto
-1
Gai n5
-1
Gai n3
-1
Gai n1
control e]
From4
1
Constant1
1
Constant

Fig. 6.13 Esquema da modulao PWM a 3 nveis.

A estrutura de potncia est apresentada na Fig. 6.14.
+
-
v
VM2
+
-
v
VM1
T2
T1
T connector2
T connector1
T connector
T con1
T
Seri es RLC Branch
Scope6
Scope3
Scope1
1g
2m
S4
1g
2m
S3
1g
2m
S2
1g
2m
S1
Ro1
Ro
Mux3
Mux2
L=750uH
L
Ground (i nput)
[amostra_i ]
Goto5
[cm3]
From3
[cm4]
From2
[cm1]
From1
[cm2]
From
a
k
m
Dp4
a
k
m
Dp3
a
k
m
Dp2
a
k
m
Dp1
a
k
m
D4
a
k
m
D3
a
k
m
D2
a
k
m
D1
+
i
-
Current Measurement1
+
i
-
Current Measurement
Co
300V
127v
1

Fig. 6.14 Esquema de potncia do FAP.

Captulo VI 135

O esquema completo simulado na ferramenta SIMULINK est apresentado na Fig.
6.15.

Fig. 6.15 Esquema completo de potncia e de comando digital.

O FAP com o controlador digital projetado na Seo 6.3.1 foi simulado com 3
diferentes cargas, a saber:
Um retificador com filtro capacitivo;
Um retificador com filtro capacitivo e filtro de entrada (indutivo);
Um retificador com carga R-L.

A corrente total drenada da rede, para cada caso, est apresentada na Fig. 6.16-a,
Fig. 6.16-b e Fig. 6.16-c, respectivamente.

Fig. 6.16 Corrente drenada da rede (a) Retificador com filtro capacitivo. (b)
Retificador com filtro capacitivo e com filtro de entrada. (c) Retificador com carga R-L.

Captulo VI 136

O efeito da indutncia de disperso do transformador utilizado para adaptar a
tenso da rede eltrica foi representado, da as distores exageradas da corrente drenada
da rede. O controlador de corrente digital tambm mais lento do que o controlador do
caso analgico, o que tambm justifica uma maior distoro da corrente drenada da rede
para o FAP com controle digital.

6.3. Concluso

Neste captulo foi apresentada uma metodologia de projeto para os controladores
digitais do FAP.
Os controladores digitais propostos foram simulados com o auxlio da ferramenta
Simulink do programa computacional MATLAB. Os resultados obtidos atravs de
simulao numrica foram bastante satisfatrios e conclusivos, sendo que a construo de
uma estrutura de controle digital para validao da metodologia atravs de resultados
experimentais ser realizada no Captulo VII.

Captulo VII 137

CAPTULO VII - Resultados Experimentais do
Prottipo de 1 kVA com Controle Digital

Neste captulo apresentam-se as estruturas necessrias para a construo do
prottipo de 1 kVA com controle digital. Sero apresentados ainda os resultados
experimentais da estrutura de potncia do FAP j construdo comandada pelo DSP.

7.1. Prottipo de 1 kVA

A estrutura de potncia do prottipo de 1kVA (apresentado no Captulo IV)
construdo para funcionar com o controlador analgico tambm ser utilizada para
consolidar o projeto do controlador digital.
A estrutura de comando do prottipo digital constituda pelo kit de
desenvolvimento eZdsp
TM
LF2407 e pela placa de condicionamento de sinais.
O eZdsp
TM
LF2407 vem equipado com o DSP TMS320LF2407 da Texas
Instruments. O kit funciona como uma interface para programao do DSP.

7.1.1. Condicionamento dos Sinais

Esta seo aborda o projeto da placa de interface entre o DSP e os circuitos de
potncia e que necessria para tratar os sinais de entrada e de sada do DSP.
Os sinais vindos dos transdutores necessitam de tratamento analgico para que eles
possam ser adquiridos pelos conversores A/D do DSP.
Os sinais de comando gerados pelo DSP tambm devem receber tratamento
analgico pra adequar os seus nveis de tenso, pois o DSP da Texas alimentado em 3,3
volts e o sinal que sai para o driver de comando dos interruptores deve ser de 15 volts.
Um circuito de comando do rel de partida tambm foi includo nesta placa para
garantir que o resistor de partida atue de forma adequada mesmo com o DSP desligado.
Os sinais vindos dos transdutores de corrente e de tenso da rede (amostrador)
possuem componente alternada (CA). Isto um problema uma vez que o circuito de
aquisio analgica do DSP trabalha somente com sinais contnuos (CC). Para resolver

Captulo VII 138

este problema um circuito de deslocamento de nvel e de ajuste de ganho deve ser utilizado
para colocar estes dois sinais dentro dos limites de tenso de aquisio do conversor A/D
do DSP (0 3,3 volts). O circuito completo utilizado para condicionar estes dois sinais est
apresentado na Fig. 7.1.
sensor hall
(corrente)
X4
X3
100nF
R
Mi
270
X1
X2
15V
-15V
CN1 CN1
15V
-15V
2
3
7
4
6
lf 351 10k
R
PB
1nF
C
PB
15V
-15V
2
3
7
4
6
lf 351 10k
X6
X5
CN2
15V
-15V
2
3
7
4
6
lf 351
(Vref_AD)
5,6k
10k
15V
-15V
2
3
7
4
6
lf 351
10k
15V
-15V
2
3
7
4
6
lf 351 10k
10k
15V
-15V
2
3
7
4
6
lf 351
10k
3,3k
10k
10k
X7
X8
15V
-15V
2
3
7
4
6
lf 351
Tenso de
referncia do AD
1k
3,3V
U3 U4 U5
U6
U7
U8
U9
Filtro PB Ganho Inversor
Somador Inversor
Ajuste da tenso de referncia de deslocamento
A
B
C D
E
F

Fig. 7.1 - Circuito de interface para os sinais dos sensores de corrente e de tenso da
rede.

O circuito est dividido em seis blocos de acordo com as suas diferentes funes.
Na Fig. 7.2 podemos observar o sinal na sada de cada um dos blocos. Es seguida tem-se
uma descrio de cada bloco.
0 0 0
0 Vref
0
/
2
-Vref
0
/
2
(a) (b) (c)
(d) (e) (f)

Fig. 7.2 (a) Sada do bloco A. (b) Sada do bloco B. (c) Sada do bloco C. (d) Sada do
bloco D. (e) Sada do bloco E. (f) Sada do bloco F.

A. Sinais dos Sensores de Efeito Hall

Este bloco faz parte do projeto dos sensores e nele se encontram os estgios de
alimentao Vcc dos sensores e a entrada de sinal dos mesmos. Tanto o sensor Hall de
tenso quanto o de corrente tem sada em corrente (ver Fig. 7.3) e os resistores R
Mi
/ R
Mv

Captulo VII 139

so os responsveis pelo ganho de corrente e pelo ganho de tenso, respectivamente, dos
sensores de efeito Hall. O capacitor colocado em paralelo com o resistor R
Mi
/ R
Mv
funciona
com filtro de rudo de alta freqncia.
-15V
15V
LV 25-P M
+
-
+HT
-HT
+HT
-HT
Is R
Mv
Rv1
0V
-15V
15V
LA 25-NP M
+
-
1-5
6-10
Is R
Mi
0V
in
out
I
p
Sensor hall de tenso Sensor hall de corrente

Fig. 7.3 - Esquema eltrico dos sensores hall de tenso e de corrente.

B. Buffer

O bloco B funciona como um buffer constitudo de um amplificador operacional na
configurao de seguidor de tenso. Este buffer garante que o sinal vindo do transdutor no
seja afetado pela impedncia de entrada do circuito.

C. Filtro Passa-Baixa de Anti-Aliasing

Este o filtro passa-baixa que funciona como filtro de anti-aliasing e que j foi
projetado na Seo 6.1.1.1-C do Captulo VI.

D. Circuito Inversor com Ganho

Os limites de tenso do sinal so ajustados com o ganho deste estgio. O ganho
deste estgio deve ser negativo, pois o bloco somador que o segue (bloco E), possui uma
caracterstica inversora (ganho negativo). Desta forma, o sinal resultante destes dois blocos
em cascata (blocos D e E) possui ganho positivo, ou seja, ganho no inversor.

E. Somador Inversor

Este bloco o responsvel pelo deslocamento de nvel do sinal alternado dos
sensores de modo que o sinal de sada contenha componente DC e se situe dentro dos
limites de tenso de aquisio do DSP. O amplificador operacional somador soma o sinal

Captulo VII 140

vindo do bloco D com uma tenso de referncia ajustada na metade da tenso mxima de
aquisio do DSP. Esta tenso de referncia obtida no bloco F.

F. Tenso de Referncia

O DSP possui uma porta de sada com a mxima tenso de aquisio do conversor
A/D. Este sinal chega do DSP nos pinos X
5
, X
6
e passa por um divisor resistivo de ganho
0,5 com buffer. Novamente um estgio inversor necessrio j que o bloco E um
somador inversor. Desta forma a referncia de deslocamento do bloco E est disponvel na
sada do bloco F.
A porta de sada formada pelos pinos X
7
e X
8
pode ser diretamente conectada em
um dos pinos de entrada de aquisio A/D do DSP.

O sinal vindo do sensor hall de tenso CC do capacitor C
f
do FAP no possui
componente alternada e assim sendo no precisa ser deslocado. O sinal passa apenas pelo
filtro anti-aliasing e assim est pronto para aquisio pelo DSP (ver Fig. 7.6).

7.1.2. Sinais de Comando do DSP

Os sinais de comando gerados pelo DSP devem passar por um buffer antes de irem
para o driver de comando dos interruptores do estgio de potncia (Semikron SK20op).
Este buffer est apresentado na Fig. 7.4.
X22
X23
X24
X25
X26
X27
X28
X29
74LS07
SKHI231botton
SKHI231top
SKHI232top
SKHI232botton
Out1
Out2
Out3
Out4
15V
10k
10k
10k
10k
CD4503BM
1
2
4
6
10
3
5
7
9
(DISABLE)
8 16
15V X40
X42
X43
X44
X45
X32
X34
X36
X30
3,3k
3,3k
3,3k
3,3k
Estgio de sada para o driver SKHI23
X39
X38
X31
X33
X35
X37
X41
U1
S2
S1
S3
S4
S2
S1
S3
S4
5V
1k
1k
1k
1k
15V
15V
15V
U2
Buffer com ganho de tenso
10
10
10
10

Fig. 7.4 Esquema eltrico do buffer de sada para o driver de comando.

Captulo VII 141

Os sinais de comando do DSP chegam nos pinos X
22
X
29
e passam primeiramente
por um buffer 74LS07 que possui sada em coletor aberto. Desta forma o sinal de 3,3 volts
que chega do DSP pode ter a tenso ajustada para 15 volts atravs de um simples resistor
pull-up na sada do buffer.
O sinal de 15 volts passa novamente por um buffer CD4503BM, que foi includo
por possuir entrada de enable, o que permite que os sinais sejam desabilitados atravs de
comando analgico externo. As sadas deste buffer possuem resistores pull-down para que
se garanta que o sinal no flutue na sada do driver quando o mesmo est desabilitado.
Os pinos X
30
X
36
so os sinais de comando que vo para o driver de comando.

7.1.3. Comando do Rel do Circuito de Partida

Um circuito de comando externo para acionar o rel de partida foi adicionado na
placa de interface. O esquema eltrico pode ser visto na Fig. 7.5.
2
3
4
1
7
lm 311
8
15V
2
3
4
1
7
lm 311
8
15V
15V
X46
X47
15V
10k
1k
10k
Integradores
BC548
10uF
Ct2
Rt2
22k
10uF
Ct1
Rt1
10k
10k
10k
1k
10k
5,6k
5,6k
15V
15V
BC548
U16
U17
1,8k
1,8k

Fig. 7.5 Esquema eltrico do controle de corrente de partida.

O circuito formado por um integrador que habilita o rel de partida depois de
decorrido um tempo predeterminado. Aps o comando do rel de partida o sinal de enable
para o comando do conversor fornecido para o driver CD4503BM do estgio de sada de
comando da placa de interface.

7.1.4. Esquema Final da Placa de Interface

O esquema completo da placa de interface pode ser visto na Fig. 7.6.

Captulo VII 142

Ganho Inversor
Filtro PB
X19
X20
X21
15V
-15V
Alimentao
X4 => Entrada Vss do sensor hall de corrente
X14 => Entrada Vss do sensor hall de tenso
1uF
1uF
100nF
100nF
X19 = 15V (Vcc+)
X20 = Terra
X21 = -15V (Vcc-)
X1 => Vcc+ para sensor hall de corrente
X2 => Vcc- para sensor hall de corrente
X3 => Entrada M do sensor hall de corrente
X11 => Vcc+ para sensor hall de tenso
X12 => Vcc- para sensor hall de tenso
X13 => Entrada M do sensor hall de tenso
Molex3
Molex2
Molex2
Molex2
Molex2
Molex2
Molex2
2x CN1
2x CN4
2x CN3
X38 => 15V (Vcc+) para driver SKHI 23 #1
X39 => Terra para driver SKHI 23 #1
Molex4
Molex2
X40 => 15V (Vcc+) para driver SKHI 23 #2
X41 => Terra para driver SKHI 23 #2
Molex2
Molex2
X31 => Malha de terra para Comm1
Molex2
Molex2
Molex2
sensor hall
(corrente)
X4
X3
100nF
RMi
270
X1
X2
15V
-15V
CN1 CN1
15V
-15V
2
3
7
4
6
lf 351 10k
RPB
1nF
CPB
15V
-15V
2
3
7
4
6
lf 351 10k
X6
X5
CN2
15V
-15V
2
3
7
4
6
lf 351
(Vref_AD)
5,6k
10k
15V
-15V
2
3
7
4
6
lf 351
10k
15V
-15V
2
3
7
4
6
lf 351 10k
10k
15V
-15V
2
3
7
4
6
lf 351
10k
3,3k
10k
10k
X7
X8
15V
-15V
2
3
7
4
6
lf 351 10k
RPB
1nF
CPB
15V
-15V
2
3
7
4
6
lf 351 10k
10k
10k
5,6k
RAC1
RAC2
10k
1F
15V
X9
X10
CN3 CN3
15V
-15V
2
3
7
4
6
lf 351
15V
-15V
2
3
7
4
6
lf 351
sensor tenso
(transformador)
sensor hall
(tenso)
X14
X13
100nF
RVi
120
X11
X12
15V
-15V
CN4 CN4
15V
-15V
2
3
7
4
6
lf 351 10k
RPB
1nF
CPB
1k
15V
-15V
2
3
7
4
6
lf 351
Tenso de
referncia do AD
10k 15V
-15V
2
3
7
4
6
lf 351
10k
3,3k
X15
X16
X17
X18
1k
1k
3,3V
3,3V
3,3V
X22
X23
X24
X25
X26
X27
X28
X29
74LS07
SKHI231botton
SKHI231top
SKHI232top
SKHI232botton
Out1
Out2
Out3
Out4
15V
10k
10k
10k
10k
CD4503BM
1
2
4
6
10
3
5
7
9
(DISABLE)
8 16
15V X40
X42
X43
X44
X45
X32
X34
X36
X30
3,3k
3,3k
3,3k
3,3k
Estgio de sada para o driver SKHI23
X39
X38
X31
X33
X35
X37
X41
U1
S2
S1
S3
S4
S2
S1
S3
S4
5V
1 2 3
7805
15V 5V
1k
1k
1k
1k
15V
15V
15V
2
3
4
1
7
lm 311
8
15V
2
3
4
1
7
lm 311
8
15V
15V
X46
X47
15V
10k
1k
10k
Integradores
BC548
10uF
Ct2
Rt2
22k
10uF
Ct1
Rt1
10k
10k
10k
1k
10k
5,6k
5,6k
15V
15V
BC548
U16
U17
1,8k
1,8k
U2
U3 U4 U5
U6
U7
U8
U9
U10
U11
U12 U13
U14
U15
X22 => Comm2 do DSP
Molex2
X23 => Malha de terra para DSP
Molex2
Molex2
Molex2
X24 => Comm1 do DSP
X26 => Comm3 do DSP
X28 => Comm4 do DSP
X5 => Tenso de referncia do AD
X6 => Terra
Molex2
X7 => Sada do sinal de corrente AC condicionado
X8 => Terra
Molex2
X15 => Sada do sinal de tenso AC condicionado
X16 => Terra
Molex2
X17 => Sada do sinal de tenso DC condicionado
X18 => Terra
Molex2
Filtro PB Ganho Inversor
Somador Inversor
Ajuste da tenso de referncia de deslocamento
Somador Inversor
Filtro PB
Buffer com ganho de tenso
10
10
10
10

Fig. 7.6 - Esquema eltrico completo da placa de interface.

Todos os conectores dos pinos de entrada e de sada so do tipo MOLEX.
Capacitores de desacoplamento foram colocados na alimentao de todos os circuitos
integrados. Os conectores esto identificados ao lado do esquema eltrico para facilitar a
identificao na placa. Uma foto da placa de interface pode ser vista na Fig. 7.7.

Fig. 7.7 - Foto da placa de interface ou condicionamento de sinais.

Captulo VII 143

7.2. Resultados Experimentais

As aquisies das formas de onda do prottipo de 1kVA funcionando com o
controle digital foram realizadas sob circunstncias idnticas para o caso com controle
analgico, apresentadas no Captulo IV.

7.2.1. FAP Funcionando como Retificador BOOST

As formas de onda da tenso e da corrente drenada da rede para o FAP funcionando
como retificador BOOST podem ser vistas na Fig. 7.8.

I = 6,14A
ef
V = 122V
ef
0.0%
Harmnica
3 11 19 27 35 43 51
0.5%
1.0%
1.5%
2.0%
2.5%
(a) (c) (b)
THDv = 3,3%
THDi = 3,6%
FP = 0,999

Fig. 7.8 (a) e (b) Formas de onda da tenso e da corrente drenada da rede para o FAP
funcionando como retificador BOOST. (c) Espectro harmnico da corrente drenada da
rede.

O FAP funcionando com a tenso fornecida por um varivolt de 12 ampres / 0-220
volts pode ser visto na Fig. 7.8-a, sendo que na Fig. 7.8-b apresenta o FAP alimentado pelo
transformador de 10kVA. Nota-se claramente a melhora na distoro da tenso de
alimentao no caso do uso do transformador.
Conforme pode ser visto na Fig. 7.8-c claro que o desempenho do FAP
funcionando como retificador BOOST excelente. A taxa de distoro harmnica da
corrente ficou apenas 0,5% maior do que a taxa de distoro da tenso da rede, que serve
como referncia.

Captulo VII 144

7.2.2. Conjunto de Fontes Chaveadas

em paralelo com o conjunto de fontes chaveadas de microcomputadores podem ser vistas
na Fig. 7.9.
Harmnica
3 7 11 15 19 23 27 31 35 39 43 47 51
0.0%
2.8%
5.6%
8.4%
11.2%
14.0%
I = 5,16A
ef
V = 122V
ef
THDv=3,74%
THDi=27,8%
FP=0,881
=1,20

Fig. 7.9 (a) Formas de onda da tenso e da corrente drenada da rede. (b) Espectro
harmnico da corrente drenada da rede.
Embora a corrente drenada da rede tenha sofrido uma considervel reduo de seu
contedo harmnico este ainda elevado. Pode-se citar trs fatores que fazem com que a
corrente no acompanhe adequadamente uma referncia senoidal, a saber:
O controlador lento devido s limitaes existentes no controle digital. Isto faz
com que o FAP no consiga acompanhar as harmnicas de ordem mais elevada.
A referncia de corrente uma amostra da tenso da rede, sendo que esta j se
encontra distorcida devido ao efeito da indutncia de disperso do transformador
utilizado (este fenmeno j foi abordado na Seo 4.2.2. do Captulo IV). Assim, a
referncia de corrente sofre o efeito da distoro da rede, o que acaba
realimentando o efeito oscilatrio da tenso da rede eltrica;
A prpria indutncia de disperso do transformador, que no desprezvel, agrava
o efeito descrito acima. Caso o conversor opere diretamente na rede eltrica, sem o
uso de um transformador, esta distoro deve ser muito menor;

A combinao dos trs efeitos descritos acima o que justifica a distoro
excessiva da corrente drenada da rede se estes resultados forem comparados com os
resultados obtidos do caso em que o controle analgico.

Captulo VII 145

7.2.3. Retificador com Filtro Capacitivo

com um retificador com filtro capacitivo pode ser visto na Fig. 7.10.

I = 4,62A
ef
V = 122,6V
ef
I = 5,93A
ef
V = 122,8V
ef
(a) (b)

I = 4,58A
ef
V = 123V
ef
Harmnica
3 7 11 15 19 23 27 31 35 39 43 47 51
0.0%
0.5%
1.0%
1.5%
2.0%
2.5%
THDv=3,3%
THDi=6,06%
FP=0,998
=2
(c) (d)

Tenso e corrente que circula no FAP. (d) Espectro harmnico da corrente drenada da rede.

O retificador com filtro capacitivo usado como carga possui um indutor de
filtragem de 350uH em sua entrada. Este indutor limita a derivada da corrente solicitada
pelo retificador, o que justifica o comportamento adequado do FAP com este tipo de
retificador. A taxa de distoro harmnica da corrente foi de 6,06%, sendo que a tenso
apresentava um THD de 3,3%. Nesta situao o FAP atuou de modo adequado.

7.2.4. Retificador com Carga R-L

As formas de onda da tenso e da corrente drenada da rede com o FAP funcionando
com um retificador com carga R-L podem ser vistas na Fig. 7.11.

Captulo VII 146

I = 7,8A
ef
V = 122V
ef
I = 6,6A
ef
V = 122,5V
ef
(a) (b)

I = 2,76A
ef
V = 122,6V
ef
0.0%
0.7%
1.3%
2.0%
2.6%
3.3%
Harmnica
3 7 11 15 19 23 27 31 35 3943 47 51
THDv=2,82%
THDi=5,72%
FP=0,96
=1
(c) (d)

Tenso e corrente que circula no FAP. (d) Espectro harmnico da corrente drenada da rede.

Para este caso o FAP tambm funcionou de modo adequado, embora este tipo de
carga imponha um degrau na referncia de corrente para o controlador digital. A THD da
corrente ficou em 5,72% para uma THD da tenso de 2,82%.

7.2.5. Carga R-L

com uma carga linear R-L podem ser vistas na Fig. 7.12.

Captulo VII 147

I = 2,92A
ef
V = 123V
ef
I = 3,68A
ef
V = 121,2V
ef
I = 4,42A
ef
V = 121,6V
ef
(a) (b) (c)

Tenso e corrente que circula no FAP.

Assim como no caso analgico, o FAP corrigiu adequadamente o reativo de
deslocamento da carga linear de carter indutivo.

7.2.6. Carga R

com uma carga linear resistiva pura R podem ser vistas na Fig. 7.13.

I = 7,17A
ef
V = 120,9V
ef I = 450mA
ef
V = 120V
ef
I = 7,51A
ef
V = 120,8V
ef
(a) (b) (c)

Tenso e corrente que circula no FAP.

A corrente que circula no FAP aproximadamente a mesma para o caso em que o
FAP controlado de modo analgico, assim no existem diferenas no que diz respeito as
perdas no filtro ativo se compararmos os casos do controlador analgico e digital.

Captulo VII 148

7.3. Concluso

A metodologia de projeto dos controladores digitais diretamente no domnio Z se
mostrou muito eficiente. As previses tericas e os resultados de simulao foram
comprovados pelos resultados experimentais.
Uma tabela comparativa entre as trs situaes possveis carga sem FAP, carga
com FAP analgico e carga com FAP digital foi montada com o intuito de avaliar a
qualidade da tenso da rede e da corrente drenada da mesma para estas situaes.
Os tipos de cargas avaliadas esto apresentados abaixo:

Carga 1 - conjunto de fontes de microcomputadores;
Carga 2 - retificador monofsico de onda completa com filtro capacitivo;
Carga 3 - retificador monofsico de onda completa com carga R-L;
Carga 4 - carga de carter indutivo, R-L.

Carga FAP c/ controle analgico FAP c/ controle digital
Tipo
de
carga
THD V THD I FP THD V THD I FP THD V THD I FP
1 3,78% 101,5% 0,68 4 2,7% 4,6% ,999 0 3,74% 27,8% ,881 1
2 3,87% 98% ,70 6 2,57% 3,26% ,998 0,5 3,31% 6,06% 1 -2
3 3,15% 34,27% ,92 13 2,69% 3,36% ,999 -3 2,82% 5,72% 1 1
4 3,19% 1,85% ,64 48 - - - - 3,41% 4,67% ,994 -4
Tabela 7.1 - Comparativo do desempenho entre a estratgia de controle analgica e
digital.

O desempenho das duas estratgias de controle, com exceo da carga do tipo 1,
bastante similar no que diz respeito a THD da corrente drenada da rede e ao fator de
potncia do sistema. Para a carga de tipo 1 os problemas descritos na Seo 7.2 deste
captulo justificam a diferena de desempenho entre as duas estratgias de controle.


Concluses Gerais

Este trabalho apresentou uma metodologia para o projeto de um filtro ativo paralelo
aplicado correo de harmnicas de corrente.
Foram apresentadas duas formas de controlar o conversor, uma de modo analgico
e outra de maneira digital atravs do uso de DSP. Os resultados experimentais das duas
tcnicas de controle foram apresentados e confrontados.
Pode-se afirmar que, tanto o projeto de potncia, quanto o projeto dos controladores
analgicos do FAP proposto j consolidado por diversos trabalhos publicados [5], [6] e
[12].
No que diz respeito ao controle digital de filtros ativos pode-se fazer algumas
constataes, a saber:
Os efeitos decorrentes da presena dos elementos intrnsecos ao controle digital,
apresentados na Seo 5.1 do Captulo V, devem ser considerados no projeto dos
controladores discretos e podem afetar o desempenho das malhas de controle;
Quanto maior for a freqncia de amostragem menores so os efeitos dos
elementos descritos acima na resposta em freqncia do sistema;
O uso de transformadores para adaptar a tenso da rede eltrica pode degradar os
resultados obtidos experimentalmente (o que tambm pode ser observado atravs
de simulao);

Algumas medidas podem ser sugeridas para amenizar os problemas encontrados,
como, por exemplo:
A referncia da corrente a ser controlada deve ser gerada por uma tabela numrica
interna e sincronizada com a rede atravs de um circuito detector de passagem por
zero da tenso da rede. Com esta medida deve-se amenizar o problema de distoro
da tenso da rede eltrica, descrito na Seo 7.2.2 do Captulo VII.
A freqncia de cruzamento da FTLA do sistema deve ficar entre dez e vinte vezes
abaixo da freqncia de amostragem dos sinais. Se a freqncia de cruzamento for
colocada duas dcadas abaixo da freqncia de amostragem os efeitos do retentor
de ordem zero e do atraso de transporte no so significativos.


Caso se deseje posicionar a freqncia de cruzamento da FTLA alm de uma
dcada abaixo da freqncia de amostragem o uso de um controlador avano-
atraso, ou proporcional-integral combinado com filtro passa-baixa, no deve
garantir margem de fase suficiente para o sistema, e assim recomenda-se o uso de
um compensador de dois plos e dois zeros, como, por exemplo, o proporcional-
integral-derivativo. Com este tipo de controlador pode-se posicionar dois zeros
abaixo da freqncia de cruzamento da planta garantindo uma maior margem de
fase.

151

Referncias Bibliogrficas

[1] Alosio de Oliveira, Jos C. de Oliveira, Anderson L.A. Vilaa, Ansio L.F. Filho.
Uma Contribuio para a Quantificao e Qualificao da Distoro Harmnica.
COBEP 97, pp. 665-670
[2] IEEE Std. 519-1992, IEEE Recommended Practices and Requirements for
Harmonic Control in Electrical Power Systems.
[3] IEEE Std. 61000-3-2, IEEE International Standard Electromagnetic
Compatibility - Limits for Harmonic Current Emission.
[4] Souza, Alexandre Ferrari. Retificadores de Alto Fator de Potncia e Perdas
Reduzidas por Conduo e Comutao. Tese de Doutorado. Florianpolis, SC, 1998.
[5] Pttker, Fabiana. Correo do Fator de Potncia de Cargas No-Lineares
Monofsicas Empregando Filtros Ativos. Dissertao de Mestrado. Florianpolis, SC,
1997.
[6] Souza, Fabiana P. de. Correo do Fator de Potncia para Instalaes de Baixa
Potncia Empregando Filtros Ativos. Tese de Doutorado. Florianpolis, SC, 2000.
[7] Peng, Fang Z. Application Issues of Active Power Filters. IEEE/IAS Annual Meeting
Article. 1998.
[8] Peng, Fang Z. Harmonic Sources and Filtering Approaches. IEEE/IAS Annual
Meeting Article. 1999.
[9] Nastran, Janko; Cajhen, Rafael; Seliger, Matija; Jereb, Peter. Active Power Filter for
Nonlinear AC Loads. IEEE Article. 1991.
[10] Singh, Bhim; Al-Haddad, Kamal; Chandra, Ambrish. A Review of Active Filters for
Power Quality Improvement. IEEE Article. 1998.
[11] Peng, Fang Z; Akagi, Hiromufi. A New Approach to Harmonic Compensation in
Power Systems A Combined System os Shunt Passive and Series Active Filters. IAS
Annual Meeting Article. 1988.
[12] Souza, Fabiana Pttker de; Barbi, Ivo. Power Factor Correction of Linear and
Non-linear Loads Employing a Single Phase Active Power Filter Based on a Full-
Bridge Current Source Inverter Controlled Through the Sensor of the AC Mains
Current - PESC'99, pp. 387-392.

152

[13] Barbi, Ivo. Projetos de Fontes Chaveadas. Edio do Autor. Florianpolis, SC,
2001.
[14] Barbi, Ivo.; Martins, D.C. Teoria Fundamental da Eletrnica de Potncia. Apostila
INEP-EEL-UFSC. Florianpolis, SC, 2001.
[15] Barbi, Ivo. Eletrnica de Potncia. Edio do Autor. Florianpolis, SC, 1997.
[16] Martignoni, Alfonso. Transformadores. Editora Globo, Porto Alegre, 1973.
[17] Datasheet Semikron SKB 30/08.
[18] Catlogo Magnetics Kool Mu Powder Cores.
[19] Erickson, Robert W. Fundamentals of Power Electronics. Chapman & Hall, 1997.
[20] Datasheet SKHI 23 / SK20op.
[21] Datasheet 4 quad. Multiplier MC1595L.
[22] Tomaselli, Luiz Cndido. Controle de um Pr-Regulador com Alto Fator de
Potncia Utilizando o Controlador DSP TMS320F243. Dissertao de Mestrado.
Florianpolis, SC, 2001.
[23] Datasheet Texas Instruments TMS320LF240x Peripheral.
[24] Ogata, Katsuhiko. Discrete-Time Control Systems. Second Edition. University of
Minnesota, 1995.
[25] Barczak, Czeslau L. Controle Digital de Sistemas Dinmicos Projeto e Anlise.
Editora Edgard Blcher LTDA, So Paulo, 1995.
[30] Mussa, Ahmad Samir. Relatrio Filtro Ativo Paralelo com Controle Digital. INEP,
2002.

Anexos 153

Anexo I - Estudo do Filtro Ativo Srie na Correo de
Harmnicas de Corrente

Os filtros ativos srie FAS se demonstram muito eficientes para a correo de
distoro harmnica de tenso, sendo que existem muitos trabalhos e publicaes a
respeito do assunto. Uma das aplicaes do FAS em cargas sensveis como equipamentos
cirrgicos, por exemplo.
O uso de filtros ativos srie para a correo do contedo harmnico de corrente de
cargas no lineares no uma tecnologia dominada sendo que existem poucas publicaes
a respeito do assunto.
Este trabalho busca apresentar os princpios bsicos do filtro ativo srie atuando na
correo de harmnicas de corrente e ainda sero mostrados os resultados de simulao de
um filtro ativo srie corrigindo as harmnicas de corrente de um retificador de ponte
completa com filtro capacitivo de 1 kVA.
Segundo a literatura o filtro ativo srie pode ser entendido como uma elevada
impedncia para as harmnicas de corrente, o que faz com que as mesmas sejam impedidas
de circular pelo circuito, e assim sendo a corrente que flui no circuito passa a ser apenas a
componente fundamental.
Podemos ainda dizer que na prtica o FAS funciona como uma fonte controlada de
tenso que gera uma tenso V
ab
em seus terminais. A tenso entregue para a carga passa a
ser a diferena da tenso da rede com a tenso V
ab
no filtro ativo, conforme apresentado
pela expresso (A.1).

Vab Vrede a Vc = arg

(A.1)

A tenso ento imposta para a carga tal que a corrente drenada por ela passe a ser
senoidal e em fase com a tenso da rede. Pode-se ento dizer que, de certa forma, o filtro
ativo srie fora a corrente na carga e conseqentemente na rede eltrica a ser senoidal.
Sendo adequadamente controlado o filtro ativo srie tambm deve ser capaz de corrigir o
fator de deslocamento de cargas lineares.

Anexos 154

No caso de uma carga linear resistiva espera-se que a tenso sobre os terminais do
FAS seja nula ao longo do tempo, pois o mesmo no precisa bloquear harmnicas e nem
processar reativos de deslocamento.
No caso de cargas lineares de carter indutivo ou capacitivo o filtro ativo srie
injeta uma tenso V
ab
tal que a tenso na carga passe a ser senoidal e adiantada ou atrasada,
respectivamente, em relao a tenso da rede, fazendo com que a corrente pela mesma
fique em fase com a tenso da rede. Assim o filtro ativo funciona como um compensador
de reativos de deslocamento.
Quando o filtro ativo est conectado em srie com uma carga no linear ele
processa potncia reativa de deslocamento e potncia reativa gerada por harmnicas. Fica
claro que as caractersticas de tenso e de corrente na carga so alteradas pelo filtro ativo
quando o mesmo est conectado com cargas no lineares. Um exemplo de um FAS atuando
na correo do fator de potncia de um retificador monofsico de ponte completa com
filtro capacitivo ser estudado atravs de simulao numrica neste anexo.
Nota-se ainda que por ser conectado em srie com a carga o filtro ativo srie
processa toda a corrente de carga, o que em algumas situaes passa a ser bastante
indesejvel.

A. Projeto do FAS

No estudo do FAS sero consideradas as estruturas de potncia e de controle
projetados nos Captulos II e III, respectivamente.
O conversor ser simplesmente conectado em srie com a estrutura ao invs de ser
conectado em paralelo. A nica considerao feita est na malha de tenso que no
controla mais a tenso do barramento CC do conversor, mas sim a amplitude da tenso
eficaz entregue para a carga. Assim, a tenso no barramento CC do filtro ativo deve
acomodar-se naturalmente. A estrutura resultante pode ser vista na Fig. A.1.

Anexos 155

-
+
+
Vs
H v (s)
Carga
Vs
i o
No-Linear
Comando
dos Interruptores
i
s ref
Vs'
Malha de Corrente
Controle por VMI
Filtro Ativo Srie
+
-
L
a
Cf
V
f
Inversor
de Tenso
+
-
+ -
V
ab
+
-
V
s
- V
ab
eficaz
Clculo do Valor
Eficaz da Tenso
-
Comando
dos Interruptores

Fig. A.1 Estrutura do FAS com a estratgia de controle proposta.

B. Resultados de Simulao

A estrutura proposta foi simulada numericamente para que se pudesse realizar uma
anlise qualitativa e quantitativa de um FAS. O esquema completo do circuito simulado
pode ser visto na Fig. A.2 e uma listagem do arquivo de simulao encontra-se no Anexo
2-C.
-Vcc
+
-
+
-
Sbreak
S4
0
R4
10k
U10
LF411
3
2
7
4
6
1
5
+
-
V+
V-
OUT
B1
B2
+Vcc
+
-
+
-
Sbreak
S3
1
0
Dbreak
D4
-
+ +
-
E8
E
4
Dbreak
D10
0
Dbreak
D1
3
0
0
-
+ +
-
E4
E
+Vcc
0
0
+Vcc
1u
1.0
Dbreak
D11
0
-
+ +
-
E7
E
R2
1k
con1
C3
7.4u
Dbreak
D14
con2
Cap1
150p
+Vcc
C1
1450u
2
V9
15
U9
LM311
7
2
3 1
8
4
6
5
OUT
+
- G
V+
V-
B/S
B
0
Vcarga
Res2
10k
I
3
+
-
+
-
Sbreak
S5
0
R8
10k
0
V13
TD = 16.666u
TF = 16.666u
PW= 1n
PER = 33.333u
V1 = -15
TR = 16.666u
V2 = 15
+Vcc
0
E3
V(%IN+)/V(%IN-)
EVALUE
OUT+
OUT-
IN+
IN-
con1
+Vcc
-
+ +
-
E5
E
Vcarga
Dbreak
D6
0
C4
460u
Rcarga
58
con2
L1
750u
1 2
R5
17k
0
Dbreak
D12
0
R6
10meg
R17
10k
Cap2
0.750p
R16
10k
0
V3
1.25
2
V12
TD = 0
TF = 16.666u
PW= 1n
PER = 33.333u
V1 = -15
TR = 16.666u
V2 = 15
0
0
4
-
+ +
-
E2
E
C2
75n
SQRT
0
1
ref
0
+ -
H1
H
+
-
+
-
Sbreak
S2
U8
LM311
7
2
3 1
8
4
6
5
OUT
+
- G
V+
V-
B/S
B
-Vcc
Dbreak
D3
R3
10k
V5
1
-Vcc
Dbreak
D7
-Vcc
0
Dbreak
D8
-
+ +
-
E1
E
0
0
U7
LF411
3
2
7
4
6
1
5
+
-
V+
V-
OUT
B1
B2
0
Dbreak
D9
0
R7
10k
V2
FREQ = 60
VAMPL = 180
VOFF = 0
1u
1.0
Dbreak
D2
Res3
700k
+Vcc
V10
15
Clculo da Tenso Eficaz
Circuito de Potncia

Fig. A.2 Esquema de simulao numrica do FAS.

Anexos 156

O filtro ativo srie atuou de forma adequada na atenuao das harmnicas de
corrente. As formas de onda da tenso da rede e da corrente drenada da mesma podem ser
vistos na Fig. A.3.

Tempo
550ms 555ms 560ms 565ms 570ms 575ms 580ms 585ms 590ms 595ms
-200
-100
0
100
200

V
s
I x 10
s

Fig. A.3 Tenso da rede e corrente drenada da mesma.

Como pode ser visto na Fig. A.3 a corrente drenada da rede, e conseqentemente a
corrente que flui pelo filtro ativo e pela carga, senoidal e difere em muito da corrente
normalmente exigida por um retificador com filtro capacitivo.
Como a malha de tenso no regula mais a tenso no barramento CC do filtro ativo
interessante verificar a tenso no capacitor C
f
. A tenso no barramento CC do FAS pode
ser vista na Fig. A.4.

Tempo
550ms 560ms 570ms 580ms 590ms 600ms
0V
200V
400V
600V

V
C
f

Fig. A.4 Tenso no barramento CC do FAS.

Sabemos que o FAS altera as caractersticas da tenso e da corrente entregues para
a carga, assim interessante observarmos estas grandezas. A forma de onda da tenso
fornecida para a carga no linear pode ser vista na Fig. A.5.

Anexos 157

Tempo
550ms 555ms 560ms 565ms 570ms 575ms 580ms 585ms 590ms 595ms 600ms
-200
-100
0
100
200

I x 10
carga
V
carga

Fig. A.5 Tenso e corrente na carga.

Conforme o esperado pela anlise terica realizada neste trabalho a tenso sobre a
carga no mais senoidal e possui na realidade elevado contedo harmnico de tenso. A
tenso eficaz sobre a carga ficou em Vcarga
ef
= 132 volts. Este valor ficou um pouco
acima da referncia imposta para a malha de tenso que era de 127 volts eficazes. Esta
forma de onda de tenso certamente muda o comportamento da carga, ou seja, do
retificador com filtro capacitivo.

C. Controle da Tenso do Barramento CC

No estudo sobre o FAS apresentando neste anexo no foi realizado o controle da
tenso no barramento CC do filtro ativo, ou seja, o controle da tenso sobre o capacitor C
f

do FAS. Uma maneira de realizar este controle atuando no ngulo entre a tenso da rede e
a corrente drenada da mesma. Para testar este princpio foram realizadas simulaes onde a
referncia de corrente do FAS estava atrasada de diferentes ngulos, a saber: 0, 30 e 60.
Os resultados de simulao da tenso no capacitor C
f
para os diferentes atrasos da corrente
podem ser vistos na Fig. A.6.

Anexos 158

Tempo
0s 10ms 20ms 30ms 40ms
240V
260V
280V
300V

V
Cf
Tempo
240V
260V
280V
300V
V
Cf
Tempo
240V
260V
280V
300V

V
Cf
(a) (b) (c)

Fig. A.6 (a) Corrente atrasada de 0. (b) Corrente atrasada de 30. (c) Corrente
atrasada de 60.

Observando a Fig. A.6 fica claro que a medida que a corrente de referncia
atrasada em relao a tenso da rede a tenso no capacitor C
f
do FAS tende a cair. Isto
ocorre porque o FAS est na realidade processando reativo de deslocamento e assim pode-
se controlar a tenso no capacitor C
f
variando a defasagem da corrente de referncia.
Quando se deseja usar o filtro para corrigir harmnicas e tambm corrigir o fator de
potncia de uma carga ou instalao este mtodo no interessante pois requer o uso de
bancos capacitivos para corrigir o fator de deslocamento, j que a carga total (instalao +
FAS) vista pela rede passa a ser de carter indutivo caso a malha de tenso necessite
abaixar a tenso do barramento CC.

D. Concluso

Na Tabela A.1 so apresentadas as principais caractersticas dos filtros ativos srie
e paralelo. Em todos os aspectos analisados o FAS apresenta desvantagens para a
compensao de harmnicas de corrente, pois modifica o funcionamento da carga, o seu
controle mais complexo e em caso de falha a carga deixa de operar.
Caractersticas Filtro Ativo Paralelo Filtro Ativo Srie
Funcionamento da carga No modifica Modifica
Malhas de controle 1 de tenso, 1 de corrente 2 de tenso, 1 de corrente
Em caso de falha do filtro
ativo
Carga opera com FP baixo Carga deixa de operar
Tenso no barramento CC
do filtro ativo
Superior tenso de pico
da rede
Superior tenso de pico da
rede
Corrente no filtro ativo
Apenas as harmnicas de
corrente da carga
Corrente total da carga
Tabela A.1 - Caractersticas dos filtros ativos paralelo e srie.

Anexos 159

O filtro ativo srie se mostrou funcional para a correo de harmnicas de corrente
para a carga proposta, ou seja, um retificador de onda completa com filtro capacitivo,
porm muito importante observar que o filtro ativo altera as caractersticas de tenso e de
corrente na carga, o que no interessante, especialmente porque existe uma srie de
cargas que no podem ser conectadas diretamente ao filtro ativo srie.
Isto faz com que se tenha necessidade do conhecimento da carga a ser conectada ao
filtro ativo, de modo que o mesmo no pode ser usado de modo genrico para qualquer
carga. Na Fig. A.7 podemos observar as formas de onda da tenso e da corrente na carga
com a mesma operando sem e com o FAS, respectivamente.

Tempo
550ms 560ms 570ms 580ms 590ms 600ms
-200
-100
0
100
200

I x 10
carga
V
carga
Tempo
550ms 560ms 570ms 580ms 590ms 600ms
-200
-100
0
100
200

V
s
I x 5
o
(a) (b)

Fig. A.7 (a) Tenso e corrente na carga sem o FAS. (b) Tenso e corrente na carga
com o FAS.

Comparando as Fig. A.7-a e Fig. A.7-b fica claro como o FAS altera as
caractersticas de tenso e de corrente de carga, o que no ocorre com o uso de um filtro
ativo paralelo.

Anexos 160

Anexo II - Arquivos de Simulao e Programas

A. Arquivo de Dados da Simulao do FAP em Regime
Permanente

R_Rcarga N00325 N00287 88
D_D15 N02347 N03961 Dbreak
D_D1 N00407 N00287 Dbreak
D_D12 N03961 N79356 Dbreak
D_D11 GND_EARTH N02471 Dbreak
X_U12 N164676 N03998
Sw_tOpen PARAMS: tOpen=300m ttran=1u Rclosed=0.01 + Ropen=1Meg
R_R11 N01317 N03998 1m
C_Ci1 N40964 N40893 1n IC=0
V_V9 +VCC 0 15
R_R12 N141627 0 150
E_SUM1 1 0 VALUE {V(+VCC)+V(N71646)}
D_D13 N03961 N02471 Dbreak
E_E4 CON1 0 N03998 N01365 5.555m
E_E1 N71646 0 2 0 -1
R_Rdegrau N00325 N115331 88
R_R2 N55448 CON2 10k
C_Ci2 N40964 N40920 120p IC=0
V_V10 0 -VCC 15
E_E5 N102015 0 N93695 0 0.3
E_E3 N923971 0 N02471 N02347 8.666m
D_D4 N00325 GND_EARTH Dbreak
R_Res3 N40893 N40920 47k
V_V2 N01317 N01365 DC 0 +SIN 0 180 60 0 0 0
R_R4 N923971 N93621 33k
V_V3 N92796 0 2.6
E_E2 N82774 0 4 0 -1
X_U11 N115331 N00287
Sw_tOpen PARAMS: tOpen=50m ttran=1u Rclosed=0.001 + Ropen=10Meg
R_R1 N00407 N164676 0.050
R_R5 N93668 N93695 220k
V_V13 N41606 0 +PULSE -5.5 5.5 16.666u 16.666u 16.666u 1n 33.333u
C_C2 N93621 N93695 22n IC=-2.0
X_U7 N55448 N40964 +VCC -VCC N40920 LF411
L_L1 N03998 N03961 750u IC=0

Anexos 161

R_Res2 N141627 N40964 10k
X_U8 N41447 N41671 +VCC -VCC 2 0 LM311
C_C3 N93621 N93668 2u IC=-2.0
X_F1 GND_EARTH N01365 0 N141627 SCHEMATIC1_F1
X_S2 3 0 N02409 GND_EARTH SCHEMATIC1_S2
R_R9 N119488 N00287 0.1
X_U10 N92796 N93621 +VCC 0 N93695 LF411
R_R7 2 +VCC 10k
D_D14 N02471 N79390 Dbreak
V_V12 N41710 0 +PULSE -5.5 5.5 0 16.666u 16.666u 1n 33.333u
C_C4 N02347 N02471 1880u IC=-300
R_R10 0 N41447 1meg
X_U9 N77689 N41447 +VCC -VCC 4 0 LM311
R_R6 GND_EARTH 0 10meg
E_MULT1 CON2 0 VALUE {V(CON1)*V(N102015)}
R_R16 N41710 N41671 10k
X_S3 1 0 N79390 N03961 SCHEMATIC1_S3
R_R3 N41447 N40920 1k
X_S4 4 0 N02378 N02347 SCHEMATIC1_S4
C_C1 N00325 N119488 1920u IC=-160
D_D10 N02347 GND_EARTH Dbreak
R_R17 N41606 N77689 10k
X_S5 2 0 N79356 N02347 SCHEMATIC1_S5
R_R8 +VCC 4 10k

.subckt SCHEMATIC1_F1 1 2 3 4
F_F1 3 4 VF_F1 1m
VF_F1 1 2 0V
.ends SCHEMATIC1_F1

.subckt SCHEMATIC1_S2 1 2 3 4
S_S2 3 4 1 2 Sbreak
RS_S2 1 2 1G
.ends SCHEMATIC1_S2

S_S3 3 4 1 2 Sbreak
RS_S3 1 2 1G
.ends SCHEMATIC1_S3

S_S4 3 4 1 2 Sbreak
RS_S4 1 2 1G
.ends SCHEMATIC1_S4

Anexos 162

S_S5 3 4 1 2 Sbreak
RS_S5 1 2 1G
.ends SCHEMATIC1_S5

B. Arquivo de Dados da Simulao da Partida do FAP

R_Ro N00325 N00287 44
D_D12 N03961 N79356 Dbreak
D_D11 0 N02471 Dbreak
D_D4 N00325 0 Dbreak
X_Sw4 N00407 N129808 Sw_tClose PARAMS: tClose=204.166m ttran=1u
+ Rclosed=0.050 Ropen=10Meg
V_Vs N01317 0 DC 0 +SIN 0 180 60 0 0 0
R_Rin2 N119712 N03998 6.8
R_Rin1 N00407 N129808 6.8
L_Lf N03998 N03961 750u IC=0
X_S3 0 0 N02409 0 SCHEMATIC1_S3
D_D14 N02471 N79390 Dbreak
C_Cf N02347 N02471 1880u IC=0
R_RSE N132778 N00287 0.2
X_S1 0 0 N79390 N03961 SCHEMATIC1_S1
X_S4 0 0 N02378 N02347 SCHEMATIC1_S4
C_Co N00325 N132778 1920u IC=0
D_D10 N02347 0 Dbreak
X_S2 0 0 N79356 N02347 SCHEMATIC1_S2

S_S3 3 4 1 2 Sbreak
RS_S3 1 2 1G
.ends SCHEMATIC1_S3

Anexos 163

S_S1 3 4 1 2 Sbreak
RS_S1 1 2 1G
.ends SCHEMATIC1_S1

S_S4 3 4 1 2 Sbreak
RS_S4 1 2 1G
.ends SCHEMATIC1_S4

S_S2 3 4 1 2 Sbreak
RS_S2 1 2 1G
.ends SCHEMATIC1_S2

C. Arquivo de Dados da Simulao do FAS

R_Rcarga REF N00287 58
E_E7 N111142 0 VCARGA GND_EARTH 0.01
D_D12 N03961 N79356 Dbreak
C_C4 N02347 N02471 460u IC=-200
D_D11 VCARGA N02471 Dbreak
C_Cap1 N40964 N40893 150p IC=0
V_V9 +VCC 0 15
D_D3 REF VCARGA Dbreak
E_E4 CON1 0 N01340 N01365 -5.555m
E_E1 N71646 0 1 0 -1
R_R2 N55448 CON2 1k
C_Cap2 N40964 N40920 0.750p IC=0
V_V10 0 -VCC 15
E_E5 N99893 0 N93695 0 0.125
X_H1 GND_EARTH N01365 N86773 0 SCHEMATIC1_H1
D_D4 REF GND_EARTH Dbreak
E_MULT2 N110030 0 VALUE {V(N111142)*V(N111142)}
E_E3 N139102 0 VALUE { V(N132469)/V(N132556) }
R_Res3 N40893 N40920 700k
V_V2 N01340 N01365 DC 0 +SIN 0 180 60 0 0 0
R_R4 N923971 N93571 10k
E_SQRT1 N96373 0 VALUE {SQRT(V(N139102))}
V_V3 N92796 0 1.25
E_E2 N82774 0 3 0 -1

Anexos 164

E_E8 N923971 0 N96373 0 1
R_R5 N93668 N93695 17k
V_V13 N41606 0 +PULSE -15 15 16.666u 16.666u 16.666u 1n 33.333u
V_V5 N109172 0 1
C_C2 N93571 N93695 75n IC=-4.0
X_U7 N55448 N40964 +VCC -VCC N40920 LF411
L_L1 N01340 N03961 750u IC=0
R_Res2 N86773 N40964 10k
X_U8 N41447 N41671 +VCC -VCC 1 0 LM311
X_INTEG2 N109172 N132556 SCHEMATIC1_INTEG2
C_C3 N93571 N93668 7.4u IC=-4.0
X_S2 3 0 N02409 VCARGA SCHEMATIC1_S2
X_INTEG1 N110030 N132469 SCHEMATIC1_INTEG1
X_U10 N92796 N93571 +VCC 0 N93695 LF411
R_R7 1 +VCC 10k
D_D14 N02471 N79390 Dbreak
V_V12 N41710 0 +PULSE -15 15 0 16.666u 16.666u 1n 33.333u
X_U9 N77689 N41447 +VCC -VCC 3 0 LM311
R_R6 N01365 0 10meg
E_MULT1 CON2 0 VALUE {V(CON1)*V(N99893)}
R_R16 N41710 N41671 10k
X_S3 1 0 N79390 N03961 SCHEMATIC1_S3
R_R3 N40920 N41447 10k
X_S4 4 0 N02378 N02347 SCHEMATIC1_S4
C_C1 REF N00287 1450u IC=-170
D_D10 N02347 VCARGA Dbreak
R_R17 N41606 N77689 10k
X_S5 2 0 N79356 N02347 SCHEMATIC1_S5
R_R8 +VCC 3 10k

.subckt SCHEMATIC1_H1 1 2 3 4
H_H1 3 4 VH_H1 -0.1
VH_H1 1 2 0V
.ends SCHEMATIC1_H1

.subckt SCHEMATIC1_INTEG2 in out
G_INTEG2 0 $$U_INTEG2 VALUE {V(in)}
C_INTEG2 $$U_INTEG2 0 {1/1.0}
R_INTEG2 $$U_INTEG2 0 1G
E_INTEG2 out 0 VALUE {V($$U_INTEG2)}
.IC V($$U_INTEG2) = 1u
.ends SCHEMATIC1_INTEG2


Anexos 165

S_S2 3 4 1 2 Sbreak
RS_S2 1 2 1G
.ends SCHEMATIC1_S2

.subckt SCHEMATIC1_INTEG1 in out
G_INTEG1 0 $$U_INTEG1 VALUE {V(in)}
C_INTEG1 $$U_INTEG1 0 {1/1.0}
R_INTEG1 $$U_INTEG1 0 1G
E_INTEG1 out 0 VALUE {V($$U_INTEG1)}
.IC V($$U_INTEG1) = 1u
.ends SCHEMATIC1_INTEG1

S_S3 3 4 1 2 Sbreak
RS_S3 1 2 1G
.ends SCHEMATIC1_S3

S_S4 3 4 1 2 Sbreak
RS_S4 1 2 1G
.ends SCHEMATIC1_S4

S_S5 3 4 1 2 Sbreak
RS_S5 1 2 1G
.ends SCHEMATIC1_S5

D. Cdigo do Programa para Gerar o LR no MATLAB

% modelo simplificado Gid do conversor aplicado no controlde discreto

close all;

%%%%%%%% filtro PB %%%%%%%%
fp_PB=30e3;
wp_PB=6.28*fp_PB;

%numerador
a = wp_PB;

%denominador
b = 1;
c = wp_PB;

num=[a];
den=[b, c];

Anexos 166

G_PB=tf(num,den)

%%%%%%%% atraso de transporte %%%%%%%%
% definicao do tempo de atraso de transporte
T=1/120e3

%numerador
a = 1;

%denominador
b = 1;
c = 0;

num=[a];
den=[b, c];
G_AT=tf(num,den,T)

%%%%%%%% planta %%%%%%%%
Lf=750e-6;
Cf=1880e-6;
Vcf=300;
Vtp=250; % ganho do modulador PWM
Ka=250/32e3; % ganho do ajustador do PI

%numerador
a = Vcf*Ka;

%denominador
b = Lf*Vtp;
c = 0;

num=[a];
den=[b, c]
Gid=tf(num,den)
Gid=Gid*G_PB

%%%%%%%% amostrador %%%%%%%%
Ki=31; (310*0.1) % ganho do AD * ganho analogico

%numerador
a = Ki;

%denominador
b = 1;

num=[a];

Anexos 167

den=[b];
Gki=tf(num,den)

%%%%%%%% compensador PI %%%%%%%%
fz=0.5e3;
wz=6.28*fz;

a = 1;
b = wz;
c = 1;
d = 0;

num=[a, b];
den=[c, d];
Ri=tf(num,den)

%%%%%%%%%%%%%%%%%%%%%%% dominio Z %%%%%%%%%%%%%%%%%%%%%%%
Gid_Z=c2d(Gid,1/60e3,'zoh')

%Gid_Z=Gid_Z*(G_AT)

Ki_Z=c2d(Gki,1/60e3,'zoh')

Ri_Z=c2d(Ri,1/60e3,'tustin')

rltool

E. Cdigo do Programa para Gerar o LR da Malha de Tenso
no MATLAB

% modelo simplificado Gvi do conversor aplicado no controlde discreto

format long e
close all;

%%%%%%%% filtro PB %%%%%%%%
fp_PB=40;
wp_PB=6.28*fp_PB;

%numerador
a = wp_PB;

%denominador
b = 1;

Anexos 168

c = wp_PB;

num=[a];
den=[b, c];
G_PB=tf(num,den)

%%%%%%%% planta + filtro PB %%%%%%%%
D=0.6;
Cf=1880e-6;
Kv=2.79;
Ki=24.8;

%numerador
a = 2*D - 1;

%denominador
b = Cf;
c = 0;

num=[a];
den=[b, c]
Gvi=tf(num,den)
Gvi=Gvi*G_PB

%%%%%%%% amostrador %%%%%%%%

%numerador
a = Kv/Ki;

%denominador
b = 1;

num=[a];
den=[b];
Gkv=tf(num,den)

%%%%%%%% compensador PI %%%%%%%%
fz=0.4;
wz=6.28*fz;

a = 1;
b = wz;
c = 1;
d = 0;

num=[a, b];
den=[c, d];

Anexos 169

Rv=tf(num,den)

%%%%%%%%%%%%%%%%%%%%%%% dominio Z %%%%%%%%%%%%%%%%%%%%%%%
Gvi_Z=c2d(Gvi,1/60000,'zoh')

Kv_Z=c2d(Gkv,1/60000,'zoh')

Rv_Z=c2d(Rv,1/60000,'tustin')

rltool

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(a) (b) (c)

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