Majeure MNO

examen PHY568 Circuits Electroniques

Majeure Micro-Nano-Optoelectronique Cours :"Circuits lectroniques" PHY568 Sujet Examen

Dure 2h30 Polycopis de cours et damphi autoriss Corrigs de Petite Classe non autoriss

1er Exercice : Dimensionnement dun latch (6 points)

On considre le schma de latch ci-dessous, appel latch conflit :

CK Inv1 Y On suppose que linverseur dentre a pour dimensions Wn = 10 , Wp = 20 , Ln = Lp = 1 . Les dimensions de linterrupteur N sont Wn = 10 , Ln = 1 . Q1) Fournir le chronogramme de fonctionnement de ce latch. Quelles sont les contraintes temporelles que doit respecter le signal D par rapport au signal CK ? Q2) Expliquer quel est le problme pos par lcriture dune nouvelle valeur dans ce latch. Inv2

Q3) On suppose que le latch contient la valeur 1 (X = 0, Y = 1), et quon cherche crire la valeur 0 (D = 0, CK = 1). Donner une condition sur la valeur de rsistance Ron du transistor N de linverseur inv1 Q4) On suppose quon cherche maintenant crire la valeur 1. Donner une condition sur la valeur de rsistance Ron du transistor P de linverseur inv1 Q5) Proposez un dimensionnement pour les deux inverseurs inv1 et inv2 constituant la boucle de mmorisation, en justifiant votre rponse.

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2me Exercice : Testeur de rflexes (8 points)

On souhaite raliser un dispositif permettant de tester les rflexes, aprs une soire arrose par exemple. Ce testeur est ralis comme un automate de Moore. Outre le signal dhorloge H, le circuit possde trois entres : go, stop, reset et 5 sorties : On, T(richeur), E(xcellent), B(on), F(aible).

reset On go stop H E

TESTEUR DE REFLEXE

F B T

Le principe consiste mesurer le temps coul entre lactivation successive des signaux go et stop. L unit de mesure est le temps de cycle de lhorloge H. Le comportement de ce testeur peut tre dcrit comme suit : On suppose que le circuit a t initialis grce au signal reset dans un tat o toutes les sorties valent 0. Le signal reset est synchrone, cest dire que sa valeur nest prise en compte quau moment du front de lhorloge H. La sortie On passe 1 lorsquune personne (le passager dune voiture par exemple) active le signal go. La sortie T passe 1 si la personne active le signal stop avant ou en mme temps quelle dactive le signal go. Si le signal stop est effectivement activ aprs le signal go, o E passe 1, si stop est activ un cycle aprs go. o B passe 1, si stop est activ deux cycle aprs go. o F passe 1, si stop est activ plus de deux cycle aprs go..

On notera que F ne passe 1 qu partir du moment o lutilisateur appuie sur le bouton stop. Il faut activer le signal reset pour remettre 0 les signaux de sortie et dmarrer un nouveau test, et le signal reset nest pris en compte que si lun des signaux E,F , B ou T a la valeur 1. Q1) Reprsentez graphiquement lautomate de Moore 8 tats dcrivant le comportement de ce testeur. On attachera chaque transition lexpression Boolenne dpendant des entres qui valide cette transition. Q2) Construire le tableau dfinissant pour chaque tat la valeur des 5 signaux de sortie.

Q3) En supposant un codage de type one-hot (une bascule par tat), en dduire les expressions boolennes des 8 signaux dentre dans les 8 bascules reprsentant le registre dtat. Ces expressions Boolennes dpendent des 3 signaux dentre go, stop, et reset, et des 8 variables stockes dans le registre dtat. Q4) Donner les expressions boolennes des 5 signaux de sortie.

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clk rst

stop

go

on

F E B Exemple de scnario

3me Exercice : additionneur CMOS (6 points)

Un additionneur de 2 mots binaires de n bits (An-1Ai A0 & Bn-1Bi B0) peut tre ralis en utilisant n additionneur binaires complets comme dcrit sur la figure suivante.
A0 B0 Ai-1 Bi_1 Ai Bi Ai+1 Bi+1 An-1 Bn-1

C0 ADD0

R0

Ci-1

ADD(i-1)

Ri-1 Ci

Ri ADD(i)

Ci+1

ADD(i+1)

R i+1

C0

Rn-1 ADD(n-1)

Vss

S0

Si-1

Si

Si+1

Sn-1

Le chemin critique au niveau temporel correspond la propagation de la retenue. Nous chercherons donc une structure permettant dacclrer la propagation de la retenue. Ladditionneur binaire complet permet dadditionner 3 bits de poids numrique gaux (a,b,c), et de recoder la valeur sur deux bits (r,s) o s est le bit de somme et r le bit de retenue. Q1) a b c s r Construire la table de vrit de ladditionneur binaire complet. 0 0 0 1 0 0 0 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 1 1

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Q2) Donner lexpression canonique de r et s sous forme de somme de produits, en utilisant les oprateurs OR, AND et NOT. Dans la forme canonique, tous les produits contiennent 3 termes. Q3) Simplifier les expressions Boolennes de r et s pour diminuer le nombre de littraux, en utilisant les 3 mmes oprateurs que dans la question prcdente. Q4) Re-crire le rsultat prcdent en utilisant les lois de Morgan de faon nutiliser que des oprateurs NAND, NOR, ou NOT et en minimisant le nombre de portes logiques sur le chemin de propagation de la retenue. Q5) Proposer un schma complet pour ladditionneur binaire complet, et en dduire le nombre de portes traverses sur le chemin critique dans le cas de deux mots de 16 bits.

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