Interfaces e Perifricos

O Bus ISA

Jos A. Fonseca

Jos A. Fonseca, Novembro 2001

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O BARRAMENTO ISA Alguns Dados ISA Industry Standard Architecture (1984).

Evoluo do bus inicial do PC (praticamente o do processador 8088) para melhor se adaptar aos processadores 80286 (CPUs do chamado PC-AT). A adaptao permitiu a utilizao de 16 linhas de dados, 24 de endereos e aumentar o nmero de interrupes e de canais de DMA. Continua a ser muito semelhante ao bus dos CPUs da famlia Intel x86, mantendo as caractersticas de um bus centralizado num s processador.
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A sua utilizao actual tem a ver apenas com a manuteno de compatibilidade com dispositivos que no necessitam de transferncias de grande quantidade de informao. Constitui o que se designa por bus de expanso (Expansion Bus) onde so instalados dispositivos acessrios ao funcionamento de um PC, em particular perifricos especficos e subsistemas de suporte (Interrupes, DMA, etc.). Muitos subsistemas de suporte (includos no Motherboard) residem numa verso buffered do bus de expanso designada por eXtension bus (utility bus) ou simplesmente X-bus.
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Local Bus CPU L2 Cache Main Memory

Memory Bus Expansion Bridge EXtension Bus Expansion Bus

X Bus Buffer

Expansion Slots

Dispositivo de I/O

Dispositivo de I/O

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ISA Industry Standard Architecture Ver figura 1 na pgina 6 da Application Note Design Considerations for Migrating to the Pentium Processor (intel_arch)

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Nos PCs antigos o bus de expanso continha frequentemente placas de memria. Actualmente a estrutura de memria desenvolve-se separadamente, na zona do CPU. A ligao entre a zona do CPU- memria e o barramento de expanso passa a ser controlada por uma ponte (Expansion Bus Bridge) em vez dos buffers e lgica adicional iniciais. Outros buses de expanso: EISA e MCA. Nota: a introduo dos buses ditos locais levou alterao da localizao da Expansion Bus Bridge.
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Introduo dos Buses Locais

Dispositivo de Local Bus L2 Cache Main Memory

CPU Local Bus

Memory Bus Expansion Bridge EXtension Bus Expansion Bus

X Bus Buffer

Expansion Slots

Dispositivo de I/O

Dispositivo de I/O

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ISA Industry Standard Architecture Ver figura 3 na pgina 9 da Application Note Design Considerations for Migrating to the Pentium Processor (intel_arch)

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ISA Industry Standard Architecture Utiliza a organizao tpica: Barramento de endereos. Barramento de dados. Barramento de controlo (comando, interrupo, DMA, etc.).

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Barramento de Endere os e sinais associados: SA[19:0] System Address Bus Corresponde ao bus de endereos do P, latched. A operao de latching comandada por em BALE - Buffered Address Latch Enable. (Ext) LA[23:17] Latchable Address Bus Corresponde a uma verso buffered dos bits mais significativos do bus de endereos do P. Durante pipelining de endereos este bus cont m os endereos correspondentes ao ciclo de bus seguinte antes do incio do mesmo. Tal permite uma descodificao prvia que pode fazer reduzir o nmero necessrio de wait states. (ver Figura 17-1).
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Barramento de Endere os e sinais associados (cont.): SBHE# System Bus High Enable Corresponde ao BHE# dos P 80286, 80386SX. Indica que os bits de dados SD[15:8] esto a ser utilizados na transferncia de um byte proveniente de uma posio de memria mpar.

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Barramento de Dados: SD[7:0] System Data Bus (lower) Utilizado para transferir um byte para endereos pares durante transferncias a 16 bits. Utilizado para transferir um byte para endereos pares ou mpares em transferncias a 8 bits. (Ext) SD[15:8] System Data Bus (higher) Utilizado para transferir um byte para endereos mpares durante transferncias a 16 bits. No utilizado em transferncias a 8 bits.
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Barramento de Controlo: Definio do ciclo de Bus Quando o processador inicia um ciclo de bus tem de assegurar a validade dos sinais que permitem identific- lo. Tal efectuado durante o designado tempo de endereos (Ts - dura um perodo de relgio). SMRDC# System Memory Read Command Sinal activado pela lgica do sistema durante um ciclo de leitura que enderea uma posio de memria no primeiro Mbyte do espao de endereamento (entre 000000H e 0FFFFFH).
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Barramento de Controlo (cont.): SMWTC# System Memory Wrte Command Equivalente ao anterior para operaes de escrita. (Ext) MRDC# Memory Read Command Activado durante um ciclo de leitura de memria quando se endeream placas de 16 bits que se devem encontrar acima do endereo correspondente a 1MByte (acima de 0FFFFFH). (Ext) MWTC# Memory Wrte Command Equivalente ao anterior para operaes de escrita. IOWC# lnput/Output Write Command IORC# lnput/Output Read Command
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Equivalncia entre sinais do CPU e do bus ISA

Microprocessador M/ IO# 0 0 0 1 1 1 S0# 0 0 1 0 0 1 S1# 0 1 0 0 1 0 Tipo de ciclo no Bus Interrupt Acknowledge Escrita em I/O Leitura em I/O Halt ou Shutdown Escrita na memria Leitura na memria Sinais no bus ISA nenhum IOWC# IORC# Nenhum MWTC# e SMWTC# MRDC# e SMRDC#
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Temporizao dos ciclos no Barramento: BCLK Bus Clock Sinal de relgio disponvel no bus, gerado a partir do clock do CPU (8 ou 8.33MHz). O relgio sincronizado pelos flancos de S0# ou S1# (partem de "1","1" - no activos) que indicam o incio de um ciclo de bus (nota-se pois jitter no relgio do bus). Nota: Os 8 MHz vm do clock do CPU 80286 dos PCS-AT. Os 8.33MHz vm da diviso por 6 de mquinas com CPU a 50MHz.

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Temporizao dos ciclos no Barramento (cont): BALE Buffered Address Latch Enable - O bus de endereos do processador (A[19-0]) autorizado a aceder ao bus SA (SA[19:0]). - SA[19:0] latched; deve ser utilizado por placas de memria de 16 bits para armazenar o resultado da descodificao de LA[23:17]. pulsado por cada ciclo mesmo quando h ciclos ISA mltiplos para satisfazer um s do CPU (com SA[19:0] mantido constante). "1" - Sempre que o CPU no o Master do barramento em exerccio.
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Temporizao dos ciclos no Barramento (cont): CHRDY Channel Ready Sinal que permite alterar o n pr-programado de wait states. "0" - O sinal de Ready do processador mantido a "0" independentemente da sada do temporizador de Ready. Valores pr-programados (default ready timer)
Tipo de Dispositivo RAM de 16 bits I/O de 16 bits RAM de 8 bits I/O de 8 bits N de Wait States 1 1 4 4
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Temporizao dos ciclos no Barramento (cont): NOWS# No Wait State Indica ao Default Ready Timer para no incluir wait states qualquer que seja o tipo de dispositivo. Dimenso do dispositivo: M16# Memory Size 16 Sinal gerado por uma carta de memria de 16 bits para indicar lgica do barramento que capaz de comunicar em ambos os barramentos de dados (SD[7:0] e SD[15:8]). Adicionalmente serve de sinalizao para definir o n de wait states.
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Dimenso do dispositivo (cont): IO16# lnput/Output Size 16 Idem para cartas de entrada/sada. Figura 17.1 (pg. 353 ISA) Figura 17.2 (pg. 357 ISA) Figura 17.3 (pg. 360 ISA) Figura 17.4 (pg. 363 ISA)

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Acesso directo memria e partilha de barramento: DRQ[7:5] e DRQ[3.:0] DMA Request Pedido de transferncia por DMA feito por um perifrico. DAK#[7:5] e DAK#[3:0] DMA Acknowledge Indicao de atendimento de um pedido de transferncia por DMA efectuado por um perifrico. TC Transfer Complete Sinalizao de fim de contagem de bytes ou words transferidos.

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Acesso directo memria e partilha de barramento (cont.): AEN Address Enable Activado quando um dos DMACs obteve controlo do bus evitando que dispositivos de I/O se considerem endereados (o DMAC est a pr endereos de memria no bus mas activa sinais de controlo de I/O). MASTER16# Activado por uma placa ISA de 16 bits qual foi concedido o controlo do bus. AEN desactivado para que possam ser acedidos perifricos. O sentido dos buffers que isolam a zona de sistema do bus ISA trocado para que possam existir acessos "para dentro".
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Acesso directo memria e partilha de barramento (cont.): Figura 20.1 (pg. 434 ISA) Figura 20.2 (pg. 436 ISA) Figura 20.3 (pg. 437 ISA)

Interrupes Figura 16.5 (pg. 348 ISA)

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Sinais Acessrios: RESDRV Reset Drive Activo em power up ou se a tenso baixar a partir de um nvel especificado. CHCHK# Channel or I/O Check Activado por uma placa ISA para sinalizar condio de erro ao CPU. Entra no NMI se fr autorizado. REFRESH# Utilizado para refrescar as DRAMs. OSC Oscilator Relgio a 14.31818 MHz
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