SD Cp5C

Memorias
Un procesador digital generalmente requiere medios o dispositivos para almacenar informacin. La informacin as almacenada puede consistir de nmeros que se usarn en un clculo, o resultados de clculos intermedios, o instrucciones para un procesador o los tres. Cuando no se involucra un clculo, puede llamarse simplemente dato almacenado. Por ejemplo, si se quiere imprimir documentos, ser necesario un dispositivo de memoria para almacenar los documentos. La parte de un procesador digital que proporciona la facilidad de almacenamiento de informacin se denomina memoria. En la fig. 5.1, puede verse que los diferentes tipos de memoria generalmente estn relacionados a los computadores, que las utilizan internamente para procesar informacin. Para el correcto funcionamiento se requieren 3-buses de informacin: Datos, direcciones y control, que conectan la CPU (Unidad Central de Procesamiento) y la memoria. Algunos de los dispositivos externos tambin constituyen diferentes tipos de memoria, por ejemplo la cinta magntica es un tipo de memoria, lo mismo que una memoria flash, un disco duro o un CD-ROM. Cada uno de estos tipos de memoria realiza alguna funcin especfica y por tanto se le da un tratamiento adecuado.
CA P TU LO 5 - M EM O R IA S
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FIG UR A 5.1 RELA CI N D E LA M EM O R IA D ENTRO D EL M ICR O P R O CESA D O R
Trminos utilizados
Celda de Memoria.- Dispositivo o circuito elctrico que se usa para almacenar un solo bit [0 o 1]. Algunos ejemplos de celdas de memorias son: un flip-flip, Carlos Novillo Montero Can
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un capacitor con carga o un punto en una cinta o en un disco magnticos. Palabra de Memoria.- Grupo de bits [celdas] en una memoria que representa instrucciones o datos de algn tipo. Por ejemplo, un registro que consta de ocho FFs puede considerarse como una memoria que almacena una palabra de ocho bits. El tamao de las palabras en los computadores modernos vara comnmente de 4a 64-bits, segn la capacidad de la computadora. Una palabra digital puede representar: una DIRECCIN, una INSTRUCCIN o un DATO.
Bit.- Dgito binario, solo puede tomar los valores 0 o 1. [Binary digit] Bus.- Grupo de conductores que llevan un mismo tipo de informacin. Byte.- Trmino especial que se usa para una palabra de 8-bits. Un byte siempre consta de 8-bits, que es el tamao de palabra ms comn en las microcomputadoras.
Capacidad.- Especifica cuntos bits puede almacenar una memoria particular o un sistema de memoria completo. Supongamos que se tiene una memoria que puede almacenar 4096 palabras de 32-bits. Esto representa una capacidad total de 121 072-bits. La capacidad de la memoria, tambin puede expresarse como 4096x 32. Cuando se expresa de esta manera, el primer valor [4096] representa el nmero de palabras y el segundo [32], el nmero de bits por palabra [tamao de la palabra]. El nmero de palabras contenidas en una memoria a menudo es mltiplo de 1024. Cuando se refiere a la capacidad de la memoria, es comn utilizar la designacin 1K [= 1KILO] para representar 1 024 = 210; 1M [= 1MEGA] para representar 1 048 576 = 220; 1G [= 1GIGA] para representar 1 073 741 824 = 230. Por tanto, una memoria que tiene una capacidad de almacenamiento de 4Kx 32 es en realidad una memoria de 4096x 32. As mismo, una memoria RAM de 256MBytes, tiene una capacidad total de 256 x 1 048 576 = 268 435 456-Bytes, o 2 147 483 648-bits. Direccin.- Nmero que identifica la localidad de una palabra en la memoria. Cada palabra almacenada en una memoria tiene una direccin nica. Las direcciones siempre se especifican como un nmero binario, aunque algunas veces, por conveniencia, se utilizan nmeros hexadecimales y decimales. La tabla anterior ilustra una pequea memoria que consta de ocho palabras de 4-bits/palabra. Cada una de estas ocho palabras tiene Carlos Novillo Montero Can
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una direccin especfica representada como un nmero de 3 bits [A2A1A0] que vara de 0002 a 1112. Siempre que se haga referencia a una localidad especfica de una palabra en la memoria, se utilizar su cdigo de direccin [ADDRESS] para identificarla.
M H EX 0 1 2 3 4 5 6 7 E M O R I A H EX 0 0 1 1 0 0 1 1 6 E 9 7 C A 9 B
operacin de escritura, el dato anteriormente almacenado se pierde. Ejemplo; instrucciones para la operacin de escritura. STOR LOAD MOV 0D3H,A 0D3H,A @0D3H,A _ a Destino Origen
D ireccin 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1
Contenido 1 1 0 1 1 0 0 0 1 1 0 1 0 1 0 1
en este caso, el contenido del registro A de la CPU se almacena [carga] en la localidad de memoria D3H. Proceso de Escritura:
1. La CPU proporciona la direccin binaria de la localidad de memoria donde va a almacenarse el dato. Para esto se usa el bus de direccin. 2. La CPU coloca, en el bus de datos, el dato de se va a almacenar. 3. La CPU genera las seales de comando apropiadas para la operacin de escritura en la memoria. 4. Los CIs [CI = Circuito Integrado] que forman la memoria decodifican la direccin para determinar la localidad seleccionada para efectuar la escritura. 5. El dato que est en el bus de datos se almacena en la localidad de memoria seleccionada.
A2 A1 A0 b3 b2 b1 b0
DVD.- Digital Versatile Disk [Disco Verstil Digital] o Digital Video Disk [Disco para Video Digital] que permite almacenar grandes volmenes de informacin: largometrajes, audio e imagen [videos musicales], etc. Operacin de Escritura.- Operacin por medio de la cual se coloca una nueva informacin en cierta localidad de la memoria. Tambin se llama operacin de almacenaje. Siempre que una palabra se escribe en una localidad de la memoria, sta reemplaza a la palabra que se encontraba anteriormente ah. En una Carlos Novillo Montero Can
Operacin de Lectura.- Operacin con la cual la palabra binaria almacenada en una localidad [direccin] especfica de la memoria se la capta y despus se Carlos Novillo Montero Can
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la transfiere a otro dispositivo. Por ejemplo, si se desea utilizar la palabra almacenada en la localidad-4 de la memoria de la tabla anterior con algn fin, se tiene que realizar una operacin de lectura en la direccin 1002. A la operacin de lectura a menudo la se conoce como operacin de extraccin [fetch], ya que se extrae una palabra de la memoria. Se utilizarn indistintamente ambos trminos. Ejemplo; instrucciones para la operacin de lectura. READ LOAD MOV A,0F5H A,0F5H
localidad seleccionada en el bus de datos de donde se transfiere a la CPU.
Tiempo de Acceso.- Medida de la velocidad de operacin del dispositivo de memoria. Es la cantidad de tiempo que se requiere para realizar una operacin de lectura. En trminos ms especficos, es el tiempo que transcurre entre la recepcin de una nueva direccin en la entrada de la memoria y la disposicin de los datos en la salida. Para especificar el tiempo de acceso se usa el smbolo tACC. Memoria Voltil.- Cualquier tipo de memoria que requiere la aplicacin de energa elctrica a fin de almacenar informacin. Si se retira la energa elctrica, toda la informacin almacenada en la memoria se perder. Muchas memorias de semiconductor son voltiles, mientras que todas las memorias magnticas son no voltiles. Memoria No Voltil.- Una memoria no voltil almacenada la informacin an cuando se desconecte la energa elctrica. Memoria de Acceso Aleatorio [RAM].- Memoria en la cual la localizacin fsica real de una palabra de la memoria no tiene efecto sobre el tiempo que se tarda en leer de esa localidad o escribir en ella. En otras palabras, el tiempo de acceso es el mismo para Carlos Novillo Montero Can
A,@0F5H _ a Destino Origen en este caso, el contenido de la localidad de memoria F5H se carga en el registro A de la CPU. En una operacin de lectura, la informacin de la localidad seleccionada no se pierde. Proceso de Lectura:
1. La CPU proporciona, a travs del bus de direccin, la localidad de memoria donde se encuentra el dato que se va a leer. 2. La CPU activa las seales de comando adecuadas para la operacin de lectura. 3. Los CIs que forman la memoria decodifican la direccin para determinar la localidad seleccionada para efectuar la lectura. 4. Los CIs que forman la memoria, colocan el contenido de la
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cualquier localidad de la memoria. Muchas memorias de semiconductor y de ncleo magntico son RAM. Memoria de Acceso Secuencial [SAM].- Tipo de memoria en la cual el tiempo de acceso no es constante, sino que vara segn la direccin de la localidad. Cierta palabra almacenada se halla por sucesin a travs de todas las localidades hasta que se llega a la direccin deseada. Esto produce tiempos de acceso que son muchos ms largos que en una memoria de acceso aleatorio. Algunos ejemplos de dispositivos de memoria con acceso secuencial son la cinta y el disco magnticos, y la memoria de burbuja magntica [MBM]. Para ilustrar la diferencia entre las memorias SAM y RAM, considere la situacin en la que se han grabado 60 minutos de msica en una cinta de audio. Cuando desea escuchar una meloda en particular, por lo general hay que rebobinar o adelantar la cinta hasta encontrarla. Este proceso es relativamente lento y la cantidad de tiempo requerido depende del sitio sobre la cinta donde se encuentra grabada la meloda. Este es un buen ejemplo de memoria SAM ya que se tiene que recorrer toda la informacin hasta que se encuentre lo que se est buscando. Su contraparte RAM, es un tocadiscos automtico [CD driver], donde es posible seleccionar cualquier meloda al proporcionar el cdigo apropiado y la operacin siempre transcurre en la misma cantidad de tiempo, sin importar cul sea la meloda seleccionada. Carlos Novillo Montero Can
Memoria de Lectura y Escritura [RWM].- Cualquier memoria de la que se puede leer informacin o en la que se puede escribir en ella con la misma facilidad. Memoria Solo para Lectura [ROM].- Extensa clase de memorias de semiconductor diseadas para aplicaciones donde la proporcin de operaciones de lectura a operaciones de escritura es muy alta. En trminos tcnicos, en una ROM slo puede escribirse [programarse] una vez y esta operacin normalmente se efecta en la fbrica. Por lo tanto, la informacin slo puede leerse de la memoria. Otros tipos de ROM son en realidad memorias en su mayora slo de lectura [ROM], en las que puede escribirse ms de una vez, pero la operacin de escritura es ms complicada que la de lectura y no se realiza a menudo. Toda memoria ROM es no voltil, y guarda los datos an cuando se desconecte la energa elctrica. Memoria Esttica [SRAM].- Dispositivos de memoria de semiconductor en los cuales los datos almacenados se quedarn permanentemente guardados en tanto se aplique energa, sin necesidad de escribir los datos peridicamente en la memoria. Memoria Dinmica [DRAM].- Dispositivo de memoria de semiconductor en el que los datos almacenados no quedarn permanentemente guardados, an con energa aplicada, a menos que se los reescriba [refresque] Carlos Novillo Montero Can
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peridicamente en la memoria. Memoria Flash.- Son memorias del tipo EEPROM, de alta capacidad y de fcil transporte. Reemplazan con mucha ventaja a los diskettes, por ejemplo una Flash USB de 1GBytes, reemplaza a un equivalente mayor a 700 diskettes. Memoria Cach.- Memoria de Visitas. Es una copia de las pginas recientemente visitadas que el navegador mantiene en la computadora. De esta manera, si el usuario necesita volver a entrar a esos sitios, lo har a travs de su disco duro y no desde Internet. La ventaja de este tipo de memoria es que disminuye el tiempo de carga de pginas, la desventaja es que si se actualiza la pgina, el usuario no puede hacerlo porque tiene la versin anterior. Memoria Interna [Principal].- Guarda los datos e instrucciones con los que trabaja la CPU. Es la memoria ms rpida del sistema de cmputo y, en general, est constituida por dispositivos de memoria de semiconductor. Memoria Secundaria [Auxiliar].- Almacena grandes cantidades de informacin externa a la computadora. Es ms lenta que la memoria interna y siempre es no voltil. El disco duro [hard disk], la cinta y los discos magnticos son dispositivos comunes de esta Carlos Novillo Montero Can
clase de memoria. MBM [Memoria de Burbuja Magntica].- Dispositivo de almacenamiento secundario, de estado slido, de acceso secuencial, no voltil que est formada por elementos magnticos muy pequeos [burbujas] en un CI. Es relativamente lenta y no puede usarse como memoria interna. Memoria de Disco-ptico [OROM].- Memoria de Disco-Compacto [CD-ROM].- Sirven para almacenar grandes cantidades de informacin, como enciclopedias, diccionarios, procesadores de texto, etc. Disco ptico de Lectura/Escritura.- Emplea una superficie diferente, est recubierta con material magntico cuyas propiedades magnticas pueden cambiarse mediante luz lser. Ratn [Mouse].- Dispositivo perifrico que permite trabajar fcilmente dentro de un programa basado en Windows. Compuerta de 3-Estados.- Compuerta digital que tiene los dos estados normales: 0L y 1L y un tercer estado de alta-impedancia [Hi-Z]. Diskette [Flopy-Disk].- Guarda informacin en una lmina de plstico recubierta de material magntico [baja Carlos Novillo Montero Can
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capacidad de almacenamiento]. Scanner.- Dispositivo perifrico que permite capturar imgenes o texto. Plotter.- Dispositivo perifrico que permite imprimir imgenes o texto en formato grande. USB [Universal Serial Bus].- Es un tipo de conector o puerto de entrada o salida de un computador. Transmite informacin en serie a travs de 4-cables: uno de polarizacin, otro de tierra [comn o referencia] y los dos restantes para los datos que se los enva en forma balanceada [si se transmite un 1L con 2,5V, una lnea est en +2,5V y la otra en -2,5V]. La velocidad de lectura [USB 2.0] es de 9Mbps y para escritura, 8Mbps. Operacin General de la Memoria
1.- Seleccionar la localidad de la memoria a la que se quiere tener acceso para una operacin de lectura o de escritura. 2.- Seleccionar la operacin que se efectuar [lectura/escritura]. 3.- Proporcionar los datos de entrada que se almacenarn durante una operacin de escritura. 4.- Retener los datos de salida que vienen de la memoria durante una operacin de lectura. 5.- Habilitar [deshabilitar] la memoria para que responda [no] a las entradas de direccin y al comando lectura/escritura.
el diagrama simplificado de una memoria 16 x 4 [16palabras de 4-bits cada palabra = 64-bits de capacidad]. Como el tamao de cada palabra es de 4bits, hay 4-lneas para entrada de datos y 4-lneas para salida de datos. Durante una operacin de escritura, que almacenar una palabra en la memoria, los datos deben aplicarse a las lneas de entrada de datos. Durante una operacin de lectura, la palabra leda desde la memoria aparece en las lneas de salida de datos.
FIG U R A
5 .2
M E M O R IA 1 6 x 4
D IR ECCI N D E LA M EM O R IA H EX 0H 1H A3 0 0 0 A2 0 0 0 A1 0 0 1 A0 0 1 0 D3 0 1 1
CELD A S D E LA M EM O R IA D2 1 1 0 D1 1 1 1 D0 0 0 1 H EX 6H EH BH
La fig. 5.2 ilustra estas funciones bsicas en Carlos Novillo Montero Can
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CA P TU LO 5 - M EM O R IA S 3H 4H 5H 6H 7H 8H 9H AH BH CH DH EH FH 0 0 0 0 0 1 1 1 1 1 1 1 1 0 1 1 1 1 0 0 0 0 1 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 1 0 0 0 0 1 0 1 1 0 0 1 0 0 1 0 1 0 0 1 0 1 1 0 1 0 1 0 1 0 0 0 0 1 1 9H 0H 7H CH DH 2H 1H AH 8H 4H AH 5H FH
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Habilitacin de la Memoria.- [CE (Chip Enable), CS (Chip Select), ME (Memory Enable), etc.]. Entrada que permite deshabilitar toda o parte de la memoria de modo que no responda a las otras entradas. Normalmente la memoria se habilita con 0L y se deshabilita con 1L, [aunque existen memorias que funcionan al contario]. Esta entrada es muy til cuando se combinan varios mdulos de memoria para formar una de mayor capacidad. Tipos de Memoria:
- Memoria de Acceso Secuencial [SAM] - Memoria de Acceso Aleatorio [RAM] - Memoria Solo para Lectura [ROM]
D I R E C C I N
C O N T E N I D O
Entradas de Direccin [A3 - A0].- Se requieren N-lneas de direccin para una memoria que tiene 2N palabras. Cada localidad de la memoria [palabra] requiere una direccin especfica. Por ejemplo: N = 4, entonces 24 = 16 localidades [o palabras]. Entrada [Lectura/Escritura].- Determina el tipo de
operacin que realiza la memoria. Algunas memorias tienen lneas separadas para lectura/escritura. Cuando solo se dispone de una entrada , entonces = 1 implica lectura y cuando = 0, significa escritura. La operacin de escritura reemplaza al dato que estuvo anteriormente ah. La operacin de lectura no destruye al dato que estuvo almacenado.
Memorias de Acceso Secuencial [SAM = Secuential Access Memory] .- La caracterstica principal de las memorias de acceso secuencial, es que las palabras se escriben y se leen en secuencia. Esta es la principal limitacin de este tipo de memoria. Una ventaja de estas memorias es que son relativamente baratas y muy eficientes cuando es posible [conviene] escribir los datos en la memoria en el mismo orden en que se los utilizar posteriormente. Algunos ejemplos de memorias de acceso secuencial son
S S S S S Cintas de papel perforado Cintas magnticas Discos magnticos Discos compactos [CDs o DVDs]. Memorias con registros de desplazamiento: LIFO [Last In -
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First Out] y FIFO [Firts In - First Out] [Stacks o Pilas]
Memorias de Acceso Aleatorio [RAM = Random Access Memory].- Las palabras se almacenan en localidades. Para referirse a una localidad particular hay que indicar la direccin de esa localidad, para la escritura de datos en una localidad direccionada o para sacar el dato, es decir, lectura desde una localidad direccionada. El tiempo necesario para completar la operacin de escritura de una palabra en la memoria se denomina tiempo de acceso-deescritura (y el correspondiente para lectura tiempo de acceso-de-lectura). Asumir que se debe escribir o leer una palabra desde una localidad de la memoria, suponer, adems, que se pone atencin en una segunda localidad tomada al azar, y se quiere acceder a esa localidad para lectura o escritura. En una memoria de acceso aleatorio, el tiempo de acceso a la segunda localidad es el mismo que para todas las localidades. Esta situacin es diferente en el caso de las memorias de acceso secuencial, en las que el tiempo de acceso depende de su ubicacin respecto de la primera localidad accedida. Memoria Solo para Lectura [ROM = Read Only Memory].Es un tipo de memoria de acceso al azar. La ROM difiere de la RAM en que en la ROM no se puede escribir informacin mientras est operando el sistema, es decir, en tiempo real. El contenido de Carlos Novillo Montero Can
la memoria generalmente lo establece el fabricante o el usuario y posteriormente no se puede alterar. Tipos de ROM: [ROM = Read-Only Memory; PROM = Programmable-ROM; EPROM = Erasable-ROM; EEPROM = Electrical-EPROM, todas ellas tiene la denominacin comn de memorias ROM].
MEMORIA SLO PARA LECTURA [ROM]

Una memoria slo para lectura es un dispositivo que almacena informacin en forma permanente. Esto es, hay una operacin inicial durante la cual se escribe la informacin en la memoria y de ah, la memoria es slo para lectura y no se puede volver a escribir en ella. Generalmente la informacin la pone el fabricante de la ROM. Sin embargo, hay memorias que permiten al usuario escribir la informacin, a tales memorias se las conoce como memorias programables (PROM = Programmable-ROM). Tambin hay memorias ROM en las que puede cambiarse la informacin. Sin embargo, en tales casos, la operacin de escritura requiere un tiempo que es muchsimo mayor que el tiempo requerido para lectura. Tales dispositivos [conocidos como PROM borrables EPROM] son ROM en el sentido de que para cambiar la informacin, es necesario interrumpir el proceso digital en el que est involucrada la memoria. La caracterstica ms importante de las ROM es que la informacin almacenada no se pierde aunque se Carlos Novillo Montero Can
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interrumpa la energa elctrica. A estas memorias se las conoce como no-voltiles. En contraste, las RAM son memorias voltiles.
Aplicaciones de las ROM .- En los Sistemas Digitales,

las ROM tienen un campo muy amplio de aplicaciones. Se las utiliza en: Realizacin de tablas de verdad arbitrarias que requieren muchas variables de entrada y de salida, en este caso, la ROM reemplaza una gran cantidad de compuertas lgicas, de modo que una ROM puede ser mucho ms conveniente en tamao, conexiones, peso y costo. Las ROM se utilizan ampliamente en conversin de cdigos, y a veces, relacionadas con displays alfanumricos, o generacin de caracteres. Los caracteres alfanumricos en un monitor en general se presentan como un grupo de puntos. Dependiendo del carcter presentado, algunos puntos son luminosos mientras que otros son oscuros. Cada carcter debe ajustarse a un patrn de puntos que generalmente se disponen como una matriz de 5x7 o de 7x9. El modelo de puntos de cada carcter puede representarse como un cdigo binario [es decir, punto luminoso = 1; punto oscuro = 0]. Para producir resultados que podran obtenerse mediante clculos que involucran una secuencia de operaciones aritmticas, por ejemplo: Carlos Novillo Montero Can
multiplicacin, divisin, evaluacin de funciones trigonomtricas o logartmicas. Para generacin de funciones booleanas que tienen muchas variables de entrada y de salida. Para almacenar programas de las microcomputadoras (Firmware, ROM-BIOS), lenguajes de programacin: BASIC, etc. Sistemas Operativos. Memoria de arranque; las grandes computadoras y las personales no tienen el OS [Operanting System] en la ROM sino en diskettes o en CDs. En ese caso, se utiliza la ROM para almacenar un pequeo programa de arranque que sirve para inicializar la circuitera interna y externa del computador. Juegos electrnicos. Cajas registradoras. Inyeccin de combustible en automviles controlados con microprocesador. Tabla trigonomtrica.- El CI-MM4220BM de la National Semiconductors almacena la funcin seno para ngulos entre 0 y 90. La ROM se organiza como una memoria de 128x 8 con 7 lneas para direccin y 8 lneas para datos. Las entradas representan el ngulo en incrementos de aproximadamente 0,7. La direccin 000 0000 = 0; la direccin 000 0001 = 0,7; la direccin 000 0010 = 0,14; as sucesivamente hasta la direccin 111 1111 = 89,3. Las salidas de datos representan el valor aproximado de la funcin seno del ngulo. Para la direccin 100 0000 = 45, la Carlos Novillo Montero Can
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salida es 1011 0101, puesto que la funcin seno es menor que la unidad, estos valores se interpretan como un fraccin, esto es, como 0,1011 0101 que equivale al 0,707 = sen 45. La fig. 5.3 muestra una memoria ROM utilizada como un circuito para generar una funcin sinusoidal.
puntos al DAC. La salida del DAC ser una forma de onda escalonada con 256 valores de voltaje analgicos diferentes, los que corresponden a los datos. El filtro pasa bajos reduce la amplitud de los pasos de salida del DAC para producir una forma de onda casi lisa. Circuitos como este se emplean en algunos generadores de funciones comerciales. La misma idea se utiliza en algunos sintetizadores de voz, donde la forma de onda digitalizada de la voz se almacena en una ROM.
La ROM como Encoder.- Un encoder es una estructura

FIG U R A 5 .3 A P LIC A C I N D E M E M O R IA S R O M [G E N ER A D O R D E FU N C IO N E S ]
El generador de funciones es un circuito que produce formas de onda: sinusoidales, triangulares, dientes de sierra, cuadradas, etc. La fig. 5.3 muestra cmo utilizar una tabla de bsqueda en ROM y un convertidor de Digital-a-Analgico (DAC) para generar una onda sinusoidal. En este caso, la ROM guarda 256 valores diferentes de 8-bits que corresponden a la forma de onda, [es decir, a un punto con diferente voltaje sobre la onda sinusoidal]. El contador de 8-bits recibe de manera continua la seal de reloj y con esto proporciona en forma secuencial las direcciones de entrada a la ROM. Conforme el contador recorre sus 256 estados, que generan 256 direcciones, la ROM da salida a 256 Carlos Novillo Montero Can
con compuertas lgicas que tienen M entradas: I0, I1, ..., IM-1 y K salidas: O0 , O1 , ..., OK-1. Es necesario que en cualquier instante una sola entrada individual, digamos Ii sea igual a 1 [Ii = 1L] mientras que todas las dems estn en nivel bajo [0L]. [Alternativamente, podemos tener Ii = 0L y todas las dems entradas a 1L]. Correspondiente a cada Ii, que puede estar a 1L, las K-salidas tomarn el nivel lgico O0, O1, ..., OK-1.
Z3 0 0 0 1 Z2 0 0 1 0 Z1 0 1 0 0 Z0 1 0 0 0 W7 1 1 0 1 W6 1 0 0 1 W5 0 0 1 1 W4 0 1 0 1 W3 1 0 1 0 W2 1 0 1 1 W1 1 1 1 0 W0 1 1 0 0
D IR E C C I N M E M
C O N T E N I D O O R I A
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CA P TU LO 5 - M EM O R IA S W 7 = Z0 + Z1 + Z3 W 6 = Z0 + Z3 W 5 = Z2 + Z3 W 4 = Z1 + Z3 W 3 = Z0 + Z2 W 2 = Z0 + Z2 + Z3 W 1 = Z0 + Z1 + Z2 W 0 = Z0 + Z1
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La fig. 5.4 muestra la estructura lgica de un encoder, en ella se muestra la tabla de funcin y su implementacin con compuertas OR. La ROM indicada almacena 4-palabras de 8-bits cada una.
= 1L y la ROM responde presentando en sus salidas la palabra almacenada en esa localidad. Generalmente la direccin de una palabra almacenada se la da en un sistema hexadecimal como una palabra codificada en binario. Entonces es necesario poner entre la direccin codificada en binario y la ROM un dispositivo que tome en cuenta la direccin y genere una salida simple correspondiente a una lnea individual. Tal dispositivo realiza la funcin de un decodificador. La fig. 5.5 muestra el diagrama de bloque de tal decodificador y la fig. 5.6 el circuito con compuertas AND.
FIG UR A
5.4
M EM O RIA RO M CO M O ENCO D ER
Esto es, el encoder acepta la entrada Ii <nica> = 1L e identifica esta situacin mediante la palabra cdigo O0, O1, ..., OK-1; o si al encoder se lo mira en su aplicacin como memoria, la localidad de almacenamiento ima se direcciona poniendo Ii<nica> Carlos Novillo Montero Can
En las memorias comerciales, el decodificador se encuentra incluido en el CI, de manera que no hay que preocuparse por disear el decodificador de direccin. Esto disminuye grandemente el nmero de lneas de direccin que seran necesarias en el chip. La fig. 5.7 muestra el diagrama de bloques de una Carlos Novillo Montero Can
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memoria ROM como encoder en la que se incluye el decodificador de direccin.
La fig. 5.8 muestra a la memoria ROM, implementada con una matriz de diodos. La fig. 5.9 muestra una memoria ROM programable por el usuario [PROM], para lo cual habr que eliminar [quemar] los fusibles de los diodos que no se requieren para la informacin que se desea almacenar. Se observa que la memoria vaca almacena unos [todo unos], lo que se debe programar son los ceros.
FIG UR A 5 .9
M EM O RIA P R O M CO N M A TR IZ D E D IO D O S
FIG UR A 5 .8 M EM O RIA R O M CO N M A TR IZ D E D IO D O S
En la fig. 5.10 se han sustituido los diodos por transistores NPN, en este caso, la juntura BE funciona Can Carlos Novillo Montero Can
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como un diodo, debido a que los colectores estn conectados a VCC.
FIG U R A
5 .1 0
R O M C O N M A T R IZ D E TR A N S IS TO R E S B J T
En la fig. 5.11, los transistores NPN se sustituyen por E-MOSFETs, las resistencias tambin se sustituyen por E-MOSFETs que trabajan en la regin hmica [resistencia dinmica].
FIG UR A
5.1 1
M EM O RIA RO M N -M O S
EPROM [ROM programable y borrable o alterable].Tambin se la conoce como UV-EPROM porque se la borra con luz ultravioleta, utiliza transistores E-MOSFET Carlos Novillo Montero Can Carlos Novillo Montero Can
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con Compuerta flotante [(Floating-Gate FG), cada transistor es de un tipo de MOSFET conocido como FAMOS = Floating-gate Avalanche-injection Metal Oxide Silicon].
La fig. 5.12 muestra la arquitectura de una EPROM [8x 8] N-MOSFET de compuerta flotante. La fig. 5.13 muestra un MOSFET-FAMOS, un tipo de transistores en el que la Compuerta en operacin normal est completamente aislada [rodeada de material aislante de muy alta impedancia O2Si] y separada de conexin elctrica de cualquier otra parte del CI.
F IG UR A 5.14 FO TO D E U N A M EM O R IA EP R O M FIG UR A 5 .1 3 FA M O S TR A N SISTO R
FIG UR A
5.1 2
A R Q U ITECTU R A D E UN A M EM O RIA EP R O M 8x8 - FA M O S
Es posible establecer una carga negativa entre las Compuertas [fija y flotante] aplicando un alto voltaje [prximo a la ruptura de la capa de O2Si] entre el Drenaje [Drain] y la Compuerta [Gate]. La carga negativa insertada entre las Compuertas mediante este tratamiento, deja al correspondiente transistor con un canal conductor. La EPROM se borra exponindola a luz ultravioleta de cierta longitud de onda, que sirve para descargar las Compuertas cargadas y que permite que la Compuerta flotante se haga ligeramente conductora; para esto, la EPROM se aloja en un chip Carlos Novillo Montero Can
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con ventana de cuarzo [fig. 5.14] a travs de la que pasa la luz ultravioleta que borra a la EPROM. Una vez que se borra la informacin, la EPROM almacena 1s. La EPROM puede ser programada por el usuario y puede borrarse y reprogramarse algunas veces. Cuando est programada, la EPROM es una memoria no voltil. Compuertas de 3-Estados.- El circuito que se muestra en la fig. 5.18 corresponde a un buffer-inversor de 3-estados TTL. Cuando la entrada de habilitacin [G] est en 1L, la salida es Y = . Cuando G = 0L, la salida se pone en alta impedancia. Tambin se indica el smbolo lgico.
las memorias EPROM, solo que en los transistores FAMOS, la capa de dixido de silicio, es ms delgada por lo que las cargas que se almacena entre las Compuertas fija y flotante, pueden eliminarse con un voltaje negativo. Memoria EPROM 2732.- Como ejemplo para estudio se ha tomado la 2732, que es una EPROM-NMOS de 4K x 8 [4K-Bytes] y que en funcionamiento normal utiliza una sola fuente de polarizacin de +5V. La fig. 5.15 muestra la distribucin de pines de la EPROM-2732.
FIG U R A 5.1 5 D ISTR IB U CI N D E P IN E S D E LA M EM O R IA EP RO M 273 2, D E 4K B YTES FIG UR A 5.1 8 CO M P U ER TA N O T TTL D E 3-ESTA D O S
EEPROM
[ROM programable y borrable Elctricamente].- Se basa en el mismo principio de Carlos Novillo Montero Can Carlos Novillo Montero Can
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MODO Lectura/Verificacin DESHABILITAR salida ESPERA PROGRAMA VIL VIL VIH VIL
/VPP SALIDAS VIL VIH X VPP
VIL = TTL-Bajo
3. Simultneamente, se ponen los datos en el bus de datos [que en este modo, funciona como entrada de datos], porque VPP aplicado a desactiva los buffers de salida de datos. 4. Cuando se estabilizan los datos, se aplica un pulso de nivel bajo en [twp = 50ms]. regresa al estado alto y
DATO-sal. VIH = TTL-Alto Alta-Z Alta-Z X = No importa VPP = 21V Nominal Modo de espera = 175mW
DATO-ent. Modo Normal = 500mW
6. Termina la programacin,
La tabla de funcin anterior es la que proporciona el fabricante para la memoria EPROM-2732. Ciclo de Programacin y Verificacin [Temporizacin] de la EPROM-2732.- La fig. 2.16 muestra el diagrama de la temporizacin de la EPROM 2732. Donde
pasa al estado bajo. Las lneas de datos pasan al estado de alta-Z [alta-impedancia]. 7. Por ltimo, se verifica que la palabra de datos se haya escrito de manera correcta en la localidad de memoria seleccionada. El modo de verificacin es similar al proceso de lectura. La entrada se mantiene en 0L y se aplica un pulso de nivel al tiempo t3. Lo anterior hace que la
bajo en la entrada
circuitera interna de la EPROM lleve el dato desde la localidad de memoria seleccionada hacia los buffers de salida, donde puede leerse.
La EPROM de la fig. 5.17 corresponde a una memoria de 256 K-bits distribuidos en un arreglo de 32K x 8 [32KBytes] para lo que se necesitan 15 lneas de direccin [A14-A0]. En este caso, se dispone de una lnea OE independiente de VPP. Las otras lneas son similares a las de la EPROM 2732. La programacin se la realiza de la misma manera que antes.
1. Al tiempo t1, se pone la direccin de la localidad donde se quiere almacenar la palabra. 2. Al mismo tiempo, en la entrada [21V]. se aplica el pulso VPP
Can
Can
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En cuanto al voltaje de programacin, es necesario saber con qu tipo de memoria se trabaja. Las primeras memorias de este tipo necesitaban voltajes de programacin de 25VDC. Versiones ms modernas permiten voltajes de programacin de 12,5VDC. En cuanto a los tiempos de acceso, las primeras memorias de tipo MOS ofrecan unos tiempos de acceso del orden de 200ns. En la actualidad, los tiempos de acceso se han reducido considerablemente, y son comparables a las memorias bipolares, por lo que stas han cado en desuso.
FIG U R A 5 .1 7 D ISTR IB U CI N D E P IN ES D E LA M EM O R IA EP RO M 272 56 , D E 32K B YTES
Memorias Slo para Lectura CMOS EPROM.- Tericamente el proceso de grabado y borrado de una celda CMOS es reversible hasta el infinito. En la prctica, las memorias EPROM empiezan a dar problemas a partir de los 1000 ciclos de programacin y borrado, [suficiente para las necesidades de la mayora de los usuarios]. Se debe tener en cuenta que fuentes de luz habituales en nuestro entorno, como lmparas fluorescentes o la luz solar, tambin emiten energa en longitudes de onda del UV, aunque en mucha menor medida. No obstante es aconsejable proteger la ventana de una EPROM con un adhesivo opaco, para evitar que este tipo de luz degrade el contenido de la memoria. Carlos Novillo Montero Can
FIG U R A
5 .1 9
La organizacin y la distribucin de pines de la EPROM 27C256 se muestran en la fig. 5.19. En ella se observan las lneas de direccin [A14-A0], las Carlos Novillo Montero Can
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lneas de datos [D7-D0], una lnea de habilitacin del integrado [ las salidas [ ] y la lnea de habilitacin de
]. En el encapsulado, adems se pueden
ver las lneas de polarizacin y la del voltaje de programacin VPP. La fig. 5.20 muestra el modo de operacin mediante el diagrama de temporizacin de una memoria EPROM. En el diagrama se observa que es necesario un tiempo de habilitacin del chip [tCE] para que los datos se presenten de manera estable en la salida. As mismo, mientras la lnea se encuentra en nivel alto, la salida de la memoria est en alta impedancia [HI-Z].
encuentra el modo de programacin, para escribir nueva informacin; el modo de inhabilitacin de la salida, esta se pone en alta impedancia; el modo de reposo, que permite menor consuno de energa, etc.
F U N C I N D E L O S P IN E S 1 MODO L EER D ES H A B IL ITA R S A L ID A S S T A N D -B Y PROGRAM A V ER IF IC A C I N P ROP G R A M A D ES B H A BILITA R PRO GRA M A LEER ID EN TIFICA CIN [M FG] LEER ID EN TIF IC A C I N [D EV]
2
CE V IL V IL V IH V IL P V IH P V IH P V IL V IL
OE V IL V IH X V IH P V IL P V IH P V IL V IL
VP P VCC VCC VCC VPP VPP VPP VCC VCC
A0 A0 X X A0 A0 X VL V IH
A9 A9 X X A9 A9 X VHV VH V
3
S A L ID A S S A L ID A D E D A T O S A L TA -Z A L TA -Z ENTRADA DE DA TOS S A L ID A D E D A T O S A L TA -Z 34H 1FH
[T TL ]
1 . P U ED E SER VIL O VIH 2 . VH V = 1 2V 0 ,5 V 3 . A 1 - A 8 y A 1 0 - A 1 4 = VIL
Adems del modo de operacin de lectura de datos, las EPROM disponen de otros modos, entre los que se Carlos Novillo Montero Can
Versiones ms complejas incluyen el modo de verificacin de la programacin, que permite comprobar que el dato que se escribi es el correcto. Este modo asegura la correcta programacin de las memorias y es muy til para memorias de gran capacidad de almacenamiento [por ejemplo 1Mbyte]. En el modo de verificacin la memoria permanece en modo de lectura mientras se aplica el voltaje de programacin. Esto permite verificar muy rpidamente la programacin correcta o incorrecta del dato. El modo de identificacin automtica [Signature] permite leer una zona concreta de la memoria, en la Carlos Novillo Montero Can
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cual estn codificadas de forma particular el nombre del fabricante y el tipo de memoria. Las lneas de datos proporcionan el cdigo del fabricante cuando A0 est en nivel bajo [0L] y el cdigo de la memoria cuando A0 est en nivel alto [1L]. Las EPROMs almacenan bits de datos en celdas formadas a partir de transistores FAMOS [Floating Gate Avalanche-Injection Metal-Oxide Semiconductor] de carga almacenada. Estos transistores son similares a los transistores de efecto de campo [FETs] canal-P, pero tienen dos Compuertas. La Compuerta interior o flotante est completamente rodeada por una capa aislante de dixido de silicio; la Compuerta exterior o Compuerta de control [o fija] es la efectivamente conectada a la circuitera externa. La cantidad de carga elctrica almacenada sobre la Compuerta flotante determina que el bit de la celda contenga un 1 o un 0; las celdas cargadas almacenan un 0, mientras que las que no lo estn, almacenan un 1. Tal como las EPROMs salen de la fbrica, todas las celdas se encuentran descargadas, por lo cual el bit asociado es un 1; de ah que una EPROM virgen presente el valor hexadecimal FF en todas sus localidades. Cuando se debe cambiar [programar] el bit de una celda de uno a cero, se hace pasar una corriente a travs del canal de transistor desde la Fuente [Source] hacia la Compuerta [Gate] (los electrones Carlos Novillo Montero Can
siguen el camino inverso). Al mismo tiempo se aplica un voltaje relativamente alto sobre la compuerta de control del MOSFET, crendose de esta manera un campo elctrico fuerte dentro de las capas del material semiconductor. Ante la presencia de este campo elctrico fuerte, algunos de los electrones que pasan el canal FuenteCompuerta ganan suficiente energa como para formar un tnel y atravesar la capa de dixido de silicio que normalmente asla la Compuerta flotante. En la medida que estos electrones se acumulan en la Compuerta flotante, dicha Compuerta toma carga negativa, lo que finalmente produce que la celda tenga un 0. Tal como se mencion anteriormente, el proceso de borrado de los datos contenidos en una EPROM se lleva a cabo exponiendo la misma a luz ultravioleta. El punto reside en que la misma contiene fotones [Cuantos de energa electromagntica] de energa relativamente alta. Los fotones incidentes excitan los electrones almacenados en la Compuerta flotante hacia un estado de energa lo suficientemente alta como para que los mismos puedan formar un tnel a travs de la capa aislante y escapar de la Compuerta flotante, lo
que descarga la misma y retorna la celda al estado 1.
Programacin de las EPROM.- Para la programacin de este tipo de memorias es necesario respetar los Carlos Novillo Montero Can
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cronogramas de grabado que indican los fabricantes. Para memorias de tamao pequeo es suficiente con utilizar programadores que siguen estos cronogramas, en los cuales el tiempo de grabado por byte es del orden de 100ms. Para memorias de mayor capacidad este tiempo se hace demasiado largo [una memoria 27512 necesitara casi dos horas], por lo que es necesario el desarrollo de algoritmos de programacin ms rpidos. Estos algoritmos slo se encuentran en los programadores comerciales, y dependen de cada dispositivo y de cada fabricante.
PROM Elctricamente Borrable [EEPROM].-
Se desarroll al rededor de 1980 como una mejora de la EPROM.
Aprovecha la misma estructura de Compuerta flotante de la EPROM y agrega la caracterstica de borrado elctrico mediante la adicin de una delgada regin de xido sobre el Drenaje de la celda de memoria MOSFET. Aplicando un alto voltaje [21V] entre la Compuerta y el Drenaje del MOSFET, puede inducirse una carga a la Compuerta flotante, donde permanecer aun cuando se suspenda el suministro de energa. La inversin del mismo voltaje produce la eliminacin de las cargas capturadas en la Compuerta flotante y borra la celda. Debido a que el mecanismo de transporte de cargas requiere corrientes bajas, la programacin y el borrado de una EEPROM puede hacerse, por lo general, en el circuito de trabajo. La circuitera interna borra de manera automtica las celdas correspondientes en la localidad de memoria antes de escribir los nuevos datos.
E N TR A D A S MODO L E C TU R A ESCRITURA ESPERA V IL V IL V IH V IL V IH X V IH V IL X S A L ID A S D a to -S a l D a to -E nt A lta -Z
< < < <
Tie m p o d e b o rra d o c o m pleto de una EEPR O M , a p ro xim a d a m e nte 1 0 m s [e n e l circ uito ]. Tie m p o d e p ro g ra m a c i n d e una lo c a lid a d d e E E P R O M , a p ro xim a d a m e nte 1 0 m s. Inte l 2 8 1 6 , E E P R O M d e 2 K x8 [T ACC = 2 5 0 ns] Inte l 2 8 6 4 , E E P R O M d e 8 K x8
FIG U R A 5.2 1 EEP R O M
M EM O R IA
Debido a que la EEPROM puede borrarse y reprogramanse aplicando voltajes adecuados, no se necesita retirarla del circuito del que forma parte, siempre que los componentes de soporte adicionales sean parte de la circuitera. La circuitera de soporte incluye el voltaje de programacin de 21V Can Carlos Novillo Montero Can
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[VPP], que usualmente se genera a partir de la fuente de +5V mediante un convertidor DC-DC y la circuitera para controlar la temporizacin y secuenciacin de 10ms para las operaciones de borrado y programacin. Memoria RPROM o EEPROM.- Los datos contenidos en este CI se borran elctricamente si se aplican a las entradas valores de voltaje adecuados. Para el borrado de los circuitos RPROM, como para la programacin, se necesita un programador especial. Las memorias EEPROM no pueden tratarse como si fuesen RAM no voltiles, pues aunque pueden leerse igual que una ROM o RAM, su escritura es un proceso mucho ms lento y que requiere voltajes y corrientes ms elevados que en la lectura. Las memorias EEPROM se emplean principalmente para almacenar programas, aunque en la actualidad es cada vez ms frecuente el uso de combinaciones RAM + EEPROM, utilizando estas ltimas como memorias de seguridad que guardan el contenido de las RAM. Una vez reanudada la alimentacin, el contenido de la EEPROM se vuelve a copiar en la RAM. Las soluciones de este tipo, sustituyen a las clsicas RAM + batera [NVRAM] puesto que presentan muchos menos problemas. Memoria FLASH.- Son dispositivos evolucionados de las EPROM, en las que se accede a la informacin por bloques. Para grabar un bloque de datos en una memoria FLASH, primero es necesario borrarlo completamente, Carlos Novillo Montero Can
luego se escriben los nuevos datos. Los bloques suelen ser de 512 Bytes a 56KBytes. Las memorias FLASH USB contienen varios CIs de memoria FLASH con un controlador y una interfaz tipo USB. Emulan el comportamiento de un disco magntico. Los bloques de memoria se asocian a sectores de disco de 512 Bytes, leyndose y escribindose por bloques. En la memoria FLASH se genera un archivo que indica el contenido de la memoria en cuanto a directorios [carpetas] y archivos que tiene almacenados, as como la ubicacin de los archivos dentro de la memoria. Este tipo de memoria es muy popular y conveniente porque reemplaza una gran cantidad de diskettes en un espacio fsico muy pequeo y a un costo muy adecuado. Adems, son del tipo Plug & Play. Los Sistemas Operativos actuales las reconocen fcilmente.
FIG U R A 5.2 2 D IA G R A M A D E B LO Q U ES S IM P LIFICA D O D E UN A M E M O R IA FLA S H U S B
El grfico de la fig. 5.22 muestra la implementacin Carlos Novillo Montero Can
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en diagrama de bloques de una memoria FLASH del tipo USB. Puede verse el bloque de memoria propiamente dicho y la circuitera adicional para facilitar la conexin al computador. Se trata de una memoria no voltil, de bajo consumo, en la que se puede escribir y borrar. Funciona como una ROM y una RAM pero consume menos energa y es ms pequea. A diferencia de la ROM, la memoria FLASH es programable en el circuito. Es ms rpida y de mayor densidad que la EEPROM. La alternativa FLASH est recomendada frente a la EEPROM cuando se precisa de gran cantidad de memoria no voltil de programa. Es ms veloz y tolera ms ciclos de escritura/borrado. Las memorias EEPROM y FLASH son muy tiles al permitir que los microcontroladores que las incorporan puedan ser reprogramados en el circuito, es decir, sin tener que sacar el CI de la tarjeta.
RAM DE SEMICONDUCTOR
El trmino RAM significa memoria de acceso aleatorio [Random Access Memory], lo que quiere decir que se puede tener fcil acceso a cualquier localidad de memoria. Muchos tipos de memoria pueden clasificarse como de acceso aleatorio, pero cuando el trmino RAM se utiliza con memorias de semiconductor, generalmente se considera que significa memoria de lectura y escritura (RWM) en contraste con la ROM. Ya que es una prctica comn usar el trmino RAM para referirse Carlos Novillo Montero Can
a la RWM de semiconductor, se lo utilizar de aqu en adelante. Las RAM se emplean en las computadoras como dispositivos de almacenamiento temporal para programas y datos. El contenido de muchas de las localidades de la RAM se leer o escribir en ellas a medida que la computadora ejecuta un programa. Esto requiere que la RAM tenga ciclos de lectura y escritura rpidos para que no reduzca la velocidad de operacin de la computadora. La mayor desventaja de las RAM es que son voltiles, es decir, que pierden toda la informacin contenida en ellas si se interrumpe la energa. Sin embargo, algunas RAM-CMOS emplean una pequea cantidad de energa en el modo de espera [ninguna tarea de escritura o lectura], que se las puede alimentar con bateras cada vez que se interrumpe la fuente de alimentacin principal, reciben el nombre de NVRAM [RAM no voltiles]. Por supuesto, la ventaja principal de las RAM es que se puede escribir en ellas y se puede leer de ellas muy rpidamente y con la misma facilidad, las veces que sea necesario.
Arquitectura de la RAM .- Como sucede con la ROM,

es til pensar que la RAM consta de varios registros, cada uno de los cuales almacena una sola palabra de datos y con una direccin nica. Las RAM comnmente vienen con capacidades de 1K, 4K, 8K, 16K, 32K, 64K, 128K, 256K, y tamaos de palabras de 1-, 4- u 8-bits. Carlos Novillo Montero Can
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Como se observar ms adelante, la capacidad de palabra y tamao de estas puede expandirse combinando circuitos integrados. La fig. 5.23 muestra la arquitectura simplificada de una RAM que almacena 32-palabras de 4-bits [es decir, una memoria de 32 x 4]. Estas palabras tienen direcciones que van desde 0 hasta 3110. A fin de seleccionar una de las 32 localidades para leer o escribir, se aplica un cdigo binario a un circuito decodificador de direccin. Puesto que 32 = 25, el decodificador requiere de un cdigo de entrada de 5-bits.
salida del decodificador la que, a su vez, habilita su correspondiente registro. Por ejemplo, suponga el siguiente cdigo de direccin A4 A3A2A1A0 = 1 10102 [1AH = 2610] como 1 10102 = 1AH = 2610, la salida 26 del decodificador pasar al estado alto, seleccionando el registro [localidad] 26 para una operacin de lectura o de escritura. Terminales Comunes de Entrada/Salida.- A fin de disminuir el nmero de pines en el encapsulado del CI. Los fabricantes a menudo combinan las funciones de entrada y salida de datos utilizando pines comunes de entrada/salida. La entrada controla la funcin de estos pines I/O [E/S]. Durante una operacin de lectura, los pines E/S actan como salidas de datos que reproducen el contenido de la localidad seleccionada.
FIG U R A
2 .2 3
A R Q U ITE CTU R A D E U N A R A M D E 3 2 x 4 F IG UR A 5.24 TR AN S C E IV E R
Cada cdigo de direccin activa una determinada Carlos Novillo Montero Can
Durante una operacin de escritura, los pines E/S Carlos Novillo Montero Can
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actan como entradas de datos. Como se ve en la fig. 5.24, para que no haya interferencia entre los datos que entran y los que salen, se utilizan buffers de 3-estados, este tipo de arreglo se denomina transceiver. Se puede observar por qu se hace esto considerando el CI de la fig. 5.22. Con pines de entrada/salida separados, se requiere un total de 17 pines [incluyendo tierra y fuente de polarizacin], con 4-pines comunes E/S, slo se necesitan 13-pines. La disminucin del nmero de pines se hace ms significante en CIs con palabras de mayor tamao.
buffers de 3-estados tanto para la entrada como para la salida de datos. El decodificador de direccin interno junto con las lneas de comando permiten que solo se activen los buffers correspondientes al evento que se desea.
a ) FLIP -FLO P B JT b ) FLIP -FLO P M O SFET-N FIG U RA 5 .2 6 CELD A D E M EM O R IA SRA M
Cuando la lnea est en 1L, los buffers correspondientes de Ent/Sal de la memoria quedan en alta impedancia. Las figs. 5.26 a) y b) muestran una celda de memoria con transistores BJT y con MOSFET respectivamente. La siguiente tabla muestra los modos de operacin de la memoria de la fig. 5.25.
CE FIG U R A 5 .2 5 A R Q U ITE CTU R A D E U N A S R A M 2 x 2 CO N B US D E D A TO S B IR IR ECCIO N A L 0 0 0 0 0 1 1 X
A 0 1 0 1 X
FU N CI N Escrib e en la Loc. 0 Escrib e en la Loc. 1 Lee la Loc. 0 Lee la Loc. 0 A lta -Z
La fig. 5.25 muestra una memoria SRAM 2x 2 implementada con Flip-Flops de estado slido. El bus de datos es bidireccional, para esto se utilizan los Carlos Novillo Montero Can
0 1
Can
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Operacin de Escritura.- Para escribir una nueva palabra de 4-bits en el registro seleccionado, se requiere que = 0L y = 0L. Esta combinacin habilita los buffers de entrada de manera que la palabra de 2-bits aplicada a las entradas de datos se cargar en el registro seleccionado. = 0L, tambin deshabilita los buffers de salida que son de 3estados, de manera que las salidas de datos se encuentren en estado de alta-Z durante una operacin de escritura. La operacin de escritura, desde luego, destruye la palabra que estuvo almacenada antes en esa localidad. Operacin de Lectura.- El cdigo de direccin selecciona un registro de la memoria para leer o escribir. A fin de leer el contenido del registro seleccionado, 1 la entrada LECTURA/ESCRITURA [ ] debe ser 1L. Adems, la entrada [seleccin del CI] debe estar
de la memoria durante la operacin de lectura. La fig. 5.27 corresponde a la arquitectura de una memoria SRAM 4x 4 de semiconductor, se requieren dos lneas de direccin, dos lneas para Ent/Sal de datos, dos lneas de comando y .
activada [0L, en este caso]. La combinacin de = 1L y CS = 0L, habilita los buffers de salida de manera que el contenido del registro seleccionado aparecer en las 2-salidas de datos. = 1L,
FIG U RA 5.2 7 A RQ U ITECTU R A D E UN A M E M O R IA SR A M 4x4 CO N B US D E D A TO S B ID IR ECCIO N A L
tambin deshabilita a los buffers de entrada de manera que las entradas de datos no afecten el contenido
Habilitacin del CI.- Muchos circuitos de memoria tienen

1 A lg un os fa b rica ntes d e CIs, utiliza n el sm b olo o en vez d e [h ab ilita cin d e escritu ra ] . En cua lq uier ca so, la op era cin es la m ism a .
una o ms entradas Can Carlos Novillo Montero
que se usan para habilitar Can
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o deshabilitar al circuito en su totalidad. En modo deshabilitado, todas las entradas y salidas datos se deshabilitan [alta-Z], de manera que no puede ejecutar ninguna operacin ni de lectura
el de se ni
de escritura. La razn para tener varias entradas se aclarar cuando se combinen CIs de memoria para obtener memorias de mayor capacidad. Note que muchos fabricantes llaman [Chip Enable] a estas entradas. Cuando las entradas o se encuentran en su estado activo, se dice que se ha seleccionado el CI de memoria; de otro modo se dice que no est seleccionado. Muchos CIs de memoria estn diseados para consumir una potencia mucho menor cuando no estn seleccionados. En grandes sistemas de memoria, para una operacin dada de memoria, sern seleccionados uno o ms CIs de memoria mientras que los dems no.
RAM Esttica [SRAM].- La operacin de la RAM que

se ha venido analizando hasta ahora, se aplica a una RAM esttica [aquella que puede almacenar datos mientras se aplica energa al circuito]. Las celdas de la memoria RAM esttica son en esencia flip-flops que permanecern en un estado determinado [almacenarn un bit] indefinidamente, siempre y cuando no se interrumpa el suministro de energa al circuito. Ms adelante se describir la RAM dinmica [DRAM], que almacena datos como cargas en capacitores. Con la RAM dinmica los datos almacenados desaparecern gradualmente debido a la descarga del capacitor, de Carlos Novillo Montero Can
manera que es necesario refrescar los datos en forma peridica [recargar los capacitores]. Las SRAM se encuentran disponibles en tecnologas bipolar y MOS, aunque la vasta mayora de las aplicaciones hace uso de RAMs NMOS o CMOS. Las bipolares tienen la ventaja en velocidad [a pesar que la NMOS cierra gradualmente la brecha] y los dispositivos MOS tienen capacidades mucho mayores con menor consumo de energa. La celda bipolar tiene 2 transistores bipolares y 2 resistencias, en tanto que la celda NMOS tiene 4 MOSFET de canal N. La celda bipolar requiere ms rea de circuito debido a que un transistor bipolar es ms complejo que un E-MOSFET, y la celda bipolar requiere resistencias separadas, mientras que la celda MOS utiliza MOSFET como resistencias. Una celda de memoria CMOS es semejente a una celda NMOS, excepto que empleara MOSFET de canal N y P [complementarios]. Esto disminuye el consumo de energa, pero incrementa la complejidad del circuito. Temporizacin de la SRAM.- Los CIs de RAM son los que ms frecuentemente se utilizan como memoria interna de una computadora. La CPU efecta en forma continua operaciones de lectura y escritura en su memoria a muy alta velocidad determinada por las limitaciones de la CPU. Los circuitos de memoria que se conectan con la CPU, deben ser lo suficientemente rpidos para responder a los comandos de lectura y escritura de Carlos Novillo Montero Can
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la CPU, y un diseador de computadoras debe interesarse en las diversas caractersticas de temporizacin de la RAM.
de las seales para un ciclo de escritura, que comienza cuando la CPU proporciona, en t0, una nueva direccin a la RAM. La CPU lleva las lneas y al estado BAJO despus de esperar un intervalo de tiempo, tAS, denominado tiempo de establecimiento de direccin. Esto brinda, a los decodificadores de direccin de la RAM, el tiempo necesario para responder a la nueva direccin. Las seales y se mantienen en el nivel BAJO un intervalo de tiempo igual a tW, denominado tiempo de escritura.
TAS = Tiempo de establecimiento de la nueva direccin [Address Setup Time] TWP = Tiempo de escritura [Write Pulse Time] TDS = Tiempo de establecimiento del dato [Data Setup Time] TDH = Tiempo de retencin del dato [Data Hold] TAH = Tiempo de retencin de la direccin [Address Hold] TWC = Tiempo del ciclo completo de escritura
No todas las RAM tienen las mismas caractersticas de temporizacin pero muchas de ellas son similares, de manera que se utilizar un conjunto de caractersticas comunes con fines ilustrativos. La nomenclatura de los diferentes parmetros de temporizacin variar de un fabricante a otro, pero el significado de cada parmetro es por lo general fcil de determinar a partir de los diagramas de tiempo de la memoria en las hojas de especificaciones de la RAM. Las siguientes figuras muestran los diagramas de tiempo de un ciclo de escritura y uno de lectura respectivamente de una RAM comn. Ciclo de Escritura.- La fig. 5.28 muestra la actividad Carlos Novillo Montero Can
En t1, durante el intervalo de tiempo de escritura, la CPU enva al bus de datos el dato vlido que se va a escribir en la RAM. Los datos tienen que mantenerse en la entrada de la RAM por lo menos por un intervalo de tiempo tDS previo a, y por lo menos un intervalo de tiempo tDH despus de la desactivacin de las seales y en t2. El intervalo tDS recibe el nombre de tiempo de establecimiento del dato, mientras que tDH se denomina tiempo de retencin del dato. De manera similar, las entradas de direccin Carlos Novillo Montero Can
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deben permanecer estables durante el intervalo de retencin de la direccin, tAH, despus de t2. Si no se satisface cualquiera de estos requisitos de tiempo, la operacin de escritura no se llevar a cabo de manera confiable. El ciclo completo de escritura, tWC, que se extiende desde t0 hasta t4, termina cuando la CPU cambia el estado de las lneas de direccin para colocar en ellas una nueva direccin para el siguiente ciclo de escritura o lectura. Ciclo de Lectura.- Las formas de onda de la fig. 5.29 muestran la manera en que se comportan las entradas de direccin, de datos, y de seleccin del CI durante un ciclo de lectura de memoria. Como ya se indic, la CPU proporciona estas seales de entrada a la RAM cuando se desea leer el dato almacenado en una localidad de memoria especfica. La RAM puede tener muchas localidades cuya direccin proviene del bus de direcciones de la CPU, en el diagrama aparecen, por claridad, como bus. En l tambin se encuentra la salida de datos de la RAM. Recuerde que la salida de datos de la RAM est conectada al bus de datos de la CPU. El ciclo de lectura empieza en el tiempo t0. Antes de ese instante, las entradas de direccin tendrn la que se encuentre sobre el bus de direccin, que corresponde a la operacin previa. Debido a que la entrada de seleccin del CI de RAM no est activa, sta no responder a la direccin anterior. Note Carlos Novillo Montero Can
que la lnea
se encuentra en el estado activo
ALTO antes de t0 y permanece en l durante todo el ciclo de lectura. En muchos sistemas de memoria, por lo general, se mantiene en el estado ALTO excepto cuando se lleva al estado BAJO durante el ciclo de escritura. La salida de datos de la RAM se encuentra en su estado de alta-Z ya que = 1.
TACC = Tiempo de acceso [Access Time] T CO = TOD TRC Tiempo requerido obtener en la salida un dato vlido [ChipEnable Output Valid] = Tiempo de salida de datos [Output-Data Time] = Tiempo del ciclo de lectura [Read-Cycle Time]
En t0, la CPU enva una nueva direccin a las entradas de la RAM; esta es la direccin de la localidad donde se realizar la operacin de lectura. Despus de dejar transcurrir el tiempo necesario para Carlos Novillo Montero Can
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que las seales de direccin se estabilicen, se activa la lnea . En t1 la RAM responde colocando el dato, contenido en la localidad cuya direccin enva la CPU, en la lnea de salida de datos. El intervalo entre t0 y t1 es el tiempo de acceso, tACC, de la RAM y es el tiempo que transcurre entre la aplicacin de una nueva direccin y la aparicin de un dato vlido en la salida de la memoria. El parmetro de temporizacin, tCO, es el tiempo que le toma a la salida de la RAM para cambiar su estado de alta-Z al estado de dato vlido una vez activada la seal . En t2, regresa al estado ALTO mientras que la salida de la RAM regresa a su estado de alta-Z despus de transcurrir cierto tiempo, tOD. De este modo, los datos colocados por la RAM en su salida pasan al bus de datos entre t1 y t3. La CPU puede tomar el dato del bus en cualquier momento dentro de este intervalo. En muchas computadoras, la CPU emplea la TPP [transicin positiva] de la seal en t2, para retener los datos en sus registros internos. El tiempo del ciclo de lectura completo, tRC, se extiende desde t0 hasta t4, que es cuando la CPU cambia las entradas de direccin a una direccin diferente para el siguiente ciclo de lectura o escritura. El tiempo que dura el ciclo de lectura, tRC, o el de escritura, tWC, est determinado esencialmente Carlos Novillo Montero Can
por la rapidez con la que trabaja el circuito de memoria. Por ejemplo, en una aplicacin real, la CPU lee a menudo palabras sucesivas de datos, una despus de otra. Si la memoria tiene un tRC de 50ns, la CPU puede leer una palabra cada 50ns, es decir 20 millones de palabras por segundo [20MHz].
FIG U R A SR A M
5.3 0
M EM O R IA
EN TR A D A S M ODO LECTU R A ES CR ITU RA D ESH A B ILITA CI N D E LA S SA LID A S N O SELECCIO N A D A S [R ed uccin d e en erg a ] 1 0 1 X X 0 0 X 1 X CS2 1 1 X X 0 0 X 1 X A LTA -Z X SA LID A S D A TO -SA L D A T O -EN T A LTA -Z
Can
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Memorias Dinmicas [DRAM].- Se fabrican con

tecnologa MOS. Gran capacidad de almacenamiento. Bajo consumo de potencia. Velocidad de acceso media. Las DRAM guardan la informacin en forma de cargas elctricas en pequeos capacitores [pocos pF] MOS. Debido a que la informacin tiende a perderse con el tiempo, es necesario un proceso que se denomina refresco de la DRAM, cuyo periodo es desde 2 hasta 10ms. Esto es una desventaja puesto que requieren ms elementos para el diseo del sistema de memoria. Hay que incluir la circuitera para la operacin de refresco durante los intervalos de acceso para la operacin de lectura o de escritura. Para baja capacidad [<64KBytes], la RAM integrada [iRAM] incluye la circuitera de refresco en el mismo chip. La DRAM, externamente aparece como una RAM normal, el usuario no debe preocuparse del refresco que se hace interna y automticamente. Para memorias grandes [>64KBytes] una versin usa chips denominados controladores para memorias dinmicas que contienen toda la lgica necesaria para refrescar los chips de DRAM que conforman el sistema. Esto reduce grandemente la circuitera de refresco. La fig. 5.31 es una representacin simblica de una celda de memoria dinmica. Los interruptores [SW1 - SW4] son MOSFETs controlados por la salida de varios decodificadores que actan junto con la seal . Un 1L en DATA-IN carga al capacitor y OL lo descarga.
En una operacin de escritura los interruptores SW1 y SW2 se cierran [SW3 y SW4, abiertos]. En una operacin de lectura todos los interruptores se cierran a excepcin de SW1, esto significa que cada vez que se efecta una operacin de lectura se refresca la DRAM. Direcciones Multiplexadas.- La matriz de una DRAM de 16KX 1 tiene 14 entradas para direcciones. Una matriz DRAM de 64K X 1 tendr 16 entradas para direcciones. Una DRAM de 1M X 4 necesita 20 entradas de direccin. Los CIs de memoria de alta capacidad como estos, necesitan muchos terminales si para cada bit de direccin se utiliza un terminal separado. Para reducir el nmero de terminales en los CIs DRAM de alta capacidad, los fabricantes emplean la multiplexin de direcciones, lo que permite que cada terminal d cabida a dos bits de direccin. El ahorro en el nmero de terminales se traduce en una reduccin importante en el tamao de los CIs. A su vez, esto es muy importante en tarjetas de memoria de gran Carlos Novillo Montero Can
Can
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capacidad, donde se desea maximizar la cantidad de memoria que se puede acomodar en una tarjeta.
En la fig. 5.32
BLQ-1 # Registro de 7-bits para la direccin de filas BLQ-2 # Decodificador de direccin de filas BLQ-3 # Registro de 7-bits para la direccin de columnas BLQ-4 # Decodificador de direccin de columnas
tRS = Row Setup Time tCS = Column Setup Time
Se utilizar el CI-4116, una DRAM de 16K X 1, para ilustrar la idea de la multiplecin de direcciones. En la figura 5.32 a) se encuentra un diagrama simplificado de la arquitectura interna de este CI. El CI contiene una matriz de celdas dispuestas en 128 filas y 128 columnas. Existe una sola lnea de entrada de datos, una sola lnea de salida para datos y una entrada . Tambin existen siete entradas para direcciones y cada una tiene una doble funcin [por ejemplo A0/A7 funcionar como A0 y A7]. Asimismo, se incluyen dos entradas de seleccin para sincronizar las direcciones de fila y columna en los correspondientes registros que se encuentran en el CI. La seal de seleccin de fila [Row Address Selection] almacena los 7-bits menos significantes del bus de direccin en el registro de 7-bits [BLQ-1] asociado con las direcciones de filas, mientras que la seal de seleccin de columna [Column Address Selection] almacena los 7-bits ms significantes del bus de direccin en el registro de 7-bits [BLQ-3] asociado con las direcciones de columnas. La direccin de 14 bits se enva a la DRAM en dos pasos, utilizando para ello las seales y . Can Carlos Novillo Montero Can
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El diagrama de temporizacin se ilustra en la fig. 5.32b). Inicialmente, y se encuentran en estado ALTO. En el tiempo t0, se aplica en las entradas de direccin los 7 bits menos significantes que corresponden a la direccin de la fila A0 a A6. Despus de esperar a que transcurra el tiempo de establecimiento requerido [tRS] para el registro de direccin de fila, la seal cambia a t1 hacia el nivel BAJO. La transicin negativa carga la direccin de la fila en el registro de direcciones de fila, por lo que ahora A0 a A6 aparecen en la entrada del decodificador de filas. El nivel BAJO en tambin habilita este decodificador para que pueda decodificar las direcciones de fila y seleccionar una de las filas de la matriz. En el tiempo t2 se aplica la direccin de 7 bits ms significantes [A7 a A13] correspondiente a la columna. En t3, la entrada cambia a nivel BAJO para cargar la direccin de la columna en el registro de direcciones de la columna. tambin habilita el decodificador de columna para que ste pueda decodificar la direccin de columna y seleccionar una columna de la matriz. Ahora, las dos partes de la direccin se encuentran en sus respectivos registros, y los decodificadores las han decodificado para seleccionar la celda que corresponde a las direcciones de fila y columna; por tanto, ya se puede realizar una operacin de escritura o lectura sobre esa celda, al igual que en una RAM Carlos Novillo Montero Can
esttica. Esta DRAM no tiene una entrada de seleccin de circuito [CS]. Las seales y llevan a cabo esa funcin ya que ambas deben estar en nivel BAJO para que los decodificadores seleccionen una celda para escritura o lectura.
Cambio de Formato de las Memorias .-
En muchas aplicaciones de memoria la capacidad de almacenamiento requerido en RAM o ROM o bien el tamao de la palabra no puede ser satisfecha por un microcircuito de memoria. En cambio, varios circuitos integrados de memoria pueden combinarse para ofrecer la capacidad y el tamao de palabra deseados. Se observar cmo se hace esto a travs de varios ejemplos que ilustran los conceptos ms importantes que se necesitarn cuando se conecten los CIs de memoria con un microprocesador. Expansin del Tamao de la Palabra.- Suponga que se necesita una memoria que pueda almacenar M-palabras de 8-bits [M = 2n] y todo lo que se tiene son circuitos RAM como arreglos de M-palabras de 4 lneas de E/S comunes. Podemos combinar dos de estos CIs de M-palabras x 4 para producir la memoria que se busca. La configuracin para realizar esto se muestra, como diagrama de bloques, en la fig. 5.33. Examine este diagrama cuidadosamente y vea qu puede indagar de l antes de seguir. Por ejemplo, se dispone de memorias de 1K X 4 y se Carlos Novillo Montero Can
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desea implementar una de 1KByte. Como cada circuito puede almacenar 1024 palabras de 4-bits y se desea almacenar 1024 palabras de 8-bits, se utilizan 2 CIRAM cada uno para almacenar la mitad de cada palabra, es decir, la RAM-0 almacena los 4-bits menos significantes de cada una de las 1024 palabras y la RAM-1 almacena los 4-bits ms significantes de cada una de las 1024 palabras. En las salidas de la RAM conectadas al bus de datos se dispone de una palabra completa de 8-bits.
de direcciones, este mismo cdigo se aplicar a ambos circuitos de manera que se tenga acceso simultneo a la misma localidad en cada circuito. Una vez seleccionada la direccin, se puede escribir o leer en esta direccin con las lneas del control y . Para leer, debe estar en alto
y debe estar en bajo. Esto ocasiona que las lneas de E/S de la RAM acten como salidas. La RAM-1 coloca su palabra de 4-bits seleccionada en las 4 lneas superiores del bus de datos y la RAM-0 las coloca en las 4 lneas inferiores del mismo bus de datos. As, el bus de datos contiene la palabra de 8-bits seleccionada, la que ahora puede transmitirse hacia otro dispositivo [generalmente un registro de la CPU]. La fig. 5.34 muestra la memoria RAM de 1Kx 8 pedida.
Cualquiera de estas 1024 palabras se selecciona mediante la aplicacin del cdigo de direccin adecuado al bus de direcciones de n-lneas [An-1, ..., A0]. Las lneas de direccin generalmente provienen de la CPU. Observe que cada lnea del bus de direccin est conectada a la correspondiente entrada de direccin de cada circuito. Esto significa que una vez que un cdigo de direccin se coloque en el bus Carlos Novillo Montero Can
FIGUR A 5.34
M EM OR IA 1K x8
Can
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Para escribir,
= 0 y
= 0 hacen que las
lneas de E/S de la RAM acten como entradas. La palabra de 8-bits que se va a escribir se coloca sobre el bus de datos, [lo que en general hace la CPU]. Los 4-bits ms significantes se escriben en la localidad seleccionada de la RAM-1, mientras que los 4 menos significantes se escriben en la RAM-0. En esencia, la combinacin de las dos RAMs, acta como una sola memoria de 1K X 8. A esta combinacin se la conoce como un mdulo de memoria de 1K X 8 [1KByte]. No todas las RAM tienen las mismas caractersticas de temporizacin pero muchas de ellas son similares, de manera que se utilizar un conjunto de caractersticas comunes con fines ilustrativos. La nomenclatura de los diferentes parmetros de temporizacin variar de un fabricante a otro, pero el significado de cada parmetro es por lo general fcil de determinar a partir de los diagramas de tiempo de la memoria en las hojas de especificaciones de la RAM. Las siguientes figuras muestran los diagramas de tiempo de un ciclo de escritura y uno de lectura respectivamente de una RAM comn. Expansin del Nmero de Palabras.- La fig. 5.35 muestra el caso en que se dispone de memorias RAM de Mpalabras de 8-bits cada una, con ellas se ha construido una memoria de 2M-palabras de 8-bits. Para tal propsito se requiere de un decodificador de direccin externo para las lneas de direccin Carlos Novillo Montero Can
adicionales, que en este caso es un decodificador de 1-a-2. Las lneas de salida de cada una de las memorias debe ser de 3-estados para evitar la interferencia de los datos, de modo que cuando se seleccione uno de los bloques, las salidas del otro estn en alta impedancia.
FIGUR A 5.35
M EM OR IA 1K x8-2K x8
Ejemplo.- Con memorias RAM de 1K memoria RAM de 2K X 8.
8, disear una
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Aumento del Nmero de Palabras y del Nmero de Bits.- El siguiente caso se da cuando se requiere aumentar la capacidad de palabras y la capacidad de bits por palabra. La fig. 5.37 muestra un diagrama de bloques en el que se han utilizado bloques de memoria de Mpalabras de 4-bits cada una y se ha implementado una memoria de 4M-palabras de 8-bits. Para poder realizar esta memoria se requieren 2lneas de direccin adicionales [An y An+1] que ingresan a un decodificador de direccin de 2-4 con salida de acuerdo al tipo de CE de las memorias utilizadas, en este caso, como los CE de las memorias se activan con nivel bajo, las salidas del decodifiFIGURA 5.36 AM PLIACI N D EL N M ERO DE PALABRAS
cador deben ser de nivel activo bajo como se indica en la fig. 5.37. La lnea de habilitacin [G] del decodificador se comanda con el bus de control que viene de la CPU.
La fig. 5.36 muestra la memoria RAM pedida, para este caso se requiere una lnea de direccin adicional [A10]. La lnea de direccin adicional va a un decodificador de direccin constituido por un decodificador de 2-1. Para mayores capacidades de memoria, el decodificador de direccin puede resultar ms complejo, en cuyo caso se recomienda utilizar un decodificador MSI, como el CI-74139, el CI-74138, etc. La RAM-0 entrega las 1024 primeras palabras [localidades de 0 a 1023] y la RAM-1 las otras 1024 palabras [localidades de 1024 a 2047].
La fig. 5.38 muestra un ejemplo de expansin del nmero de palabras y del nmero de bits por palabra. En este caso de dispone de memorias de 256 X 2 y se desea implementar una memoria de 1024x 8. Cada bloque de memoria dispone de 8-lneas para el bus de direccin [A0-A7], 2-lneas para el bus de datos[D0D1], una lnea y una lnea . El circuito de memoria resultante tendr de 10-lneas para el bus de direccin [A0-A9], 8-lneas para el bus de datos [D0-D7], un decodificador de direccin de 2-a-4 [salidas con nivel activo bajo] para las 2-lneas de direccin adicionales [A8-A9] requeridas para Carlos Novillo Montero Can
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completar las 10.
nmero de lneas de direccin estrictamente necesario para este propsito, esto es una forma de decodificacin parcial del bus de direccin. Cuando se trabaja con una CPU se dispone de un nmero de lneas de direccin bien definido, por ejemplo, los micro controladores de la serie 8751/52 disponen de un bus de direccin de 16 lneas, se podra trabajar con decodificacin parcial, lo que resulta ms fcil, pero se corre el riesgo de que se puedan generar direcciones de memoria falsas. En esos casos es preferible utilizar la decodificacin completa, que cosiste en utilizar todas las lineas del bus de direccin que posea la CPU, las lneas de direccin que no se conectan directamente a las entradas de las memorias debern ir a un decodificador de direccin, que es el que controlar la ubicacin exacta de cada bloque de memoria. Mapa de Memoria.- En ocasiones es necesario fragmentar toda la capacidad de memoria que puede comandar una CPU en varias regiones, a veces llamadas pginas o simplemente bloques de memoria.
FIGUR A 5.38
EJEM PLO D E AM PLIAC IN D EL N M ER O D E P ALABRAS Y D E BITS
Para esto se utilizan 16 bloques de memoria de 256 X 2, en un arreglo matricial de 4x4 bloques, como se indica en la fig. 5.38. Cada fila contribuye con 256-palabras y cada columna con 2-bits, dando un total de 1024-palabras de 8-bits cada palabra. Decodificacin Completa.- Hasta este momento para variar la capacidad de la memoria se ha utilizado solo el Carlos Novillo Montero Can
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F IG UR A 5.3 9 M E M O R IA
MAPA
DE
FIG U RA 5.4 0 M EM O R IA
EJEM P LO D E D ISTR IB U CI N D E B LO Q U ES EN EL M A P A D E
La fig. 5.39 muestra un mapa de memoria para el circuito de memoria de la fig. 5.40, de 16KBytes implementada con memorias de 4Kx 4. En este caso se ha utilizado un decodificador de direccin de 4-a-16 [CI-74154], de modo que los bloques de memoria puedan ubicarse en cualquier lugar del mapa. Por ejemplo, el bloque de memoria cuyo est conectado a la lnea Y0 del decodificador, ocupa las localidades Carlos Novillo Montero Can Carlos Novillo Montero Can
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de memoria que van desde 0000H hasta 0FFFH [BLQ-00]; el bloque de memoria conectado a la lnea Y1 ocupa las direcciones desde 1000H hasta 1FFFH [BLQ-01]; el bloque conectado a Y7, las direcciones 7000H hasta 7FFFH [BLQ-07], etc. Se observa que los bloque de memoria no ocupan necesariamente direcciones consecutivas. Diseo Combinacional con Memorias ROM.- En el diseo combinacional se deben implementar las funciones de salida: F1<X1, ..., Xn>; ...; Fk<X1, ..., Xn>; siendo X1, ..., Xn, las variables binarias de entrada, [fig. 5.41].
variables de entrada X1, ..., Xn, como las direcciones y las funciones F1, ..., Fk, como las salidas de datos de la memoria ROM [fig. 5.42].
FIG U RA 5.4 2 M EM O R IA R O M CO M O G EN ER A D O R D E FU N CIO N ES B O O LEA N A S
FIG U RA 5.4 1 M EM O R IA RO M P A R A G EN E R A R FUNC IO N ES B O O LEA N A S CO M B IN A CIO N A LES
El diseo clsico plantea el problema desde el punto de vista de la minimizacin de las compuertas lgicas que se necesitan para implementar las funciones deseadas. Para esto, generalmente se utilizan los mtodos del mapa-K para funciones de 4- o 5-variables o el de Quine-McCluskey para un mayor nmero de variables. La memoria ROM cumple justamente con la funcin indicada en la fig.5.35 si se considera a las Carlos Novillo Montero Can
Ejemplo.- En este caso se desea implementar un circuito combinacional que acepte 4-variables de entrada [D, C, B, A] y que genere cuatro funciones de salida [F3, F2, F1, F0]. Para esto se requiere una memoria ROM de 16x4. Las lneas de direccin de la memoria corresponden a cada una de las variables de entrada [D = A3; C = A2; B = A1; A = A0] y las lneas de datos a cada una de las variables de salida [F3 = D3; F2 = D2; F1 = D1; F0 = D0]. El contenido de la ROM corresponde a la informacin requerida para cada una de las variables de salida.
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CA P TU LO 5 - M EM O R IA S 0 0 1 1 1 1 1 1 1 1 A3 1 1 0 0 0 0 1 1 1 1 A2 1 1 0 0 1 1 0 0 1 1 A1 0 1 0 1 0 1 0 1 0 1 A0 1 0 1 1 0 0 0 1 1 0 D3 0 1 1 0 0 1 1 1 0 0 D2 0 1 1 0 0 1 0 1 1 0 D1 1 0 0 1 0 0 1 0 0 1 D0
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Para la solucin del problema conviene implementar una tabla de verdad para estas funciones. La fig. 5.43 muestra el circuito correspondiente y la tabla de verdad. En la siguiente tabla, se ve que las variables de entrada [D, C, B, A] corresponden a la lneas de direccin [A3, A2, A1, A0] respectivamente. La fig. 5.43 muestra la solucin para generar las 4-funciones booleanas pedidas. Cada uno de los DIPswitchs sirve para generar la variable de entrada correspondiente [D, C, B, A], tambin podran provenir de algn otro circuito lgico.
D I R E C C I N C O N T E N I D O M E M O R I A
FIG UR A 5.43 B O O LEA N A S
M EM O RIA RO M P A RA G E N E R A R FUNC IO N ES
FIG U R A 5.4 4 M E M O R IA R O M C O M O D E C O D IFIC A D O R .
A8 Va ria b les d e En t D 0 0 0 0 0 0 C 0 0 0 0 1 1 B 0 0 1 1 0 0 A 0 1 0 1 0 1 Va ria b les d e Sa l F3 0 1 1 1 0 0 F2 1 0 1 1 0 1 F1 0 1 1 0 1 0 F0 0 0 0 1 0 0 0 0 1 1
A7 0 1 0 1
EN TR A D A A SCII EB CD IC B IN GRAY
SA LID A EB CD IC A SCII GRAY B IN
EJ EM P LO
Generador de Caracteres con Memoria ROM.- En la fig. 5.45 se utiliza una ROM de 1Kx 8 para comandar una Can Carlos Novillo Montero Can
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matriz de 8x 8 LEDs, donde se representarn grficamente todos los smbolos del cdigo ASCII normalizado de 7-bits. Para la formacin de cada carcter se necesitan 8 localidades de memoria [donde se guardan los 8-cdigos necesarios para cada carcter] por tanto se requieren 3-lneas de direccin [A2, A1, A0]. Las salidas del contador mdulo 8 [Q2, Q1, Q0] sirven para generar las 3-lneas de direccin menos significantes [A2, A1, A0] respectivamente. Tambin las salidas del contador, mientras que el decodificador de 3-a-8, sirve para comandar las columnas de la matriz de LEDs [C7-C0]; es de indicar que solo una columna est habilitada cada vez, pero el proceso se repite continuamente dando la impresin de que el carcter se forma como si todas las columnas estuvieran habilitadas al mismo tiempo.
CO M A N D O D E FILA S A9 1 A8 1 A7 0 A6 0 A5 0 A4 0 A3 1 CO LU M N A S A2 X Q2 A1 X Q1 A0 X Q0
servir como la parte ms significante del bus de direccin [A9A8A7 A6A5A4A3], como se indica en la tabla de contenido, adjunta a la fig. 5.45.
M E M O R I A
D IR E C 308H 309H 30AH 30BH 30C H 30D H 30E H 30F H
C ON T 32H 49H 49H 49H 49H 3E H 40H 00H
FIG U R A
5 .4 5
La fig. 5.46 muestra otro ejemplo con la letra N [ASCII 4EH = 100 11102 / A9A8A7 A6A5A4A3]. Analice los dos ejemplo y saque las conclusiones pertinentes.
CO M A N D O D E FILA S A9 1 A8 0 A7 0 A6 1 A5 1 A4 1 A3 0 CO LU M N A S A2 X Q2 A1 X Q1 A0 X Q0
Cd ig o A SCII d e la a [6 1 H ]
La ROM guarda los cdigos que controlan la matriz para que aparezca el carcter seleccionado por el cdigo ASCII de ese carcter, que se utiliza como las lneas de direccin ms significativas [A9-A3] y cuyas salidas [D7-D0] controlan las filas de la matriz de LEDs [F7-F0]. Como ejemplo se muestra la letra a, cuyo cdigo ASCII es 61H [110 00012], que Carlos Novillo Montero Can
Cd ig o A SCII d e la N [4 EH ]
La salida de la memoria ROM no puede comandar directamente la cantidad de corriente que requiere la matriz de LEDs. Carlos Novillo Montero Can
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I A
D IR E C 270H 271H 272H 273H 274H 275H 276H 277H
C ON T 7F H 02H 04H 08H 10H 20H 7F H 00H
Para comandar la filas, se necesita un buffer [CI74244] y un transistor NPN para cada salida de datos. El decodificador 74138 tambin necesita un transistor PNP para comandar cada una de las 8 columnas de la matriz. Diseo Secuencial Sincrnico con Memorias ROM.- Cuando se debe disear un circuito combinacional o secuencial de gran complejidad, es ms aconsejable utilizar elementos programable del tipo PLA y memorias ROM. En este caso el inters se centra en la utilizacin de memorias ROM para el diseo de circuitos secuenciales sincrnicos. Controlador de N-Pasos sin Saltos.- Para generar una forma de onda cualquiera, o un controlador de N-pasos, se puede usar el circuito que se nuestra en la fig. 5.48.
FIG U R A
5 .4 6
La fig. 5.47 muestra parcialmente la circuitera que se debe aadir para solucionar el problema de la corriente.
FIG UR A 5.4 8 D ISE O SECU EN CIA L CO N M EM O RIA S RO M
F IG UR A 5.47
C IR C UITO D E C OM A N D O P A R A LA M ATR IZ D E LE D s
Se requiere de un contador 74LS163 que tiene una entrada de borrado [CLR] sincronizada con el reloj. Can Carlos Novillo Montero Can
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La salida D0 de la ROM es 1L en todas las localidades de la ROM, excepto para la localidad [N-1] en la que D0 = 0L. Durante la direccin [N-1] la entrada CLR del contador ser 0L, con el siguiente pulso de reloj, el contador reinicializa la cuenta desde 0. Para evitar el ruido que puede producirse a la salida de la ROM, debido a los diferentes tiempos de propagacin [retardos] a travs de ella, se puede colocar un registro de FFs tipo-D a la salida de la ROM que tomar los datos [comando] que salen de la ROM de forma sincrnica con la seal de reloj. Ejemplo.- Utilizando una memoria ROM y un contador, disear un circuito secuencial sincrnico que permita generar las formas de onda [peridicas] que se muestran en la fig. 5.49.
salidas [D2, para la funcin F2; D1, para F1 y D0, para F0]. La salida D0 no es necesaria, pero se la pude usar como una salida para controlar la paridad del sistema, como bit de comprobacin.
Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 A2 Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A1 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 A0 X X X X X X X X X X X X X X X X D3 F2 0 1 0 0 0 1 1 0 1 1 0 0 1 1 1 0 D2 F1 1 0 1 1 0 0 0 1 0 0 0 1 0 0 0 1 D1 F0 0 1 1 0 1 1 1 0 0 1 0 0 0 1 1 0 D0
FIG U RA 5.4 9
FO R M A S D E O N D A D ESEA D A S 1 A3
La informacin binaria de las formas de onda requeridas se presenta en la siguiente tabla, en ella tambin se observa una columna con condiciones no importa [X], de la memoria ROM solo se necesitan 3 Carlos Novillo Montero Can
D I R E C C I N CO N TENID O M E M O R I A
De manera que, la memoria estar programada con Carlos Novillo Montero Can
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la informacin que se muestra en la tabla anterior. Para implementar el circuito pedido, tambin se requiere de un contador de mdulo igual al nmero de valores diferentes que tienen las funciones sincrnicas que se desea implementar. En la tabla anterior se puede apreciar que las lneas de direccin de la ROM [A2, A1 y A0] estn comandadas por las variables de estado actual [Q2, Q1 y Q0] respectivamente, y que las salidas de la ROM [D2, D1 y D0] generan las funciones de salida [F2, F1 y F0] respectivamente.
bit de paridad para la deteccin de posibles errores. La tabla muestra el valor que toman las salidas del contador y que corresponden a las lneas de direccin de la memoria; el contenido de la ROM representa cada uno de los valores que tomarn las variables de salida. Controlador de Programa con Saltos Condicionados y no Condicionados.- El circuito de la fig. 5.48 muestra un caso general de la utilizacin de una ROM, para el controlador de programas con saltos condicionados y no condicionados. El circuito incrementa el contenido del contador con cada transicin positiva del reloj, sin embargo, para que el programa pueda realizar saltos, es necesario que la nueva posicin del programa pueda definirse de manera arbitraria. Con cada transicin positiva del reloj se toma la informacin almacenada en la ROM de control; esa informacin depende de las variables de entrada y del estado actual y puede definirse arbitrariamente al programar la memoria. En la fig. 5.51 puede verse que en algunas de las entradas de direccin de la ROM se han conectado las variables de entrada y en las restantes, se realimentan las salidas correspondientes al estado actual. El registro de almacenamiento es para mantener el sincronismo de la red. A continuacin se presentan algunos ejemplos de aplicacin de las memorias ROM en el diseo de circuitos secuenciales sincrnicos. Carlos Novillo Montero Can
FIG U RA 5.5 0 M EM O R IA R O M P A RA G EN ER A R LA S FO R M A S D E O N D A R EQ U ER ID A S
La memoria estar programada con la informacin que se muestra en la tabla anterior. Para implementar el circuito pedido, es necesario un contador de mdulo igual al nmero de valores diferentes que tienen las funciones sincrnicas que se desea implementar. La memoria ROM tiene la capacidad suficiente para almacenar los datos de las funciones pedidas una ROM de 256x4, en este caso, solo se requieren 3-lneas de salida, de modo que no se utilizar la lnea D3, fig. 5.50, sin embrago, se lo podra aprovechar como Carlos Novillo Montero Can
- 4 06 -
- 4 07 -
finalmente, la tabla de comportamiento de la red secuencial sincrnica, solo que, en este caso, no es necesario generar las entradas de control actual.
FIG UR A 5 .5 2 FIG UR A 5.51 CO N TRO L D E SA LTO S CO N D ICIO N A LES Y N O CO N D ICIO N A LES
D IA G RA M A D E ESTA D O S
Ejemplo 1.- Mediante el uso de una ROM de la capacidad adecuada, disear un circuito secuencial sincrnico que detecte la siguiente secuencia. Al trmino de la deteccin, el circuito debe regresar al estado inicial. El circuito dispone de una salida Z<t> que tomar el valor 1L solo cuando se cumpla la secuencia.
t X 0 <t> X 1 <t> 1 0 1 2 1 1 3 0 0 4 1 0
Toda la informacin que se requiere se muestra en la fig. 5.52, y en las tablas siguientes. En la tabla del comportamiento de la red secuencial, se puede ver que las lneas de direccin de la ROM estn comandadas por las variables de entrada y por las variables de estado actual. Las salidas de la ROM generan las variables de estado prximo y la salida actual. El registro conformado por los 3 FFs tipo-D, sirven para sincronizar el funcionamiento de la red.
EN T. AC T. E S T. A C T. X1X0 0 0 A /0 A /0 D /0 A /0 0 1 A /0 A /0 A /0 A /1 1 0 B/0 B/0 B/0 B/0 1 1 A /0 C /0 A /0 A /0 E S TA D O A B C D A SIG N A C I N [0 0] [0 1] [1 0] [1 1]
Para la solucin de este problema se igual forma que en el caso de un diseo sincrnico normal; es decir, primero se diagrama de estados, luego la tabla de continuacin la tabla de transicin de Carlos Novillo Montero
procede de secuencial obtiene el estados, a estados y, Can
A B C D
TA BLA D E E S TA D O S
Can
CA P TU LO 5 - M EM O R IA S ENT. A CT. EST. A CT. [0 0] [0 1] [1 0] [1 1] X 1X 0 0 0 [0 0]/0 [0 0]/0 [1 1]/0 [0 0]/0 0 1 [0 0]/0 [0 0]/0 [0 0]/0 [0 0]/1 1 0 [0 1]/0 [0 1]/0 [0 1]/0 [0 1]/0 1 1 [0 0]/0 [1 0]/0 [0 0]/0 [0 0]/0
- 4 08 -
- 4 09 -
TA B LA D E TR A N SICI N D E ESTA D O S
La tabla anterior muestra la informacin que debe almacenarse en cada localidad de la ROM. Tambin se indica la funcin que se realiza con cada valor de entrada y de acuerdo al estado actual de la red. En esta tabla se ven claramente las seales que se conectarn con las lneas de direccin respectivas. El circuito para este propsito se muestra junto a la tabla de comportamiento en la fig. 5.53.
E ntrada Actual X 1 <t> 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A3 D I R X 0 <t> 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 A2 E C
E stado Actual Q 1 <t> Q 0 <t> 0 0 1 1 O O 1 1 0 0 1 1 0 0 1 1 A1 C E I 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 A0 M
S al.
E stado P rxim o
Z<t> Q 1 <t+1> Q 0 <t+1> 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 D2 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 D1 N I T A E N I 0 0 1 0 0 0 0 0 1 1 1 1 0 0 0 0 D0 D O
F UN C I N A A B A C D D A A A B A C A D A A B B B C B D B A A B C C A D A FIG U RA 5.53 P R O B LEM A N 1 SO LUCI N P A RA EL
N C O R
Ejemplo 2.- Mediante el uso de una memoria ROM de la capacidad adecuada, disear un circuito secuencial sincrnico que cumpla con las funciones indicadas en la siguiente tabla.
TA B LA D E L C O M P O R TA M IE N TO D E LA R E D S EC U EN C IA L S IN C R N IC A
Can
Can
- 4 10 -
CA P TU LO 5 - M EM O R IA S ENT.
- 4 11 -
EN TR A D A S FU N CI N X1 0 0 1 1 X0 0 1 0 1 NO C -U C-D C-U C UE N TA M O D -4 M O D -4 M O D -3 N O TA S : C -U = C O N T A D O R U P C-D = CO N TA D O R D O W N M O D = M D U LO
A CT. EST. A CT. O 1 2 3 TA BLA D E E S TA D O S O O O 1 2 3 O 1 1 2 3 0 1 O 3 O 1 2 1 1 1 2 O O ESTA D O O 1 2 3 A SIG NA CI N O O O 1 1 O 1 1
ENT. A CT. EST. A C T. O O O 1 1 O 1 1 O O O O O 1 1 O 1 1 O 1 O 1 1 O 1 1 O O 1 O 1 1 O O O 1 1 1 1 1 O 1 1 O O O O O
TA BLA D E E XC ITA C I N
En tra d a A ctu al FIG U RA ESTA D O 5 .5 4 D IA G R A M A D E X 1 <t> O O O EN TR A D A S FU N CI N X1 0 0 1 1 X0 0 1 0 1 NO C -U C-D C-U C UE N TA M O D -4 M O D -4 M O D -3 N O TA S : C -U = C O N T A D O R U P C-D = CO N TA D O R D O W N M O D = M D U LO O O O O O 1 1 1 1 1 X 0 <t> O O O O 1 1 1 1 O O O O 1
Esta d o A ctu al Q 1 <t> O O 1 1 O O 1 1 O O 1 1 O Q 0 <t> O 1 O 1 O 1 O 1 O 1 O 1 O
Esta d o P rxim o Q 1 < t+ 1> O O 1 1 O 1 1 O 1 O O 1 O Q 0 < t+ 1> O 1 O 1 1 O 1 O 1 O 1 O 1
FU N CI N 0 6 0 1 6 1 2 6 2 3 6 3 0 6 1 1 6 2 2 6 3 3 6 0 0 6 3 1 6 0 2 6 1 3 6 2 0 6 1
Can
Can
CA P TU LO 5 - M EM O R IA S 1 1 1 A3 D I R 1 1 1 A2 E M C O 1 1 A1 C E I M 1 O 1 A0 O 1 O O D1 O O O D0 1 6 2 2 6 0 3 6 0
- 4 12 -
- 4 13 -
N C O N T E N I D O R I A
Ejemplo 3.- Mediante el uso de una memoria ROM de la capacidad adecuada, disear un circuito secuencial sincrnico que cumpla con las funciones indicadas en la siguiente tabla.
EN TR A D A S FU N CI N X1 X0 O 1 O 1 C -U C -U C-D M O D -6 M O D -7 M O D -8 N O TA S : C -U = C O N T A D O R U P C-D = CO N TA D O R D O W N M O D = M D U LO
TA B LA D EL CO M P O R TA M IEN TO D E LA R E D S EC U EN C IA L S IN C R N IC A
La tabla anterior muestra la informacin que debe almacenarse en cada localidad de la ROM. Tambin se indica la funcin que se realiza con cada valor de entrada y de acuerdo al estado actual de la red. En esta tabla se ven claramente las seales que se conectarn con las lneas de direccin respectivas. El circuito se muestra junto a la tabla de comportamiento en la fig. 5.55.
O O 1 1
N O CU EN TA
D :\R ES P A LD O S \D ig ita les\S D -Cp 5 Col.w p d R evisin : Sep tiem b re - 2 00 8
FIG UR A 5.55
SO LU CI N A L EJEM P LO 2
Can
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Memorias

FIG UR A 5.1 RELA CI N D E LA M EM O R IA D ENTRO D EL M ICR O P R O CESA D O R

Carlos Novillo Montero

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localidad seleccionada en el bus de datos de donde se transfiere a la CPU.

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First Out] y FIFO [Firts In - First Out] [Stacks o Pilas]

MEMORIA SLO PARA LECTURA [ROM]

Aplicaciones de las ROM .- En los Sistemas Digitales,

La ROM como Encoder.- Un encoder es una estructura

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memoria ROM como encoder en la que se incluye el decodificador de direccin.

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como un diodo, debido a que los colectores estn conectados a VCC.

F IG UR A 5.14 FO TO D E U N A M EM O R IA EP R O M FIG UR A 5 .1 3 FA M O S TR A N SISTO R

A R Q U ITECTU R A D E UN A M EM O RIA EP R O M 8x8 - FA M O S

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FIG U R A 5.1 5 D ISTR IB U CI N D E P IN E S D E LA M EM O R IA EP RO M 273 2, D E 4K B YTES FIG UR A 5.1 8 CO M P U ER TA N O T TTL D E 3-ESTA D O S

/VPP SALIDAS VIL VIH X VPP

DATO-ent. Modo Normal = 500mW

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FIG U R A 5 .1 7 D ISTR IB U CI N D E P IN ES D E LA M EM O R IA EP RO M 272 56 , D E 32K B YTES

]. En el encapsulado, adems se pueden

VP P VCC VCC VCC VPP VPP VPP VCC VCC

S A L ID A S S A L ID A D E D A T O S A L TA -Z A L TA -Z ENTRADA DE DA TOS S A L ID A D E D A T O S A L TA -Z 34H 1FH

1 . P U ED E SER VIL O VIH 2 . VH V = 1 2V 0 ,5 V 3 . A 1 - A 8 y A 1 0 - A 1 4 = VIL

PROM Elctricamente Borrable [EEPROM].-

Se desarroll al rededor de 1980 como una mejora de la EPROM.

< < < <

FIG U R A 5.2 1 EEP R O M

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FIG U R A 5.2 2 D IA G R A M A D E B LO Q U ES S IM P LIFICA D O D E UN A M E M O R IA FLA S H U S B

El grfico de la fig. 5.22 muestra la implementacin Carlos Novillo Montero Can

Arquitectura de la RAM .- Como sucede con la ROM,

A R Q U ITE CTU R A D E U N A R A M D E 3 2 x 4 F IG UR A 5.24 TR AN S C E IV E R

a ) FLIP -FLO P B JT b ) FLIP -FLO P M O SFET-N FIG U RA 5 .2 6 CELD A D E M EM O R IA SRA M

CE FIG U R A 5 .2 5 A R Q U ITE CTU R A D E U N A S R A M 2 x 2 CO N B US D E D A TO S B IR IR ECCIO N A L 0 0 0 0 0 1 1 X

FU N CI N Escrib e en la Loc. 0 Escrib e en la Loc. 1 Lee la Loc. 0 Lee la Loc. 0 A lta -Z

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Habilitacin del CI.- Muchos circuitos de memoria tienen

una o ms entradas Can Carlos Novillo Montero

que se usan para habilitar Can

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RAM Esttica [SRAM].- La operacin de la RAM que

se encuentra en el estado activo

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Memorias Dinmicas [DRAM].- Se fabrican con

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tRS = Row Setup Time tCS = Column Setup Time

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Cambio de Formato de las Memorias .-

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= 0 hacen que las

Ejemplo.- Con memorias RAM de 1K memoria RAM de 2K X 8.

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completar las 10.

EJEM PLO D E AM PLIAC IN D EL N M ER O D E P ALABRAS Y D E BITS

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