CIRCUITOS ELECTRONICOS II

2009

Tema: Memorias y Dispositivos de Lgica Programable (PLDs)

Objetivos:
1.- Conocer la funcin, caractersticas bsicas y tipos de memorias. 2.- Conocer la funcin, caractersticas principales y aplicaciones de las memorias semiconductoras en los sistemas digitales. 3.- Reconocer los diferentes tipos de memorias semiconductoras 4.- Comprender la organizacin interna y los diagramas de tiempos de lectura y escritura de una memoria semiconductora. 5.- Entender la informacin que proporciona el fabricante de memorias semiconductoras en los catlogos 6.- Adquirir destreza en la realizacin del mapa de memoria de un sistema digital. 7.- Conocer los tipos, caractersticas principales y aplicaciones de los dispositivos lgicos programables.

Indice:
0.- Introduccin 1.- Memorias 1.1.- Introduccin 1.2.- Memorias semiconductoras 1.3.- Parmetros temporales 1.4.- Expansin de memorias 1.5.- Mapa de memoria 2.- Dispositivos de Lgica Programable 2.1.- Introduccin 2.2.- Arquitectura de los PLDs 2.3.- Clasificacin

ING. RPCG

VI -0

CIRCUITOS ELECTRONICOS II

2009

Clasificacin de memorias
MEMORIAS

MAGNTICAS Discos Cintas

PTICAS

SEMICONDUCTORAS

Acceso secuencial

Acceso aleatorio

Registros de desplazamiento

Disp. acoplados por carga (CCD)

LIFO FIFO

De lectura y escritura

De slo lectura

SRAM
-Dual-Port -Serie -...

DRAM
-VRAM -EDORAM -...

FLASH

ROM

PROM EPROM

EEPROM

VI -1

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Memoria en un sistema digital basado en microprocesador

BUS DE DIRECCIONES (unidireccional)

Memoria de datos

Memoria de programa

Dispositivos de E/S Conexin a circuitos exteriores

C.P.U.
BUS DE DATOS (bidireccional)

BUS DE CONTROL

VI -2

CIRCUITOS ELECTRONICOS II

2009

Caractersticas de las memorias semiconductoras de acceso aleatorio

Capacidad y organizacin
N palabras x bits/palabra

Tiempo de acceso

SRAM, DRAM, FLASH: reescritura

Escritura / reprogramacin

ROM: programada en fbrica

PROM: programacin una nica vez EPROM: programacin varias veces fuera del equipo final (mediante luz UV) EEPROM: programacin en el equipo final

Densidad

Coste Consumo

Volatilidad
ROM, PROM, EPROM, EEPROM, FLASH: no voltiles SRAM, DRAM: voltiles

VI -3

Celdas bsicas de las memorias semiconductoras

SRAM
Lnea de palabra
D Q

DRAM

Lnea de palabra

WE

Seleccin Habilitacin

Lnea de datos de entrada (escritura)

Lnea de datos de salida (lectura)

Lnea de datos

ROM
Lnea de palabra
fusible

PROM
Lnea de palabra

Lnea de datos (1 almacenado)

Lnea de datos (0 almacenado)

Lnea de datos (1 programado)

Lnea de datos (0 programado)

Vcc

Tecnologa TTL: equivale a: Tecnologa MOS:

+VDD

VI-4

Organizacin y capacidad de una memoria

Bus de direcciones
(n lneas)

MEMORIA

Bus de datos
(m lneas)

Bus de control

N de palabras: 2n Organizacin: 2n x m bits Bits/palabra: m

Ejemplo: memoria con 12 terminales de direcciones y 8 de datos Organizacin: 212 x 8 = 21022 x 8 = 4k x 8 bits Capacidad: 32 kbits = 32768 bits

VI-5

Diagrama funcional de una memoria SRAM

Descripcin de s ombre pineN
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 CS WE OE D0 D1 D2 D3

Descripcin

A0 - A9 D0 - D3 CS WE OE

(Address Inputs) Entradas de direccin (Data Input/Output) Entradas/Salidas de datos (Chip Select) Entrada de seleccin del chip (Write Enable) Entrada de habilitacin de escritura (Output Enable) Entrada de habilitacin de salida

Modos de fun ion am io ento CS M od

Inactivo Lectura Lectura Escritura 1 0 0 0

WE
X 1 1 0

OE
X 0 1 X

Bus Datos
High Z Dout High Z Din

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 D0 D1 D2 D3

MATRIZ DE CELDAS Decod. 1K x 4 4.096 bits

Din

Dout

Control E/S

CS WE OE

VI-6

Representacin de lneas y buses

Representacin de lneas
Dato irrelevante o desconocido

Nivel lgico alto

Nivel lgico bajo

Representacin de buses
Datos conocidos

Datos irrelevantes o desconocidos

0F

37

A2

Lneas del bus en estado de alta impedancia

VI-7

Ciclo de lectura
t Entrada de direcciones
RC

Direccin vlida

Salida de datos

Dato previo vlido

Dato vlido

AA

Ciclo de lectura 1: R/W = 1; CE = 0

t Entrada de direcciones

RC

Direccin vlida

Entrada CE

Salida de datos

Dato vlido

t t
AA

AC

Ciclo de lectura 2: R/W = 1

NOTA: Si la memoria dispusiera de un terminal de entrada OE habra que tener en cuenta un tercer cronograma.
VI-8

Ciclo de escritura
t Entrada de direcciones
WC

Direccin vlida

Entrada CE

Entrada R/W

Entrada de datos

Dato vlido

t t WP

DS

DH

Ciclo de escritura 1: controlado por R/W

t Entrada de direcciones

WC

Direccin vlida

Entrada CE

Entrada R/W

Entrada de datos

Dato vlido

t t CW

DS

DH

Ciclo de escritura 2: controlado por CE

VI-9

Parmetros temporales de la memoria PCD5114

(1K x 4 bit SRAM)
A.C. CHARACTERISTICS VDD = 5V parameter Read cycle Read cycle time Address access time Chip select access time Output hold from address change Output hold from chip select Output to low impedance from chip selection at CL = 5 pF Output to high impedance from chip deselection at CL = 5 pF Write cycle Write cycle time Chip selection to end of write Address set-up time Write pulse duration Write recovery time Data set-up time Data hold time Output to high impedance from write enabled at CL = 5 pF Output active from end of write at CL = 5 pF t WC t CW t AS t WP t WR t DS t DH t WZ t RZ 200 120 0 140 0 80 0 20 60 ns ns ns ns ns ns ns ns ns t RC t AA t AC t OHA t OHC t CLZ t CHZ 200 20 20 20 200 200 80 ns ns ns ns ns ns ns 0.5 V; VSS = 0V; Tamb = -25 to +70 C symbol min. typ. max unit

VI-10

Ampl. de la longitud de palabra de una memoria

2 chips PCD5114 (1k x 4) Memoria 1k x 8

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 CS WE

IO0 IO1 IO2 IO3

PCD5114

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 CS WE

IO0 IO1 IO2 IO3

PCD5114

A0

A9

CS

R/W

D0

D7 Bus de Datos

Bus de Direcciones

VI-11

Ampl. del nmero de palabras de una memoria

2 chips PCD5114 (1k x 4) Memoria 2k x 4

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 CS WE

IO0 IO1 IO2 IO3

PCD5114

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 CS WE

IO0 IO1 IO2 IO3

PCD5114

A0

A10 CS Bus de Direcciones

D0 R/W

D3

Bus de Datos

VI-12

Ampl. del nmero de palabras y de su longitud

8 chips PCD5114 (1k x 4) Memoria 4k x 8
Bus de datos D0 D7
A -A 9
0

CS 1Kx4 WE A -A

I/O 0 I/O 1 I/O 2 I/O 3

0 9

CS

CS 1Kx4 WE A -A9
0

I/O I/O I/O I/O

0 1 2 3

ENABLE S0

CS 1Kx4 WE A -A CS 1Kx4 WE A -A 9
0

I/O 0 I/O 1 I/O 2 I/O 3

A11 A10

E1 E0

S1 S2 S3 DECOD.

0 9

I/O 0 I/O 1 I/O 2 I/O 3

CS 1Kx4 WE

I/O 0 I/O 1 I/O 2 I/O 3

A9-A0

A -A CS

0 9

I/O 0 I/O 1 I/O 2 I/O 3

1Kx4 WE A -A 9
0

CS 1Kx4 WE A -A CS 1Kx4 WE

I/O 0 I/O 1 I/O 2 I/O 3

0 9

I/O 0 I/O 1 I/O 2 I/O 3

R/W
VI-13

Dispositivos de Lgica Programable (PLDs)

Ventajas reemplazan a varios componentes discretos
- reduccin del n de CIs - reduccin de espacio, conexiones, consumo... - reduccin del coste - aumento de fiabilidad

tienen la posibilidad de ser reprogramados

- eliminacin de errores de grabacin - gran flexibilidad

su diseo es sencillo
- programacin a alto nivel (ecuaciones booleanas, tablas de verdad, diagramas de estados...) - posibilidad de simulacin

VI -14

Dispositivos de Lgica Programable (PLDs)

Elementos necesarios para su programacin: ordenador software de programacin programador de PLDs

VI-15

Dispositivos de Lgica Programable (PLDs)

Estructura general de un PLD
Entradas
Funcin de entrada Matriz AND Matriz OR Funcin de salida

Salidas

ESTRUCTURA BSICA
realimentacin

Clasificacin de PLDs
PROM (Programmable Read Only Memory) Matriz AND fija - Matriz OR programable PAL (Programmable Array Logic) Matriz AND programable - Matriz OR fija FPLA (Field-Programmable Logic Array) o PLA Matriz AND programable - Matriz OR programable GAL (Generic Array Logic) Matriz AND reprogramable - Matriz OR fija - Lgica de salida programable (combinacional-secuencial)

VI-16

Dispositivos de Lgica Programable (PLDs)

Arquitectura de una PROM Arquitectura de una PAL

VI -17

Dispositivos de Lgica Programable (PLDs)

Arquitectura de una PLA Diagrama de bloques de una GAL

OLMC: Output Logic MacroCell (macro-clula lgica de salida) Puede programarse en modo combinacional o secuencial
VI -18

Dispositivos de Lgica Programable (PLDs)

Ejemplo de realizacin de funciones lgicas con PROM, PAL y PLA
Funciones: F1=A; F2=AB; F3=A+B; F4=AB+AB PROM PAL PLA

VI -19