UNIVERSIDAD DE SAN CARLOS DE GUATEMALA FACULTAD DE INGENIERA ESCUELA DE MECNICA ELCTRICA ELECTRONICA 5

Grupo Z0087

PRIMERA FASE

CAJA REGISTRADORA PROGRAMABLE

Luis Edyn Pop Castro 200915690 Freddy Fernando Chang Chau 200819280 Hctor David Concoh Cax 200819972

Guatemala, febrero de 2013

INTRODUCCION:
El proyecto del laboratorio de electrnica 5, consiste en hacer una caja registradora de un comercio. Usando un procesador y una tarjeta madre, donde se tendr que escribir un programa en la memoria de la tarjeta madre para hacer las funciones de dicho artefacto. Como por ejemplo deber capitalizar las ventas del da o guardar datos. Tambin se tendr que usar para enlazar perifricos externos para recolectar datos o mostrar datos. Todo esto se tendr que hacer usando el lenguaje ensamblador. La idea principal es usar tanto los registros de algn microprocesador como tambin el uso del lenguaje para enviar, recibir, guardar y mostrar datos de un prototipo.

OBJETIVOS
Aplicar conocimientos adquiridos de Electrnica 3 y Electrnica 5, de circuitos combinacionales, secuenciales. Aplicar el uso y programacin de los microprocesadores. Aplicar protocolos de comunicacin serial. Para comprender aplicaciones de comunicacin entre perifricos, circuitos, memorias y dems dispositivos. Desarrollar su proyecto basndose en el lenguaje Ensamblador, y as poder comprender el juego completo de instrucciones de un procesador como tambin el direccionamiento de memoria y perifricos.

MARCO TEORICO
El Pentium II incluye dos caches on-chip, una para datos otra para instrucciones. Cada cache es de 8 KBytes, utilizando un tamao de lnea de 32 bytes y una organizacin asociativa por conjunto de dos vas. Incluye adems una cache L2 que alimenta a las dos cache L1. La cache L2 es asociativa por conjunto de cuatro vas, y con tamaos que oscilan entre 256 Kbytes y 1Mbyte. La figura proporciona una visin simplificada de la estructura del Pentium II, resaltando la ubicacin de las tres caches.

En la figura mostrada anteriormente, se presenta el diagrama de bloques del Pentium II. Los elementos esenciales de la organizacin superescalar son: La unidad de captacin y decodificacin de instrucciones, la unidad de envo y ejecucin, y la unidad de retiro. Se describe a continuacin la operacin de cada una de ellas:

Operacin de la unidad de captacin y decodificacin. La figura muestra un esquema simplificado de la unidad de captacin y decodificacin del Pentium II. La operacin de captacin consta de tres etapas encauzadas:

Etapa IFU1 Capta instrucciones desde la cache de instrucciones, una lnea (32 bytes) cada vez. La unidad <<Siguiente IP>> proporciona la direccin de la siguiente instruccin a captar, y se capta en el buffer IFU1 la lnea de cache que contiene la instruccin. Esta operacin no se calcula sencillamente incrementando el puntero, porque podra haber un salto o una interrupcin pendiente que moviese el puntero a una posicin diferente. Despus el contenido del buffer IFU1 pasa IFU2 (16 bytes cada vez).

Etapa IFU2 Esta unidad lleva a cabo dos operaciones en paralelo. IFU2 examina los bytes para determinar los lmites de las instrucciones; esta es una operacin necesaria, debido a que las instrucciones del Pentium son de longitud variable. Si alguna de las instrucciones es de salto, la unidad pasa la direccin de memoria correspondiente a la unidad de prediccin dinmica de saltos. IFU2 pasa despus el bloque de 16 bytes a IFU3, que es responsable de alinear las instrucciones para presentarlas al decodificador apropiado. Etapa IFU3 Para comprender el funcionamiento de esta etapa, es necesario describir la primera etapa de la unidad de decodificacin de instrucciones, ID1. Esta etapa es capaz de manejar tres instrucciones en paralelo. ID1 traduce cada instruccin en de una a cuatro micro-operaciones cada una de 118 bits. ID1 contiene tres decodificadores. El primero de ellos puede manejar instrucciones que se traduzcan hasta en cuatro micro-operaciones. El segundo y el tercer decodificador maneja instrucciones sencillas que correspondan a una nica micro-operacin (instrucciones registro a registro e instrucciones de carga). Si ms de una instruccin es compleja, las instrucciones deben introducirse en ID1 en etapas, de tal modo que el segundo y tercer decodificador no se les d una instruccin compleja. Las instrucciones que requieren ms de cuatro micro-operaciones, se transfieren al secuenciador de instrucciones de micro-cdigo (MIS, microcode instruction sequencer), el cual funciona como unidad micro-programada. La salida de ID1 o MIS se introduce en la segunda etapa de decodificacin, ID2, es un bloque de hasta seis micro-operaciones a la vez. En este punto, hay una segunda ocasin para predecir saltos. Las micro-operaciones encoladas en ID2 pasan a travs de una fase de renombramiento de registro (RAT, register allocator). El RAT transforma las referencias a los 16 registros de la arquitectura. Despus el RAT introduce las micro-operaciones revisadas al buffer de reordenacin (ROB, reorder buffer). Las micro-operaciones entran al ROB en orden; despus son enviadas desde el ROB a la unidad de envo/ejecucin sin orden.

Operacin unidad de envo/ejecucin La figura siguiente es un esquema simplificado de la unidad de envo/ejecucin del Pentium II. La central de reservas (RS, reservation station) es responsable de recuperar las micro-operaciones del ROB., envindolas a su ejecucin y guardando los resultados de nuevo en el ROB. La RS busca en el ROB micro-operaciones cuyo estado indique que la micro-operacin dispone de todos sus operandos. Si est disponible la unidad de ejecucin que necesita una micro-operacin, la RS capta

esa micro-operacin y la enva a la unidad de ejecucin conveniente. Se pueden enviar hasta cinco micro-operacin en un ciclo. Hay cinco puertos que unen la RS a las cinco unidades de ejecucin. El puerto 0 se usa para instrucciones con enteros y coma flotante, con la excepcin de las operaciones sencillas con enteros y la gestin de las predicciones de saltos 74 errneas que se asignan al puerto 1. Las unidades de ejecucin MMX se asignan tambin a estos puertos. Los puertos restantes se utilizan para cargas y almacenamientos en memoria. Cuando se completa una ejecucin, se actualiza la entrada adecuada del ROB, y la unidad de ejecucin queda disponible para otra micro-operacin.

Unidad de Retiro La unidad de retiro (RU, retire unit) va procesando el buffer de reordenacin para entregar los resultados de la ejecucin de instrucciones. En primer lugar la RU debe tener presentes los fallos en las predicciones de salto, y las micro-operaciones que se hayan ejecutado pero para las cuales los saltos precedentes no se hayan validado. Una vez que se determina que una micro-operacin se ha ejecutado y no es vulnerable a eliminacin debido a un fallo de prediccin se marca como lista para ser retirada. Cuando se ha retirado la instruccin del Pentium previa, y todas las micro-operaciones de la siguiente instruccin se han marcado como listas para ser retiradas, la RU actualiza los registros de la arquitectura afectados por esta instruccin, y quita del ROB la microoperacin.

Diagrama general en bloques de una Motherboard

CRONOGRAMA
Febrero 14 Febrero 16-20 Febrero 21-28 Marzo 4-8 Marzo 8-15 Marzo 18-22 Abril 1-14 Abril 15-19 Entrega de primera fase. Comprensin del uso de un procesador y pruebas de programacin. Construccin del prototipo. Entrega de segunda fase. Adaptar de perifricos al prototipo. Hacer pruebas de acoplamiento entre prototipo y componentes externos. Afinar detalles, montar maqueta y crear placas impresas. Entrega de tercera fase.

BIBLIOGRAFIA

www.itescam.edu.mx/principal/sylabus/fpdb/recursos/r89653.PDF http://download.intel.com/support/processors/pentiumii/sb/24369101.pdf http://download.intel.com/support/processors/pentiumii/sb/24368901.pdf http://www.lpthe.jussieu.fr/~talon/pentiumII.pdf