UNIVERSIDAD NACIONAL DEL CENTRO DEL PERU

Son configuraciones lgicas de compuertas dotadas de memoria. En ellos, el estado de la salida depende no solamente de las combinaciones de estados de las entradas sino de la secuencia (orden de tiempo) en el cual ocurren estas combinaciones.

A B

C Circuito lgico

F= AB+BC
Funcin lgica

A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

F 0 0 0 1 0 0 1 1

Tabla de verdad

A A B F B F Circuito lgico f

1 0 1 0 1 0 1 0
A=0 B=1 F=0 A=0 B=1 F=1

F= AB+BF
Funcin lgica

Diagrama de temporizacin

Un Flip Flop es un circuito electrnico digital, llamado tambin multivibrador biestable, que tiene dos estados estables (0, 1). El Flip Flop es el elemento de memoria mas pequeo y que es capaz de almacenar un nmero binario de un solo bit. Puede almacenar solo un uno (1) o un cero (0) y permanece indefinidamente (estable) en uno de sus dos estados posibles aunque haya desaparecido la seal de control que provoc su transicin al estado actual. Debido a su amplia utilizacin, los Flip Flop se han convertido en un elemento fundamental dentro de los circuitos secuenciales

Tambin llamados latch, es un dispositivo de almacenamiento temporal de dos estados (alto y bajo), cuyas entradas principales R y S, a las que debe el nombre, permiten al ser activadas: R el borrado (reset), puesta a 0 nivel bajo la salida Q. S el grabado (set), puesta a 1 nivel alto la salida Q. Si no se activa ninguna de las entradas, permanece en el estado que posea tras la ltima operacin de borrado o grabado. Se implementan usando compuertas NAND y NOR, por consiguiente hay dos tipos: el latch NAND y el latch NOR.

q Q = S + RQ R S S R Q 1 0 1 0 1 0 Diagrama de temporizacin
Entradas R 0 0 1 1 S 0 1 0 1 Salidas Qn+1 Qn 0 1 * 0 0 1 1 Salida Qn Qn+1 0 1 0 1 Entrada S 0 1 0 X R X 0 1 0

Tabla caracterstica
Qn: Estado Presente Qn+1: Estado futuro

Tabla de excitacin
*: Condicin no estable

1 S

Cuando la salida Q es 0 (cero)

R 1 S Q 1

1 0
1 0 1 0 1 0 Diagrama de temporizacin * *

R
Q Q

0 S

R 1 S

Q 0

1 0
1 0 1 0 1 0 Diagrama de temporizacin * *

R
Q Q

1 S

R 1 S

Q 0

1 0
1 0 1 0 1 0 Diagrama de temporizacin * *

R
Q Q

1 S

Cuando la salida Q es 1 (uno)

R 1 S Q 0

1 0
1 0 1 0 1 0 Diagrama de temporizacin * *

R
Q Q

1 S

R 0 S

Q 1

1 0
1 0 1 0 1 0 Diagrama de temporizacin * *

R
Q Q

1 S

R 1 S

Q 1

1 0
1 0 1 0 1 0 Diagrama de temporizacin * *

R
Q Q

1 S

Cuando las entradas S y R son 1 (uno)

R 1 S Q 0

1 0
1 0 1 0 1 0 Diagrama de temporizacin * *

R
Q Q

0 S

R 0 S

Q ?

1 0
1 0 1 0 1 0 Diagrama de temporizacin * *

R
Q Q

Entradas Salidas R No estable Reset Set Memoria 0 0 1 1 S 0 1 0 1 Qn+1 * 0 1 Qn

Tabla caracterstica S

1 0
1 0 1 0 1 0 Diagrama de temporizacin Qn+1: Estado futuro * * *: Condicin no estable

R
Q Q

Qn: Estado Presente

R Cuando la salida Q es 0 (cero) S

0 S

0 Q

1 0
1 0 1 0 1 0 Diagrama de temporizacin * *

R
Q Q

1 Q

S
1 S

1 0
1 0 1 0 1 0 Diagrama de temporizacin * *
*: Condicin no estable

R
Q Q

Qn: Estado Presente Qn+1: Estado futuro

1 Q

S
0 S

1 0
1 0 1 0 1 0 Diagrama de temporizacin * *
*: Condicin no estable

R
Q Q

Qn: Estado Presente Qn+1: Estado futuro

R Cuando la salida Q es 1 (uno) S

0 S

1 Q

1 0
1 0 1 0 1 0 Diagrama de temporizacin * *

R
Q Q

0 Q

S
0 S

1 0
1 0 1 0 1 0 Diagrama de temporizacin * *

R
Q Q

0 Q

S
0 S

1 0
1 0 1 0 1 0 Diagrama de temporizacin * *

R
Q Q

R Cuando las entradas S y R son 0 (cero) S

0 S

1 Q

Q 0

1 0
1 0 1 0 1 0 Diagrama de temporizacin * *

R
Q Q

? Q

S
1 S

Q ?

1 0
1 0 1 0 1 0 Diagrama de temporizacin * *

R
Q Q

Entradas Salidas R Memoria Set Reset No estable 0 0 1 1 S 0 1 0 1 Qn+1 Qn 1 0 *

Tabla caracterstica S

1 0
1 0 1 0 1 0 Diagrama de temporizacin Qn+1: Estado futuro * * *: Condicin no estable

R
Q Q

Qn: Estado Presente

Un flip flop sncrono es un dispositivo que almacena un 1 o un 0 pero a diferencia del flip flop asncrono tiene una entrada de reloj para sncronizar los cambios. En un flip flop sncrono la entrada asncrona Preset inicializa la salida Q en 1 y la entrada asncrona Clear la inicializa en 0. la informacin de entrada recin se transfiere a la salida cuando se aplica un pulso de entrada al reloj. Dependiendo del diseo las lneas Preset y Clear pueden ser activas en alto (1) o bajo (0) y el disparo puede efectuarse por nivel alto, nivel bajo, flancos de subida o flancos de bajada de la seal del reloj.

Entrada asncrona Preset Entrada de datos Reloj Clear Entrada asncrona

J K

Q
Salidas

S
S

Reloj
R

R Diagrama lgico S R Reloj Q 1 0 1 0 1 0 1 0 Diagrama de temporizacin

Entradas Salidas R Memoria X S X C 0 Qn+1 Qn

Tabla caracterstica S R Reloj Q 1 0 1 0 1 0 1 0 Diagrama de temporizacin

Qn: Estado Presente Qn+1: Estado futuro *: Condicin no estable

Entradas Salidas R Memoria 0 S 0 C 1 Qn+1 Qn

Tabla caracterstica S R Reloj Q 1 0 1 0 1 0 1 0 Diagrama de temporizacin

Qn: Estado Presente Qn+1: Estado futuro *: Condicin no estable

Entradas Salidas R Set 0 S 1 C 1 Qn+1 1

Tabla caracterstica S R Reloj Q 1 0 1 0 1 0 1 0 Diagrama de temporizacin

Qn: Estado Presente Qn+1: Estado futuro *: Condicin no estable

Entradas Salidas R S C Qn+1

Reset
1 0 1 0 1 0 1 0

Tabla caracterstica S R Reloj Q

Diagrama de temporizacin
Qn: Estado Presente Qn+1: Estado futuro *: Condicin no estable

Entradas Salidas R No estable 1 0 1 0 1 0 1 0 Diagrama de temporizacin

Qn: Estado Presente Qn+1: Estado futuro *: Condicin no estable

S 1

C 1

Qn+1 *

Tabla caracterstica S R Reloj Q

Entradas Salidas S
S

R Memoria Memoria Set Reset No estable X 0 0 1 1

S X 0 1 0 1

C 0 1 1 1 1

Qn+1 Qn Qn 1 0 *

Reloj
R

R Diagrama lgico S R Reloj Q 1 0 1 0 1 0 1 0

Tabla caracterstica

Diagrama de temporizacin
Qn: Estado Presente Qn+1: Estado futuro *: Condicin no estable

S Q Reloj R Diagrama lgico 1 0 1 0 1 0 1 0 Diagrama de temporizacin

*: Condicin no estable

Maestro

Esclavo Q

S R Reloj

Qn: Estado Presente Qn+1: Estado futuro

Entradas Salidas R S C Qn+1

Memoria

Qn

Tabla caracterstica S R Reloj Q 1 0 1 0 1 0 1 0 Diagrama de temporizacin

Qn: Estado Presente Qn+1: Estado futuro *: Condicin no estable

Entradas Salidas R Set 0 S 1 C Qn+1 1

Tabla caracterstica S R Reloj Q 1 0 1 0 1 0 1 0 Diagrama de temporizacin

Qn: Estado Presente Qn+1: Estado futuro *: Condicin no estable

Entradas Salidas R Reset 1 0 1 0 1 0 1 0 Diagrama de temporizacin

Qn: Estado Presente Qn+1: Estado futuro *: Condicin no estable

S 0

Qn+1 0

Tabla caracterstica S R Reloj Q

Entradas Salidas R No estable 1 S 1 C Qn+1 *

Tabla caracterstica S R Reloj Q 1 0 1 0 1 0 1 0 Diagrama de temporizacin

Qn: Estado Presente Qn+1: Estado futuro *: Condicin no estable

S Q Reloj R Diagrama lgico S R Reloj 1 0 1 0 1 0 1 0 Diagrama de temporizacin

Qn: Estado Presente Qn+1: Estado futuro

Maestro

Esclavo Q

Entradas Salidas R Memoria Set Reset No estable 0 0 1 1 S 0 1 0 1 C Qn+1 Qn 1 0 *

Tabla caracterstica
*: Condicin no estable

S
Clock
Flip Flop M/S

Q
Clock
Flip Flop T

Q Smbolo lgico

Reloj

1 0 1 0 1 0 Diagrama de temporizacin

S, Q R, Q

Circuito integrado 4020B

S
Flip Flop M/S

D
Clock

Entradas Salidas D X 0 1 Clk 0 1 1 Q Qn 0 1 Q Qn 1 0

R
Clock

Q Smbolo lgico

Tabla de verdad

D Reloj

1 0 1 0 1 0 Diagrama de temporizacin

S
Flip Flop M/S

J
Clock

Entradas Q J K Clk 0 0 1 1

Salidas Q Q Qn 1 0 Qn

K Smbolo lgico

0 Qn 1 0 0 1 1 Qn Tabla de verdad

J
K Reloj Q

1 0 1 0 1 0 1 0 Diagrama de temporizacin