Jerarqua de Buses

Al aumentar el numero de dispositivos o componentes conectados al Bus, el rendimiento del sistema se

deteriora debido a:
La diferencia de velocidad de los dispositivos afecta negativamente al rendimiento global, ya que
mientras los dispositivos lentos realizan una nica transferencia, otro dispositivo ms rpido podra
haber realizado muchas ms.
Los buses pueden actuar de cuello de botella a medida que la demanda de transferencia de datos se
aproxima a la capacidad del bus, los dispositivos debern esperar mucho tiempo para poder
transmitir.
Existe un mayor retardo de propagacin, dado que el bus ha de tener mayor longitud para poder
soportar un mayor nmero de dispositivos


Para solucionar estos problemas se generar una jerarqua de buses





Esta jerarqua de buses ofrece un gran nmero de ventajas entre ellas:
El bus local entre el procesador y la cach asla el trfico de E/S del procesador.
Se puede transferir informacin entre la memoria y la E/S sin interrumpir la actividad del
procesador.
El bus de expansin reduce el trfico en el bus del sistema.
La transferencia entre cach y memoria principal se pueden realizar de forma ms eficiente.
Se pueden realizar una transferencia de memoria cach a memoria principal al mismo tiempo que
el interfaz recibe datos desde un dispositivo de E/S
El procesador+cach o el coprocesador tienen la misma prioridad en el acceso al bus que todos los
dispositivos conectados al bus de expansin de forma conjunta.
Se elimina el problema de la incompatibilidad.
El bus local y del sistema suelen ser propietarios (no estndar) y estn optimizados para cada
arquitectura particular.
Los buses de expansin son buses estndares o abiertos (ISA, EISA, PCI, VME, etc.).


Esto ultimo permite tener caractersticas y especificaciones perfectamente definidas, con conectores
estndar, podemos utilizar los mismos controladores y perifricos en otro computador que disponga del
mismo bus estndar.


Tipos de Buses


Dedicado: los buses dedicados o buses especficos, como indica su nombre estan dedicados cada uno a
una funcin. permiten un diseo sencillo, y que la capacidad de transferencia total sea mayor. Cada lnea
est asignada en forma permanente a una funcin o a un subconjunto de componentes.
Cuando el bus est dedicado a un subconjunto de componentes se utilizan mltiples buses y hay un
mdulo adaptador que los conecta y resuelve las disputas al nivel ms alto


Multiplexado en el tiempo: reducen el nmero de hilos que llegan a la UCP, por lo que es
especialmente til para microprocesadores. El tiempo de ciclo partido se divide en una serie de ranuras,
cada una de las cuales permite enviar un mensaje. Estas ranuras pueden tener duracin fija y predefinida,
y en caso de utilizarse una seal de reloj; es sncrona. Este bus es ms rpido que el anterior a costa de
complicar los dispositivos que lo integran, por tanto se suele emplear en sistemas multiprocesador. Las
lneas se utilizan para diferentes funciones en diferentes momentos, al usarse menos lineas see requieren
circuitos ms complejos en cada mdulo. Este tipo de buses tiene como consecuencia una reduccin
potencial del rendimiento.


Mtodos de arbitraje


En el caso de que varios dispositivos compartan el uso del bus, se establecen polcas de asignacin del
bus. Es similar a los protocolos de comunicaciones en redes de rea local. La funcin de estos protocolos
es garantizar el acceso al bus sin conflictos cuando existen varios dispositivos que pueden actuar como
master, determinando quien puede utilizar el bus en un momento dado


Centralizado: un dispositivo denominado controlador del bus o rbitro asigna el tiempo y acceso al bus
Este protocolo tiene como ventaja que permite aadir nuevos maestros aadindolos a la cadena donde
queramos.
Pero tiene como desventajas que: la prioridad es fija (daisy-chain), la propagacin de seales es lenta, si
un maestro falla, los de menor prioridad a este no tendran acceso al bus, a no ser que queden puenteadas
las seales correspondientes de peticin de bus y concesin de bus (2 hilos) o slo la de concesin (3
hilos).


Distribuido: en este arbitraje no existe un maestro que acte de rbitro en la gestin de la prioridad,
cada mdulo conectado al bus contiene lgica de control de acceso e interacta con los otros para
establecer quien utiliza el bus. Cada lnea de identificacin tiene asignada una prioridad, de manera que
si varios master activan sus lneas simultneamente, gana el de mayor prioridad.
El problema de este ultimo protocolo es que tenemos limitado el nmero de posibles master por el
nmero de lneas de arbitraje que podamos utilizar.


Timing del Bus: existen distintas formas de coordinar los eventos de bus.


Sincrnico: la ocurrencia de eventos en el bus est determinada por un reloj que produce una secuencia
de unos y ceros alternados de igual duracin. Este reloj es accesible a todos los dispositivos conectados
al bus, la secuencia de un 1 y un 0 constituye un ciclo de bus (o ciclo de reloj), los eventos se inician al
comienzo de un ciclo de reloj.


Asincrnico: la ocurrencia de un evento sigue a y depende de la ocurrencia de un evento previo. Esto
permite tomar ventaja de progresos en el rendimiento de los dispositivos y que una mezcla de
dispositivos lentos y rpidos que utilicen nuevas y viejas tecnologas- compartan el bus. Aunque este
tipo de medidas es ms difcil de implementar y probar que el timing sincrnico