TD Aula8 PDF

Universidade Federal de Pelotas
Instituto de Fsica e Matemtica

Departamento de Informtica
Bacharelado em Cincia da Computao
Aula 8
3. Implementao de circuitos digitais: Noes
sobre a tecnologia MOS, Transistores NMOS e PMOS,
Estrutura de portas lgicas CMOS estticas.
Prof. Jos Lus Gntzel
guntzel@ufpel.edu.br
www.ufpel.edu.br/~guntzel/TD/TD.html
T
T
cnicas Digitais
cnicas Digitais
slide 8.2
3. Implementao de Circuitos Digitais
ComputaoUFPel
Tcnicas Digitais - semestre 2006/2
tomo de Silcio
Grande estabilidade fsica e
qumica em temperatura
4 eltrons na rbita externa:
valncia 4
permite uma obteno natural
do SiO2 - xido de silcio
Neutron Neutron
Pr Pr ton ton
N N cleo cleo
El El tron tron
Materiais Semicondutores
Reis99
slide 8.3
ComputaoUFPel
Cristal de Sil Cristal de Sil cio cio
Si Si
Si Si
Si Si
Si Si
Si Si
Si Si
Si Si
Si Si
Monocristal: Silcio Monocristalino
estrutura regular e homognea
ligaes covalentes
material quimicamente estvel
Em estado puro (intrnsico):
mau condutor a temperatura ambiente
isolante a baixas temperaturas
Aumento da temperatura:
provoca quebra das ligaes
um eltron livre provoca a formao de uma
lacuna
ocorre a gerao de pares eltrons-lacunas
Reis99
slide 8.4
ComputaoUFPel
Mobilidade dos el Mobilidade dos el trons Mobilidade das lacunas trons Mobilidade das lacunas
! !n n ! !p p
OBS: Cerca de 3 vezes para o silcio e 30 vezes para o AsGa
Resistividade: capacidade de um material veicular corrente
depende: depende:
- concentrao de portadores (temperatura, dopagem)
- mobilidade dos portadores no material
Dopantes: tomos com excesso de eltrons ou de lacunas
dopantes do dopantes do tipo P tipo P: falta de eltrons exemplo: boro
dopantes do dopantes do tipo N tipo N: excesso de eltrons exemplo: fsforo
Reis99
slide 8.5
ComputaoUFPel
Silcio Policristalino CONDUTOR
xido de Silcio SiO
2
Semicondutor Germnio ou
Silcio Monocristalino
xido de Silcio SiO
2
ISOLANTE
Silcio Monocristalino SEMICONDUTOR
Metal
Estrutura MOS
Reis99
slide 8.6
ComputaoUFPel
N
N
N
P
Poli
Silcio Policristalino
xido de Silcio
SiO
2
Silcio Monocristalino
Difuso N
Substrato P
Corte
transversal
Vista superior
(planta baixa)
O Transistor MOS
Reis99
slide 8.7
ComputaoUFPel
N N
N
N N
P P
Difuso N
Substrato P
planta baixa
Contato
Fonte
(source)
Dreno
(drain)
Grade
(gate)
corte
canal
G
D
S
Reis99
slide 8.8
ComputaoUFPel
N N N N
P P
Difuso N
Fonte Fonte Dreno
Grade= 0 V
canal aberto
N N N N
P P
Fonte Fonte
Dreno
Grade = VCC
canal fechado
G
D
S
Reis99
slide 8.9
ComputaoUFPel
Nas tecnologias MOS atuais:
Nveis Lgicos x Nveis de Tenso
0
0 Volts
(terra, massa, VSS, GND)
Nvel Lgico Nvel de Tenso
3.3, 1.5 ou
1.1 Volts
(Vdd, Vcc)
1
Smbolos
slide 8.10
ComputaoUFPel
NMOS
Os portadores majoritrios (responsveis
pela corrente eltrica) so os eltrons.
PMOS
Os portadores majoritrios so as lacunas
(falta de eltrons).
Transistores MOS
G
D
S
G
D
S
H dois tipos de transistores MOS:
slide 8.11
ComputaoUFPel
Funcionamento Simplificado: uma chave eletrnica
O Transistor NMOS
G = 0
D
S
G = 1
D
S
S
D
chave aberta
(sem corrente eltrica)
D!S
S
D
chave fechada
com corrente eltrica at que
D=S
slide 8.12
ComputaoUFPel
Funcionamento Simplificado: uma chave eletrnica
O Transistor PMOS
G = 0
D
S
G = 1
D
S
S
D
chave fechada
com corrente eltrica at que
D=S
S
D
chave aberta
(sem corrente eltrica)
D!S
slide 8.13
ComputaoUFPel
Srie
Associaes de Transistores NMOS
A
X
B
Y
X=Y Se A=1 E B=1
variveis de
controle
Problema:
o transistor NMOS no conduz
bem o nvel lgico 1
slide 8.14
ComputaoUFPel
Paralelo
Associaes de Transistores NMOS
A
X
B
Y
X=Y Se A=1 OU B=1
variveis de
controle
slide 8.15
ComputaoUFPel
Srie
Associaes de Transistores PMOS
X=Y Se A=0 E B=0
variveis de
controle
A
X
B
Y
Problema:
o transistor PMOS no conduz
bem o nvel lgico 0
slide 8.16
ComputaoUFPel
Paralelo
Associaes de Transistores PMOS
A
X=Y Se A=0 OU B=0
variveis de
controle
X
B
Y
slide 8.17
ComputaoUFPel
Portas Lgicas CMOS: o Inversor
Tabela-verdade
Esquemtico
lgico
Esquemtico de
transistores
E S
0 1
1 0
S E
E S
Vcc
slide 8.18
ComputaoUFPel
Representao como chaves
E
S
E S
C
L
Representao eltrica
da carga conectada na
sada da porta
Transistores vistos como
chaves eletrnicas
slide 8.19
ComputaoUFPel
Funcionamento Esttico:
2 situaes possveis
0 1
1 0
S E
E=1
S=0
C
L
= 0 V
3.3 V
E=0 S=1
C
L
= 3.3 V
3.3 V
slide 8.20
ComputaoUFPel
As redes pull-up e pull-down so duais.
Portas Lgicas CMOS: esquema geral
E1 E1
E2 E2
E3 E3
E1 E1
E2 E2
E3 E3
Vdd
GND GND
S = f (E1,E2,E3)
Somente transistores PMOS
Somente transistores NMOS
Rede P
(pull-up)
Rede N
(pull-down)
slide 8.21
ComputaoUFPel
Tabela-verdade
Esquemtico lgico Esquemtico de transistores
0 1 1
1 0 1
1 1 0
1 0 0
S B A
A
S
B
Portas Lgicas CMOS: NAND de 2 entradas
A
S
B
A B
Vcc
slide 8.22
ComputaoUFPel
Representao como chaves
A
S
B
A B
Este capacitor
representa a
carga conectada
na sada da
porta
A
S
B
A B
C
L
Vcc
slide 8.23
ComputaoUFPel
Funcionamento
Esttico:
4 situaes possveis
A=0
S=1
B=0
A=0 B=0
C
L
=3.3V
3.3V
A=0
S=1
B=1
A=0
B=1
C
L
=3.3V
3.3V
A=1
S=0
B=1
A=1
B=1
C
L
=0 V
3.3V
A=1
S=1
B=0
A=1 B=0
C
L
=3.3V
3.3V
0 1 1
1 0 1
1 1 0
1 0 0
S B A
slide 8.24
ComputaoUFPel
Esquemtico lgico
Esquemtico de transistores
A
S
B
C
A
S
B
A
B
C
C
0 1 1 1
1 0 1 1
1 1 0 1
1 0 0 1
1 1 1 0
1 0 1 0
1 1 0 0
1 0 0 0
S C B A
Por motivos eltricos,
no aconselhvel se
usar mais de 4
transistores em srie
Vcc
slide 8.25
ComputaoUFPel
Tabela-verdade
Esquemtico lgico
0 1 1
0 0 1
0 1 0
1 0 0
S B A
A
S
B
Portas Lgicas CMOS: NOR de 2 entradas
A
S
B
A
B
Vcc
slide 8.26
ComputaoUFPel
Portas Lgicas CMOS: NOR de 2 entradas
A=0
S=1
B=0
A=0
B=0
C
L
=3.3V
3.3V
A=0
S=0
B=1
A=0
B=1
C
L
=0V
3.3V
A=1
S=0
B=0
A=1
B=0
C
L
=0V
3.3V
A=1
S=0
B=1
A=1
B=1
C
L
=0V
3.3V
0 1 1
0 0 1
0 1 0
1 0 0
S B A
Funcionamento
Esttico:
4 situaes possveis
slide 8.27
ComputaoUFPel
S = A+BC
Exemplo:
A
S
B
C
Portas Lgicas CMOS: portas complexas
Tambm chamadas SCCG
(Static CMOS Complex Gates)
Esquemtico lgico
A
S
B
A
B
C
C
Vcc
slide 8.28
ComputaoUFPel
Como obter o esquemtico a partir da equao
Se a equao no for negada, imagine-a negada. No final,
ser necessrio colocar um inversor na sada
Tome a equao sem a negao e construa a rede N
Operao E equivale a srie
Operao OU equivale a paralelo
Construa a rede P, fazendo o dual da rede N, ou seja:
Tudo que est em srie na rede N aparecer em paralelo na rede P
Tudo que est em paralelo na rede N aparecer em srie na rede P
slide 8.29
ComputaoUFPel
S = A(B+C)+DE
Construa o esquemtico de transistores para a seguinte
funo
Exerccio 3.1
A
S
B
D
E
C
Seu esquemtico lgico :
slide 8.30
ComputaoUFPel
S = A(B+C)+DE
Soluo:
A
C
B
D
E
C
B
A
D E
S
Vcc
slide 8.31
ComputaoUFPel
S = XY(red+blue)
Construa o esquemtico de transistores para a seguinte
funo
Exerccio 3.2
Como a funo fornecida no negativa, constri-se a porta complexa
negando-se a funo e colocando um inversor na sada da porta:
Y
S
red
blue
X
slide 8.32
ComputaoUFPel
Bibliografia para este captulo
Tecnologia de Fabricao CMOS:
REIS, Ricardo.(Organizador.) Concepo de Circuitos Integrados. Porto Alegre:
Sagra-Luzzatto/UFRGS, 2002. 2
a
edio. ISBN 85-241-0625-5 (Equivalente ao
livro da 1
a
Escola de Microeletrnica da SBC/Sul h 7 exemplares na Biblioteca.)
Portas Lgicas CMOS:
[1] BROWN, Stephen; VRANESIC, Zvonko. Fundamentals of Digital Logic
With VHDL Design. New York: McGraw Hill, 2004. 2
a
edio. (h um exemplar
na biblioteca, com previso de compra de mais 3 exemplares)
[3] UYEMURA, John P. Sistemas Digitais - uma abordagem integrada. So
Paulo: Pioneira Thomson Learning, 2002.
WAGNER, Flvio; REIS, Andr; RIBAS, Renato P. Fundamentos de Circuitos
Digitais. Porto Alegre: Sagra-Luzzatto/UFRGS, 2006. ISBN 85-241-0703-0

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