SANMINA SCI , GUADALAJARA , JALISCO NOVIEMBRE 2014

DEPARTAMENTO : MDS
ANALISIS DE SISTEMA MINIMO : PCA ZR (1057,1061)
PROYECTO : CREE
ESTACION OBJETIVO : FVT TOP LEVEL
Objetivo.
El objetivo de este documento es la desglose por etapas funcionales de la PCA ZR (1057,10611)
para una mejor comprehension del sistema mnimo de esta fuente.
Deficiones.
Conmutacin.
Una fuente conmutada es un dispositivo de regulacin de voltaje DC por medio de ciclos de
activacin hacia el regulador de conmutacin,este puede ser un transistor FET el cual estar activo
siempre que el Drenador este polarizo y a su vez circulara el voltaje por el disipador.
Dimmer.
Un circuito Dimmer, regulador o dmer sirve para regular la energa en uno o varios LED, con
el fin de variar y/ o atenuar la intensidad de la luz que emiten.
DIAGRAGRAMA POR ETAPA FISICA

No
1
2
3
4
5
6

NOMBRE
VOLTAJE IN AC
RECTIFICACION
SEGUIDOR VDC
DIMMER
OPTO ACOPLACION
SALIDA VDC

MAGNITUD NOMINAL ESPERADA

120 VDAC +(-)
153 VDC +(-)
153 VDC +(-)
5VDC +(-)
13VDC +(-)
13VDC+(-)

REFERENCIA
J9-J7
D21
U10
U2
U6
J21-J22

ETAPA DE VOLTAJE DE ENTRADA RECTIFICACION

Lo primero que debes debemos de ubicar es el voltaje de polarizacin de entrada 120VAC en J7

J8 y el voltaje rectificado en la salida de D21 o mas cmodamente en C68 que sera de 153+- VDC de
ah partimos hacia la entrada PRIMARIA del TRANSFORMADOR. P_DC+
ENTRADA DEL PRIMARIO SALIDA VOLTAJE SECUNDARIO

Una vez rectificado el voltaje de 153+-VDC este entra al trasformador T3 para ser reducido al
un voltaje secundario que sera ubicado como V_SEC que sera el de 37+-VDC (pines 8 y 9 de T3),el
lado primario del transformador depende del estado de la conmutacin del transistor FET Q5, ya
que este si no es polarizado dejara de conducir el voltaje a T3 y por lo tanto no habr V_SEC.
EL ESTADO ACTIVO DEL FET Q5 (OPTO ,OSCILADOR,FET)
1- AISLAMIENTO POR OPTOACOPLACION
Definicin.
Un opto acoplador, tambin llamado opto aislador o aislador acoplado ptica mente, es un
dispositivo de emisin y recepcin que funciona como un interruptor activado mediante la luz
emitida por un diodo LED que satura un componente opto electrnico, normalmente en forma de
foto transistor,quien cuando deja de recibir la emisin del foto led entrada en corte y abrir las 2
etapas conectadas.

Lado primario aislado del secundario por U6 el cual se polariza con el voltaje S_12VDC y
retroalimentacion de S_VSEC esto quiere decir que hay un corto o algn otro problema de voltaje
del lado del secundario o viceversa el opto acoplador U6 se pondr en corte y no dejara pasar el
voltaje identificado como P_BIAS el cual es el voltaje de polarizacin del U7 las mediciones son las
siguientes en los puntos flechados.
** hay una caida de 4VDC
por U8.

P_BIAS
V_SEC

13VDC +(-)
33VDC +(-) **

2- VOLTAJE HACIA EL DRENADOR U7 FET Q5

DRN pin 6 de U7 deber tener el mismo voltaje 13VDC+- que terminal 3 de Q5 P_DRIN
para seguir manteniendo los 153VDC+- en voltaje primario.
PIN
1
2
3
4
5
6
7
8

REF
FB
TZE
PCL
OTM
VDD
GND
DRN
VCG

MED
P_SC+
P_SC+
P_SC+
P_SC+
P_BIAS 13DVC
0VCD
P_BIAS 13DVC
P_BIAS 13DVC

TABLA DE MEDICIONES U7

VOLTAJE DE S_12VDC 5DVC

Voltajes regulados de 5 y 12 si hay problemas en los 5V ,es altamente probable tenerlos tambin en
la etapa de DIMMER ya que el voltaje de polarizacin y de Enable son de VDC. En estos puntos se
podran medir.

EL DIMMER

La seal S_DC+ es el voltaje proveniente de J15-j15 la entrada de DIMMING variable en

equipo funcional y Top Level,en condiciones de diagnostico esta entrada permanecer en 0VDC
para niveles de medicin la siguiente tabla nos dar una referencia de los voltajes a medir y sobre
todo en la salida PB0 la cual lleva a la seal S_DIM marcada en el circuito en verde esta seal es el
ENABLE de la siguiente etapa en U17
PIN
1
2
3
4
5
6

REF
PB0
GDN
PB1
PB2
VCC
PB3

MED
S_5VDC
0VDC
S_5VDC
S_5VDC
S_5VDC
S_5VDC

VOUT 37VDC (V_SEC) U17

TABLA DE VOLTAJES U17 (V_SEC)

PIN
1
2
3
4
5
6
7
8
9
10

REF
UVLO
IADJ
EN
COFF
GDN
VIN
VCC
CSP
CSN
PGATE

MED
V_SEC
V_SEC
S_5VDC
V_SEC
0VDC
V_SEC
V_SEC
V_SEC
V_SEC
V_SEC

Este circuito es polarizado con el voltaje V_SEC 37VDC ademas de la habilitacin en pin 3 de
5VDC la salida PGATE va hacia la salida FINAL a Q8 e. Voltaje nominal de dicho transistor es
6VDC+- pero respecto a GDN deber medir lo de la salida final 37VCD.
VOUT 37VCD

Desde Q8 hasta la salida J21-J22 el voltaje deber ser constante de 37VDC respecto a GND cual
atenuacin y falla de los componentes pasivos en la malla causara una cada en el voltaje.