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Diseo de Multiplexores y Decodificadores

Ospina A. Brian, Parra Q. Jhoan Sebastian, Pereira P. Alejandro, Escuela de Ingeniera Elctrica y
Electrnica - Facultad de Ingeniera, Universidad del Valle

Abstract Digital design is the design of electronic digital

systems for solve specific application problems . This paper
presents the design of multiplexers and decoders; which are
basic combinational circuits of great importance, at gates
and at registers levels, using the software Quartus II.
Key Words Multiplexer, Decoder, Parity Generator, Gate
Level Design, Register Level Design.
I.

INTRODUCCIN

A. Diseo digital.
En general el proceso de diseo digital inicia con una
descripcin comportamental del sistema o circuito deseado a
partir de la cual se genera una tabla de verdad o expresin de
algebra booleana para representar la funcin lgica
correspondiente. Posteriormente se utilizarn el algebra
booleana y los algoritmos de minimizacin para obtener una
ecuacin ptima de la funcin lgica deseada, la cual se puede
convertir en un conjunto correspondiente de compuertas
lgicas que realizan la funcin especificada lo que se conoce
como diseo a nivel de compuertas; y si la funcin se utiliza
con mucha frecuencia; como es el caso de multiplexores y
decodificadores, se puede generar un bloque de construccin
predefinido que cumpla la funcin establecida para utilizarlos
en el diseo de sistemas ms complejos, a este nivel de diseo
digital se le conoce como diseo a nivel de registro [1].
B. Multiplexores.

Fig. 1. Multiplexor de 4 a 1 [2].

Para implementar un multiplexor con cierta cantidad de

entradas a partir de multiplexores con una cantidad de entradas
menor, en primer lugar hay que determinar cuntos
multiplexores son necesarios para conseguir todas las entradas
que se necesitan. Para ello, basta con dividir el nmero de
entradas deseadas entre el nmero de entradas de los
multiplexores de que se dispone, el resultado ser el nmero
de multiplexores del tamao disponible en paralelo en el
primer nivel, para determinar la cantidad de niveles se calcula
[3]:
(1)
Las seales de control se distribuyen desde las menos
significativas hacia las ms significativas a partir del primer
nivel. Las salidas de los multiplexores de un nivel dado van a
las entradas de los multiplexores del prximo nivel como se
muestra en el ejemplo de la figura 2 [3].

La multiplexin significa transmitir un gran nmero de

unidades de informacin sobre un nmero ms pequeo de
canales o lneas. Un multiplexor digital es un circuito
combinacional que selecciona la informacin binaria de una
de muchas lneas de entrada y la dirige a una sola lnea de
salida. La seleccin de una lnea en particular de entrada est
controlada por un conjunto de lneas de seleccin.
Normalmente hay
lneas de entrada y n lneas de seleccin
cuyas combinaciones determinan cual entrada se selecciona.
Un multiplexor de 4 a 1 se muestra en la figura1 [2].
Los multiplexores pueden tener una entrada de habilitacin
para controlar la operacin de la unidad. Cuando la entrada de
habilitacin se encuentra en un estado binario dado, las salidas
estn inhabilitadas y cuando est en el otro caso el circuito
opera como un multiplexor normal [2].
Fig. 2. Multiplexor de 16 a 1 implementado a partir de multiplexores 4 a 1
[3].

2
C. Decodificadores.
Un decodificador es un circuito combinacional que convierte
informacin binaria de n lneas de entrada a un mximo de
lneas nicas de salida. Un decodificador se conoce como de n
a m donde m , cuando su propsito es generar los
o
menos minitrminos de las n variables de entrada [2]. Un
decodificador de 3 a 8 se muestra en la figura 3 y su tabla de
verdad en la figura 4.

Fig. 6. Disposicin de los segmentos en un display de siete segmentos [4].

Para implementar un decodificador relativamente grande a

partir de decodificadores de menor tamao, los cuales se
disponen en varios niveles, siendo el ltimo nivel el que da
lugar a las salidas, el resto de niveles se utilizan como parte de
la circuitera de seleccin de la salida que se quiere activar en
cierto momento. En primer lugar hay que determinar cuntos
decodificadores son necesarios para conseguir todas las salidas
que se necesitan. Para ello, basta con dividir el nmero de
salidas deseadas entre el nmero de salidas de los
decodificadores de que se dispone, el resultado ser el nmero
de decodificadores del tamao disponible en paralelo en el
ltimo nivel, para determinar la cantidad de niveles se calcula
el cociente entre el nmero de entradas deseadas y el nmero
de entradas de los decodificadores disponibles [3].

Fig. 3. Decodificador de 3 a 8 [2].

Las entradas se distribuyen desde las ms significativas hacia

las menos significativas a partir del primer nivel. Las salidas
de los decodificadores de un nivel dado van a las entradas de
habilitacin de los decodificadores del prximo nivel como se
muestra en el ejemplo de la figura 7 [3].

Fig. 4. Tabla de verdad de un Decodificador de 3 a 8 [2].

Un decodificador de Decimal codificado en Binario (BCD) a

siete segmentos tiene cuatro lneas de entrada en cdigo BCD
y salidas capaces de excitar un display de siete segmentos para
representar cualquier digito del 0 al 9 [4]. La figura 5 muestra
los smbolos lgicos de los dos tipos de decodificadores BCD
a siete segmentos que hay, uno con salidas activas con nivel 1
y el otro con salidas activas con nivel cero.

Fig. 5. Smbolos de los decodificadores BCD a siete segmentos. a) para

displays de ctodo comn o seales activas con 1. b) para displays de nodo
comn o seales activas con 0 [4].

De la misma forma que hay dos tipos de decodificador existen

dos tipos de display de 7 segmentos, uno en el que los
segmentos se activan con un 1 y otro cuyos segmentos se
activan con un 0; decodificador y display tienen que trabajar
con la misma lgica [4]. La figura 6 muestra la disposicin de
los siete segmentos de un display, que es independiente del
tipo de lgica que emplee.

Fig. 7. Decodificador 5 a 32 implementado a partir de decodificadores 3 a 8

y 2 a 4 [3].

D. Generadores de Paridad.
Un bit de paridad par, incluido con el mensaje (palabra),
convierte el nmero total de unos en par (paridad par) y el bit
de paridad impar hace el total de unos impar (paridad impar).
El generador de paridad es un sistema combinacional que
permite generar el bit de paridad de una palabra de cdigo. Un
generador de paridad par esta dado por la aplicacin de una
funcin XOR a los bits de la palabra de cdigo y un generador

3
de paridad impar esta dado por la aplicacin de una funcin
XNOR [5].
II.

Al circuito anterior, se le ha aplicado una seal y se ha

obtenido como resultado, lo que se muestra en la figura 9.

DESCRIPCIN DE LOS OBJETIVOS DEL LABORATORIO

Con el desarrollo de esta prctica de laboratorio se busca

analizar las caractersticas estructurales y comportamentales
de los circuitos multiplexores y circuitos decodificadores,
adems de construir multiplexores y decodificadores a nivel
de compuerta y de registro.
III.

METODOLOGA

Para el desarrollo de la prctica se hizo uso del editor grafico,

el compilador, el editor de estmulos y el simulador del
software QUARTUS II Edicin Web [6]. Se utiliz la PLD
EP2S15F484C3 de la familia Stratix II. Para disear
multiplexores y decodificadores a nivel de registro se uso de la
opcin Create Symbol Files from current file para generar
bloques que cumplieran la misma funcin que determinados
circuitos combinacionales.
IV.

DISCUSIN DE RESULTADOS

A. Diseo de un multiplexor a nivel de compuerta.

Se ha realizado un multiplexor de 4 vas (2 Bits), nicamente
con compuertas AND, OR y NOT. El resultado que deber
mostrar en su salida, dependiendo de los valores de los
selectores y las 4 entradas, se muestra en la tabla 1:
TABLA I
TABLA DE VERDAD DE UN MULTIPLEXOR 4 VAS- 2 BITS
S1
0
0
0
0
1
1
1
1

S2
0
0
1
1
0
0
1
1

A
0
1
X
X
X
X
X
X

B
X
X
0
1
X
X
X
X

C
X
X
X
X
0
1
X
X

D
X
X
X
X
X
X
0
1

Z
0
1
0
1
0
1
0
1

Es necesario disear un circuito que cumpla con las

condiciones anteriores, en otras palabras, que dependiendo del
valor de los selectores, la salida sea igual a la entrada que el
multiplexor tome. El circuito que cumple con dichas
condiciones se muestra en la figura 8.

Fig. 9. Resultados para el multiplexor de 4 vas (2 Bits).

Tal y como se muestra en la figura 9 cuando la combinacin

de las seales de entrada corresponde con la representacin en
binario de determinada entrada el valor de dicha entrada
aparece en la salida cumpliendo con los requerimientos de
funcionamiento. El correspondiente anlisis de utilizacin de
recursos, tiempos de retardo y consumo de potencia se
muestra en el anexo A.
B. Diseo de un Decodificador a nivel de compuerta.
Un decodificador de BCD a siete segmentos se puede
reemplazar por compuertas si se implementa el circuito de las
expresiones SOP que arroje su tabla de verdad (ver tabla 2).
Esta tabla se obtuvo teniendo en cuenta el funcionamiento de
un display de ctodo comn.
TABLA II
TABLA DE VERDAD DECODIFICADOR BCD A SIETE SEGMENTOS

A
0
0
0
0
0
0
0
0
1
1

Entradas
B C
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
0 0
0 0

D
0
1
0
1
0
1
0
1
0
1

a
1
0
1
1
0
1
1
1
1
1

b
1
1
1
1
1
0
0
1
1
1

Salidas
c d
1 1
1 0
0 1
1 1
1 0
1 1
1 1
1 0
1 1
1 0

e
1
0
1
0
0
0
1
0
1
1

f
1
0
0
0
1
1
1
0
1
1

A continuacin se observan las expresiones algebraicas SOP

para cada salida del decodificador, las cuales fueron
encontradas mediante el uso de mapas de karnaugh.
(1)
(2)
(3)
(4)
(5)
(6)
(7)

Fig. 8. Multiplexor de 4 vas (2 Bits) a nivel de compuertas.

g
0
0
1
1
1
1
1
0
1
1

4
Las expresiones (1), (2), (3), (4), (5), (6), y (7) se graficaron
utilizando la herramienta EDA de Quartus II. El circuito se
puede visualizar en la figura 10.

Fig. 11. Seales de entrada y salida obtenidas en la simulacin del circuito de

la figura 10.

El correspondiente anlisis de utilizacin de recursos, tiempos

de retardo y consumo de potencia se muestra en el anexo B.
C. Diseo de un multiplexor a nivel de Registros.

1. Multiplexor de 16 vas (8 bits), a partir de

multiplexor de 8 vas (1 Bit).
A continuacin en la figura 4. Se muestra el multiplexor de 8
vas (1 Bit) a nivel de compuertas:

Fig. 12. Multiplexor de 8 vas (1 Bit) a nivel de compuertas.

Al interconectar varios circuitos como el mostrado en la figura

12 se obtuvo un multiplexor de 8 vas (8 bits) mostrado en la
figura 13 y a partir de este ltimo circuito se cre un bloque
lgico para implementar un multiplexor de 16 vas (8 bits)
como se muestra en la figura 14.

Fig. 10. Decodificador 7 segmentos a nivel de compuertas

Posteriormente se procedi a realizar la simulacin del

circuito de la figura 10, las formas de onda de entrada y salida
que se obtuvieron en la simulacin se muestran en la figura
11.

Fig. 13. Circuito multiplexor ms compacto, creado a partir de multiplexor de

8 vas (1 Bit).

Una vez creado el bloque lgico de este nuevo multiplexor, se

cre el MUX de 16 vas (8 Bits), con dos MUX creados a
partir de la figura 13 como primer nivel, y otro MUX igual
como segundo nivel, pero al simular, arroja los resultados
mostrados en la figura 15.

5
pero con una cuarta parte de bits de entrada. El circuito del
multiplexor de 8 vas (4 Bits) se muestra en la figura 18.

Fig. 14. Diseo inicial de Multiplexor de 16 vas (8 Bits), creado a partir de

multiplexor de 8 vas (1 Bit).

Fig. 18. Multiplexor de 8 vas (4 Bits) a nivel de compuertas.

Fig. 15. Resultado para multiplexor de 16 vas (8 Bits), con MUX de 8

entradas como segundo nivel

La figura 15, muestra lo que ocurre al dejar entradas libres en

el multiplexor del segundo nivel, el resultado no es el
esperado, as que para no dejar entradas libres, se dise un
MUX de 2-8 como multiplexor del segundo nivel, arrojando
sta vez lo que muestra la figura 16, lo cual coincide con lo
esperado ya que cada entrada aparece en la salida cuando la
representacin en binario de su posicin es generada por los
bits de control.

Posteriormente, al crear el multiplexor correspondiente, se

construye el multiplexor de 16 vas (8 Bits), que se muestra en
la figura 20, por la misma razn por la que no se pudo disear
el segundo nivel con MUX de 8 entradas en el caso anterior,
sta vez se han utilizado 2 multiplexores de 2 entradas (4
Bits), el diseo a nivel de compuertas de ste nuevo
multiplexor, se muestra en la figura 19.

Fig. 19. Multiplexor de 2 vas (4 bits) empleado en el segundo nivel

del Multiplexor de 16 vas (8 Bits).
Fig. 16. Resultado para multiplexor de 16 vas (8 Bits), con MUX de 2
entradas como segundo nivel.

Al final, el multiplexor de 16 vas (8bits) queda diseado como se

muestra en la figura 20.

Al final, el circuito resultante (MUX de 16 vas, con 8 Bits) queda

ilustrado en la figura 17.

Fig. 17. Diseo final de Multiplexor de 16 vas (8 Bits), creado a partir de

multiplexor de 8 vas (1 Bit).

2.

Multiplexor de 16 vas (8 bits), a partir de

multiplexor de 8 vas (4 Bits).

Para crear ste circuito se ha tomado como referencia el

multiplexor de 8 vas (1 Bit), porque es un circuito similar

Fig. 20. Multiplexor de 16 vas (8 Bits), creado a partir de multiplexor de 8

vas (4 Bits).

Al aplicar una seal de entrada para el circuito de la figura 20,

arroja los resultados mostrados en la figura 21.

6
El correspondiente anlisis de utilizacin de recursos, tiempos
de retardo y consumo de potencia y la comparacin entre estos
tres diseos se muestra en el anexo C.

Fig. 21. Seal aplicada al Multiplexor de 16 vas (8 Bits), creado a partir de

multiplexor de 8 vas (4 Bits).

3.

Multiplexor de 16 vas (8 bits), a partir de

multiplexor de 4 vas (4 Bits).

D. Diseo de un Decodificador a nivel de registros.

Se diseo un decodificador 6:64 a partir de decodificadores
con un nmero menor de bits de entradas; para ello, en el
software de simulacin Quartus II se establecieron como
smbolos o bloques lgicos los decodificadores 1:2 , 2:4 y 3:8
mostrados en las figuras 25, 26 y 27 respectivamente. Con
estos bloques lgicos se construy en la herramienta EDA el
decodificador 6:64 y los tres diseos se comparan a
continuacin.

Como en los casos anteriores, se ha creado inicialmente un

circuito correspondiente al multiplexor de menor tamao a
partir del cual se desea construir el de mayor tamao (para ste
caso: multiplexor de 4 vas con 4 bits). El circuito se muestra
en la figura 22.
Fig. 25. Decodificador 1:2.

Fig. 22. Multiplexor de 4 vas (4 Bits) a nivel de compuertas.

Luego se ha diseado el multiplexor de 16 vas (8 Bits) a

partir del circuito mostrado en la figura 22. Tal diseo se
muestra en la figura 23:

Fig. 26. Decodificador 2:4.

Fig. 23. Multiplexor de 16 vas (8 Bits), creado a partir de multiplexor de 4

vas (4 Bits).
Fig. 27. Decodificador 3:8.

Para demostrar su correcto funcionamiento, se simul el

circuito y ste arroj los resultados mostrados en la figura 24.

Fig. 24. Resultado simulacin Multiplexor de 16 vas (8 Bits), creado a partir

de multiplexor de 4 vas (4 Bits).

Luego del diseo se procedi a simular los diseos ilustrados

en las figuras 28, 29 y 30. La figura 31 muestra las formas de
onda introducidas a los circuitos y las correspondientes ondas
de salida obtenidas.

7
El correspondiente anlisis de utilizacin de recursos, tiempos
de retardo y consumo de potencia se muestra en el anexo D.

Fig. 31. Seales de entrada y salida obtenidas en la simulacin del

decodificador 6:64 construido a partir de decodificadores de 1:2, 2:4 y 3:8.

E. Diseo de generadores de Paridad.

1. Generador de Paridad par a partir de compuertas
XOR

Fig. 28. Decodificador 6:64 construido a partir de decodificadores 1:2.

Fig. 32. Generador de paridad par para datos de 64 bits a partir de compuertas
XOR.

El circuito mostrado en la figura 32 corresponde a un

generador de paridad par para datos de 64 bits construido a
partir de compuertas XOR, este circuito debe generar un bit de
salida tal que junto a los bits de la entrada halla una cantidad
par de unos. Para verificar si el diseo elaborado cumple con
dicha condicin de funcionamiento se procedi a introducir las
seales mostradas en las figura 33 al circuito.

Fig. 29. Decodificador 6:64 construido a partir de decodificadores 2:4.

Fig. 33. Seales de entrada aplicadas al generador de paridad par elaborado
con compuertas XOR y respuestas obtenidas.

Los resultados obtenidos se muestran en la tabla XIX en el

anexo E. En la tabla XIX se evidencia el correcto
funcionamiento del generador de paridad par implementado ya
que cuando la representacin en binario de la entrada est
formada por un nmero par de unos la salida es cero y en los
casos en los que el nmero de unos de la seal de entrada es
impar el bit de salida es igual a uno cumpliendo de esa forma
con las condiciones de funcionamiento. Vale la pena
mencionar que debido al comportamiento del circuito su
funcin es equivalente a aplicar la operacin OR exclusiva a
todos los bits de entrada.
Fig. 30. Decodificador 6:64 construido a partir de decodificadores 3:8.

8
2.

Generador de Paridad par a partir de compuertas

XNOR.

detector de paridad Impar

mostrada en la figura 36.

para datos de 64 bits de la forma

Para implementar un circuito generador de paridad par de 64

bits a partir de compuertas XNOR; de acuerdo al hecho de que
la funcin de dicho circuito equivale a la aplicacin de una
funcin XOR de 64 entradas que corresponderan a los bits de
la seal de entrada, debera bastar con reemplazar en el
circuito de la figura 32 todas las compuertas XOR por
compuertas XNOR y colocar al final una compuerta inversora
formando as la funcin deseada tal como se muestra en la
figura 34.
Fig. 36. Generador de paridad impar para datos de 64 bits a partir de
compuertas XOR.

Las seales de entrada mostradas en la figura 37 se

introdujeron en el circuito de la figura E para comprobar si en
realidad corresponde a un circuito generador de paridad impar.

Fig. 34. Generador de paridad par para datos de 64 bits a partir de compuertas
XNOR.

Con el fin de comprobar si de verdad el circuito de la figura 34

es un generador de paridad par se introdujeron a este las
seales mostradas en la figura 35.

Fig. 35. Seales de entrada aplicadas al generador de paridad par elaborado

con compuertas XNOR y respuestas obtenidas.

A partir de la tabla XX en el anexo E se puede concluir que el

circuito de la figura 34 cumple la funcin de un generador de
paridad par para una entrada de 64 bits debido a que cuando la
entrada cuenta con un nmero par de bits que son iguales a
uno el bit de salida generado es igual a cero pero cuando el
numero de unos en la seal de entrada es impar el bit de salida
es uno.
3.

Generador de Paridad impar a partir de compuertas

XOR

Un generador de paridad impar cumple la funcin contraria a

la de un generador de paridad par es decir genera un bit de
salida tal que junto a los bits de la entrada el nmero de unos
total sea una cantidad impar, por ello se puede deducir que
para implementar un generador de paridad impar para datos de
64 bits basta con complementar la salida de un generador de
paridad par con igual nmero de bits para la entrada. As a
partir del circuito de la figura 32 se puede implementar un

Fig. 37. Seales de entrada aplicadas al generador de paridad Impar elaborado

con compuertas XOR y respuestas obtenidas.

Para este caso la tabla XXI mostrada en el anexo E evidencia

el correcto funcionamiento del generador de paridad impar
implementado ya que cuando la representacin en binario de
la entrada est formada por un nmero impar de unos la salida
es cero y en los casos en los que el nmero de unos de la seal
de entrada es par el bit de salida es igual a uno cumpliendo de
esa forma con las condiciones de funcionamiento. Vale la
pena mencionar que debido al comportamiento del circuito su
funcin es equivalente a aplicar la operacin NOR exclusiva a
todos los bits de entrada.
El correspondiente anlisis de utilizacin de recursos, tiempos
de retardo y consumo de potencia se muestra en el anexo F.
V.

CONCLUSIONES.

Al crear un multiplexor a partir de otros que tengan una

cantidad menor de bits, es necesario utilizar ms de una
compuerta en el segundo nivel del circuito; es decir, si se
crean multiplexores de 8 bits, a partir de multiplexores de 4
bits, sern necesarios dos multiplexores de 4 bits en el
segundo nivel, esto para que cada multiplexor sea el
responsable de 4 bits. No pueden quedar pines libres a la hora
de crear multiplexores ms grandes, porque esto afecta el
resultado que se desea obtener. Sin importar el mtodo de
diseo de un multiplexor, la potencia disipada y la cantidad de
pines utilizados es similar, pero la cantidad de ALUTs
combinacionales cambia.
La construccin de decodificadores con gran nmero de bits
de salida a partir de decodificadores pequeos es til cuando
se tiene limitaciones en cuanto a la disponibilidad de

9
hardware, esto teniendo en cuenta que en la implementacin
de sistemas digitales las necesidades hacen imperante el uso
de los decodificadores, que son pieza fundamental y es comn
encontrar solo bloques decodificadores bsicos, inclusive en
las FPGA. Por estas razones es necesario que el diseador est
familiarizado con criterios de eleccin que le permitan elegir
entre diferentes diseos lgicos para que su sistema digital sea
lo ms optimo posible; como desarrollo de esta prctica se
presentaron tres construcciones diferentes para un
decodificador 6:64 a partir de decodificadores ms pequeos,
y utilizando anlisis de potencia, retardo y recursos utilizados
se eligi el diseo con decodificadores de 3:8 puesto que,
utilizando una FPGA de la familia Stratix II, era el diseo que
menos recursos lgicos demandaba.
Un generador de paridad par consiste bsicamente en la
aplicacin de una funcin XOR al conjunto de los bits que
conforman la palabra de cdigo de entrada, siendo la salida
igual a uno cuando el nmero de bits de la entrada es una
cantidad impar y cero en el caso contrario logrando as
siempre una cantidad par de unos entre el bit generado y los
bits de la entrada. En el caso de un generador de paridad impar
se da una equivalencia con la funcin XNOR. De esa forma
para implementar estos circuitos basta con una adecuada
conexin en cascada de compuertas XOR o XNOR segn el
tipo de paridad con la que se est trabajando.
REFERENCIAS
[1]
[2]
[3]
[4]
[5]

[6]

Wakerly John F., Diseo Digital: Principios y Practicas, Ciudad de

Mxico, Pearson Educacin, 2001.
Mano, M. Morris, Diseo Digital Tercera Edicin, Ciudad de Mxico,
Pearson Educacin, 2003.
Blanco Viejo Cecilio, Fundamentos de Electrnica digital, Madrid,
Editorial Parinfo, 2005.
Blanco Viejo Cecilio, Electrnica digital, Oviedo-Espaa, Universidad
de Oviedo, 2003.
Universidad Nacional de Colombia, Electrnica Digital I [Curso en
lnea] http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/leccion
es/030701.htm. Visto por ltima vez Mayo 22 2012.
Altera (2011, Mayo), Quartus II Web Edition Software [Descarga]
disponible en https://www.altera.com/download/software/quartus-ii-we.
Visto por ltima vez Marzo 27 2012.
VI.

B. Anlisis de Utilizacin de recursos, de tiempo y de

potencia para decodificador de BCD a siete
segmentos.
Para el diseo desarrollado para un decodificador de BCD a
siete segmentos se obtuvo el reporte de simulacin mostrado
en la figura 38. El anlisis de tiempo realizado mostrado en la
figura 39 arroja como ruta critica desde la entrada B a la salida
b con un tiempo de 10,911ns.

Fig. 38. Resumen compilacin para el diseo lgico mostrado en la figura 10.
TABLA V
TIPO Y NMERO DE COMPUERTAS UTILIZADAS EN EL CIRCUITO DE LA FIGURA
10.
AND
OR
2
3
4
3
4
Total
entradas entradas entradas entradas entradas
Cantidad

19

5
33

Total

26

ANEXOS

A. Anlisis de Utilizacin de recursos, de tiempo y de

potencia para multiplexor de 4 vas (2 bits).
Para el multiplexor de 4 vas con entradas de 2 bits se tiene:
TABLA III
TABLA CON LOS DATOS ACERCA DE LA UTILIZACIN DE RECURSOS PARA EL
MULTIPLEXOR DE 4 VAS CON ENTRADAS DE 2 BITS
Pines Usados
12/343 (2%)

Utilizacin Lgica
< 1%

ALUTs Combinacionales
3/12480 (<1%)

TABLA IV
TABLA CON LOS DATOS DE PEOR CASO Y DISIPACIN DE POTENCIA PARA EL
MULTIPLEXOR DE 4 VAS CON ENTRADAS DE 2 BITS
Peor caso
10.843ns

Potencia disipada
323.88mW

Fig. 39. Reporte de anlisis de tiempo para el circuito de la figura 10.

10

TABLA XII
TABLA CON LOS DATOS ACERCA DE LA UTILIZACIN DE RECURSOS PARA EL
MULTIPLEXOR DE 16 VAS (8 BITS) A PARTIR DE MULTIPLEXORES DE 8 VAS (1
BIT)
Pines Usados
140/343 (2%)

Fig. 40. Resumen anlisis de potencia para el circuito de la figura 10

C. Anlisis de Utilizacin de recursos, de tiempo y de

potencia para multiplexores de 16 vas (8 bits).
Para el Multiplexor 8 vas (1 Bit) se tiene:
TABLA VI
TABLA CON LOS DATOS ACERCA DE LA UTILIZACIN DE RECURSOS PARA EL
MULTIPLEXOR 8 VAS (1 BIT)
Pines Usados
12/343 (2%)

Utilizacin Lgica
< 1%

ALUTs Combinacionales
3/12480 (<1%)

TABLA VII
TABLA CON LOS DATOS DE PEOR CASO Y DISIPACIN DE POTENCIA PARA EL
MULTIPLEXOR 8 VAS (1 BIT)
Peor caso
10.843ns

Potencia disipada
323.88mW

Para el Multiplexor 8 vas (4 Bits) se obtuvieron:

TABLA VIII
TABLA CON LOS DATOS ACERCA DE LA UTILIZACIN DE RECURSOS PARA EL
MULTIPLEXOR 8 VAS (4 BITS)
Pines Usados
39/343 (2%)

Utilizacin Lgica
< 1%

ALUTs Combinacionales
18/12480 (<1%)

TABLA IX
TABLA CON LOS DATOS DE PEOR CASO Y DISIPACIN DE POTENCIA PARA EL
MULTIPLEXOR 8 VAS (4 BITS)
Peor caso
10.709ns

Potencia disipada
324.82mW

Para el Multiplexor 4 vas (4 Bits) se tienen:

TABLA X
TABLA CON LOS DATOS ACERCA DE LA UTILIZACIN DE RECURSOS PARA EL
MULTIPLEXOR 4 VAS (4 BITS)
Pines Usados
22/343 (2%)

Utilizacin Lgica
< 1%

ALUTs Combinacionales
4/12480 (<1%)

TABLA XI
TABLA CON LOS DATOS DE PEOR CASO Y DISIPACIN DE POTENCIA PARA EL
MULTIPLEXOR 4 VAS (4 BITS)
Peor caso
10.466ns

Potencia disipada
324.23mW

Para los distintos diseos de Multiplexores de 16 vas (8 Bits)

se tienen:
A partir de Multiplexor 8 vas (1 Bit)

Utilizacin Lgica
< 1%

ALUTs Combinacionales
40/12480 (<1%)

TABLA XIII
TABLA CON LOS DATOS DE PEOR CASO Y DISIPACIN DE POTENCIA PARA EL
MULTIPLEXOR DE 16 VAS (8 BITS) A PARTIR DE MULTIPLEXORES DE 8 VAS (1
BIT)
Peor caso
11.525ns

Potencia disipada
328.34mW

A partir de Multiplexor 8 vas (4 Bits)

TABLA XIV
TABLA CON LOS DATOS ACERCA DE LA UTILIZACIN DE RECURSOS PARA EL
MULTIPLEXOR DE 16 VAS (8 BITS) A PARTIR DE MULTIPLEXORES DE 8 VAS (4
BITS)
Pines Usados
140/343 (2%)

Utilizacin Lgica
< 1%

ALUTs Combinacionales
20/12480 (<1%)

TABLA XV
TABLA CON LOS DATOS DE PEOR CASO Y DISIPACIN DE POTENCIA PARA EL
MULTIPLEXOR DE 16 VAS (8 BITS) A PARTIR DE MULTIPLEXORES DE 8 VAS (4
BITS)
Peor caso
9.368ns

Potencia disipada
328.35mW

A partir de Multiplexor 4 vas (4 Bits)

TABLA XVI
TABLA CON LOS DATOS ACERCA DE LA UTILIZACIN DE RECURSOS PARA EL
MULTIPLEXOR DE 16 VAS (8 BITS) A PARTIR DE MULTIPLEXORES DE 4 VAS (4
BITS)
Pines Usados
140/343 (2%)

Utilizacin Lgica
< 1%

ALUTs Combinacionales
40/12480 (<1%)

TABLA XVII
TABLA CON LOS DATOS DE PEOR CASO Y DISIPACIN DE POTENCIA PARA EL
MULTIPLEXOR DE 16 VAS (8 BITS) A PARTIR DE MULTIPLEXORES DE 4 VAS (4
BITS)
Peor caso
12.249ns

Potencia disipada
323.33mW

Se observa que en cuanto a utilizacin de recursos el diseo

ms eficiente para el multiplexor de 16 vas con entradas de 8
bits es el efectuado a partir de multiplexores de 8 vas con
entradas de 4 bits usando la mitad de ALUTs
combinacionales que en los otros dos casos, dicho diseo
tambin presenta menor tiempo de retraso. En cuanto a
consumo de potencia el diseo ms eficiente fuel que se
realizo a partir de multiplexores de 4 vas con entradas de 4
bits.

11
D. Anlisis de Utilizacin de recursos, de tiempo y de
potencia para decodificadores 6:64.
Como criterio de anlisis de los circuitos ilustrados en las
figuras 28, 29 y 30 se emplean los reportes de anlisis de
tiempo (worst-case tpd) y potencia arrojados por el simulador
y que se registran en la tabla XVIII. A pesar de las bastas
diferencias en el nmero de compuertas empleadas por cada
diseo, el anlisis de potencia entrega valores muy similares
en la potencia total consumida por cada diseo. El reporte de
depuracin ilustrado en la figura 41 corresponde a la
simulacin hecha del circuito de la figura 29; sin embargo,
vale la pena resaltar que los reportes para los diseos de las
figuras 28 y 30 solo difieren en que el valor obtenido para el
tem Combinational ALUTs es de 76 y 72 respectivamente.
Con anlisis de estos criterios no es tan fcil decretar que
circuito es mas optimo por lo que puede ser necesario tener en
cuenta por ejemplo el numero de compuertas utilizadas (sin
importar el nmero de entradas) por cada diseo lgico; por
ejemplo, el decodificador 6:64 construido con decodificadores
3:8 utiliza 99 compuertas lgicas, 72 AND y 27 NOT, muchas
menos que sus pares construidos con decodificadores 1:2 y
2:4 que utilizaron 128 y 189 compuertas lgicas
respectivamente. Este resultado era de esperarse debido a que
con un solo decodificador de 3:8 se obtienen ms bits de salida
que con los de 1:2 y 2:4 por lo que se requieren menos
decodificadores 3:8 para construir decodificadores con una
gran cantidad de bits de salida.
TABLA XVIII
DATOS DE PEOR CASO Y DISIPACIN DE POTENCIA DE LOS DISEOS
IMPLEMENTADOS PARA LA CONSTRUCCIN DE UN DECODIFICADOR 6:64.
Anlisis de tiempo
Peor caso (ns)

Potencia total
consumida (mW)

Dec1:2

12,016

326,24

Dec2:4

11,072

326,19

Dec3:8

12,06

326,2

Nmero en
base 10
18446744073
709551615

98465691013
2479

51298432

25769431029
485935

312914579

919

18000000000
00

52126

11

Nmero en base 2 (64

bits)
111111111111111111
111111111111111111
111111111111111111
1111111111
000000000000001101
111111100010100100
110101011010101001
0011111111
000000000000000000
000000000000000000
001100001110110000
0010000000
000000000000000000
000000000000000000
000000000000000000
0000000101
000000000101101110
001101001010010011
011010010011100100
0101101111
000000000000000000
000000000000000001
001010100110101100
1010010011
000000000000000000
000000000000000000
000000000000000000
1110010111
000000000000000000
000001101000110001
100001011100010100
0000000000
000000000000000000
000000000000000000
000000000000110010
1110011110
000000000000000000
000000000000000000
000000000000000000
0000001011

Cantidad de
unos

Bit de
paridad
generado

64

31

29

14

13

10

TABLA XX
DATOS INTRODUCIDOS Y RESPUESTAS OBTENIDAS AL VERIFICAR EL
FUNCIONAMIENTO DEL GENERADOR DE PARIDAD PAR ELABORADO A PARTIR
DE COMPUERTAS XNOR

Numero en
base 10
16247789345
237812959

74321983452
459123
Fig. 41. Reporte de depuracin obtenido para el decodificador 6:64 construido
a partir de decodificadores 2:4.
32589147

E. Resultados de las simulaciones de los detectores de

paridad.
7
TABLA XIX
DATOS INTRODUCIDOS Y RESPUESTAS OBTENIDAS AL VERIFICAR EL
FUNCIONAMIENTO DEL GENERADOR DE PARIDAD PAR ELABORADO A PARTIR
DE COMPUERTAS XOR

42139875294
2151

Numero en base 2(64

bits)
111000010111101110
111110010100110011
010001000110110001
1011011111
000000010000100000
001011011100110011
111010101111101100
0001110011
000000000000000000
000000000000000000
000111110001010001
0101011011
000000000000000000
000000000000000000
000000000000000000
0000000111
000000000000000101
111111010000101000
101011111010010110
0001000111

Cantidad
de unos

Bit de
paridad
generado

37

29

14

26

12

853293456

259

29324532784
13

61319

12

000000000000000000
000000000000000011
001011011100001110
0110010000
000000000000000000
000000000000000000
000000000000000000
0100000011
000000000000000000
000010101010101100
001111010110000000
1011001101
000000000000000000
000000000000000000
000000000000111011
1110000111
000000000000000000
000000000000000000
000000000000000000
0000001100

14

20

11

F. Anlisis de Utilizacin de recursos, de tiempo y de

potencia para los Generadores de paridad.
Para los tres diseos de generadores de paridad se obtuvo el
comportamiento deseado: en el caso de los generadores de
paridad par la salida fue cero cuando el numero de unos en la
seal de entrada era par y la salida fue uno en los casos en los
cuales la seal de entrada contaba con un nmero impar de
unos y en el caso del generador de paridad impar se cumpli
que ante una entrada con una cantidad par de unos la salida
generada era un uno en caso contrario era un cero. En la tabla
XXII se resumen los principales datos de utilizacin de
recursos por parte de los diseos de generadores de paridad
implementados. La tabla 5 muestra los datos de peor caso y de
potencia para los diseos de generadores de paridad.
TABLA XXII

TABLA XXI
DATOS INTRODUCIDOS Y RESPUESTAS OBTENIDAS AL VERIFICAR EL
FUNCIONAMIENTO DEL GENERADOR DE PARIDAD IMPAR ELABORADO A PARTIR
DE COMPUERTAS XOR
Numero en
base 10
18446744073
709551615

98465691013
2479

51298432

25769431029
485935

312914579

919

18000000000
00

52126

11

Numero en base 2(64

bits)
111111111111111111
111111111111111111
111111111111111111
1111111111
000000000000001101
111111100010100100
110101011010101001
0011111111
000000000000000000
000000000000000000
001100001110110000
0010000000
000000000000000000
000000000000000000
000000000000000000
0000000101
000000000101101110
001101001010010011
011010010011100100
0101101111
000000000000000000
000000000000000001
001010100110101100
1010010011
000000000000000000
000000000000000000
000000000000000000
1110010111
000000000000000000
000001101000110001
100001011100010100
0000000000
000000000000000000
000000000000000000
000000000000110010
1110011110
000000000000000000
000000000000000000
000000000000000000
0000001011

Cantidad
de unos

Bit de
paridad
generado

64

31

29

TABLA CON LOS DATOS ACERCA DE LA UTILIZACIN DE RECURSOS EN TODOS

LOS DISEOS DE GENERADORES DE PARIDAD IMPLEMENTADOS
Generador de
paridad
Par a partir de
compuertas
XOR
Par a partir de
compuertas
XNOR
Impar a partir de
compuertas
XOR

Pines usados

Utilizacin
lgica

ALUTs
combinacionales

65/343 (19%)

<1%

14/12480 (<1%)

65/343 (19%)

<1%

14/12480 (<1%)

65/343 (19%)

<1%

14/12480 (<1%)

TABLA XXIII

14

13

10

TABLA CON LOS DATOS DE PEOR CASO Y DISIPACIN DE POTENCIA DE LOS

DISEOS GENERADORES DE PARIDAD IMPLEMENTADOS
Generador de
paridad
Par a partir de
compuertas XOR
Par a partir de
compuertas
XNOR
Impar a partir de
compuertas XOR

Peor
Caso
(nS)

Potencia total
disipada
(mW)

13.816

325,71

13,816

325,71

13,816

325,71

Para todos los casos no se present ninguna variacin en

cuanto a utilizacin de recursos, retardos o consumo de
potencia; tal como se evidencia en las tablas XXII y XXIII
todos los diseos de generadores de paridad implementados
usaron la misma cantidad de recursos y tienen valores
idnticos en cuanto al peor caso y la disipacin de potencia; lo
cual tiene sentido debido al hecho de que entre un diseo y
otro tan solo vari el tipo de compuertas empleadas y la
utilizacin o no de un inversor al final.