PROGRAMA 1

CONCLUSIONES
Sandoval Ocampo Daniel
Con la ayuda de esta prctica pude ver, analizar y realizar el cdigo en VHDL de un generador de
bit de paridad el cual es bastante til para el manejo correcto en la transmisin de datos y que
esta sea ms confiable.
Primeramente se diseo la tabla de verdad correspondiente al generador la cual debe cumplir que
cuando exista un numero par de 1 por fila generaremos un bit de paridad se pudo comprobar
con el diseo implementado de compuertas lgicas XNOR. Adems se aprendi a utilizar variables
de entrada o salida como vectores de n bits para ahorrar espacio o cdigo de programacin as
como la funcin lgica XNOR implementada en VHDL y el correcto funcionamiento de variables
como seales internas.
Marquina Villafuerte Ivan
En base a esta prctica aprend como es la estructura bsica de un cdigo en VHDL as como saber
usar las palabras reservadas de funciones predeterminadas del programa, como usar las llamadas
compuertas lgicas como asignar, analizar y usar los datos. De la misma manera aprend el uso
de la tarjeta FPGA, en nuestro caso, la basys2 como usar las entradas y salidas de dicha tarjeta.
Una parte esencial de esta primera prctica fue tambin el aprender a cargar los programas
directo a la tarjeta.
Galindo Fuentes David Alejandro
Esta prctica me permiti aprender la sintaxis usada en el lenguaje de programacin VHDL, as
como la estructura y el diseo para un generador de bit de paridad comnmente utilizado para
asegurar la recepcin correcta de los paquetes de datos transmitidos entre dispositivos.
Aprend las la asignacin de elementos entre variables la aplicacin de compuertas en este
lenguaje y la operacin que realiza cada una.
Conclusin General
Se puede observar que esta prctica es muy importante ya que en varias empresas en el envi y
recepcin de datos se utilizan programas como este, para poder trabajar con estos datos (envo y
recibo) de una manera ms confiable. Y tener una mayor seguridad en el manejo de toda esa
informacin.

PROGRAMA 2

CONCLUSIONES
Sandoval Ocampo Daniel
Anteriormente se haba realizado la prctica del generador de bit de paridad par, ahora se llevo a
cabo la implementacin del verificador de bit de paridad donde solo agregamos al circuito
esquemtico una compuerta XNOR y en la tabla de verdad agregamos un bit mas donde se sigue la
misma secuencia, donde exista un numero par de 1 por fila tendremos a nuestra salida un
estado en 1 esta salida indicara si hay error en la transmisin de informacin aqu aprend a
desplegar un mensaje de error en un display de 7 segmentos con ayuda de la sentencia CASE as
que cuando exista un error en la transferencia de datos este se indicara con la letra E en un display
de la FPGA Basys2, por ltimo aprend a usar varios procesos dentro de una misma arquitectura
para llevar diversas tareas simultneamente.
Marquina Villafuerte Ivan
Pues partiendo de haber aprendido a utilizar las palabras reservadas del lenguaje VHDL, como lo
son las compuertas lgicas, en esta ocasin el objetivo fue aprender a hacer uso de los displays de
7 segmentos, que ya vienen en la tarjeta FPGA, a saber cmo es el funcionamiento de cada uno de
los 4 displays integrados en la tarjeta. Esto con base a las hojas de especificaciones de la basys2
usar de manera correcta los pines designados para el display. Esto se resuelve con la ayuda de la
sentencia CASE en el programa y haciendo una asignacin correcta para cada segmento.
Galindo Fuentes David Alejandro
Durante el desarrollo de la prctica logre reafirmar la comprensin de la estructura de un
comparador de bits, esta vez con una aplicacin real, tambin comprend el funcionamiento de los
multiplexores y su uso comn, as como el diseo de uno de ellos en el lenguaje de programacin
VHDL.
Conclusin General
Con ayuda de este programa se puede complementar con el anterior ya que ste programa
mandara una seal, una alarma o algn indicador que notifique si hay algn error en el envo de
datos y si lo hay volver a mandar los datos para que llegue de manera efectiva y sin errores.

PROGRAMA 3

CONCLUSIONES
Sandoval Ocampo Daniel
Con la ayuda de esta prctica pude reafirmar mis conocimientos y entender de una mejor manera
la sintaxis de cmo implementar un cdigo en VHDL que me muestre algn digito en los display de
7 segmentos, con este decodificador de 16 nmeros observe y aprend a asignar un numero al
display de la FPGA Basys2 de acuerdo a nuestros 4 bits de seleccin de esta manera puedo mandar
cualquier digito dependiendo de la aplicacin que le quiera dar a este programa y no solo
desplegar nmeros si no tambin letras.
Marquina Villafuerte Ivan
Esta prctica estuvo basada totalmente en el uso adecuado del display de 7 segmentos de la
tarjeta FPGA basys2, con conocimientos anteriores provenientes, en su mayora, de las hojas de
datos de la FPGA. Logre comprender que con cualquier dato de entrada tipo vector, sin importar el
tamao de ste, se puede crear las 2^n combinaciones en el display simplemente hay que razonar
y analizar de manera adecuada todas y cada una de estas combinaciones en el CASE creado para
obtener los resultados esperados a la salida del display.
Galindo Fuentes David Alejandro
Aprend a realizar vectores y ocuparlos correctamente ya que en un principio tuvimos problemas
para desplegar correctamente los dgitos en los displays. Adems de la implementacin de
vectores un punto escencial fue comprender la activacin y desactivacin del bloque de displays
en la tarjeta basys2, para lo cual se recurri a sus cdigos de salida y a su hoja de datos.

Conclusin General
Este es un programa muy sencillo de realizar ya que solo muestra como desplegar un valor en un
display de 7 segmentos, esta es solo la base para poder implementar contadores, registros,
marquesinas etc. Y poder desarrollar proyectos de alto nivel donde se implemente esta parte de
programacin.

PROGRAMA 4

CONCLUSIONES
Sandoval Ocampo Daniel
Una vez vista la teora en clase acerca de un multiplexor pude comprobar el correcto
funcionamiento de esta prctica del multiplexor 74LS151 el cual es un MUX de 8X1, pude observar
como asignar determinado valor a un vector de salida con otra alternativa la cual fue la sentencia
IF y ELSIF ya que anteriormente se haba utilizado la sentencia CASE como en el ejemplo del
codificador, y con la ayuda de un selector en este caso de 4 bits poder elegir que seal tendr a la
salida de mi MUX.
Marquina Villafuerte Ivan
Pues primero hay que tener clara la idea de lo que es un multiplexor y en base a esto ya tenemos
claro que es necesaria una determinada cantidad de entradas, salidas y selectores. Para llegar a la
solucin del problema aprend el uso de las sentencias IF y ELSE sumado a la sentencia CASE, que
con los programas anteriores he aprendido a usar, solo hay que definir bien a qu tipo de estados
en el selector deseo obtener cierta informacin a la salida con respecto a que es lo que tendra
que tener en la entrada, y de esta manera se realizo el MUX con cdigo VHDL.
Galindo Fuentes David Alejandro
Para este circuito fue necesario comprender el funcionamiento de un multiplexor para
implementar su lgica mediante la programacin en VHDL. Primordialmente fue necesario crear el
vector que permitira realizar la conmutacin entre las salidas del multiplexor logrndolo gracias
las sentencias IF y ELSEIF que reconoceran las entradas del primer vector y asignar una salida a la
seal mediante el segundo vector.

Conclusin General
Los multiplexores son circuitos muy utilizados en la vida diaria aqu se implemento el diseo de un
MUX 8x1 del encapsulado 74LS151, se implemento de una manera muy sencilla el funcionamiento
y lgica de este MUX y notamos que resulta muy sencillo aunque es muy costoso si solo se desea
utilizar una FPGA para un simple MUX, sera mejor comprar el encapsulado tener un beneficio
econmico.