UNIVERSIDADE DA INTEGRAO INTERNACIONAL DA LUSOFONIA AFRO-BRASILEIRA

INSTITUTO DE ENGENHARIA E DESENVOLVIMENTO SUSTENTVEL

CURSO DE ENGENHARIA DE ENERGIAS

JOS MARDNIO RODRIGUES SILVA

MATHEUS DE MELO RAULINO
MILTON HONORIO CAVALCANTE NETO

LABORATRIO DE ELETRNICA DIGITAL

PRTICA N 02

ACARAPE-CE-BRASIL
ABRIL DE 2014

JOS MARDNIO RODRIGUES SILVA

MATHEUS DE MELO RAULINO
MILTON HONORIO CAVALCANTE NETO

LABORATRIO DE ELETRNICA DIGITAL

PRTICA N 02

Relatrio apresentado como requisito para

obteno de nota parcial na disciplina de
Laboratrio de Eletrnica Digital do curso de
Engenharia de Energias da Universidade da
Integrao Internacional da Lusofonia AfroBrasileira.
Professor: Dr. Gustavo Alves de Lima Henn

ACARAPE-CE-BRASIL
ABRIL DE 2015

CONVERSOR BCD

PROCEDIMENTO 01

Apesar de o roteiro referir-se ao projeto de um conversor BCD anodo comum, os

procedimentos foram realizados com base em um conversor BCD catodo comum, j que foi o
tipo disponibilizado no laboratrio.

Figura 1 - Tabela verdade do conversor BCD de 7 segmentos do tipo catodo comum.

BCD
0
1
2
3
4
5
6
7
8
9

X3
0
0
0
0
0
0
0
0
1
1

X2
0
0
0
0
1
1
1
1
0
0

X1
0
0
1
1
0
0
1
1
0
0

X0
0
1
0
1
0
1
0
1
0
1

a
1
0
1
1
0
1
1
1
1
1

b
1
1
1
1
1
0
0
1
1
1

c
1
1
0
1
1
1
1
1
1
1

d
1
0
1
1
0
1
1
0
1
1

e
1
0
1
0
0
0
1
0
1
0

f
1
0
0
0
1
1
1
0
1
1

g
0
0
1
1
1
1
1
0
1
1

PROCEDIMENTO 02

Considerando apenas duas entradas para o conversor BCD de 7 segmentos,

montou-se o circuito que apresentava os valores 0, 1, 2 e 3 como sada no display. A Figura 2
ilustra a tabela verdade do circuito montado.

Figura 2 - Tabela verdade do conversor BCD de 7 com dois bits de entrada.

BCD
0
1
2
3

X1 X0
0 0
0 1
1 0
1 1

a
1
0
1
1

b
1
1
1
1

c
1
1
0
1

d
1
0
1
1

e
1
0
1
0

f
1
0
0
0

g
0
0
1
1

A partir da Tabela verdade da Figura 2 montaram-se os mapas de mapa de

Karnaugh apresentados abaixo:

1 1
1 1

b
0
1

1 1
1 1

a = 1 + 0

c
1
1

0
0
1

d = 1 + 0

1 1
1 0

0
1
1

c = 1 + X0

b=1

0
1 1
1 1

0
1 1
1 1

0
0
0

e = 0

0
1 1
1 0

0
0
0

f = 1 0

g
0
1 0
1 1

0
0
1

g= 1

A Figura 3 mostra o circuito obtido a partir dos mapas K anteriores. O projeto do

conversor BCD para dos bits foi realizado no Proteus.

Figura 3 - Conversor BCD para dos bits.

PROCEDIMENTO 03
Figura 4 Conversor BCD para valores de 0 a 9.

Figura 5 Diagrama de tempo para o circuito da Figura 4.

X3
X2
X1
X0
a
b
c
d
e
f
g

PROCEDIMENTO 04

Na prtica, dispomos dos circuitos integrados (C.Is) 7448 e 7447 como

decodificador de 7 segmentos. O C.I. 7448 utilizado para acionar displays de 7 segmentos
com catodo comum enquanto o C.I. 7447 utilizado para acionar displays de 7 segmentos
com anodo comum. Ambos possuem 16 pinos e so compatveis pino a pino. A FIGURA 6
apresenta a pinagem do circuito integrado e o seu datasheet enquanto a TABELA 1 apresenta
a funo de cada pino.

FIGURA 6 Configurao dos pinos dos C.Is 7447 e 7448. a) Pinagem do

circuito integrado. b) datasheet do C.I.

a)

b)

TABELA 1 Pinagem dos dois CIs, 7447 e 7448.

Como os displays de 7 segmentos so formados por LEDs, necessita-se limitar a

corrente que circula pelos mesmos, conectando um resistor em srie com cada LED. Com
relao utilizao das resistncias de limite da corrente, existe uma diferena entre os C.Is
7447 e 7448. A FIGURA 7 apresenta parte do circuito interno destes C.Is.

FIGURA 7 Parte do circuito internos dos C.Is 7447 e 7448.

Em virtude da lgica interna de acionamento, necessrio utilizar resistores

externos para o acionamento do display de 7 segmentos com anodo comum utilizando o C.I.
7447. Mas no C.I. 7448, os resistores so alocados internamente, no havendo necessidade de
resistores externos.

CDIGO GRAY

PROCEDIMENTO 01
Figura 6 Equivalentes entre binrios de 4 bits e cdigo Gray.
Decimal
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

B0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

Binrio
B1
B2
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1

Gray
B3
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

G0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

G1
0
0
0
0
1
1
1
1
1
0
1
1
0
0
0
0

G2
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0

G3
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0

PROCEDIMENTO 02
Figura 7 Circuito de um codificador Gray projetado no Proteus.

Figura 8 Diagrama de tempo para o circuito da Figura 7.

B0
B1
B2
B3
G0
G1
G2
G3