CAPITULO

Memorias integradas VLSI

9.I.

CARACTERISTICAS

Los dispositivos digitales ms elementales capaces de almacenar informacin en forma binaria han
sido analizados en el Captulo 6; como se recordar, stos son los biestables y los registros de
desplazamiento.
Las memorias son dispositivos capaces de almacenar grandes cantidades de informacin debido
que
internamente estn constituidas por un determinado nmero de registros que utilizan unas
a
entradas y unas salidas comunes para acceder a todos ellos. La informacin se almacena en las
memorias en forma de palabras formadas, normalmente, por uno, cuatro u ocho bits. Cada palabra
se almacena en una posicin que se identifica con una determinada direccin de memoria expresada
numricamente en el sistema hexadecimal.
Las caractersticas ms significativas de las memorias son las siguientes:

.
.
.
.
.

Tiempo de lectura/escritura.
Cadencia de transferencia.
Densidad de informacin.

Volatilidad.
Capacidad.

La unidad de memoria, formada por uno o ms C1, es bsica en rJn sistema programable.
Adems, estos dispositivos pueden ser utilizados, por s solos, para implementar circuitos combinacionales y secuenciales (aadiendo, n este ltimo caso, algo de lgica SS1).

9.2. CAPACIDAD DE UNA MEMORIA

Entendemos por capacidad de una memoria el nmero de posiciones y, por tanto, de palabras que
puede almacenar. La capacidad total de una memoria expresada en bits ser el producto de las
posiciones m por el nmero de bits n que componen cada posicin:

N:mxn
406

MEMORIAS INTEGRADAS VLSI

oou')
OU
OO

9?

uJo
OUF

o
J
o
z

s?

=>=
Pi

o
bo
Eg
"ts
<
E
o
co

o;
oo
o
o
o

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q=
oc
LG
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o*

"o3

.(E

q
(,

<
fo

0)

o
I
f
o
L

E
C)

o
o
tr

tr

o.E

,o

5a
o

Q
c =\<
d<

>=o

S doY
PrEi
Y oo-u

.=

6>
o
o(r
a
.o

OC

o; !.o
c-oo
o=G

3'eH
- a.S

o-

.9

o
=
.=
Ool>

EA
6ff
a

o
o

.o
.=

o;

.9
lJ-

rog

ELECTRONICA DIGITAL

La operacin de seleccin de una determinada posicin de memoria se denomina direccionamiento. La cantidad de lneas necesarias oara direccionar las rn posiciones ser /?1, de tal forma
que siempre se cumpla la igualdad:

2nt:m
Las memorias se identifican por el nmero de posiciones y por el nmero de bits de cada una
de ellas. Los dispositivos de gran capacidad se miden en K's. Un K equivale a 1024 posiciones.
La capacdad de una memoria que utiliza n, variables binarias para direccionar todas sus posiciones, expresada en K's, ser:
2nt

- to

9.3. TIPOS DE MEMORIA

En la Figura 9.1 se muestran los diferentes tipos de memorias clasificadas por el modo de acceso,
la forma de direccionamiento y la tecnologa de fabricacin. Nuestra atencin en este captulo la
centraremos en las de acceso aleatorio, tanto de lectura y escritura, conocidas como RAM ( Random
Access Memory), como en las de slo lectura, conocidas como ROM (Read Only Memory).

9.4. CONFIGURACION EXTERNA DE UNA MEMORIA

Las entradas y salidas ms significativas de un circuito de memoria son las de direccionamiento,
las de lectura/escritura de datos y las de control.
En la Figura 9.2 se muestra de forma simblica una RAM con todos los terminales necesarios.
Las ROM no necesitan la entrada de control RlW, que permite leer o escribir en funcin del nivel
lgico aplicado. La entrada CS (Chip Select) se utiliza, como veremos ms adelante, para seleccionar un determinado chip cuando la unidad de memoria est formada por ms de un circuito
integrado.

Direcciones

--*+
n1

Memoria RAM

R/W

C.S

Control

Figura

9.2.

Representacin simblica de una memoria RAM con sus entradas y salidas.

MEMORIAS INTEGRADAS VLS

409

9.5. EXPANSION DE LA CAPACIDAD Y DE LA LONGITUD

DE PALABRA DE UNA MEMORIA
Es posible agrupar CI's para expandir la longitud de la palabra del sistema. En la Figura 9.3
se muestra la unidad de memoria de un sistema que requiere una palabra de cuatro bits construida
con CI's cuyas posiciones estn constituidas por un solo bit.
Los difererites circuitos pueden star conectados simultneamente a las mismas lneas de
direccin y de datos, gracias a las puertas de tres estados que mantienen los CI's que no han sido
seleccionados en el tercer estado o estado de alta impedancia.

Ao-4,

Figura

9.3.

Expansin de la longitud de palabra de una unidad de memoria.

Por regla general, la capacidad de un solo CI suele ser insuficiente para satisfacer las necestdades de un sistema programable mnimamente complejo. En estos casos es necesario ampliar la
capacidad total, agrupando varios CI's de manera anloga al caso anterior'
En la Figura 9.4 se muestra una unidad de memoria formada por cuatro CI's. Como se puede
apreciat, es necesario utllizar un decodificador externo para realizar la seleccin del CI al que se
desea acceder para leer o escribir. El nmero de lneas de direccionamiento necesarias para
seleccionar cada uno de los chips depende del nmero total de CI's. En este caso, como el nmero
de circuitos es de cuatro, es suficiente con dos lneas.
Como veremos en los problemas resueltos, las necesidades tanto de RAM como de ROM
pueden ser tales que haya que expandir a
memoria.

la vez Ia longitud de palabra y la capacidad de la

41O

ELEcrRoNrcA DrclrAL

Figura

9.4.

Expansin de la capacidad de una unidad de memoria

9.6. ORGANIZACION INTERNA DE UNA MEMORIA

Los circuitos de memoria de tecnologas LSI y VLSI estn constituidos bsicamente por los
siguientes elementos:
o lJna mariz formada por un determinado nmero de clulas capaces de almacenar, cada una
de ellas, un bit de informacin.

. IJno o dos decodificadores para seleccionar cada una de las posiciones de la matriz.
. Un conjunto de buffers formados por puertas de tres estados que gobierna la entrada/salida
de datos bajo un circuito de control, al cual se le aplican las seales de lectura/escritura y
seleccin de chips.

Utilizando los distintos elementos descritos, las memorias se pueden organizar internamente de
dos formas diferentes. La ms sencilla se conoce con el nombre de seleccin lineal. En este caso,
la matriz est organizada en filas y columnas. El nmero de clulas de cada fila (nmero de
columnas) coincide con el nmero de bits de la palabra, y el nmero total de filas es igual al
nmero de posiciones de la memoria. Si el dispositivo dispone de z posiciones, el decodificador
deber ser de rn salidas. En la Figura 9.5 se muestra el diagrama de bloques de un dispositivo con
la organizacin descrita, mientras que en la Figura 9.6 se observa la estructura de la matriz de
dicho dispositivo, formada por 128 posiciones de ocho clulas cada una.

MEMORIAS INTEGBADAS

VLSI

411

Posicin 0
Do

Ao

A,

D,

A2

D2

A^

D3

A4

D5

A5

Du,

A6

D,

R/W

Figura

9.5.

Diagrama de bloques de una memoria RAM de 128 posiciones de ocho bits cada
una, con seleccin lineal.

D,

Figura

9.6.

D.

D.

Do

D"

D2

D,

Do

Estructura de la matriz de una memoria RAM que utiliza el mtodo de seleccin

lineal.

Cuando la capacidad de la memoria es muy elevada, es preferible efectuar el direccionamiento

por el mtodo cnocido como seleccin por coincidencia o doble decodificacin. En este caso, los
decodificadores son mucho ms sencillos que si la operacin se realizase por el mtodo descrito
anteriormente.

412

ELECTRONICA DIGITAL

Ao

A.
!r
G
.oi

A2
A3

oll9
OU

A4

0)

A-

Matriz de
memoria
ROM
128x128 bits

A6

Decodificador
de columna

Figura

9.7.

D7 D6 D. D4 D" D2 D1 Do
Diagrama de bloques de una ROM de 128x128 bits con seleccin por doble
decodif icacin.

En la Figura 9.1 se muestra el diagrama de bloques de una memoria ROM cuya malriz est
formada por 128 x 128 bits. Esto quiere decir que tiene 128 hlas de 128 bits cada una. Cada fila
est dividida en ocho grupos de 16 bits cada uno. En el primer grupo estn situados los bits ms
significativos de cada palabra (de ocho bits) y en el octavo los 16 bits de menor peso.
El decodificador de filas es un dispositivo semejante a los que se emplean en la seleccin lineal.
En cambio, el de columnas est formado por ocho multiplexadores de 16 lners de entrada cada
uno. En la Figura 9.8 se muestra la seleccin de la palabra de ocho bits, a partir de la hla
de 128 bits.

A1

Multiplexador

16 lneas

As

Multiplexador
16 lneas

Multiplexador

16 lneas

A"
A,o

A,o

D^

Figura

9.8.

D1

Seleccin de la palabra de ocho bits.

MEMORIAS INTEGRADAS

VLSI 413

En la Figura 9.9 se muestra el diagrama de bloques del CI 2Il4A, de INTEL, que es una RAM
de lectura/escritura rganizada en I 024 palabras de cuatro bits cada una. Las entradas de control
son WE (Write Enabte) y CS. Cuando se aplica un nivel lgico cero u WZ el circuito queda
habilitado para escribir.

.-q
.-q

A^:-

,:9
O,9
"o

V,,
GND

Matriz de
64 filas y
64 columnas

A"-

o,@

o"9
tlo,

Circuito de
E/S de columna

t/o,
I /O"

lo1

@;"@.iglg!.

_@
cs
@
WE_

Figura

9.9.

Diagrama de bloques de la memoria 2114A de INTEL.

PROBLEMAS RESUELTOS
9.1.

Calcular el nmero de posiciones y el nmero total de bits de la unidad de memoria de un

sistema cuya capacidad total es de 8K x 4 (8K posiciones de cuatro bits cada una).
Solucin: Como

lK

equivale a 1024 posiciones:

m:8 x

1024

:8192

posiciones

La longitud de palabra es de cuatro bits, por tanto:

N : m x n:8192 x 4:

32768 bits

414
9.2.

ELEcrRoNrcA DrcrrAL
Cuntas posiciones de memoria se pueden direccionar mediante 12 lineas?

Solucin: Utilizando la expresn

2' :
m

9.3.

m, donde n, es el nmero de lneas, tendremos:

212

4096 posiciones

Cuntas lneas de direccin son necesarias para seleccionar todas las posiciones de una
memoria de 16K x 8? Cul ser el nmero total de clulas de la matriz?
Solucin:

a)

La primera parte del problema se puede abordar de dos maneras distintas.

En primer 1ugar, mediante la expresin 2t : nt, sabiendo que m : 16 x I 024 :
ciones, podemos deducir, despus de un sencillo tanteo, que /?1 : 14, ya que
2ra

16 384

posi-

16 384 posiciones

Por otra parte, sabemos que el valor de la capacidad, expresada en K's vale
expresin deducimos Que n1 : 14, ya que

2'

ro; de esta

214-to:24:16K

b)

Respondiendo a la segunda cuestin, el nmero total de clulas de la mafriz o nmero total de

bits que es posible almacenar ser

9.4.

: m' n :

16384

131072bits

Cuntos bytes u octetos pueden almacenarse en una memoria cuya matriz es de 128 x 128 bits?

Solucin: Un byte u octeto

es una palabra de ocho bits.

El nmero total de bits de la memoria ser

N:128x128:16384
Como n :

8:

* : Y: {#
9.5.

2048 posiciones

delamatriz de una memoria de lK de capacidad y cuatro bits de

longitud de palabra que efecte la seleccin por doble decodificacin? Cuntas lneas de
direccin son necesarias para seleccionar cada una de las palabras?
Cul ser la estructura

Solucin:

a)

El nmero total de bits o clulas de la matriz

ser

N:1024x4:4096bits

MEMORIAS INTEGRADAS

La estructura de la mattiz ser 64

b)

64, ya

oq

El nmero de lneas necesarias para seleccionar todas las posiciones ser

al0-10

9.6. si una

a)
bi
c)
d)

415

qte

",/+ox
c)

VLSI

10

memoria tiene una capacidad de 2 048

n, :

10; ya que

8 bits, calcular:

Nmero de clulas de la matriz.

Estructura de la matriz suponiendo que la memoria tenga dos decodificadores'
Nmero de lneas de direccin.
Nmero de lneas de datos.

Solucin:

a)
b)

c)

El nmero total de clulas

ser

2048

128

128, ya que

g.i.

16384clulas

La estructura de la matriz ser

lrcZt+ :

tZZ

El nmero de lneas de direccin ser

nt : ll,
d)

ya

que

2r1

2048

Las lneas de datos sern ocho, puesto que la palabra es de ocho bits'

para direccionar las posiciones de una memoria se utiliza la notacin hexadecimal. Las

65 536 posiciones de una unidad de memoria de un determinado sistema se encuentran entre

las direcciones 0000 (la primera) y FFFF (la ltima). Calcular las direcciones de las posiciones que ocupan los lugares: a) 5; b) 255; c) 1 024, y d) 32769'
Solucin:

a)
b)
c)
d)
9.8.

0004, ya que la primera ser la 0000.

00FE, que corresponde al nmero decimal 254'

03FF, correspondiente al nmero decimal 1023'
8000, que corresponde al nmero decimal 32768'

0400 hasta
Cuntas posiciones de memoria hay desde la direccin

la 11FF, ambas inclusive?

Solucin: El nmero decimal equivalente al 0400 utilizando la expresin polinmica'

4x

162

+0x

161

+0x

160

1024

ser

416

ELEcrRoNrcA DrcrrAL

El decimal equivalente al 11FF vale

163

+1x

162

15

x 11 + 15 x

160

4607

El nmero total de posiciones existentes entre las direcciones sealadas ser

mt:4607 -

t024

+ l:

3584

9.9. Las

necesidades de memoria de un sistema programable son las siguientes: a) una zona

de 12K para el sistema operativo; b) una zona para un intrprete de 4K; c) una zona libre
para el usuario de 6K, y d) una ROM de 2K.
Dibujar el mapa de memoria indicando la direccin de princ-ipio y la de final de cada
tramo, suponiendo que el orden de almacenamiento sea el sealado.

Solucin: En el primer tramo hay 12288 posiciones; la primera se encuentra en la direccin 0

(decimal) y la ltima en la direccin 12287 (decimal), cuyo equivalente hexadecimal es 2FFF.
El siguiente tramo comenzaren ia direccin siguiente; es decir, en la 3000. Como la suma de este
tramo ms el primero vale 1K; es decir, 16 384 posiciones, la ltima direccin ser la 16 383 (decimal),
cuyo equivalente hexadecimal es 3FFF.
Con el mismo proceso deducimos que los principios y finales de los restantes tramos son, por este
orden: 4000, 57FF, 5800 y 5FFF (Fig. 9.10).

Principio 0000

12K

Fin 2FFF
Principio 3000

Fin

4K
3FFF

Principio 4000
6K

Fin

57 FF

Principio 5800
Fn SFFF

Figura

9.10.

2K

Mapa de una unidad de memoria de 24K.

9.10. Dibujar el diagrama de bloques de una ROM de 256 x 4 que utiliza seleccin lineal.
Solucin: Para seleccionar todas las posiciones son necesarias ocho lneas, ya que 28
tanto, el diagrama de bloques es el que se muestra en la Figura 9.11.

256; por

MEMORIAS INTEGRADAS

VLSI

417

Posicin 0
Ao
Do

A1

A3

!
G
o
F

A4

A2

B uffer
de tres

D1

estados

D2

Matriz
de

256x4

0)

A3

D.

Au
A7

Posicin 256

cs

Figura

9.11,

Diagrama de bloques de una ROM de 256

9.11. Repetir el problema anterior suponiendo, en este caso,

x 4'

que la memoria utlliza seleccin por

doble decodihcacin.

Bit 0
Ao

At

!
oi:

A2

!0)
=F
O

A3

A^

32x32

C)

-->

Matriz

Bit

31

Bit
A-

31

Decodif icador
de columna

A6
A7

cs

Buffer de
tres estados

D3 D2 D1

Figura

9.12.

Bt

aaa

Do

Diagrama de bloques de una ROM de 256

418

ELECTRONICA DIGITAL

Solucin: Las lneas de datos y direcciones son las mismas que en el problema anterior. E1 diagrama
de bloques se muestra en la Figura 9.12.
La matriz tiene 32 x 32 bits; por tanto, cinco lneas de las ocho de direccin se utilizarn para
seleccionar cada una de las 32 filas. Las otras tres se aplicarn al decodificador de columna.

64 x 128. Determinar el nmero de entradas y

salidas de cada uno de los dos decodificadores y dibujar el diagrama de bloques de este

9.12. Una ROM de 1024 x

8 tiene vna matz de

dispositivo.
seis entradas, ya que 26 : 64.
Al circuito de decodificacin de columna llegan 128 lneas, ste ser el nmero de entradas. Las salidas
sern ocho debido a que la longitud de palabra es de ocho bits. Las lneas de direccin necesarias
para \a seleccin de columna son cuatro, puesto que, en total, las lneas de direccin son 10, ya

Solucin: El decodificador de fila debe tener 64 salidas y, por tanto,

que2ro:1024.

Ao

A,

$o

A2

A3

o! o

A4

A-

Bt

Decodif icador
de columna

Buffer de
tres estados

D1 D6 Du Do D3 D' D1 Do

Figura

9.13.

Diagrama de bloques de una ROM de 1O24

xI

MEMORIAS INTEGRADAS

VLSI

419

9.13. Dibujar el diagrama de bloques del decodificador de columna de una memoria ROM
de 256 x 4 cuya matriz est formada por 32 x 32 bits.
es de cuatro bits, la estructura del circuito estar constituida
por cuatro grupos de ocho bits cada uno.
Si a cada multiplexador se aplican ocho bits, para seleccionar uno de ellos sern necesarias tres

Solucin: Como la longitud de palabra

lneas de direccin.

Grupo 3

Grupo 4

Grupo 2

Multiplexador

Multiplexador

Multiplexador

8 lneas

8 lneas

lneas

Grupo

Multiplexador

8 lneas

45 A6 A7

Figura

9.14.

Diagrama de bloques de un decodificador de columna

de bloques de la memoria 2ll4{ (Fig. 9.9), disear

una memoria de lectura/escritura de 1024 x 1 bits. Definir, en primer lugar, el nmero de
lneas de direccin asociadas a los decodificadores'

g.14, Tomando como referencia el diagrama

es de 32 x 32; por tanto, las entradas del decodificador de h1a

32). Como para direccionar 1024 posiciones son necesarias 10 lneas, e1 resto,
es decir, 5, se aplicar al decodificador de columna.

Solucin: La estructura de la matriz

han de ser 5 (25

420

ELECTRONICA DIGITAL

Ao
A1

oA2

=+
Eo)
o!

A.

0)

A1

Au 46

Figura

9.15.

A7 A8

Memoria de lectura/escritura de 1O24

9.15. Describir

As

1.

las caractersticas de una ROM utilizada para implementar un decodihcador BCD

de siete segmentos. Dibujar el diagrama de bloques con las entradas y las salidas.

Solucin: La tabla de verdad del decodihcador

Tabla

9.1.

es

la siguiente:

Tabla de verdad del Problema 9.15

Entradas

Salidas

Nm.
A
0
1

2
3

4
5

6
7
8

0000
0001
0010
0011
0101
0101
0110
0111
1000
1001

1111110
0110000
1101101
1111001
0110011
1011011
0011111
1110000
1111111
1110011

defs

MEMORIAS INTEG RADAS VLSI

a
a

421

Las variables de entrada se asignan a las entradas de direccin de la ROM.

Los valores de salida del decodihcador se obtienen por las lneas de datos de la ROM.
La longitud de palabra de la ROM ha de ser, al menos, de siete bits.
El nmero de palabras de la ROM ha de ser, al menos, de diez. En general, para el diseo de
decodilrcadores el nmero de palabras mha de ser 2'', siendo r, el nmero de variables de entrada.
Las diez primeras palabras de la ROM se grabarn con los valores indicados en las salidas de la
tab1a.

Do

A3

D1

A2

D2
D^
D4

A,
D

Figura

9.16.

Ao

D-

D.
D.

s
NC

Decodificador BCDIT segmentos implementado con una ROM de 16

9.16. Disear un contador bidireccional de dos bits utilizando

Solucin: En primer lugar

Tabla
Control

es necesario

9.2.

construir

1a

biestables

8.

tipo D y una ROM.

tabla de transiciones

Tabla de transiciones del Problema 9.16

Estado actual

Estado futuro

Entradas
biestables

Qo

Dl

Q'

Qn

Q'

0
0
0
0

0
0

0
1

0
0

0
0

Do

0
1

Las entradas de direccin de la ROM se utilizan como variables de entrada (R y estado actual
de Q, y Qo) y las salidas de datos como entradas de los biestables. En las ocho primeras posiciones
de la ROM se graban los valores de las columnas D, y Do.
En realidad, la ROM sustituye al circuito combinacional que requieren los biestables para comportarse como un contador sncrono.

422

ELECTRONICA DIGITAL

A2

A1

RoM
8x2

Do

D1

An

Figura

9.17.

9.17. Construir una unidad

dispositivos de 512

Contador de dos bits implementado con ROM de

8 x 2.

de memoria ROM de 512 palabras de cuatro bits cada una utilizando

1. Determinar las lneas de direccin necesarias.

Solucin: Son necesarias nueve lneas (o bits) de direccin, ya que 2e

de la unidad se muestra en la Figura 9.18.
Ao-4"

D3

Figura 9.18.

D2

D1

Unidad ROM de 512 x !,.

512.

E\ diagrama de bloques

MEMORIAS INTEGRADAS VLSI

9.18. Disear una unidad

Solucin: Los bits

de

RAM de 1K x 8 con CI de 1K x

de seleccin necesarios son 10 (21o

423

4.

1024). El circuito se muestra en la Figura 9.19

Ao-4"

R/W

cs
Figura

9.19.

Unidad de RAM de 1K x 8.

Por primera vezttilizaremos en 1a Figura 9.19 la conexin de elementos; se hace mediante un canal,
denominado tcnicamente bus, qte no es ni ms ni menos que un conjunto de conductores que
transportan seales elctricas de un mismo tipo. Los buses de un sistema programable son los de
direcciones, de datos y de control.

9.19. Construir una ROM de 8K x 4 mediante dispositivos de 2K x

4.

Solucin: En este caso es necesario ttibzar un decodificador para la seleccin del CI al que nos
queremos

dirigir.

Ao-Aro

4.,

4,,
E

Figura

9.20 tr'' ar 'r

POM de 8K x 4

424

ELECTRONICA DIGITAL

9.20. Dibujar el diagrama de bloques de una unidad de memoria de lectura/escritura (RAM)

de 1K x 8 y construida con elementos de 512 x 4.
Solucin: Figura 9.2I.

Ao-4"

Figura 9.21 . Unidad RAM de 1K x

8.

9.21. Disear una unidad de memoria para un

sistema con microprocesador de ocho bits. Las

4K de RAM y 4K de ROM. Los circuitos disponibles son de 2K x 4 para
memoria de lectura/escritura y de 2K x 8 para la memoria de slo lectura.
necesidades son

Solucin: Parala RAM se necesitan cuatro circuitos de 2K x 4 y para la ROM es suhciente con dos;
por consiguiente, el nmero total de dispositivos es de seis.
Como los circuitos RAM son de cuatro bits por posicin, es necesario seleccionar dos circuitos
simultneamente. El primero contendr los cuatro primeros bits del as de datos (Do-D) y el segundo
los cuatro restantes (Do-Dr).Por tanto, las lneas de seleccin que se precisan son cuatro exclusivamente. Sin embargo, hemos optado por ut:tlizar un decodificador de tres entradas y ocho salidas con
el fin de disponer de cuatro lneas de seleccin libres, por si se desea ampliar 1a memoria total de1
sistema.

En la Figura 9.22 se muestra la unidad de memoria completa. Las lneas RIII/ y la entrada de
inhibicin/habilitacin E del decodificador se conectan al microprocesador a travs de un sencillo
circuito de lgica cableada.

MEMORIAS INTEGRADAS

VLSI 425

Do-D,

R/W

4.,

Ar.
Ar"

!
a

E
Disponibles para seleccin
de otros circuitos

o
O
o

Figura

9.22.

Unidad de memoria formada por 4K

x 8 de RAM y 4K x 8 de ROM.

PROBLEMAS PROPUESTOS
9.22.

Cuntas palabras pueden almacenarse en una memoria de 64K?

Solucin:

9.23.

65 536 palabras.

Cul es el nmero de clulas de una memoria de

palabra)?

Solucin:

2K x

8 (2K de capacidad y 8 bits de longitud de

16 384 clulas.

9,24. El bus de direcciones de un sistema es de 20 lneas. Cuntas

posiciones de memoria se pueden

direccionar?

Solucin: |

048 576 posiciones.

9.25. Calcular e1 nmero de lneas que son

Solucin:

16 lneas.

necesarias para direccionat 64K

426
9.26.

ELECTRONICA DIGITAL

Cuntas palabras de cuatro bits es posible almacenar en una matriz de

64

128?

Solucin: 2048 palabras.

g.27. Una memoria de 128

8 realiza la seleccin por coincidencia. Determinar la estructura delamattiz

y el nmero de lneas de direccin necesarias.

Solucin: 32

32;,7 lneas.

g.28. Disponemos de una ROM de 4K x 4 que contiene dos decodilicadores internos (uno de hla y otro
de columna). Calcular: a) nmero total de bits que puede almacenar; b) la estructura de la matriz;
c) nmero de lneas de direccin necesarias, y d) nmero de lneas de datos'

Solucin: a\ 16384; b) 128

9.29.

128;

c)

12 lineas; d) 4.

Cules son los nmeros decimales (base 10) correspondientes a las direcciones de memoria, expresadas

en hexadecimal, siguientes: 0F, FF, 4000, lABC?

Solucin:

15l-

255; 16384; 6844.

9.30. Calcular el nmero total

Solucin:

de posiciones existentes entre las direcciones 00FF y FF00, excluidas ambas.

65 024 posiciones.

9.31. Dibujar el diagrama de bloques de una RAM de 128 x 8 que tiene un solo
9.32. Dibujar el diagrama

de bloques de una ROM de

2K x

decodihcador.

4 con seleccin por coincidencia.

9.33. Representar 1a estructura interna de una ROM cuya matriz

es de

32

32 y la longitud de palabra

de cuatro bits.

9.34.

Representar la estructura interna del decodificador de columna de una ROM de

9.35. Disear una memoria

de lectura/escritura de 128

1K x

8.

2.

4116. lndicar el nmero de posiciones que son necesarias,

as como el contenido de cada una de ellas. Dibujar el diagrama de conexin con sus correspondientes

9.36, Implementar con una ROM un decodilicador

entradas y salidas.

g.37. Construir un contador de dcadas con biestables Z y una ROM para implementar la lgica combinacional.

9.3S. Conectar cuatro

elementos RAM de

lK x

para construir una unidad de memoria de

lK x

4.

MEMORIAS INTEGRADAS

9.39. Disear una unidad de memoria (ROM) de 64K x 8 a partir de dispositivos de 8K x

L

VLSI 427
8'

sistema programable se requiere una ROM de 2048 x 8 y una RAM de 4K x 8'

Los dispositivos disponibles son de 1K x 8 para la ROM y de 1K x 4 para la RAM. Representar la
unidad de memoria completa.

g.lO. En un determinado

"/g.41.

Representar el diagrama de bloques y el circuito de seleccin de una unidad de memoria compuesta

poi uru RAM de iOf , g y una ROM de 16K x 8 construida con elementos de 4K x 8 (la RAM)
y de 8K x 4 (la ROM).

APEN DICE
Encapsulados y caractersticas de la serie TTL

de integrados digitales

(Cortesa de Texas lnstruments)

sN5400 tJ)
sN54H00 lJ)
sN54L00 (J)
SN54LS00 {J, W)
sN54S00 (J. yvl

sN5402 {J}
sN54L02 (J)
SN54LS02 (J, W)
sN&so2 {J w)

sN540 (J)
sN54H04 (J)

SN54LM

(Jl

sN54LS04 (J, W)
sN54504 (J, Wi

sN7400 fJ, N)
SNT4HOO tJ, Nl
sN74L00 {J. N)
SN74LS00 (J, Nl
sN74S00 {J, N)

sN7402 (J. N)
sN74L02 {J, N)
sN74LS02 (J. Nl
sN74SO2

lJ

SN74M (J,

SNs402 (Wl
SN54L02 (T)

N)

N)

SN74H04 {J, N)
SN74LO4 (J, N)
SN74LS04 1J, N)
sN74504 {J, N)

SN5404 [,/]
SN54H04 (W)
SN54L04 {T)

HEX INVERf ER BUFFERS/ORIVRS

WITH OPEN,COLLECfOF
HIGH.VOLTAGE OUTPUS

06
Y.
SN54O6 (J,

428

w)

SN7t06 {J, N)

APENDICE

HEX SUFFERS/ORIVERS
WITH OPENCOLLECTOB
HIGH,VOLTAGE OUfPUTS

07
p6itive Iogicl

sN7407 {J, N}

OUADRUPLE 2'INPUT
POSITIVE-AND GATES

08
p6irivs lo0ic:

Y=AB
sN5408 lJ, Wl
sN54LS08 {J, W)
sN54S08 (J, W)

sN7408 {J. N)
sN74LS08 iJ, N)
sN74S08 {J, N)

fRIPLE 3'INPUf
POSITVE.NANO GATES

,10
p6tivo logcl

Y=A8a
sN54r0 tJ)

sN74r0 {J. Nl

sN54H10 {J)
sN54L10 {J}
sN54LS10 (J, W)
sN54S10 lJ, wl

sN74H10 {J, N)
sN74L10 {J. N)
sN74LS10 (J, N)
sN74510 iJ, Nl

sN54r 0 {w}
sN54H10 (W)
sN54L10 1T)

TRIPLE 3.INPUI
POSITIVE-ANO CATES

fl
pGilivo logic:
Y=ABC
sN54H1 1 {J)
sN54Ls1 1 (J, W)
sN54Sl 1 {J, Wl

sN74H1 1 iJ. Nl
sN74LS1 1 lJ. N)
sN74S11 (J, Nl

sN54H11 lW)

TRIPLE 3.INPUT

POSIfIVE.NAND GATES
YVITH OPEN.COLLECTOR OUIPUTS

12
pdtiYe logic:

Y=Ba
sN7412 {J N)
sN5412 {J, W}
sN54LS12 {J. W) sN74LS12 (J, N)

429

430

ELECTRONICA DIGITAL

HEX SCHMITT.TRIGGER
INVERTERS

t4
p6tv lo0ic:

Y=
sN5414 lJ, rrl
SN7414 {J. N}
sN54LS14 (J, Wl SNr4t-.S14 lJ, N)

TRIPLE 3.INPUf
POSITIVE.ANO GATES
IVITH OPEN{OLLECTOF OUTPUTS

15
Pitlva logc:

Y-BC
sN54H15 {J, W}
SN54LS15 (J. W)
sN54S16 {J. yV)

SN74H15 lJ, N}
SN74LS16 (J, Nl
SN74S15 {J, N)

OUAL 4.INPUT
POSITIVE.NANO GAfS

20

Fativ. logic:
v. EE6

vc

sN5420 (J)
sN54H20 (J)
sN54L20 lJl
sN54LS20 lJ. W)
sNs4s20 {J. w)

sN7420 lJ, N)
sN74H20 {J, N}
sN74L20 {J. N)
SN74LS20 lJ, N)
sN7ds20 {J, N)

la

sN5420 (W)
sN54H20 (W)
sN54L20 fT)
NC

No rnre.nal

conectio

OUAL .lNPUT
POSITIVE.ANO GATES

21
po3itYs

lqc:

Y - ABCD

SN7|H2l lJ, Nl
sN74LS21 (J, N)

NC-No lteral cn6cilon

OUAL .lNPUT

fIVE.NAND GATES
WITH OPEN.COLLECTOR OUTPUTS
POSI

22
p6iiiv. lqc:
Y = ABCD
sN5122 (J,

w)

sN5H22 (Jl
sN5.LS22 (J,
SN54S22 {J.

W|
W}

sN7422 {J, N}
SN7!H22 (J, N)
SN74LS22 tJ, Nl
SN74S22 lJ- N)

SN54H22 (w)

Nc-No int.rnt connectio

APENDICE

OUAI 4.INPUT
POSITIVE.NOH GAfES
I,\IITH SfROBE

25
pllvr
Y

logc:

- 61;E;c;i
sN5425 (J,

fV'

SN7r25 {J, r}

TRIPLE 3.INPUT
POSITIVE.NOB GATES

27
p6ilive logic:
y = A+8t+C
sN7427 lJ. N)
sN5427 lJ, W)
sN54LS27 {J. vV) SN74LS27 (J. N)

&INPUT
POSITIVE.NANO GATES

30
pGtivb lo{ic:

racDEfcH
SN543O (J)
SN54H3O (J)
SNS4L3O {J)
sN54LS30 (J, v'.l)
SN54S30 (J, W)

SN743O lJ, N)
SN74H3O {J. N)
SN74L3O {J, N}
SN74LS30 lJ, N)
SN74S30 (J, N)

SN5430 {W}
sN54H30 (W}
SN54L30 (T}

Nc-No internal

OUAORUPLE 2.INPUT
POSITIVE'OR GATS

32
ritiva lqic:
Y=A+B
SN7432 (J, N)
sN5432 {J, W}
SN5|LS32 (J, W) SN74LS32 (J, Nl
SN5S32 fJ. W) SN'4S32 (J, N)

OUAORUPL 2'INPUf
POSITIVE.NOR AUFFERS
WITH OPEN-cOLLECfOR OUIPUfS

33
Y=A+8
SN7433 (J, N)
sN5433 (J, W)
sNsrLS33 {J, W) SN74LS33 (J. Nl

431

432

ELECTRONICA DIGITAL

OUAL [-INPUT
POSIIIVE.NAND BUFFRS

40
potiva lolc:

Y=mcD
SN5140 (J)

sN54H40 {J)
sN54LS40 (J.Wl
sN549rO lJ, W)

SN7r40 {J, Nl
sN74H40 {J, N)
SN74LS40 {J, N)
SN74S40 1J, Nl

SN5440 {W)
SN54H40 (W}

Nc-No inrs.nar conect,o

4 LINE,TO-'IO.LINE OECODERS

42

BCD-TO,DECIMAL

43

EXCES5.3-TO-DEC IMA L

44

EXCESS.3-G

AY-TO.DEC IMAL

ACD TOSVEN'sEGMENT

SN7442A {J, N)
SN74L42 (J, N}
SN74LS42 lJ, N)
SN7443A (J, N)
SN74L43 {J. N}
SN74|4A (J. N)
SN74L44 1J. N)

sN546A {J, W)
sNs4L46 {J)
sN5447A (J, W)
SN54L47 {J)
sN54LS47 (J,9{)

sN7446A {J, N)
sN74L46 {J, N)
sN7447A (J, N)
sN74L47 (J, Ni
SN7lLS47 (J, N)

DECOOERS/ORIVERS

46

acrve-low.opEN-coLLEcroR,

47

oclu,

sN5442A (J, W)
sN54L42 {J)
sN54LS42 {J, Wt
SN5I43A (J, Wl
sN54L43 lJ)
SN5444a (J, wl
sN54L44 (J)

ow,oPF\roLtrcloR,

3GV

ourpurs

l5v nuIPLrs

ACD-TOSVEN.sEGMENT DECODERS/DRIVERS

48 ,*ra""or
uP ourPurs
"uLL

sN7448 1J. N)
sN74LS48 (J Nl

APENDICE

'73,'H73,'L73
FUNCTION fABLE
UTPUTS

INPUTS

CLEAA CLOCK

oo

LXXX
HJ1
LL
HJ-LHL
HJLLH
H
J']_ H

os

CLEAR CLOCK
L

HL
LH

H
H

TOGG LE

H
H

XXX
]LL
1 H ,L
LH
HH
HXX

LH

og

oo

HL
LH

sN5473 (J. Wl
sN54H73 lJ. W)
sN54L73 (J, T)
SN54LS73 {J, W}

TOGC LE

uo

uo

SN7473 {J, N}
SN74H73 {J, N}
SN74L73 (J, N)
SN74LS73 (J, N}

OUAL D.TYPE POSITIVE.DGE.TRIGGEREO FLIP.FLOPS WITH PRSET ANO CLEAR

FUNCION TABLE
INPUTS

OUTPUTS

PBESf CLEAF CLOCK

oo

HL
LH
H'
HL
LH

H'

o^

sN5474 (J)
sN54H74 {J)
sN54L74 (J)

sN7474 (J, N)
sN5474 (W)
SN74H74 (J. N)
sN54H74 {W)
SN74L74 {J, Nl
SN54L7r (Tl
sNsLsT4A {J, W) SN74LS74A (J. N)
SN74S74 (J. N)
sN54S74 {J. Wl

OUAL J.K FLTP.FLOPS !1'ITH PRESET AND CLEAR

76
'16.',!i16
FUNCTION TABLE

H'

H'

oo

6o

HL
TOG6LE

SN7476 {J, N)
sN5476 {J. W)
sNs4H76 (J. W) SN74H76 lJ, N)
sN54LS76 iJ. W) SN74LS76 {J, N)

GATEO FULL AOOERS

3;::."""Ji-T$;

fl

i""',#,',-"'

FUNCfION TABLE
Not 1,2, rnd 3)

(S.o

OUNUTS

INPUTS

c-s
LLL
LLH
LHL
LHH
HLL
HLH
HHL
HHH
H

C^+r !

HHL
HLH
HLH
LHL
HLH
LHL
LHL

- hch levdl, L -

sNs480tJ) sN7480(J.N)

Low

lev.l

doTES 1. n= .+ t+ Ai 42.B= ac+ B+ 81 82.

2, Whn Ai i! u.od ai n iput, A1 . 42 m!3t b low. Wh6 Bn
uod

is

sn iput, B1 or 82 mus b low.

3. Whn 41 snd A2 or A1 and 82 ar u.6d a iputs, An or B'",

olpectivlV, mul bo op o !od ro gerlorm dot-AND lo9rc,

sNgao{w)

433

434

ELECTRONICA DIGITAL

2-BIf BINARY FULL ADOERS

82

sN5482 (J. Wl SN74t2 (J, Nl

NC-NO lnlarrl con*to

4.IT BINARY FULL AOOERS WITH FAST CARRY

83

SNt|83A U. l
SN7lLS83A (J, N)

4-BIT MAGNITUO COMPARATORS

85

r!r

.qai

rNP!rs

sN5485 {J, W)
SN54LS85 lJ, W)
sN54S85 lJ, Wl

sN7485 {J, N)
SN7LS85 {J, N}
sN74585 (J, N)

sN54L85

lJ)

sN74L85 (J, Nl

OUAORUPLE 2-INPUT EXCLUSIVE.OR GATES

86

"=AoB-AB+AE

sN5486 (J, Wl
SN54LS86 {J. Wl
SN54SA6 1J Wl
FUNCTION TABLE

- high l.val, L - low

lvol

sN7486 (J, N)
sN74LS86 iJ. N)
sN74S86 lJ. N)

APENDICE

DECADE COUNTE RS

90

o,u,or-t".t*o

AND DtvtDE BY FtvE

SN549OA {J,

W)

sN54L9o {J. T)
sNs4LSgo {J. w}
C - No rntral

SN749OA (J, N)
SN74L90 (J, N}
sN74LS90 (J, N)
connectlon

DIVI DE,BY.TWELVE COUNTERS

92

o,u,ot-ut.t*o

AND DrvrDE,BY srx

sN5492A (J, W)
sN54LS92 tJ, W)

4.AII BINARY COUNfERS

93

o,u,ot-4".4*o

AND DrvrDE By.ErGHr

SN5493A {J, W) SN7493A (J, N)

sN54LS93 {J.W) sN74LS93 {J. N)

4.BIf SHIFT

RECISTERS

r/PARALLEL oui
SHIFf RIGHT,SHIFT LFT

I 5 to*ott-aa

SERIAL INPUT

SN7,|96A (J, Nl
sN5495A (J. w)
sN54LSg58 (J, W) S74LS958 lJ, N)

FUNCTION IABLE
OUTPTJTS
NPUfS

CLEAF CLOCK J
LXXX
HILL
HIHL
HILH
HIHH
HHXX

oo

LH

og

oo
HL
LH
fOGGLE
06 o

SN7492A {J, N)
sN74LSg2 (J, N)

435

436

ELECTRONICA DIGITAL

OUAL J.K POSITfVE.EDGE.fRIGGEREO

FLIP-FLOPS WITH PRESE ANO CLEAR

109

FUNcrro^ raBL
INPUfS
PRESEf CLAR CLOCK J
K

xx

H
H

XX
XX
LL
HL
LH
HH
XX

UfPIJT

(]0
HL
LH
H'
LH

H'

TCGGLE

os

09

HL

on

on

sN54109 (J,

Wl

sN54LSt09A (J,

W)

SN74r09 lJ, N)
SN74LS109A tJ,N)

}TO.8 LINE OECODERS/MULTIPLEXRS

r38

sN54LSr38 (J. W) SN7/LSt38 {J, N)

sN54S138 {J,

Sr)

SN74S138 (J, N)

ECO.TO.OFCIMAL OECOOER/ORIVER

141

DRrvEscoLD.cArHoDE
INOICATOR TUEES

sN74l41 {J, N)

BCD,TO.OECIMAL DECODERS/DRIVERS FOR LAMPS- RELAYS, MOS

145

BcD.ro

DECTMAL

sN54145 (J,

W)

SN74r45 (J, N)

sN54LSl45 {J, W) SN74LSr45 (J,

1O-LINE OECIMAL TO

4LINE

ACD PRIORITY ENCODERS

147

sN54147 lJ, t/l

SN74147 1J, N)
sN54LS147 (J, Wl SN74l47 (J, N)
NC No 'reral conecrro

W)

APENDICE

8.LINE.TO.3.LIN OCTAL PRIORITY ENCODERS

t48

sN74148 (J, N)
SN74LSI48 IJ. N}

1.OF.16 DATA SELECTORS/MULTIPLE,XE RS

t50

sN54150 {J.

W)

SN74150 J. N)

t.OF.8 DATA SELECTORS/MULTIPLEXE RS

r5r

sN54LS151 {J,W) SN74LS151 (J.N}

sN54S151 (J,W) SN74S151 {J,N)

1.OF-8 DATA SELECTORS/MULf IPLEXE RS

152

DUAL 4-LINE

fO

1 LINE DATA SELECORS/MULTIPLE

ERS

r53

Wl
tJ)

sN54153 (J.

sN54Lr53

W)

sN741s3 {J. N)

SN74Ll53 iJ, N)

SN74LS153 iJ, N)
SN5LS153 lJsN54S1s3 {J. W) SN745153 (J, N)

437

438

ELECTRONICA DIGITAL

4.LINE TO 16,LINE DECOOERS/DEMULTIPLEXERS

154

W)
(Jl

sN54154 {J,

sN54Lr54

OECOOE RS/OEMU

Lf

IP

LEX

SN74154 lJ, N)
SN741154 (J. N)

RS

OUAL 2. fO 4 LINE DECODER

DUAL I. IO 4.L1NE DEMULTIPLEXER
3,

fO

8,LINE DCODER

I, fO 8,LINE OEMULfIPLEXER

15

156

rorErr-PoLE ourPUrs

oPEN,coLLEcroRourPUrs

sN54155 (J, W)
sN54LS155 tJ, W)
sN54156 (J, W)
sNs4LS156 {J W)

SN74155 lJ, N)
SN74LS155 (J, N)
SN74156 (J, N)
SN74LS156 {J. Ni

sN54157 (J, Wl
sN541157 {J)
SN54LS157 (J, W)
sN54S157 (J, W)
sN54LS1s8 {J. W}
SNsrS158 {J. w)

sN74t57 {J, N)
sN74Lrs7 (J, N)

sNs4'1sg (J

SN71159 {J. N)

OUAD 2. TO 1.LINE OATA SELECfORS/MULTIPLEXERS

157

NoNTNVEBTED DA'A

158

TNVERTED DA'A

ourPUrs

ourPurs

sN7LS157 {J, N)
sN54S1 57 (J, Nl
SN7LS15E (J. Nl
sN74S158 lJ, N)

4. TO lELIN DECOOERS/DMULTIPLEXERS

t59

oPEN-coLLEcroRourPUrs

l,{}

APENDICE

ffi

SYNCHnONOUS 4-8r COUNf ERS

,l60

*'"''t
illl ri'"'"
l;fii- - '
llt
'-"ts
llll"^".''.^:'4ll

DEcADE. olREcr cLEAR

l6l

BTNARY, orREcr cLAF

162

D.ADE.sYNcHFoNouscLEAF

163

BTNARY sYNcHRoNous cLEAR

ffi

ll

--;;iu;-

''

iliiiriritW) ;l ililirili
SN54162 (J,
SN54LS162A {J,

W)

:l

SN7'1162 (J, Nl
SN74LSl62A (J, N)

:ffni{'l;" iiiri#.
Ens

9.BIT OOD/EVEN PARITY GENERATORS/CHECKERS

180

...-r,--#;---.--

ffil
@

tl

f*l

il|
,Iil
rr -t__r---r---r--ll

I I

ffi
I

SYNCHRONOUS UP/DOWN COUNTERS

lg0
191

'

,rrr ,Nrur v\ ooD I

BLNARY

@-:"t
,,llllL---'
ll

ilili:iiu;l
I

I 2

BcD wrrH cLEAR

I3

BTNARY

wrrH cLEAR

r E RS
COUNTERS

Il

*"^+

lt

SYNCHRONOUS UP/OOWN DUAL CLOCK

ll

.ffi";i '*:**:,;,

llrrllll
r---'i-:. +-1

BcD

ll

ll

ll

i,ry-

ffi
l' --l-.*=J.-J={-i- I

ll

ll L--IY.i:-i'r

ll

cr,-+
J:-I-:_G;6-T
Gram--:--G-fi-6r

lll-^llll
ill'lll

+.rndnfuild
'

--a-:
sN54192 {J. W}
sN54L192 (J)
sN54Ls192 (J,W)
sN54193 (J. W)
sN54Lr93 (Ji
sNs4LS193 lJ. Wi

'_

sN?4',192 {J, N)
sN74192 (J, Nl

SN74LS192 (J N)
sN74l93 {J, Nl
sN74Ll93 {J, N)

sN74LSls3 (J. )

439

44O

ELEcrRoNrcA DrGrrAL

4 BIT BIDIRECTIONAL UNIVERSAL SHI FT REGISTERS

194

sN54194 lJ, W)
sN54LS194A (J, W)
SN54s194 {J, w}

SN74r94 tJ. N)
SN74LSt94A lJ, N)
Sr')sr9 l. ll)

OUAO 2.INPUT EXCLUSIVE+OR GATES WIIH OPEN{OLLCTOR OUTPUTS

266

P6tv. logic; Y =

A-@l- 6 1g

sNs4LS266 {J, Wl SN74LS266 (J, N)

Bbliog rata

1.

Libros y manuales

ANGULo, J. M.: Electrnica digital moderna. Paraninfo, Madrid, 1983.

ARRrncl, J.; nn ANooArN, G., y DrrnnrnunNTo DE Srsrsr,tns ErcrnuIcos y DE CoNrnor:
Problemas de electrnica digital. Escuela Universitaria de Ingeniera Tcnica de Telecomunicaciones, Madrici, 1990.
Escura UNrvsnsrrnnrn ns INronurrcn on MnoRIo: Ejercicios de sistemas digitales. Madrid,
1981.

Lrlr HnnNNonz, A., y PnrNnoos Boros, Y.: Problemas prcticos de diseo

lgico. Paraninfo, Madrid, 1990.
Gn P,ou,r,e, A. J.: Electrnica general. Dispositiuos y sistemas digitales. McGraw-Hill, Madrid,
G.scN on ToRo, M.;

1990.

M.I.NDADo, E.: Sistemas electnicos digitales. Marcombo, Barcelona, 1984.

M.LNoloo, E.: Problemas de electrnica digital. Marcombo, Barcelona, 1977.
Muoz MnnlNo, E.: Circuitos electrnicos. Tomo 4. Escuela Universitaria Superior de Ingenieros
de Telecomunicaciones, Madrid, 1981.
Pnz Hucr, A.: Circuitera bsica en TTL. Marcombo, Barcelona, 1979.
Rauos FnNNnz, A., y Relros Ronncunz, A: Automatismos digitales. Diseo lgico binodal.

Paraninfo, Madrid, 1982.

RooRcunz, A.; RosIno, M.; Cnnln^Lrro, R.; SnnRANo, T., y BraNco, P. J.: Prctcas de electrni'
ca. Sistemas digitales: principios y aplicaciones. McGraw-Hill,

Madrid,l99l.

Taun, H.: Circuitos digitales y microprocesadores. McGraw-Hill, Madrid,

ToKHErrr, R. L: Principios digitales. McGraw-Hill, Madrid, 1990.

2.

1991.

Catlogos

MoroRou SrIrrrcoNoucroRs: Fd-rl and LS TTL Data. Gran Bretaa, 1987.

NarroNar SurcoNoucrons ConpoRArroN: Logic Databook Volmenes I y II. EE. UU., 1984.
Prrrllps: Electronic Components and Materials. TTL Logic Series.
Txns INsrnuunNrs: The TTL Data Book for Design Engineers. ltalia, 1976.
Tnx,s INsrnutrnNrs TTL Aduanced Low-Power Schottky, Aduanced Schottky Volmenes I y II.
1989.

441

lndice analtico

Absorcin, 2, 3
Activacin,
por flanco, 228,231
por nivel, 228,230
Algebra de Boole,

complementacin, 1,2
definicin,

multiplicacin, 1, 2
postulados, 2
propiedades oPeraciones, 1
suma, 1, 2
teoremas, 2, 3
Armadura de un rel, 372
Arranque,
asncrono de un circuito secuencial, 289
sncrono de uir circuito secuencial, 288
Autmata,
de Mealy,279

de Moore, 278
Autmatas hnitos, 278
Automatismos,
circuito de mando, 366

circuito de Potencia, 366

clasificacin, 365
con ciclo de trabajo, 368
dehnicin, 365
no programados, 366
programados, 367
sin ciclo de trabajo, 368
trabajo en ciclo nico, 368
Base, 125
Biestables,
asncronos, 228

cronogramas, 236

D,230,231,237
definicin, 228
Edge triggered,23l

JK,229,231,236

latch,23O
Master-Slaue, 23I
RS, 229, 231,235
sncronos, 229

T,229,236
Binario, 126
Binario nalural,126
Boole, lgebra,

Caractersticas de transferencia, 65
Cargabilidad, 66
Circuito combinacional, 164
Circuito secuencial sncrono, 278

Circuitos secuenciales, 228

Clasificacin integrados, 164
Clasificacin integrados combinacionales, 165
Codihadores,

con prioridad,166,179
definicin, 165
sin prioridad, 165
Cdigos,

BCD Aiken, 134. l9l

BCD exceso en tres, 134,217
BCD natural, 134, 183, 191
BCD ponderados, tr34
binarios, 132
Gray, 132,218
Johnson, 133
Comparadores binarios,
Contactos NA, 372
Contactos NC, 372

17

5, 212

Contadores,
asncronos, 232,253

definicin, 232
sncronos, 232

Convenio niveles lgicos, 1, 65

Conversiones,

binario a decimal 127

binario a hexadecimal,

129

443

444

tNDtcE ANALrlco

binario a octal,129

con
con
con
con
con

multiplexores, 172, 203

pulsadores y contactores,3T2
puertas, 66, 9
puertas NOR, 66, 82
puertas NAND, 66, 80
Implementar un tipo de biestable con otros tipos,

decimal a binario, 128

decimal a octal, 130
hexadecimal a binario, 131
hexadecimal a decimal, 132
hexadecimal a octal, 132
octal a binario, 131
octal a decimal, 130
octal a hexadecimal, 131
Convertidores de cdigo, l7l,193

243

Indiferentes en una funcin lgica, 31

Inmunidad al ruido, 65
Integrados,

Cronogramas , 67, 236

Culata de

LSI, 164
MSI, 164

rel,372

Chip select, 408

SSI, 164

De Morgan,

VLSI,

Decodihcadores,

164

Leyes de,

nodo comn, 167

ctodo comn, 167, 189,213
definicin, 167,182
excitadores, 167
no excitadores, 167
Diagrama de flujo de un autmata, 280,28t
Diseo de,
autmatas ftnitos,279
circuitos digitales, 68
contadores asncronos, 253

absorcin,2,

absorcin gener alizada, 6

transposicin, 3

Mapa de memoria, 416

Mapas de Karnaugh,
de cinco variables,27, 49
de cuatro variables, 27, 41
de dos variables,27,32
de tres variables,27, 33

deftnicin,27

Divisor de frecuencia, 236

para OR exclusiva, 93

Ecuacin maxterms, 3
Ecuacin minterms, 3

representacin de ecuaciones, 28, 32

simplihcacin de indiferentes, 108

l|daftiz de memoria,410

Entrada de,

Maxterms, 3
Memoria,
capacidad, 406

emergencia, 369

marcha, 368
parada, 368
rearme, 369
Escala de integracin. 164
Esquema de bloques de un automatismo, 366
Estados,

caractersticas, 406

equivalentes, 281

direccionamiento, 408
expansin de la capacidad,409
expansin de la longitud de palabra, 409
organizacin, 410
tipos, 407, 408
Mtodo de induccin complefa,2

internos, 278

Minterms,

de enfrada,278
de salida, 278

Familia l6gica, 66
Fan out,66

Flip-Flops,23l
Forma dual de una ley,2
Formas cannicas de una ecuacin,
Formas de arranque, 287

Mdu1o de cuenta,232
Multiplexores , l7l, 202
N{ultiplicacin en binario natural, 153
3

Hexadecimal, 126
Implementacin de funciones lgicas,
con decodihcadores, 169, 183

Niveles lgicos, 65
Noise margins, 65
Obtencin de la ecuacin de una funcin,
Obtencin de la ecuacin maxterms, 4, l7
Obtencin de la ecuacin minterms, 4, 17

Octal

126

Operadores lgicos, 63

..
ANALlrlco 445 f

tNDrcE

Principio de funcionamiento de un rel, 371

Principio de funcionamiento de un contactor,

371

Propagaton delaY, 65
Puertas lgicas.

AND, 63,

64

Buffer, 64
caractersticas de transferencia, 65

cargabilidad, 6,
definicin, 63

imply,64
inhibit,64
inmunidad al ruido,

65

inversora, 63

multiplicadora, 63
multiplicadora negadora, 63

NAND,63,64
NO, 63,

64

NOR, 63, 64

NOR EXCLUSIVA,63,64

oR,63,

64

pulsadores, 369
rels,371
representacin de puertas integradas, 63, 64
representacin de puertas l6gicas, 63, 64
Simplificacin de,
ecuaciones, 4
ecuaciones en mapas de Karnaugh,2T' 43
ecuaciones mtodo algbraico, 4
ecuaciones mtodo litblular, 4,27
ecuaciones tablas de Quine-McCluskey, 29
Sistemas de numeraci6' 125' ,,
Suma en binario BCD' 15 "
Suma en binario natural, 153

Sumador total,177
Tablas de,
agrupamientos base' 30
agrupamientos Primer orden, 30
agrupamientos segundo orden, 30
estados, 282

suma exclusiva, 63
suma exclusiva negada, 63

excitacin, 283
Quine-McCluskeY' 29
reductora final, 31
transiciones (uase tabla de excitacin)

sumadora, 63
sumadora negadora,

verdad, obtencin partiendo de una ecuacin'

OR EXCLUSIVA,63,64

verdad,2

11

tiempo de ProPagacin, 5
R/W,408

RAM,408
Registro de almacenamiento, 265, 266
Registro de desPlazamento, 234
Resta en binario natural, 153
Restador, 178

ROM,408
Seleccin celda de memoria lineal, 410
411
Seleccin celda de memoria por coincidencia'

Semirrestador, 215
Semisumador, 176
Simbologa de,
contactores, 370

13

Tecnologa,

CMOS,66
de apoyo, 66
de base, 66

fabricacin, 66

MOS,66

TTL,

66

Teorema de De Morgan,

Tiempo de ProPagacin, 63
Variables,

anuladoras, 367,3'18
creadoras, 36'7'

lgicas,

378

vi.,r"utiraio. led de riete segmentos, 168' 189'

213