ETAPA DE 1.

5 BITS DE UN
CONVERTIDOR ANALGICO A
DIGITAL TIPO PIPELINE

FERNANDO SANCHEZ HERNANDEZ

JULIO GONZLEZ ARENAS

DISEO
FSICO DE
CIRCUITOS
INTEGRADOS

AGENDA
CONCEPTO
ESPECIFICACIONES
DISEO JERRQUICO
BLOQUES FUNCIONALES

LAYOUT
TCNICAS UTILIZADAS

RESULTADOS PRE Y POST LAYOUT

CONCEPTO GENERAL
Conversin Analgico a Digital
Interface entre el mundo real y los sistemas electrnicos de
procesamiento digital.
Adquisicin de datos.
Procesamiento digital (audio, video)
Comunicaciones

Estructura del ADC pipeline

ETAPA DE CONVERSIN DE 1.5 BITS

Especificaciones de diseo:
Tecnologa CMOS AMI_0.5m
2 bits de salida MSB Y LSB + 2 seales analgicas redundancia.
Operacin con 4 fases de reloj a 5 MHz.
Seal de entrada de amplitud 1Vpp, de 100kHz a 5MHz.

DISEO JERRQUICO

BLOQUES FUNCIONALES ETAPA 1.5 BITS

ESQUEMATICO MODULO Sub_ADC

ESQUEMATICO CMP_2

ESQUEMATICO CMP_1

ESQUEMATICO MDULO SH_1

ESQUEMATICO MODULO Sub-DAC

ESQUEMTICOS MODULO 2XGAIN

ESQUEMATICO OTA

ESQUEMATICO CMFB

ESQUEMATICO OTA_BIAS

ESQUEMATICO OTA_BLOCK

LAYOUT SUB MODULO ADC

Diseo Jerrquico

Interdigitacin

Centroide comn

Diagrama de Palitos

LAYOUT SUB MODULO DAC

Diseo Jerarquico

Diagrama de Palitos

Ruta de Euler

LAYOUT SUB MODULO 2X_GAIN

Diseo Jerarquico

Interdigitado

Centroide Comn

FLOORPLAN DE LA ETAPA DE 1.5BITS

DEL ADC PIPE LINE
El Circuito Final fue verificado con las
herramientas utilizadas en clase como DIVA,
las cuales realizo las siguientes Pruebas:
-

DRC (Desing Rules Check)

EXTRACT
LVS (Layout vs Schematic)

La funcionalidad del circuito fue verificada con

las herramientas vistas en clase como
VIRTUOSO las cuales realizaba las siguientes
Pruebas:
-

ADE (Analog Design Enviromen)

- View Schematic (Pre Layout)
- View EXTRACTED (Post Layout)

ACA (Analog Corners Analysis)

- View EXTRACTED (Post Layout)

RESULTADOS DE SIMULACIN PRE-LAYOUT

RESULTADOS DE SIMULACIN POST-LAYOUT

RESULTADO DE SIMULACIN CORNERS A 27C

RESULTADOS DE SIMULACIN CORNERS A 120C

RESULTADO DE SIMULACIN CORNERS A

-40C

RESPUESTA DE LSB A 27C

RESPUESTA DE LSB A 127C

RESPUESTA DE LSB -40C

RESPUESTA DE LSB

27C

127C

-40C

CONCLUSIONES
Se dise el layout de una celda de seal mixta una etapa de 1 .5bits de
un ADC pipeline en tecnologa AMI_C5N usando herramientas Cadence
DFII v5.1 .41 y DK NCSU.
Se colocaron transistores Dummies para minimizar disparidades elctricas
y proteger los dispositivos.
Se emplearon tcnicas de ruteo para minimizar los fenmenos de ruido,
antena, latchup, y electromigraci n.
Para la integracin de Sub mdulos, se empleo la tcnica de diseo
jerrquico.
Se emplearon tcnicas de diseo de celdas analgicas (interdigitacin y
centroide comn) y de celdas digitales (ruta Euler y StickDiagram) para
conseguir un mejor apareamiento de transistores y un layout compacto.
Se realiz la verificacin de layout usando DIVA:DRC, LVS y EXTRACT, los
cuales arrojaron resultados positivos

ESPECIALIDAD EN DISEO DE CIRCUITOS

INTEGRADOS

Gracias por su atencin

TCNICAS UTILIZADAS
INTERDIGITADO

CENTROIDE COMUN

INTERDIGITADO

CENTROIDE COMUN

INTERDIGITADO Y CENTROIDE COMUN DE

COMPONENTES PASIVOS

RUTA DE EULER