MINISTRIO DA EDUCAO

INSTITUTO FEDERAL DE EDUCAO, CINCIA E TECNOLOGIA DE SO

PAULO
CAMPUS DE PRESIDENTE EPITCIO

APOSTILA DE ELETRNICA DIGITAL II

Prof. Andryos da Silva Lemes

Esta apostila destinada aos alunos dos cursos tcnicos do IFSP campus
Presidente Epitcio.
O contedo desta apostila foi retirado dos livros: TOCCI, R., WIDMER, N. S.,
MOSS, G. L. Sistemas Digitais. Editora Pearson, 2009 e CAPUANO, F. G., IDOETA,
I. Elementos de Eletrnica Digital. Editora rica, 2007.

O autor desta apostila apenas compilou a informao contida nessas fontes de uma
maneira mais direta para facilitar o entendimento dos alunos de nvel mdio.

SUMRIO
1.

DECODIFICADORES............................................................................. 3
1.1

Entradas de habilitao ........................................................................... 4

1.2

Aplicaes de decodificadores ................................................................ 4

2.

CODIFICADORES .................................................................................. 5

3.

SOMADORES .......................................................................................... 7
3.1

Meio somador ......................................................................................... 7

3.2

Somador completo .................................................................................. 8

4.

FLIP-FLOPS ........................................................................................... 12
4.1

Circuito sequencial ............................................................................... 12

4.2

Flip-flops ............................................................................................... 12

4.3

Entradas de controle.............................................................................. 12

4.4

FF RS com portas NAND ..................................................................... 13

4.5

FF RS com portas NOR ........................................................................ 13

4.6

FF JK..................................................................................................... 14

4.7

FF D ...................................................................................................... 14

EXERCCIOS ................................................................................................... 15

1. DECODIFICADORES
Um decodificador um circuito lgico que aceita um conjunto de entradas que
representa um nmero binrio e ativa somente uma sada que corresponde ao nmero da
entrada. Ou seja, um circuito decodificador analisa as suas entradas, determina qual
nmero binrio est presente e ativa a sada correspondente a esse nmero binrio; as
outras sadas permanecem desativadas. A Figura 1.1 apresenta o diagrama para um
decodificador geral com N entradas e M sadas.

Figura 1.1: Diagrama de um decodificador geral.

Como cada uma das N entradas podem ser 0 ou 1, existem 2N combinaes ou

cdigos de entrada possveis. Para cada uma desta combinaes de entrada, apenas uma
das M sadas estar ativa; todas as outras sadas estaro desativadas. Com relao a Figura
1.1, o estado ativo das M sadas o nvel lgico 1 (ALTO), entretanto, muitos
decodificadores so projetados para produzirem sadas ativas com nvel lgico 0
(BAIXO), onde apenas a sada selecionada fica em BAIXO e todas as outras permanecem
em ALTO. Isto ser indicado pela presena de pequenos crculos nas linhas de sada no
diagrama do decodificador.
Na Figura 1.2, tem-se um decodificador BCD para decimal de 2 linhas para 4
linhas (2 entradas e 4 sadas) e sua respectiva tabela verdade

Figura 1.2: Decodificador de 2 linhas para 4 linhas.

1.1 Entradas de habilitao

Alguns decodificadores tm uma ou mais entradas de habilitao (ENABLE), que
so usadas para controlar a operao do decodificador. O decodificador opera
normalmente para suas entradas somente se as entradas ENABLE estiverem habilitadas,
caso contrrio, suas sadas estaro todas desabilitadas.
Existem decodificadores que so projetados para operarem com o estado ativo da
entrada ENABLE sendo ALTO e outros sendo BAIXO. Isto ser indicado pela presena
de pequenos crculos nas linhas de entrada da porta ENABLE do decodificador.
1.2 Aplicaes de decodificadores
Decodificadores so usados sempre que uma sada ou grupo de sadas deve ser
ativado somente na ocorrncia de uma combinao especfica de nveis de entrada. Estes
nveis de entrada so frequentemente fornecidos pelas sadas de um contador ou de um
registrador. Quando as entradas do decodificador vm de um contador que est sendo
acionado continuamente, as sadas do decodificador sero ativadas sequencialmente, e
elas podem ser utilizadas como sinais de temporizao ou sequenciamento para ligar ou
desligar dispositivos em determinados momentos.

2. CODIFICADORES
A maioria dos decodificadores aceita um cdigo de entrada e produz um nvel
ALTO (ou BAIXO) em uma e somente uma linha de sada. Em outras palavras,
podemos dizer que um decodificador identifica, reconhece ou detecta um cdigo
especfico. O oposto deste processo de decodificao chamado codificao e
realizado por um circuito lgico denominado codificador. Um codificador tem um
certo nmero de linhas de entrada, onde somente uma delas ativada por vez, e
produz um cdigo de sada de N bits, dependendo de qual entrada est ativada.
Apresenta-se na Figura 2.1 o diagrama geral para um codificador com M entradas
e N sadas. Neste caso as entradas so ativas em ALTO, o que significa que esto
normalmente em BAIXO.

Figura 2.1:Diagrama de um codificador geral.

Como exemplo, apresenta-se na Figura 2.2 o circuito lgico e a tabela verdade

para um codificador de 8 linhas para 3 linhas. Este codificador aceita oito linhas de
entrada e produz um cdigo de sada de trs bits correspondente a entrada ativada.

Figura 2.2: Circuito lgico e tabela verdade para um codificador de 8 linhas para 3 linhas.

Para este decodificador, observa-se que um nvel BAIXO em qualquer uma das
entradas de cada vez produzir o cdigo binrio de sada correspondente para aquela
entrada. Por exemplo, um nvel lgico BAIXO em A3 (enquanto todas as outras entradas
estiverem em ALTO) produzir O2=0, O1=1 E O0=1, que o cdigo binrio para 3.

3. SOMADORES
Dentro do conjunto de circuitos combinacionais aplicados para finalidade
especfica nos sistemas digitais, destacam-se os circuitos aritmticos. So utilizados,
principalmente,

para

construir

ULA

(Unidade

Lgica

Aritmtica)

dos

microprocessadores e, ainda, encontrados disponveis em circuitos integrados comerciais.

3.1 Meio somador
Na Figura 3.1 a seguir tem-se uma reviso da soma de dois nmeros binrios.

Figura 3.1 Soma de dois nmeros binrios.

A seguir, apresenta-se a tabela verdade da soma de dois nmeros binrios de um

algarismo, sendo TS o transporte de sada.
A

TS

Tabela 3.1: Tabela verdade da soma de dois nmeros binrios de um algarismo.

As expresses booleanas das sadas so:

8
S = A B

(3.1)

TS = AB

O circuito a partir destas expresses ilustrado na Figura 3.2.

Figura 3.2: Circuito lgico de um meio somador.

A representao em bloco desse circuito dado na Figura 3.3.

Figura 3.3: Representao em bloco de um meio somador.

3.2 Somador completo

O meio somador possibilita efetuar a soma de nmeros binrios com um

9
algarismo. Para fazer a soma de nmeros binrios de mais algarismos, esse circuito tornase insuficiente, pois no possibilita a introduo do transporte de entrada proveniente da
coluna anterior. Sendo assim, para realizar essa soma, basta somar coluna a coluna,
levando em conta o transporte de entrada que nada mais do que o TS da coluna anterior.
A tabela verdade do somador completo dado na Tabela 3.2, sendo TE o transporte
de entrada.
A

TE

TS

Tabela 3.2: Tabela verdade de um somador completo.

As expresses booleanas das sadas so:

S = A B TE
TS = BTE + ATE + AB

O circuito a partir destas expresses ilustrado na Figura 3.4.

(3.1)

10

Figura 3.4: Circuito lgico de um somador completo.

A representao em bloco desse circuito dado na Figura 3.5.

Figura 3.5: Representao em bloco de um somador completo.

Para exemplificao, considera-se a soma de dois nmeros binrios, tal como se

ilustra na Figura 3.6.

Figura 3.6: Soma de dois nmeros binrios.

Para efetuar essa soma, torna-se necessrio utilizar um meio somador e trs

11
somadores completos, tal como se ilustra na Figura 3.7.

Figura 3.7: Circuito somador para dois nmeros binrios de 4 bits.

Observa-se que o TS mais esquerda o bit mais significativo do nmero

resultante da soma, no caso, S4.

12

4. FLIP-FLOPS
4.1 Circuito sequencial
Basicamente, a eletrnica digital dividida em duas reas: lgica combinacional
e lgica sequencial.
Os circuitos combinacionais tm as sadas nica e exclusivamente dependente das
variveis de entrada. Enquanto que os circuitos sequenciais, alm de dependerem das
variveis de entrada, tambm dependem de seus estados anteriores que permanecem
armazenados.
4.2 Flip-flops
De forma geral, um flip-flop (FF) representado como um bloco com duas sadas:
Q e , entradas para as variveis e uma entrada de controle (CLOCK). A sada Q a
principal do bloco. Ilustra-se um FF genrico na Figura 4.1

Figura 4.1: Flip-flop genrico.

Basicamente, existem dois estados de sada para o FF: Q=0 e Q=1. Obviamente,
a sada inversa apresenta o estado lgico contrrio do presente na sada Q.
4.3 Entradas de controle
As entradas de controle habilitam o FF a mudar de estado em determinados
instantes. Geralmente, o sinal de CLOCK um trem de pulsos retangulares. O FF pode
ser projetado para operar na borda de subida do sinal de CLOCK (transio de subida) ou
na borda de descida (transio negativa). Quando o FF operar na transio negativa, esse

13
indicativo dado por meio de um crculo na entrada da porta de CLOCK.
4.4 FF RS com portas NAND
Este FF possui duas entradas de variveis denominadas de SET e CLEAR (ou
RESET), uma entrada de controle CLOCK. Apresenta-se na Figura 4.2 o bloco lgico
deste componente e sua respectiva tabela verdade.

Figura 4.2: FF RS com portas NAND.

O estado ativo das entradas SET e CLEAR o nvel lgico BAIXO, ou seja, para
mudar o estado da sada Q necessrio entrar com um nvel BAIXO em uma das entradas.
Observa-se que fazer S=0 e C=0 resulta em erro lgico, pois impossvel a sada
armazenar simultaneamente dois nveis lgicos opostos.
4.5 FF RS com portas NOR
Esse FF similar ao FF RS com portas NAND. A diferena que o estado ativo
das entradas SET e CLEAR o nvel lgico ALTO. Apresenta-se na Figura 4.3 o bloco
lgico deste componente e sua respectiva tabela verdade.

Figura 4.3: FF RS com portas NOR.

14
Nota-se que, agora, ocasiona-se erro lgico ao fazer S=1 e C=1.
4.6 FF JK
Neste FF a entrada J equivale a entrada S e a entrada K equivale a entrada C.
O funcionamento do FF JK similar ao FF RS com portas NOR. A diferena
que a condio J=1 e K=1 no resulta em erro lgico, nesta situao a sada do FF
comutada, ou seja, muda para o estado lgico oposto quela presente no momento destas
entradas. Apresenta-se na Figura 4.4 o bloco lgico deste componente e sua respectiva
tabela verdade.

Figura 4.4: FF JK.

4.7 FF D
Ao contrrio dos outros FF abordados anteriormente, o FF D possui apenas uma
entrada de varivel, D, que a inicial da palavra dados.
A operao do FF D muito simples: Q ir para o mesmo estado presente na
entrada D sempre que ocorrer uma transio ativa do CLOCK. Em outras palavras, o nvel
presente em D armazenado no FF a cada transio ativa do CLOCK. Apresenta-se na
Figura 4.5 o bloco lgico deste componente e sua respectiva tabela verdade.

Figura 4.5: FF D.

15

EXERCCIOS

DECODIFICADORES
1) Para o decodificador 3x8 apresentado na figura a seguir, determine os
nveis lgicos da sada Y0Y1Y2Y3Y4Y5Y6Y7 para os seguintes cdigos de
(Considerando como MSB a entrada A)
entrada ABCE

a) 0101

b) 1100

c) 1111

d) 0110

e) 0010

f) 1010

2) (1,0 PONTO NA PROVA) Projete um decodificador (com ENABLE) de

4x16 com entradas ativas em ALTO e sadas ativas em BAIXO. O projeto
deve obrigatoriamente conter o circuito lgico e a tabela verdade.
3) Considerando

decodificador

74ALS138,

determine

sada

E
.
Y0Y1Y2Y3Y4Y5Y6Y7 para os seguintes cdigos de entrada ABCE E

16

a) 111100

b) 011101

c) 110100

d) 001011

e) 100100

f) 101100

4) Considerando o circuito lgico abaixo, determine os nveis lgicos das

sadas Y0Y1Y2Y3 dos decodificadores Z1, Z2, Z3 e Z4.

5) Considerando o circuito abaixo, determine qual deve ser o cdigo de

entrada A4 A3 A2 A1 A0 para que o decodificador Z5 seja acionando? Nessa
situao quais sero os nveis lgicos da sada Y0Y1Y2Y3Y4Y5Y6Y7 do
decodificador Z5?

17

6) Para o decodificador 16x4 apresentado na figura a seguir, determine o

cdigo de sada DCBA para os seguintes nveis lgicos de entrada
A1A2A3A4A5A6A7A8A9A10A11A12A13A14A15

a) 11111011111
1111
d) 01111111011
1111

b) 11111111110
1111
e) 10111111111
1111

c) 11111011111
1110
f) 11111111111
1111

7) Para o codificador de prioridade apresentado na figura a seguir, determine

o cdigo de sada DCBA para os seguintes nveis lgicos de entrada
A0A1A2A3A4A5A6A7A8A9.

18

a) 111011101

b) 111110110

c) 011111111

d) 011111111

e) 101111111

f) 110110101

8) Para o circuito a seguir, determine os nveis lgicos das sadas

A0A1A2A3A4A5A6A7 dos decodificadores Z1, Z2, Z3 e Z4 para os
seguintes

nveis

lgicos

de

entrada

A1A2A3A4A5A6A7A8A9A10A11A12A13A14A15 do decodificador 16x4.

a) 11111011111
1101
d) 11111111011
1111

b) 10111111110
1111
e) 11101111111
1111

c) 01111011111
1110
f) 11111111101
1110

19
FLIP-FLOPS
PARTE A QUESTES TERICAS
A.1) Defina o que um circuito lgico sequencial. (0,5 ponto)
A.2) Qual o estado normal de repouso das entradas SET e RESET de um Latch
com portas NAND? (0,5 ponto)
A.3) O que se deve fazer com as entradas SET e RESET para mandar uma
informao de set ou reset para um FF (NAND)? (0,5 ponto)
A.4) Qual o estado normal de repouso das entradas SET e RESET de um Latch
com portas NOR? (0,5 ponto)
A.5) O que se deve fazer com as entradas SET e RESET para mandar uma
informao de set ou reset para um FF (NOR)? (0,5 ponto)
A.6) Um FF R-S pode operar normalmente para qualquer entrada nas portas SET
e RESET? Justifique. (0,5 ponto)
A.7) Quando a alimentao aplicada a qualquer circuito com FFs, impossvel
prever os estados iniciais de suas sadas. O que poderia ser feito para garantir que um
Latch NAND sempre comece com sua sada normal igual a 1? (0,5 ponto)
A.8) Responda e JUSTIFIQUE se a afirmao a seguir est correta: Deseja-se
utilizar um FF NOR para acionar um alarme. Sendo assim, o nico modo para que a
sirene do alarme dispare e permanea ativa manter a entrada SET do FF no nvel lgico
1. (0,5 ponto)

A.9) Em um FF com clock, o que significa o termo disparado por transio? (0,5
ponto)
A.10) Descreva o funcionamento de um FF R-S (NAND) disparado por transio

20
negativa. (0,5 ponto)
A.11) Um FF R-S (NOR) utiliza um sinal de clock com transies de subida a
cada 6 s. Supondo que no instante t=0 s tem-se uma transio de subida e que no instante
t=34 s tem-se os nveis lgicos S=1 e R=1 para as entradas, pode-se afirmar que h erro
lgico no instante t=34 s? Justifique. (0,5 ponto)
parte bB.1) As formas de ondas da figura abaixo so aplicadas nas entradas de um latch
NAND. Considere que inicialmente Q=0 e determine a forma de onda de Q. (0,5 ponto)

B.2) As formas de ondas da figura abaixo so aplicadas nas entradas de um latch

NOR. Considere que inicialmente Q=0 e determine a forma de onda de Q. (0,5 ponto)

B.3) A figura abaixo mostra um circuito simples que pode ser usado para detectar
a interrupo de um feixe de luz. A luz focalizada em um fototransistor, que est
configurado na configurao emissor comum para operar como uma chave. Suponha que
o Latch foi limpo previamente e que a chave SW1 encontra-se fechada. Com base nessas
informaes, descreva o que acontece se o feixe de luz for momentaneamente
interrompido. Justifique. (0,5 ponto)

21

B.4) No circuito abaixo, ao se trocar as posies das chaves A e B, os nveis

lgicos das sadas XA e XB se alteram. Baseando-se neste circuito, complete a tabela
indicada a seguir. (1 ponto)

Instantes

t1

t2

t3

t4

t5

Posio da

Nvel

chave
lgico de D

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Nvel
lgico de XA
Nvel
lgico de XB
B.5) Obtenha a forma de onda da sada normal do FF descrito abaixo. Assumir
Qi=0. (0,5 ponto)

B.6) Suponha que as formas de onda da Figura a) esto conectadas ao circuito da

Figura b). Determinar a forma de onda de Q. Assumir Qi=0. (0,5 ponto)

B.7) Obter a forma de onda de Q para as entradas abaixo. (0,5 ponto)

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B.8) Para o FF descrito, obter a forma de onda da sada INVERTIDA. Assumir

Qi=1. (0,5 ponto)

FF JK e D
1) Qual a diferena entre um Flip-Flop J-K e um R-S?
2) Explique o funcionamento de um Flip-Flop D.
3) Em um FF D, a sada ser igual a entrada D em todos os instantes?
4) Faa um desenho esquemtico de um contador de mdulo 32. No diagrama
deve conter as indicaes de onde aplicado o sinal de clock de entrada e onde a sada

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cuja frequncia est dividida.
5) Para o FF indicado na Figura (a), obtenha a forma de onda de sua sada para as
entradas indicadas na Figura (b). Considere Qi=1.
(a)

(b)

6) Um sinal de clock de 20 kHz aplicado a um FF J-K com J=K=1. Qual a

frequncia do sinal de sada do FF?
7) Quantos FFs so necessrios para construir um contador que seja capaz de
contar de 0 a 25510?
8) Se um contador comea em 000000, o mesmo divide a frequncia do clock de
entrada por quanto?

9) Considerando um FF D disparado na transio negativa do clock, determine a

forma de onda da sada INVERTIDA para as entradas descritas abaixo. Consdere Qi=0.

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