Universidade Federal de Santa Catarina

Departamento de Informtica e Estatstica

Cincias da Computao & Engenharia Eletrnica

INE 5406 - Sistemas Digitais - semestre 2014/2

Prof. Jos Lus Gntzel - guntzel@inf.ufsc.br

1a Lista de Exerccios
Observaes gerais:
Os exerccios desta lista no sero cobrados. Entretanto, altamente recomendvel que os alunos tentem
resolv-los, a fim de se prepararem minimamente para a 1a prova.
Para os exerccios 4, 5, 6, 7 e 8 assumir operandos com n bits.

Exerccio 1 (ULA do MIPS monociclo: estrutura e funcionamento)

A Fig. 1 mostra o esquemtico do nvel RT para a ULA do MIPS monociclo. Esta ULA semelhante
quela vista em aula, exceto pelo fato de possuir recursos que lhe permitem realizar a operao S = 1
se A < B seno, S = 0 (bloco SLT e um multiplexador extra controlado pelo sinal ctrl) e recursos
para identificar se S=0 (bloco = 0?).
a) Desenhe o esquemtico para SLT, sabendo que ele composto por conexes (fios) e porta(s)
lgica(s). (No use multiplexador.) SLT deve realizar a operao S = 1 se A < B seno, S = 0
corretamente mesmo quando o somador/subtrator detectar overflow!
b) Escreva a equao para o sinal ctrl.
c) Desenhe o esquemtico no nvel lgico para o bloco =0?, o qual responsvel pela sada Zero
da ULA (flag de zero).
A

32
overflow

32

32

+/-!

c2

32

AND/OR
bit a bit!

32

c0

32

SLT!

c1

32

32
1

ctrl

32

Zero!
= 0?!

Fig. 1 Esquemtico no nvel RT da ULA do MIPS monociclo.

Exerccio 2 (ULA do MIPS monociclo: custo)

Partindo das estimativas de custo vistas em aula, estime o custo de uma implementao CMOS da ULA
da Fig. 1, em termos de nmero de transistores. Considere que:
Um mux 2:1 (de 1 bit) necessite de 4 transistores;
O bloco =0? deve utilizar portas NAND e/ou NOR de duas entradas e inversores. Porm, o
nmero de inversores deve ser mnimo.

Exerccio 3 (Deslocador do MIPS)

Desenhe o esquemtico do nvel lgico para o deslocador esquerda de 2 bits utilizado no MIPS
monociclo para o clculo do endereo de desvio, no caso de uma instruo beq.

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1 Lista de Exerccios

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Exerccio 4 (Deslocador programvel ou barrel shifter)

Utilizando multiplexadores 2:1 (nvel lgico) e eventualmente, portas lgicas, desenhe o esquemtico
do nvel lgico de um deslocador programvel que recebe como entrada um nmero binrio de 4 bits E
e o desloca para a direita i bits (i {0,1,2,3}), conforme detalhado pela Tab. 1. Observar ainda as
seguintes restries:
Este deslocador possui uma entrada lateral, pela qual (so) fornecido(s) o(s) bit(s) que
entra(m) pela esquerda, no caso de i = 1 (i > 2,3);
O nmero de multiplexadores deve ser mnimo;
O nmero de portas lgicas usadas no controle deste multiplexador deve ser mnimo.
Tab. 1 - Funcionamento do deslocador programvel a ser projetado nesta questo.
op1
0
0
1
1

op0
0
1
0
1

Operao
S=E
S = E >> 1
S = E >> 2
S = E >> 3

Observao: representar cada multiplexador 2:1 (nvel lgico) pelo seu smbolo, conforme revisado em
aula.

Exerccio 5 (Unidade funcional extratora de mdulo)

Utilizando um subtrator como elemento bsico (e eventualmente, outros componentes RT e/ou portas
lgicas), desenhe o esquemtico no nvel RT de uma unidade funcional (UF) que recebe um nmero
inteiro com sinal A, representado em binrio (assumindo negativos representados em complemento de
dois), e fornece em sua sada o mdulo deste nmero ( S = |A| ). Comente o problema do overflow, (e se
necessrio, redesenhe a UF solicitada), considerando as seguintes situaes:
a) A entrada e a sada desta UF (A e S, respectivamente) possuem n bits.
b) A entrada desta UF (A) possui n bits, ao passo que a sada (S) possui n+1 bits.

Exerccio 6 (Unidade funcional max)

Utilizando um subtrator como elemento bsico (e eventualmente, outros componentes RT e/ou portas
lgicas), desenhe o esquemtico no nvel RT de uma unidade funcional (UF) que recebe dois nmeros
inteiros com sinal A e B, representados em binrio (assumindo negativos representados em
complemento de dois), e fornece em sua sada o maior dentre eles ( S = max{A,B} ). Uma eventual
situao de overflow no subtrator deve no pode afetar o resultado. Observao: assuma que o subtrator
seja capaz de operar sobre nmeros inteiros (positivos e negativos) representados em binrios com n
bits.

Exerccio 7 (Unidade funcional min)

Utilizando um subtrator como elemento bsico (e eventualmente, outros componentes RT e/ou portas
lgicas), desenhe o esquemtico no nvel RT de uma unidade funcional (UF) que recebe dois nmeros
inteiros com sinal A e B, representados em binrio (assumindo negativos representados em
complemento de dois), e fornece em sua sada o menor dentre eles ( S = min{A,B} ). Uma eventual
situao de overflow no subtrator deve no pode afetar o resultado. Observao: assuma que o subtrator
seja capaz de operar sobre nmeros inteiros (positivos e negativos) representados em binrios com n
bits.

Exerccio 8 (Unidade funcional combinada min/max)

Utilizando um subtrator como elemento bsico (e eventualmente, outros componentes RT e/ou portas
lgicas), desenhe o esquemtico (RT) de uma unidade funcional (UF) que recebe dois nmeros inteiros
com sinal A e B, representados em binrio (assumindo negativos representados em complemento de
dois), e fornece em sua sada o menor ou o maior dentre eles, conforme um sinal de controle C. A
operao desta unidade funcional combinada est detalhada na Tab. 2. Uma eventual situao de
overflow no subtrator deve no pode afetar o resultado. Observao: assuma que o subtrator seja capaz
de operar sobre nmeros inteiros (positivos e negativos) representados em binrios com n bits.

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Tab. 2 - Funcionamento desejado para a unidade funcional "min/max".

op
0
1

operao
S = max{ A,B }
S = min{ A,B }

Exerccio 9 (Temporizao em registradores de carga paralela)

Suponha que o registrador de carga paralela da Fig. 2 possua as caractersticas temporais indicadas na
Tab. 6. Nesta situao, complete a forma de onda para o sinal Q, na Fig. 3.

Fig. 2 Registrador com carga paralela.

Tab. 6 - Caractersticas temporais do registrador com carga paralela da Fig. 2.
Caracterstica
Tempo de setup (tSU)
Tempo de hold (th)
Tempo de carga (tco)

valor
2 ns
2 ns
5 ns

Fig. 3 Formas de onda para sinais aplicados nas entradas do registrador com carga paralela da Fig. 2 e
consequente forma de onda do sinal Q (a completar).

Exerccio 10 (Temporizao em registradores de carga paralela)

Suponha que o registrador de carga paralela da Fig. 4 possua as caractersticas temporais indicadas na
Tab. 7. Nesta situao, complete a forma de onda para o sinal Q, na Fig. 5.

Fig. 4 Registrador com carga paralela.

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Tab. 7 - Caractersticas temporais do registrador com carga paralela da Fig. 4.

Caracterstica
Tempo de setup (tSU)
Tempo de hold (th)
Tempo de carga (tco)

valor
2 ns
2 ns
5 ns

Fig. 5 Formas de onda para sinais aplicados nas entradas do registrador com carga paralela da Fig. 4 e
consequente forma de onda do sinal Q (a completar).

Exerccio 11
A Tab. 8 mostra as caractersticas temporais dos componentes do circuito digital mostrado na Fig. 6.

Fig.6 Circuito digital: um somador com registradores de entrada e sada.

Tab. 8 - Caractersticas temporais dos componentes do circuito digital da Figura anterior.
Caracterstica
Tempo de setup (tSU) para R1, R2 ou R3
Tempo de hold (th) para R1, R2 ou R3
Tempo de carga (tco) para R1, R2 ou R3
Atraso crtico do somador (tds)

valor
1 ns
1 ns
2 ns
2 ns

a) Complete as formas de onda da Fig. 7, de modo a minimizar o perodo do relgio (ck). Suponha
que os dados nas entradas dos registradores R1 e R2 (i.e., sinais A e B) so aplicados ao mesmo
tempo.
b) Desenhe a forma de onda para o relgio.
c) Qual o perodo mnimo do relgio, em ns?

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Fig. 7 Formas de onda nas entradas e nos sinais internos do circuito da Fig. 6, para perodo mnimo do relgio e
forma de onda do relgio (a completar).