Emicro

Portas Lgicas CMOS
Paulo F. Butzen
Curso de Projeto de Circuitos Integrados
SIM/EMICRO 2013
Porto Alegre, Brasil - Abril/2013
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Curso de Projeto de Circuitos Integrados

Fluxo de Projeto Automatizado
Definio da
Arquitetura
Problema / Necessidade:
Rastreamento bovino
TV Digital
Monitoramento de
Processos
...
Conjunto prdefinido, projetado

e caracterizado de
portas lgicas
Envio para
Fabricao
Biblioteca
de Clulas
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Outline
Apresentao dos projetos lgico, eltrico e fsico de portas
lgicas CMOS combinacionais e sequenciais, bem como das
suas caractersticas eltricas e anlise de desempenho
o Lgica de com chaves
o Transistor MOS como chave
o Lgica Combinacional CMOS
Projeto Lgico
Projeto Fsico
Caractersticas Temporais e de Potncia
Projeto Eltrico
o Lgica Sequencial
Latches
Flip-Flops
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Lgica com Chaves

o Associao com Registro Hidrulico
Permite o fluxo de gua
Chaves
Tranca o fluxo de gua

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Lgica com Chaves

Existir fluxo de gua entre os pontos X e Y

se o registro A E se o registro B permitirem
Y X
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Y X
Y
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Lgica com Chaves

A
Y
B
Existir fluxo de gua entre os pontos X e Y
se o registro A OU se o registro B permitirem
X
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Y
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Transistor MOS
NMOS
PMOS
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Transistor MOS como Chave
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Transistor MOS como Chave
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Portas Lgicas CMOS

o Famlia Lgica CMOS
Plano Pull-up (PUP) composto por
transistores PMOS
NMOS no conduz bem o 1 lgico
Plano Pull-down (PDN) composto

por transistores NMOS
PMOS no conduz bem o 0 lgico
Somente funes negativas so

projetadas
INV, NAND, NOR, ...
As redes de transistores PUP e PDN

so complementares
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Inversor CMOS
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Inversor CMOS
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Rede de Transistores
o Transistores NMOS em srie
Existir um caminho condutivo SOMENTE se E1 = 1 E E2 = 1
Lgica NAND S = !(E1*E2)
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o Transistores NMOS em Paralelo
Existir caminho se E1 = 1 OU E2 = 1
Lgica NOR S = !(E1 + E2)
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o Transistores PMOS em srie
Existir um caminho condutivo SOMENTE se E1 = 0 E E2 = 0
Porta lgica NOR
o Transistores PMOS em paralelo

Existir caminho se E1 = 0 OU E2 = 0
Porta lgica NAND
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Porta Lgica NAND

o S = !(E1 * E2)
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Porta Lgica NOR

o S = !(E1 + E2)
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Portas Lgicas CMOS

o Regras Bsica para construo:
Considere que a equao lgica sempre seja negada.
Caso esta seja positiva, ao final ser necessrio
acrescentar um inversor na sada da porta.
Projete uma associao de transistores NMOS para a rede
pull-down.
Construa a rede pull-up com configurao complementar
a rede pull-down
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Portas Lgicas CMOS

o S = !(A + (B*C))
1. Considere que a equao
lgica sempre seja negada.
(Caso esta seja positiva, ao final
ser necessrio acrescentar um
inversor na sada da porta).
2. Projete uma associao de

transistores NMOS para a
rede pull-down.
3. Construa a rede pull-up com
configurao complementar
a rede pull-down
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Projeto Fsico
o Desenho do Leiaute das mscaras para fabricao do
circuito integrado.
o Envolve:
Regras de Desenho (design rules)
Associaes dos transistores
Posicionamento de transistores, fios e contatos
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Regras de Desenho
o Definio das menores larguras e distncias entre as
camadas do leiaute
o Dimenses mais importantes

Comprimento do canal (L):
Em circuitos digitais, usualmente o comprimento
mnimo permitido pela tecnologia CMOS escolhida
Largura do canal (W):
Definido pelo projetista com base
na rea e no desempenho desejado
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Regras de Desenho
Fonte: Fernanda Kastensmidt, EMicro2005
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Regras de Desenho
Fonte: Fernanda Kastensmidt, EMicro2005
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Leiaute
Corte
Transversal
Leiaute Transistor MOS
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Inversor CMOS Projeto Fsico
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Inversor CMOS Projeto Fsico
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NAND CMOS Projeto Fsico
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Compartilhamento de Difuso
Transistores em Paralelo
Transistores em Srie
Fonte: Jos Guntzel, EMicro2010
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Caminho de Euler
o um caminho que passa por cada
transistor do circuito exatamente um vez
# difuses = # caminhos
Casamento de Poli = Matching das
entradas
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NAND CMOS Projeto Fsico
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NOR CMOS Projeto Fsico
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Porta Lgica Complexa
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Caractersticas de Desempenho Definio Atraso
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Atraso de Propagao
o Aproximao por circuito RC
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Atraso de Propagao
o Dependncias do Atraso:
Tamanho dos transistores
Maior o W dos transistores maior a capacidade de corrente
Maior o desempenho
Modelo RC: Maior o W Menor R
-11
3.8
x 10
3.6
(carga fixa)
3.4
tp(sec)
3.2
3
2.8
2.6
2.4
2.2
2
8
S
10
12
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Atraso de Propagao
o Dependncias do Atraso:
Capacitncia de sada
Menor a capacitncia de sada Menor a quantidade de carga
que dever fluir pelos transistores Maior o desempenho
Modelo RC: Maior Capacitancia de Sada Maior C
Rede de transistores
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Atraso de Propagao
o Dependncia
Influncia do slope do sinal de entrada
Desconsiderada na aproximao por circuito RC
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Caracterstica de Potncia Definio de Potncia
o Pswitching depende da carga e descarga das

capacitncias do circuito
o PShort-circuit ocorre quando ambas redes de
transistores PMOS e NMOS esto
parcialmente conduzindo durante uma
transio
o Pstatic o consumo indesejado quando o
circuito no realiza nenhuma operao
(dispositivo no ideal)
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Caracterstica de Potncia Low Power Design

o Reduo da Potncia Dinmica
VDD: utilizar a menor tenso de alimentao possvel
a: evitar chaveamentos desnecessrios
clock gating, sleep mode
C: transistores menores, fios de roteamento mais curtos
f: utilizar a menor frequencia possvel
o Reduo da Potncia esttica

Uso seletivo de transistores com baixa tenso de limiar (Vth)
Explorar tcnicas de reduo:
Transistores em srie (stack effect)
Polarizao do substrato
Reduo da temperatura
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Outras Famlias Lgicas
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Circuitos Sequenciais
Inputs
Outputs
COMBINATIONAL
LOGIC
Current State
Registers
Q
Next state
CLK
o Cruciais em circuitos sncronos

Desempenho / rea / Potncia
o 2 mecanismos de armazenamento
Feedback positivo (Inversor de realimentao)
Charge-based (Alta impedncia)
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o Pass Transistors
Transistores (literalmente) utilizados como chaves
g=0
g
s
Input g = 1 Output
0
strong 0
g=1
s
d
g=0
g
d
g=1
1
Input
g=0
g=1
s
degraded 1
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Output
degraded 0
g=0
strong 1
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o Transmission gates
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o Inversor Tri-State
Sada em Alta impedncia quando EN = 0
EN
EN
Y
EN
Y
A
EN
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o Latch versus Register/Flip-Flop
Latch Sensvel a nvel
Flip-Flop Sensvel a borda
Positive Level Sensitive Latch
Positive Edge Sensitive Flip-Flop
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o Projeto Latch D
o Operao Latch
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o Projeto Flip-Flop
o Operao Flip-Flop
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SIM/EMICRO 2013
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Bibliografia
o RABAEY, J; CHANDRAKASAN, A.; NIKOLIC, B. Digital Integrated
Circuits: a design perspective. 2nd Edition. Prentice Hall, 2003.
o WESTE, Neil; HARRIS, David. CMOS VLSI Design: a circuits and
systems perspective. Addison-Wesley, 3nd Edition, 2004.
o UYEMURA, John P. CMOS Logic Circuit Design. Kluwer Academic

Publishers, February 1999.
SIM/EMICRO 2013
50/51
Portas Lgicas CMOS
Muito Obrigado
paulobutzen@furg.br

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Tranca o fluxo de gua

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Existir fluxo de gua entre os pontos X e Y

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Transistor MOS como Chave

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Plano Pull-down (PDN) composto

Somente funes negativas so

As redes de transistores PUP e PDN

o Transistores PMOS em paralelo

Porta Lgica NAND

Porta Lgica NOR

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2. Projete uma associao de

o Dimenses mais importantes

Fonte: Fernanda Kastensmidt, EMicro2005

Fonte: Fernanda Kastensmidt, EMicro2005

Leiaute Transistor MOS

Inversor CMOS Projeto Fsico

Inversor CMOS Projeto Fsico

NAND CMOS Projeto Fsico

Fonte: Jos Guntzel, EMicro2010

NAND CMOS Projeto Fsico

NOR CMOS Projeto Fsico

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Caractersticas de Desempenho Definio Atraso

Caracterstica de Potncia Definio de Potncia

o Pswitching depende da carga e descarga das

Caracterstica de Potncia Low Power Design

o Reduo da Potncia esttica

Outras Famlias Lgicas

o Cruciais em circuitos sncronos

Flip-Flop Sensvel a borda

Positive Level Sensitive Latch

Positive Edge Sensitive Flip-Flop

o UYEMURA, John P. CMOS Logic Circuit Design. Kluwer Academic

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