LIC.

EN FSICA
Curso 03-04

ELECTRNICA
Tema 4

TEMA 4. TRANSISTORES UNIPOLARES.

4.1. Transistores unipolares: JFET y MOSFET.
Los transistores JFET (Junction Field Effect Transistor) y MOSFET (Metal Oxide
Semiconductor Field Effect Transistor), son dispositivos semiconductores de tres
terminales cuyas corrientes se controlan mediante un campo elctrico creado por una
tensin aplicada entre dos de sus terminales. Son dispositivos controlados por tensin.
Los BJT son dispositivos controlados por corriente
Tambin a diferencia de los BJT los procesos de conduccin tienen lugar en ellos
fundamentalmente por los portadores mayoritarios, lo cual da pie a la denominacin de
transistores unipolares.
Existen dos tipos bsicos de transistores unipolares: FET de unin (JFET) y FET de
puerta aislada (IGFET). Este ltimo tipo se conoce ms por las denominaciones: MOS,
MOST o MOSFET. Se usarn las denominaciones FET para el primer tipo y
MOSFET para el segundo.
4.2. El FET.
De cada uno de los dos tipos de transistores unipolares, FET o MOSFET, existen dos
formas bsicas: canal n y canal p. Para el estudio del FET se usar un FET canal n.

La figura 4.1 muestra el perfil de la estructura de un

FET canal n, junto con dos fuentes de alimentacin
de tensin constante VGG y VDD, y una resistencia RD
que servirn para polarizar el dispositivo.

RD

p+

p+

VGG

Fig. 4.1

VDD

Un FET canal n es una barra de semiconductor

extrnseco tipo n, en cuyos extremos S y D, terminales
de surtidor y drenador, dispone de contactos
ohmicos. En los laterales de la barra hay dos bloques
de semiconductor extrnseco tipo p+ con contactos
hmicos cortocircuitados externamente, es el terminal
de puerta, G.

Entre drenador y surtidor existe una diferencia de potencial VDS, y para valores
pequeos de VGG, circular una corriente IDS cuyo valor estar limitado por la
resistencia externa RD y por la resistencia del cuerpo semiconductor n. Esta corriente la
forman los electrones libres del semiconductor extrnseco n, portadores mayoritarios.
Estos portadores circulan del surtidor hacia el drenador, por ello los nombres que toman
dichos terminales. La corriente de huecos en la barra n se puede obviar por ser
despreciable frente a la de los electrones..
Si se aumenta el valor de la fuente VGG, sin disminuir VDD, disminuye la corriente IDS.
Dado que la unin p-n est polarizada inversamente, la conduccin en ella es
despreciable, la disminucin de IDS solo se puede justificar por un aumento de la
resistencia de la barra semiconductora n. Se tratar de analizar en detalle que es lo que
est sucediendo.
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D

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x
G

RD

+
p

p+

VGG

Fig. 4.2

VDD

La pila VGG polariza inversamente la unin p-n. La

zona p+ est mucho ms dopada que la zona n (NA >>
ND), la profundidad de la zona de cargas descubiertas
en la zona n ser mucho mayor que la profundidad de
la zona de cargas descubiertas en la zona p (ln >> lp).
Al aumentar VGG se aumenta la zona de cargas
descubiertas fundamentalmente en la zona n (ln) lo
cual estrecha el canal de conduccin en dicha zona
hasta una anchura x, figura 4.2. La disminucin de la
seccin del canal de conduccin aumenta la
resistencia equivalente del cuerpo semiconductor n
y disminuye la corriente de drenador a surtidor, IDS.

Tal como muestran las curvas caractersticas de salida del FET canal n 2N3819, figura
4.3, para un valor fijo de VGS, VGS = -VGG, en el intervalo de valores 0V > VGS > -3V al
aumentar VDS paulatinamente desde 0V, en un principio IDS aumenta rpido y con una
dependencia casi lineal con VDS, hasta que se llega a un valor de saturacin a partir del
cual casi no aumenta con VDS. La razn de ello es que los incrementos en la diferencia
de potencial VDS se suman a la diferencia de potencial VGS, dando lugar a una gran
diferencia de potencial negativa puerta-drenador mayor que la diferencia de potencial
puerta-surtidor, el canal de conduccin se estrecha ms en las proximidades del
drenador que del surtidor, figura 4.2. Para cada valor de VGS existe un valor de VDS
que contrae el canal de conduccin hasta que solo deja un pequeo paso que estabiliza
el valor de la intensidad de corriente que pasa. Se ha alcanzado un valor tan alto de
campo elctrico en el canal que la corriente elctrica deja de cumplir la ley de Ohm.

Fig. 4.3

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Antes de continuar con un anlisis ms detallado de la grfica de la figura 4.3, conviene

introducir el parmetro tensin de estrangulamiento Vp, el subndice p procede de su
denominacin en ingls pinch-off. Si en el circuito
de
la figura 4.2 se cortocircuitan los terminales de
V
R
drenador y surtidor del FET, la corriente IDS se
anula y el nuevo perfil de la zona de cargas
p
descubiertas es el que muestra la figura 4.4. Segn
S
se vio en el tema 2 (2-19), la longitud de la zona de
2c
2K
D
cargas descubiertas en una unin p-n:
DD

VGG

l = ln + lp
Fig. 4.4

ln ND = lp NA

ya que en esta unin:

ND (zona n) << NA (zona p+)

l ln

De la expresin (2-25), tema 2, que relaciona la profundidad de la zona de cargas

descubiertas con la diferencia de potencial en la unin, se deduce que la profundidad de
la zona de cargas descubiertas en la zona n es:

2
l n K c
* VO VGS
qN

como:

NA ND
N A N D

ND

l n

2
q ND

VO VGS

(4-1)

El valor de polarizacin inversa de puerta a surtidor que anula el canal de conduccin

ser el que anule c:

q ND
K
2

VGS VP

(4-2)

Expresin en la que se a despreciado VO , diferencia de potencial en la unin en ausencia

de polarizacin externa, ya que VO << VGS. Despejando el trmino (qN D/2 ) en (4-2), y
sustituyendo en (4-1), se obtiene:

VGS 1

VP

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(4-3)
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Despejando c en la expresin (4-3):

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(4-4)

VP

VGS 2
c K 1

De las curvas de la figura 4.3 se deduce que para valores pequeos de VDS, el cuerpo
semiconductor entre drenador y surtidor se comporta como una resistencia cuyo valor
es funcin de VGS, y esta dependencia se rige con buena aproximacin por la expresin:

rd

rO

(4-5)

V
VP
1 GS

Un parmetro que suelen suministrar los fabricantes de FET es el valor de la resistencia

rd para VGS = 0, rO
El FET para valores de VDS pequeos se comporta como una resistencia controlada por
tensin, esta zona de funcionamiento se denomina zona hmica. En la grfica de la
figura 4.3, la lnea que marca el lmite derecho de esta zona lo da la expresin:
VDS = VGS - VP
donde se ha de tener en cuenta que VP es una tensin negativa al igual que VGS. Para
valores de VGS VP el canal de conduccin se corta y se entra en una nueva regin: la
regin de corte. Esta regin, en la figura 4.3, la delimita el eje x.
Entre la zona hmica y la zona de corte est la zona donde habitualmente se escoge el
punto de funcionamiento del FET: zona de saturacin. En esta zona, dada una tensin
VGS constante, y en el intervalo:
0 VGS > VP
la corriente IDS prcticamente no vara al aumentar VDS. Esta corriente cumple la
expresin:

VGS
VP

I DS I DSS

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8 mA

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IDS

(4-6)

Shockley, servir para la obtencin del punto

de funcionamiento del FET mediante un
adecuado circuito de polarizacin, ya que los
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parmetros
VP e IDSS son datos de partida,
Tema
4
propios del FET que se use.

VGS

La
ecuacin
(4-6),
En la figura 4.5 se muestra la grfica de la
denomina
expresin
(4-6), para un FET cuyos
da
ecuacin parmetros son: VP = -4 V e IDSS = 8 mA.
de

-4V

Fig. 4.5
En la figura 4.6 se da el smbolo de un FET canal n con los tres
terminales: puerta (G), drenador (D) y surtidor (S).

Fig. 4.6

Para un FET canal p la curva caracterstica es la simtrica respecto de los ejes x e y de

la de un FET canal n, figura 4.5. En la figura 4.7 se muestra el perfil de un FET canal
p, su curva caracterstica y el smbolo que lo representa con los tres terminales.
I DS

4V

VGS

RD
G

n+

n+

VDD

VGG

- 8 mA

Fig. 4.7
4.3. Polarizacin del FET.
Al igual que para el BJT, tambin existen diferentes mtodos de polarizacin de un
FET, varios de ellos se muestran en la figura 4.8 para un FET canal n, pero tambin
para este tipo de dispositivo el mtodo normalmente ms adecuado para polarizar un
FET es con divisor de tensin en la puerta, resistencia entre alimentacin y drenador, y
resistencia entre surtidor y tierra tal como muestra el circuito c de la figura 4.8. La
razn se analizar en un problema resuelto al final del tema.

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Fig 4.8
Limitando el anlisis, al FET canal n polarizado por divisor de tensin en puerta, el
primer paso es obtener la tensin en el terminal de puerta VG,.Dado que la corriente de
puerta es despreciable, corriente de una unin p-n polarizada inversamente, se cumplir:

VG

R2
Vdd
R 1 R 2

VS R S I DS

La diferencia de potencial entre puerta y surtidor, VGS, cumple la ecuacin:

(4-7)

VGS = VG VS = VG - RS IDS

La interseccin de la recta dada por

la ecuacin (4-7) y la curva del FET
que se muestra en la figura 4.5, da el
punto de funcionamiento del FET,
figura 4.9, (1,8V, 3 mA)

IDS
8 mA

VGS = VG - RS IDS
3 mA

VG
-4V

Para dibujar lo que ser la recta de

carga, ecuacin (4-7), se usan dos
puntos:

VGS

8V

1,8V

a:
Fig. 4.9
b:

IDS = 0
VGS = 0

VGS = VG
IDS = VG / RS

4.4. Modelo de pequea seal del FET.

Las curvas caractersticas de salida de un FET, figura 4.3, muestran que el valor
instantneo de la intensidad de la corriente de drenador iD es funcin del valor
instantneo de la tensin de puerta-surtidor, vGS, y del valor instantneo de la tensin
drenador-surtidor, vDS:
iD = f (vDS, vGS)
6

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Por tanto se cumplir:

i D v GS

GS

VGSCte

VDSCte

i D
v DS

v DS

(4-8)

id = gm vgs + (1/rd) vds

donde:
i D
v GS

g m

VDSCte

v DS

rd

i D

VGSCte

id
v gs
v ds
id

(4-9)
Vds0

(4-10)
Vgs 0

Tambin se suele definir el parmetro:

v DS

v GS

i DCte

v ds
v gs

(4-11)
id0

= rd gm

que cumple la relacin:

(4-12)

De la definicin de gm y de la expresin (4-6), se obtiene:

donde:

g m0

VP

(4-13)

2 I DSS

(4-14)

VP

El parmetro gm0 es positivo ya

un voltaje
negativo.
g mque
g V
mP
0 es
1
GS
Teniendo en cuenta la ecuacin (4-8) y que desde puerta hacia el FET la impedancia
que se ve es muy alta, la de una unin p-n polarizada inversamente, el circuito
equivalente para pequea seal que se deduce para el FET, es el que se muestra en la
figura 4.10.

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Fig. 4.10
Para altas frecuencias hay que aadir las capacidades interelectrodos: Cgs capacidad
equivalente entre puerta-surtidor, Cgd capacidad equivalente entre puerta-drenador y Cds
capacidad equivalente entre drenador-surtidor. En la figura 4.11 se muestra el circuito
equivalente para altas frecuencias.

Fig. 4.11
La mayor de las tres capacidades del circuito previo, para los FET normales, es menor
de 10 pF.
4.5. MOSFET.
Los dispositivos MOSFET se diferencian esencialmente de los FET en que el terminal
de puerta, G, no tiene contacto hmico con el semiconductor, est aislado de ste por
una placa de xido de silicio, SiO2.
Existen dos tipos de MOSFET: MOSFET de empobrecimiento o deplexin y el
MOSFET de enriquecimiento o acumulacin.
4.5.1. El MOSFET de deplexin.
S

D
Si O2

n+

n+

Sustrato

El MOSFET de deplexin o empobrecimiento

canal n se diferencia del FET canal n en que el
terminal de puerta, G, est aislado del canal de
conduccin por una capa de xido de silicio SiO2.
y existe un sustrato de semiconductor tipo p cuyo
terminal habitualmente se conectar externamente
al terminal de surtidor, figura 4.12.

Fig. 4.12

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El mecanismo de control de la corriente IDS por VGS es similar al del FET: si se hace
VGS negativo se producir una zona de cargas descubiertas, deplexin, en la zona n
pegada al aislante de puerta, la cual disminuye la seccin del canal de conduccin. El
incremento de VGS en valor negativo aumenta la profundidad de esta capa de deplexin
y lo llega a cerrar para un determinado valor negativo de VGS que tambin se
denominar VP. Es un proceso de modulacin de la conductividad del canal de

conduccin similar al descrito para el FET.

La ecuacin que relaciona la corriente IDS con la tensin VGS en un MOSFET de
empobrecimiento canal n es la misma que para un FET canal n (4-6):

I DS I DSS

VGS
VP

El MOSFET canal n, a diferencia del FET canal n, tambin funciona para valores
positivos de VGS. Para valores positivos de VGS aumenta la concentracin de electrones
en las proximidades de la puerta, el canal de conduccin se refuerza y mejora su
conductividad Un FET canal n la tensin VGS no se debe llevar hasta valores positivos,
por lo menos por encima de 0,5 V, ya que entonces la
unin puerta-surtidor se polarizara directamente y el
dispositivo ya no actuara como un FET. En la figura
4.13 se muestra
el smbolo
MOSFET de
del
1
empobrecimiento
canal n.
En el smbolo del MOSFET
de empobrecimiento canal p la flecha cambia de
Fig. 4.13
sentido.

4.5.1. El MOSFET de acumulacin.

S

D
Si O2

n+

n+
p

Sustrato

Tambin denominado de enriquecimiento se

diferencia del MOSFET de
empobrecimiento en que no existe canal de
conduccin de semiconductor tipo n entre los
bloques n+ de drenador y surtidor, para el
tipo canal n, figura 4.14. El canal de
conduccin se induce mediante una tensin
externa aplicada entre puerta y surtidor.

Fig 4.14
Aplicando una diferencia de potencial entre los terminales de drenador y surtidor,
VDS, sin que exista diferencia de potencial entre puerta y surtidor, la corriente IDS ser
despreciable ya que no hay canal de conduccin entre drenador y surtidor.
Si se aplica ahora una diferencia de potencial positiva entre los terminales de puerta y
surtidor, VGS, se crear un campo elctrico perpendicular al dielctrico aislante en la
zona de puerta que inducir cargas negativas en la zona del semiconductor prxima al
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aislante del terminal de puerta. La conductividad de drenador a surtidor empezar a

aumentar lentamente con la tensin VGS, hasta que se llega a un valor de VGS (VT) en
que la corriente IDS ronda los 10A, a partir de la cual IDS va a aumentar fuertemente:
se ha inducido un canal n de conduccin, figura 4.15. Para valores de tensin VGS
mayores de VT, la corriente de drenador a surtidor aumenta segn la relacin:
IDS = k ( VGS VT )2

El

parmetro k depende de las caractersticas de fabricacin del dispositivo.

(4-14)
VGG > VT

D
Si O2

n+

n+
p

Sustrato

I DS

CANAL INDUCIDO

RD

VDD

Fig. 4.15
La tensin VT suele estar entre 4V y 6V. Dado que estos niveles de tensin no los hara
compatibles con los circuitos digitales basados en BJT, este tipo de circuitos se tratarn
en el segundo cuatrimestre, se han modificado las tcnicas de fabricacin a fin de
reducir VT y adems mejorar las caractersticas de funcionamiento, como por ejemplo
las capacidades parasitarias.

Fig. 4.16
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En la grfica de la figura 4.16 se dan las curvas de salida de un MOSFET de

enriquecimiento canal n, . En ellas se muestra que para VGS por debajo de 2,7V la
corriente de drenador-surtidor es despreciable. Las curvas de salida de un MOSFET de
empobrecimiento canal n, son iguales pero el valor de VP es
negativo.

Fig. 4.17

En la figura 4.17 se muestra el smbolo de un MOSFET de

enriquecimiento canal n, donde como es habitual el terminal
de sustrato, la flecha, est interconectado con el terminal de
surtidor. El smbolo del
MOSFET de enriquecimiento
canal p es el mismo que el de canal n pero con la flecha en
sentido contrario

4.6. Polarizacin del MOSFET.

Se usan los mismos tipos de polarizacin que para el FET, pero para seleccionar el
punto de funcionamiento se ha de tener en cuenta que la curva que se obtiene de la
relacin entre IDS y VGS para un MOSFET canal n es diferente para los tipos de
empobrecimiento y enriquecimiento, tal como muestra la figura 4.18.
MOSFET DE ENRIQUECIMIENTO

MOSFET DE EMPOBRECIMIENTO
CANAL N

CANAL N

IDS

I DS
VT = 3V
IDSS = 10 mA

5 mA

VGS

VGS
5V

VP = -4V

Fig. 4.18
Para seleccionar el punto de funcionamiento de un MOSFET de empobrecimiento
canal n se parte de los parmetros IDSS y VP, que el fabricante da en las hojas de
especificaciones del dispositivo, en la figura 4.18, estos parmetros son VP = -4V e IDSS
= 10mA. Para un MOSFET de enriquecimiento canal n, el fabricante suministra el
parmetro VT y un punto en conduccin del dispositivo (VGS, IDS) que en la figura 4.18
son: VT = 3V y (5V, 5mA).
4.7. Modelo de pequea seal del MOSTFET.
El modelo de pequea seal para baja y media frecuencia es el mismo que para el del
FET, figura 4.19, pero hace falta hacer algunas precisiones para cada tipo de
MOSFET.

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Fig. 4.19
Para un MOSFET de empobrecimiento canal n la relaci n entre IDS y VGS, y gm y
VGS es la misma que para un FET canal n:

VGS

VP

VP

g m0

2 I DSS

VP

En este dispositivo gm0 no es el valor mximo que puede tomar gm ya que VGS admite
valores positivos. El parmetro rd lo suministra el fabricante en las hojas caractersticas
del dispositivo en forma de una admitancia yOS (rd = 1 / yOS).
Para un MOSFET de enriquecimiento canal n la relacin entre IDS y VGS toma una
expresin diferente, que segn se vio en (4-14) es.
IDS = k ( VGS VT )2
De la definicin de gm en (4-9):

g m

i D

g m g m 0 v1
GS
GS

2 k VGS VT

(4-15)

VDSCte

El parmetro rd se obtiene en las hojas caractersticas del dispositivo a partir de la

admitancia yOS (rd = 1 / yO S).
Para altas frecuencias el circuito equivalente se modifica mediante la inclusin de las
capacidades interelectrodos. El circuito resultante es el mismo que se obtuvo para el
FET canal n, figura 4.11.

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PROBLEMAS
1. En la grfica anexa se muestra la curva
caracterstica IDS = f (VGS) de valores mximos
y mnimos de un FET canal n, donde las
variaciones son debidas a incertidumbres en el
proceso de fabricacin. La grfica muestra que
VP puede variar entre 2V y 6V, e IDSS entre
4mA y 12mA.

IDS
12 mA

4 mA

VGS
-6V

-2V

Si se desea fijar un punto de funcionamiento en

= -1V, evala como
continua tal que VGS
puede variar el punto de funcionamiento para
cada uno de los tres tipos de polarizacin en
continua que se muestran en la figura anexa.

----------------------------------------------------------------------------------------------------------Para analizar como varia el punto de funcionamiento se partir de la curva IDS = f(V GS)
en la que se han tomado como valores de los parmetros VP e IDSS los valores
intermedios de los valores posibles: VP = -4V e IDSS = 8mA.
VGS= - VGG = -1V

a) Este tipo de polarizacin, fija el valor de VGS

al valor de la fuente de continua VGG,.El
punto de funcionamiento debe estar sobre la
recta de carga, perpendicular al eje x, VGS = VGG. Tal como muestra la figura anexa el
punto de funcionamiento puede variar entre
los puntos:

IDS

9 mA

(-1V, 1mA) y (-1V, 9mA).

1 mA

VGS

-6V
-2V

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b) Para el circuito b, la recta de carga tiene por

ecuacin:

IDS
VGS= - RS IDS

VGS = -RS IDS

7,5 mA

2,5 mA

VGS
-1,5V

-0,5V

Como se parte de un valor de VGS = -1V para la curva

intermedia, esta corta a la recta de carga en el punto
VGS = -1V e IDS = 5mA, lo cual da como valor para RS
200. La ecuacin de dicha recta es:
IDS = -(1/0,2k? ) VGS = 5 VGS (mA)

Para obtener los puntos de corte de dicha recta con las dos curvas extremas se resuelve la
ecuacin de la recta con la ecuacin de dichas curvas:

VGS

VP

para los pares de valores IDSS y VP de dichas curvas. El resultado da como puntos de
corte:
(-0,5V, 2,25mA)

(-1,5V, 6,75mA).

c) La recta de carga de este tipo de polarizacin es:

ID S

VGS = VG RS IDS
VG se obtiene del divisor de puerta, ya que la
corriente de puerta es despreciable se cumplir:

VGS = VG - RS IDS
6,3 mA
4,2 mA

VGS
-2V

0,2V

2M

VG

VG = 5V

2M 4M

15V 5 V

Dibujando la recta de carga que pasa por el punto IDS

1= 0 y V GS = 5V, y que corta a la
curva intermedia en VGS = -1V e IDS = 5mA:

VGS = VG RS IDS
La ecuacin de la recta es:

RS = (VG VGS) / IDS = 1k1

IDS = -(5/6) VGS + (25/6) (mA)

Para obtener los puntos de corte de dicha recta con las dos curvas extremas se resuelve la
ecuacin de la recta con la ecuacin de dichas curvas:

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I DS I DSS

VGS
VP

para los pares de valores IDSS y VP de dichas curvas. El resultado da como puntos de
corte:
(0,033V, 4,13mA)

(-1,85V, 5,74mA).

Es evidente que el mtodo de polarizacin en continua mediante divisor de tensin en

puerta y resistencia en surtidor es el ms estable. Se recomienda repetir el problema para
una seleccin inicial de VGS = - 2V.
2. El FET canal n del circuito anexo tiene de parmetros: VP = -4V e IDSS = 8mA.
Determina la tensin en cada uno de los terminales del FET as como la corriente
IDS.
------------------------------------------------------------------------------Para determinar el punto de funcionamiento se usar la recta de carga
que define este tipo de polarizacin del circuito:

VGS = VG RS IDS
La ecuacin que relaciona las variables IDS y VGS:

I 1
DS I DSS

IDS

VGS
VP

8 mA

La curva de la expresin previa se muestra en la grfica anexa. Puesto

que la corriente de puerta es despreciable, la tensin en puerta VG se
obtiene de:
VGS

VG

-4V

1M
1M 4M

20 V 4V

Para dibujar la recta de carga se obtiene: el punto de cruce de dicha recta con el eje Y
(VGS = 0):
VGS = 0 =VG RS IDS

IDS = VG / RS = 4V / 4k = 1mA

Para obtener el punto de corte de dicha recta con la curva se resuelve la ecuacin de la
recta con la ecuacin de la curva :
I DS

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El punto de funcionamiento obtenido es:

IDS = 1,53mA

VGS = -2,25V

Como:
VGS = -2,25V =VG VS

VS = VG + 2,25V = 6,25V

La tensin en el terminal de drenador se obtiene de la expresin:

VD = Vdd RD IDS = 20V 4k 1,53mA = 20V 6,12V = 13,88V
VGS
3. Las curvas caractersticas de salida del FET
canal
8
1 n 2N3819 son las de la figura
4

Disea el circuito de la figura para que el FET tenga un punto de funcionamiento

en la zona central de la zona de saturacin.
La malla: alimentacin de 20V-drenador-surtidor-tierra, tiene por ecuacin:
Vdd = Rd IDS + VDS + RS IDS
que es la recta de carga sobre la que debe de estar el punto de funcionamiento.
Se trata de escoger un punto de funcionamiento lo ms prximo al punto central de la
grfica de p.e.:
IDS = 5mA

16

VDS = 10V

F. MUGARRA, DEP. DENGINYERIA ELECTRNICA

FACULTAT DE FSICA Universitat de Valncia

LIC. EN FSICA
Curso 03-04

ELECTRNICA
Tema 4

Como la recta de carga parte del punto del eje x (Vdd, 0 mA), tomando valor para Vdd
20V, la recta de carga debe ser aproximadamente la que muestra la grfica, la cual en el
cruce por VGS = -1V da como punto de funcionamiento VDS = 9,94V e IDS = 5,3mA
Sustituyendo en la expresin de la recta de carga VDS e IDS:
Vdd = RD IDS + VDS + RS IDS

20 = Rd 5,3mA + 9,94V + RS 5,3mA

Rd + RS = 1898
Tomando valores estndar:
Rd = 1k2

RS = 690

Para este punto de funcionamiento: VGS = -1V:

VGS = VG VS

VG = RS IDS + VGS = 2,66V

La tensin en puerta es:

VG 2,66V

R2
R2
20V
Vdd
R 1 R 2
R 1 R 2

Las resistencias R1 y R2, por razones que se vern en el tema siguiente, se toman del
orden de M. Tomando para R2 el valor de 1,5 M:

R 1

20 x 1,5M
1,5 M 9,8 10M
2,66

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ELECTRNICA
Tema 4

LIC. EN FSICA
Curso 03-04

4. Disea el circuito de la figura para una corriente IDS = 5mA y

VDS = 8V. Si el MOSFET de empobrecimiento canal n de la figura
tiene de parmetros: VP = -5V e IDSS = 10 mA.

La ecuacin de la malla drenador-surtidor es:

Vdd = Rd IDS + VDS + RS IDS
Sustituyendo IDS y VDS:
Rd + RS = 2,4 k
Tomando los valores:
Rd = 1,5 k

RS = 890

De la ecuacin de Shockley se obtiene VGS:

I DS I DSS

VP

VGS VP

5V 1
10

1,5V

Para obtener la tensin en puerta se usar la expresin:

VGS = VG VS = VG RS IDS
VG = RS IDS + VGS = 3V
Para calcular R1 y R2 se toma una de las dos resistencias del orden de megaohmios, p.e.
R1 = 10 M:
VG

R2
20V
R 1 R 2

20 R 2 3 R 2 30M

R 2 1,8M

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Curso 03-04

ELECTRNICA
Tema 4

I DS 2
5 si2el
MOSFET de

5. Obtn el1
punto
de la figura
GS de funcionamiento del circuito
I
enriquecimiento
DSS canal n tiene
por tensin VT = 3V y un

punto de encendido (ON) es: IDS = 6mA para VGS = 8V.

En la regin de saturacin el MOSFET canal n de

enriquecimiento cumple la ecuacin:
IDS = k ( VGS VT )2

para VGS > VT

Sustituyendo los datos del MOSFET se obtiene:

k = IDS / (VGS VT )2 = 6mA / (8V 3V)2 = 6 / 25
La tensin en puerta es:
VG

2M7
R2
15V 8,3V
Vdd
2M2 2M7
R1 R 2
VGS = VG - RS IDS = 8,3V 1k IDS

Sustituyendo en k y VGS en la primera ecuacin:

IDS = (6/25) ( 8,3 IDS 3 )2
4,2 IDS = 28,1 10,6 IDS + IDS2

IDS = (14,8 10,3) / 2 = 7,4 5,15 mA

La solucin compatible es IDS = 2,25 mA , por tanto:
VGS = VG RS IDS = 8,3 2,25 = 6,05V
VDS = Vdd (Rd + RS ) IDS = 15 2k5 x 2,25 = 9,37V

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