Electrnica Digital

Libro: Circuitos Digitales y Microprocesadores

Autor: Herbert Taub

Circuitos combinacionales bsicos

Circuitos integrados digitales:
Se forman integrando las resistencias, interconexiones,
diodos y transistores que se necesitan para formar una
compuerta, varias compuertas o para obtener un sistema
digital elaborado.
Clasificacin segn el nivel de integracin:
SSI (Small-Scale-Integration): menos de 12 puertas lgicas
MSI (Medium-Scale-Integration): ms de 12 y menos de 100
LSI (Large-Scale-Integration): ms de 99 y menos de 1000
VLSI (Very-Large-Scale-Integration): ms de 999

Familias de circuitos lgicos

Hay varias familias de circuitos lgicos, las cuales se diferencian por la
clase de dispositivos semiconductores incorporados y por la forma de
interconexin entre si y con las resistencias (si se usan).
Las
L diferentes
dif
t familias
f ili lgicas
l i
ti
tienen
como elementos
l
t de
d conmutacin
t i a
los transistores.
Transistor Metal-xido-Semiconductor (MOS)

Familias de circuitos lgicos

Transistor Metal-xido-Semiconductor (MOS)
Familias
1) Familia MOS
Emplean solo un tipo de transistor
No utilizan resistencia
Ideales para CI LSI y VLSI
2) Familia CMOS (MOS complementaria)
Se implementan en circuitos LSI y tambin en SSI y MSI
Grandes retardos de propagacin
No suministran suficiente corriente de salida para que puedan
operar otros chips (excepto MOS), por lo tanto no son muy empleados
en aplicaciones generales

Familias de circuitos lgicos

Transistor Bipolar
Familias
g de inyeccin
y
g
((IIL))
integrada
1)) Familia Lgica
2) Familia Lgica de Emisor Acoplado (ECL)
Es la familia ms rpida debido a que los transistores no trabajan
saturados.
Muchos transistores por puerta
Disponibles en SSI y MSI
3) Familia TTL (Transistor-Transistor-lgica)
(Transistor Transistor lgica)
Utilizada en los chips SSI y MSI
La ms usada
Tensin de alimentacin fija de 5 V
Dos series: la 54 (para aplicaciones militares -55C y 125C)
la 74 (versin industrial 0C y 70C)

Familias de circuitos lgicos

Retardo de propagacin

Familias de circuitos lgicos

Familia TTL (Transistor-Transistor-lgica)-Series

Familias de circuitos lgicos

Margen de Ruido

MH= VIH-VOH
Margen de ruido en el
nivel alto
ML= VIL-VOL
Margen de ruido en el
nivel bajo

Familias de circuitos lgicos

Margen de Ruido TTL: Alimentacin de 5 Volts

MH: 0.4V
ML: 0.4V

Familias de circuitos lgicos

Margen de Ruido TTL

Familias de circuitos lgicos

Abanico de salida (fan out):
La cantidad de puertas que pueden conectarse a la salida de una
compuerta
p
Abanico de salida (fan out) para TTL:
Para la serie estndar es 10
Para la serie de bajo consumo es 20

Familias de circuitos lgicos

Abanico de salida (fan out) para TTL :

Familias de circuitos lgicos

Abanico de salida (fan out) para TTL :

Familias de circuitos lgicos

Familia CMOS
Tensin de alimentacin: 5-15 Volts
La corriente de entrada requerida por una puerta es muy pequea ( 1pA)
La
L corriente
i t de
d salida
lid es como mnimo
i dde 1 mA
A
Fan-out grande si se determina en base a la corriente de salida
Usualmente el abanico de salida se determina en funcin de la
velocidad de trabajo. Cada puerta conectada tiene el efecto de incrementar
la capacitancia de carga ocasionando as un mayor retraso de
propagacin.
propagacin
La capacitancia de entrada a una puerta est comprendida entre 5 y 10 pf.
Ejemplo: con 5 compuertas de carga, Ccarga = 25 a 50 pf. Tomando 50 pf y
Vcc = 5 V, los retardos de propagacin estarn entre 50 y 100 ns (mayor
que en las TTL).

Familias de circuitos lgicos

Margen de Ruido para CMOS
Mrgenes muy buenos
Estado bajo 30 % de Vcc (VIL-VOL)
E
Estado
t d bbajo
j 30 % dde V
Vcc (VIH-V
VOH)

MH: 30% Vcc

ML: 30% Vcc

Familias de circuitos lgicos

Otras caractersticas de la familia CMOS
Mientras el nivel lgico de una salida no cambia, el consumo de potencia
es muy pequeo (0)
El consumo de potencia en las conmutaciones depende de la frecuencia de
conmutacin, de la carga capacitiva y de la fuente de alimentacin.
j p f= 105 Hz,, Ccarga = 50 ppf y Vcc= 5V
Ejemplo:
La potencia disipada es aproximadamente PD Ccarga Vcc2 f, la cual en
general es menor que la de las puertas TTL.

Familias de circuitos lgicos

Consumo de potencia

Familias de circuitos lgicos

Series CMOS
Los dispositivos de esta familia tienen nmero de parte de la forma
74 _ nn. La
74_
L numeracin
i es similar
i il a la
l de
d la
l familia
f ili TTL cuando
d cumplen
l
la misma funcin.

Serie

Tiempo de
propagacin
p
p g
[[ns]]
(f = 1Mhz)

Disipacin de potencia
(total por compuerta) [mW]

Producto
Potencia-Velocidad

74 HC

18

0.6025

10.8

74 AC

5.25

0.755

3.9

Familias de circuitos lgicos

Circuito inversor en TTL

Familias de circuitos lgicos

Circuito inversor en TTL

10

Familias de circuitos lgicos

Circuito inversor en TTL

Familias de circuitos lgicos

Circuito inversor en TTL

11

Familias de circuitos lgicos

Circuito inversor en CMOS

Familias de circuitos lgicos

Circuito inversor en CMOS

ON
Bajo (L)

Alto (H)

OFF

12

Familias de circuitos lgicos

Circuito inversor en CMOS

OFF
Alto (H)

Bajo (L)

ON

Familias de circuitos lgicos

CMOS y TTL en el mismo circuito
Las CMOS menos caras se emplean donde no se requiere la velocidad de
las TTL.
CMOS conectada a TTL: La salida TTL no es lo suficientemente alta para
la puerta CMOS.
TTL conectada a CMOS: Los niveles lgicos generados en CMOs son
adecuados para TTL.
CMOS cuenta con una serie denominada 74HCT y 74 ACT que son
compatibles con los niveles lgicos de las series TTL.

13

Familias de circuitos lgicos

CMOS y TTL en el mismo circuito

Familias de circuitos lgicos

CMOS y TTL en el mismo circuito

14

Familias de circuitos lgicos

Riesgo Temporizado
Debido a los retardos en los componentes de un circuito, el
comportamiento transitorio del mismo es diferente del que resulta
de un anlisis de estado estacionario.
Riesgo: cuando en la salida de un circuito se puede producir un
ppulso corto,, mientras qque el anlisis de estado estacionario ppredice
que la salida no debe cambiar.
Riesgos estticos
Riesgos dinmicos

Familias de circuitos lgicos

Riesgo Esttico
Riesgo Esttico de 1: Es la posibilidad de que una salida produzca una falla
de cero cuando se espera que la salida se mantenga en uno.
Ocurre en los circuitos AND-OR.

15

Familias de circuitos lgicos

Forma de evitar los riesgos
1
1.

I l i ttodos
Incluir
d llos iimplicantes
li t primos
i

2.

Leer la salida de los circuitos un tiempo despus del mximo tiempo de

retardo

Familias de circuitos lgicos

Pasa de 111 a 110

1
1

F(X,Y,Z)= XZ + YZ

F(X,Y,Z)= XZ + YZ + XY

16

Familias de circuitos lgicos

Riesgo Esttico
Riesgo Esttico de 0: Es la posibilidad de que una salida produzca
una falla de uno cuando se espera que la salida se mantenga en
cero. Ocurre en los circuitos OR-AND
Riesgo
g Dinmico
Es la posibilidad que existe de que la salida cambie ms de una
vez como resultado de una sola transicin de entrada. NO ocurre
en los circuitos OR-AND y AND-OR

Biestables y Flip
Flip--Flops
Circuitos secunciales: son aquellos cuyas salidas no solo
dependen de sus entradas, sino tambin de los estados anteriores.
Biestables Latch y Flip-Flops: Son los elementos bsicos
constitutivos de la mayora de circuitos secunciales.

17

Biestables y Flip
Flip--Flops

Biestable Latch: dispositivo secuencial que monitorea en forma

continua las entradas y cambia las salidas en cualquier momento.
Flip-Flop: Dispositivo que muestrea sus entradas y cambia sus
salidas solo en tiempos determinados por alguna seal.

Biestables y Flip
Flip--Flops
Biestable Latch S-R (set - reset)
Es un circuito con dos entradas y dos salidas.

Las salidas son complementarias entre s, o sea que, cuando una est en
alto, la otra est en bajo.
Su nombre deriva del hecho de poder quitar (reset) y poner (set) el estado
alto en la salida Q.
Es asincronico,
asincronico es decir responde a las entradas tan pronto como ellas
ocurren; muestra cambios en la salida cada que se presentan cambios
en Set y Reset.

18

Biestables y FlipFlip-Flops
Biestable Latch(cerrojo) S-R (set - reset): diferentes formas de implementacin
la polaridad del pulso de manejo depender del tipo de compuertas con las
cuales se implemente el cerrojo RS

S
0
0
1
1

R
Q
Q
0 lt Q lt Q
1
0
1
0
1
0
1 No0 permitido
0

S
0
0
1
1

R
Q
Q
0 No 0permitido
0
1
1
0
0
0
1
1 lt Q lt Q

Biestables y FlipFlip-Flops
Problemas de los Biestable Latch S-R (set - reset)
Las salidas del dispositivo no son predecibles cuando:
las entradas pasan a uno (para compuertas NOR) o a cero (para
compuertas NAND)
se aplican dos pulsos cortos en las entradas.

19

Biestables y FlipFlip-Flops
Biestable Latch(cerrojo) S-R (set - reset):
1S

S
0
0
1
1

R
Q
Q
0 No 0permitido
0
1
1
0
0
0
1
1 lt Q lt Q
Q

S=1

R Q

R=1

Q=0

Q=0

Biestables y FlipFlip-Flops
Biestable Latch(cerrojo) S-R (set - reset):
1S 1

S
0
0
1
1

R
Q
Q
0 No 0permitido
0
1
1
0
0
0
1
1 lt Q lt Q
Q

S=1 1
R=1 0

Q=0

R Q

Q=0 0

20

Biestables y FlipFlip-Flops
Biestable Latch(cerrojo) S-R (set - reset):
1

1
1

Q=0

S
0
0
1
1

R
Q
Q
0 No 0permitido
0
1
1
0
0
0
1
1 lt Q lt Q
Q

R Q

Biestables y FlipFlip-Flops
Biestable Latch(cerrojo) S-R (set - reset):
1

1
1

S
0
0
1
1

R
Q
Q
0 No 0permitido
0
1
1
0
0
0
1
1 lt Q lt Q
Q

1 0
1 1

R Q

0 1

21

Biestables y FlipFlip-Flops
Biestable Latch(cerrojo) S-R (set - reset):
1

S
0
0
1
1

0
0

R
Q
Q
0 No 0permitido
0
1
1
0
0
0
1
1 lt Q lt Q
Q

1 1

R Q

1 0

1 0

Biestables y FlipFlip-Flops
Biestable Latch S-R con habilitacin

Q
S
C
R
S

Q
Q

lt Q lt Q

lt Q lt Q

S Q
C
R Q

22

Biestables y FlipFlip-Flops
Latch D (data) con habilitacin
D
C

S Q
C
R Q

C Q

lt Q lt Q

Biestables y FlipFlip-Flops
Flip-Flop D disparado por flancos

D Clk
Q
Q
0
0
1
1
1
0
x 0 lt Q lt Q
x 1 lt Q lt Q

Q
D
Clk

23

Biestables y FlipFlip-Flops
Flip-Flop D disparado por flancos
D

Q1

Q2

D Clk
Q
Q
0
0
1
1
1
0
x 0 lt Q lt Q
x 1 lt Q lt Q

D
Clk
Q1
Q2

Biestables y FlipFlip-Flops
Flip-Flop J-K

J
0
0
1
1
x
x

K
0
1
0
1
x
x

Clk

0
1

Q
lt Q
0
1
lt Q
lt Q
lt Q

Q
lt Q
1
0
lt Q
lt Q
lt Q
Q

24

Biestables y FlipFlip-Flops
Flip-Flop J-K
J
0
0
1
1
x
x

K
0
1
0
1
x
x

Clk

0
1

Q
lt Q
0
1
lt Q
lt Q
lt Q

Q
lt Q
1
0
lt Q
lt Q
lt Q

Q
lt Q
0
1
lt Q
lt Q
lt Q

Q
lt Q
1
0
lt Q
lt Q
lt Q

Biestables y FlipFlip-Flops
Flip-Flop J-K
J
0
0
1
1
x
x

K
0
1
0
1
x
x

Clk

0
1

25

Biestables y FlipFlip-Flops
Flip-Flop J-K
J
0
0
1
1
x
x

K
0
1
0
1
x
x

Clk

0
1

Q
lt Q
0
1
lt Q
lt Q
lt Q

Q
lt Q
1
0
lt Q
lt Q
lt Q

Q
lt Q
0
1
lt Q
lt Q
lt Q

Q
lt Q
1
0
lt Q
lt Q
lt Q

Biestables y FlipFlip-Flops
Flip-Flop J-K
J
0
0
1
1
x
x

K
0
1
0
1
x
x

Clk

0
1

26

Biestables y FlipFlip-Flops
Flip-Flop J-K
J
0
0
1
1
x
x

K
0
1
0
1
x
x

Clk

0
1

Q
lt Q
0
1
lt Q
lt Q
lt Q

Q
lt Q
1
0
lt Q
lt Q
lt Q

Q
lt Q
0
1
lt Q
lt Q
lt Q

Q
lt Q
1
0
lt Q
lt Q
lt Q

Biestables y FlipFlip-Flops
Flip-Flop J-K
J
0
0
1
1
x
x

K
0
1
0
1
x
x

Clk

0
1

27

Biestables y FlipFlip-Flops
Flip-Flop J-K
J
0
0
1
1
x
x

K
0
1
0
1
x
x

Clk

0
1

Q
lt Q
0
1
lt Q
lt Q
lt Q

Q
lt Q
1
0
lt Q
lt Q
lt Q

Q
lt Q
0
1
lt Q
lt Q
lt Q

Q
lt Q
1
0
lt Q
lt Q
lt Q

Biestables y FlipFlip-Flops
Flip-Flop J-K
J
0
0
1
1
x
x

K
0
1
0
1
x
x

Clk

0
1

28

Biestables y FlipFlip-Flops
Flip-Flop J-K
J
0
0
1
1
x
x

K
0
1
0
1
x
x

Clk

0
1

Q
lt Q
0
1
lt Q
lt Q
lt Q

Q
lt Q
1
0
lt Q
lt Q
lt Q

29