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Programables
Luis Entrena, Celia Lpez,
Mario Garca, Enrique San Milln
Indice
l
Luis Entrena, Celia Lpez, Mario Garca, Enrique San Milln. Universidad Carlos III de Madrid, 2008
Implementacin de circuitos
digitales
l
Lgica discreta
Simples
Complejos
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Tecnologas
l
Antifusibles
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Matriz
OR
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Inversores + Salidas
Matriz
AND
Biestables (opcional)
Entradas + Inversores
Matrices programables
Matriz AND
con OR fija
A
Funcin
X=A*B+A*NOT(B)+NOT(A)*NOT(B)
A
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Matrices programables
Matriz AND
Matriz OR
Tipos de PLDs
Matriz
AND
Matriz
OR
PROM
Fija
Programable
PLA
Programable
Programable
PAL
Programable
Fija
GAL
Programable
Fija
l
PLA
Notacin simplificada
para las conexiones
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Tipos de PLDs
PROM
PAL
Matriz OR fija
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Bloques de salida
Salida registrada
Entrada-Salida combinacional
SP
CLK
AR
SP CLK AR
D
Q
Q
Salida de polaridad
programable
entradas
Nomenclatura
salidas
L: active Low
H: active High
PAL 16 R 8
tipo salida
P: polaridad
programable
R: registrada
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SP CLK AR
D
Q
Q
SP CLK AR
Configuracin
combinacional
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Circuitos programables
complejos
l
CPLD:
Complex Programmable
Logic Devices
FPGA:
Field Programmable
Gate Array
Fabricantes de CPLDs/
FPGAs
Xilinx
Altera
Actel
Atmel
Lattice
Cypress
Arquitectura
Cantidad de recursos
lgicos
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CPLD: arquitectura
Altera MAX 7000
l
Seales globales
Bloques de matrices
lgicas (LAB, Logic Array
Blocks).
1 LAB = 16 macroceldas
Matriz de interconexin
programable (PIA,
Programmable
Interconnect Array)
Bloques E/S
Figura extraida de MAX 7000 Programmable Logic
Device Family Data Sheet, versin 6.6, Altera
Corporation, junio 2003.
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CPLD: macrocelda
Altera MAX 7000
Seales
locales
Interconexin
local
Biestable
programable
Relojes
globales
Pin E/S
PRN
D/T
Q
13
Seales
globales
Clear
global
Interconexin
global
Matriz
OR
Matriz
de
seleccin
de
productos
Seales
globales
Matriz
AND
E
Vcc
CLRN
Seleccin
entrada
biestable
Seleccin reloj
y habilitacin
Seleccin
clear
Seleccin
salida
Entradas PIA
Salidas PIA
A los bloques
lgicos
Pines E/S
Salidas LABs
Entradas LABs
Seales de la matriz
de interconexin
Interruptores
programables
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CPLD: resumen de
caractersticas
l
Velocidad media/alta
Consumo alto
Tecnologa EPROM
(reprogramable, no voltil)
Precio bajo
La matriz de interconexin
global limita el tamao
ISP (In-System
Programming). JTAG.
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FPGAs
l
Lgica combinacional
Lgica secuencial
Memoria RAM
Conformadores de reloj
Seales globales
Multiplicadores
Fabricantes
Xilinx
Altera
Actel
Atmel
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Funcin
Combinacional
0
1
Funcin combinacional +
Biestable
Otras variaciones:
l
l
Funcin combinacional:
2 FC + 1 biestable
2 FC + 2 biestables
Funcionalidad adicional:
Lgica de acarreos
FC de 6 u 8 entradas
Varias seales de reloj y reset
Diferentes configuraciones
del biestable: nivel, flanco de
subida, flanco de bajada
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FPGA: interconexiones
l
Celda
lgica
Interconexiones
programables
Locales:
Abundantes y rpidas
Para conectar celdas
cercanas
Globales
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Arquitectura general
l
FPGA (Xilinx)
Bloques lgicos
Bloques de E/S
Matrices de interconexin
programables
Bloques E/S
Bloques lgicos
RAM
Bloques lgicos
RAM
Multiplicadores
RAM
Bloques lgicos
RAM
Bloques lgicos
Bloques E/S
Bloques E/S
Elementos bsicos
Elementos avanzados
Memoria RAM
Gestores de reloj
Multiplicadores
Bloques E/S
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Bibliografa
l
Webs de fabricantes:
Xilinx: www.xilinx.com
Altera: www.altera.com
Actel: www.actel.com
Lattice: www.latticesemi.com
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