Intel 80486

Intel 80486
486
Microprocesador

La parte inferior de un Intel 80486DX2

Produccin

19891997

Fabricante(s)

Intel
IBM
AMD
Texas Instruments
Harris Semiconductor
UMC
SGS Thomson

Frecuencia de reloj de CPU

16MHz a 100MHz

Velocidad de FSB

16MHz a 50MHz

Longitud del canal MOSFET 1m a 0,6m

Conjunto de instrucciones

x86 (IA-32) including x87 for DX models

Package(s)

PGA (socket 1, 2, 3, 6)
196-pin PQFP

Los Intel 80486 (i486, 486) son una familia de microprocesadores de 32 bits con arquitectura x86 diseados y
fabricados por Intel Corporation y tambin fabricados mediante licencia ingeniera inversa por otras empresas
como IBM, Texas Instruments, AMD, Cyrix y Chips and Technologies con diseos distintos o clonados.
Los i486 son muy similares a sus predecesores, los Intel 80386. Las diferencias principales son que los i486 tienen
un conjunto de instrucciones optimizado, una unidad de coma flotante y una cach unificada, integrados en el propio
circuito integrado del microprocesador y una unidad de interfaz de bus mejorada. Estas mejoras hacen que los i486
sean el doble de rpidos que un i386 e i387 a la misma frecuencia de reloj. De todos modos, algunos i486 de gama
baja son ms lentos que los i386 ms rpidos.
Las velocidades de reloj para los i486 eran:

16 MHz (no muy frecuente)

20 MHz (tampoco frecuente)
25 MHz
33 MHz
40 MHz
50 MHz (normalmente una placa base de 25 MHz con duplicacin del reloj dentro del microprocesador)
66 MHz (33 MHz con duplicacin del reloj)
75 MHz (25 MHz con triplicacin del reloj)

80MHz (versin de AMD de 40 MHz con duplicacin de reloj)

100 MHz (33 MHz con triplicacin del reloj)

Intel 80486

120 MHz (40 MHz con triplicacin de reloj, exclusivo de AMD).

Existi un 80486 de 133MHz fabricado por AMD denominado Am5x86-P75 que dispona de 16KB de cach L1,
arquitectura de 0'35 micras (contra las 0'6 micras de los modelos anteriores), un multiplicador de 4x y FSB de 33
MT/s, del cual se fabricaron tambin diferentes versiones con diferente voltaje y diferente encapsulacin, de 3.3V y
3.45V, posibilitando una enorme capacidad para el overclock que le permita subir hasta los 160Mhz, equiparando su
rendimiento con el de un Pentium-90. Posteriormente AMD dise el Am5x86-P75+ de 150Mhz, 16KB de cach
L1, multiplicador 3x y FSB de 55 MT/s a 3.45V, hacindolo el procesador 80486 ms potente jams fabricado, del
cual apenas se comercializaron unidades siendo un preciado objeto de coleccin entre aficionados.
El sucesor del microprocesador Intel 80486 es el Intel Pentium.

Variantes del i486

Hay varias variantes del diseo bsico del i486, entre las que se
encuentran:
Intel 80486-DX - la versin modelo, con las caractersticas
indicadas anteriormente.
Intel 80486-SX - un i486DX con la unidad de coma flotante
deshabilitada por defecto de fabricacin (ms tarde sera
deshabilitada aun sin defecto para cubrir la creciente demanda
de modelos SX).
Intel 80486-DX2 - un i486DX que internamente funciona al
doble de la velocidad suministrada por el reloj externo, a la que
funcionan el resto de dispositivos del sistema.

Intel 80486-SX / 33 MHz.

Intel 80486-SX2 - un i486SX que funciona internamente al

doble de la velocidad del reloj.
Intel 80486-SL - un i486DX con una unidad de ahorro de
energa.
Intel 80486-SL-NM - un i486SX con una unidad de ahorro de
energa.
Intel 80486DX4 - como un i486DX2 pero triplicando la
velocidad interna.
Intel 80487 o 80487-SX - una versin del i486DX diseado
para ser usado como unidad de coma flotante del i486SX. El
i487 se instala en el zcalo de coprocesador que se encuentra al
efecto en las placas base para i486SX. el cual era un 486DX
completo que inhabilitaba el 486SX

Arquitectura del 486DX2.

Intel 80486 OverDrive (486SX, 486SX2, 486DX2 o 486DX4) - variaciones de los modelos anteriores diseados
como procesadores de actualizacin, que tienen un voltaje diferente. Normalmente estaban diseados para ser
empleados en placas base que no soportaban el microprocesador equivalente de forma directa.

Duplicacin y triplicacin de reloj

Para no exigir mayor velocidad a las placas base, Intel introdujo la duplicacin (y ms tarde la triplicacin) de
frecuencia reloj dentro del integrado. Mientras la placa base y sus comunicaciones con el microprocesador a travs
de sus pines se realizaba a la frecuencia del reloj, las operaciones internas del microprocesador se realizaban al doble
(o al triple) de velocidad. De este modo los bloques de cdigo cargados en la memoria cach interna alcanzaban la
mxima velocidad, que bajaba a la mitad (o a un tercio) cuando acceda a la memoria RAM.

Intel 80486
Intel design con el sufijo "2" a los microprocesadores que empleaban duplicacin de frecuencia de reloj. La
frecuencia indicada en el microprocesador corresponda a la frecuencia ya duplicada. Por ejemplo, el 80486 DX2 de
66 MHz tena un reloj de 33 MHz en la placa base. El pblico no informado acept el sufijo "2" como un signo de
superioridad, y se generaliz la creencia de que un 486 de 66 MHz duplicaba a 132 MHz. De manera aparentemente
contradictoria, la mayora de los test de velocidad mostraban que una PC con un microprocesador de 40 MHz (sin
duplicacin de velocidad) era ms rpido que uno de 50 MHz (25 MHz con duplicacin de velocidad).
De una manera sorprendente, Intel design con el sufijo "4" en lugar de "3" a los microprocesadores que empleaban
triplicacin de frecuencia de reloj, lo que haca al pblico no informado sobrestimar la capacidad de estos
microprocesadores. De este modo, un 486 de 100 MHz en tena una frecuencia de reloj de 33 MHz, y la frecuencia
triplicada llegaba a 99 MHz.

Instrucciones a nivel de aplicacin

Con respecto al 386 se aadieron tres nuevas instrucciones, dos de ellas estn orientadas al uso de sistemas de
multiprocesador. En estos es usual acceder a los recursos compartidos y la regulacin de estos se hace mediante
semforos.
La tercera instruccin aadida tiene por misin facilitar el acceso a banco de datos de otros procesadores como los
creados para ser utilizados en ordenadores IBM o equipos con microprocesadores Motorola.

Instruccin de permutacin de bytes BSWAP reg32

La instruccin BSWAP sirve para invertir el orden de los bytes en una palabra de 32 bits. Convierte una palabra
almacenada con el objeto de menor peso en la direccin ms baja en otra que tenga los mismos, pero con el octeto de
menor peso en la direccin ms alta. Proporciona mejor rendimiento en aritmtica ASCII y BCD, ya que se procesan
4 octetos en lugar de uno solo.
Es una instruccin que solo acta sobre registros de 32 bits y se ejecuta en un ciclo de reloj.
EAX 12345678H
BSWAP EAX
EAX 78563412H

Instruccin de intercambio y suma XADD r/m, reg

Usa dos operandos del mismo tamao 8, 16 32 bits. El segundo debe ser un registro. El primero puede ser un
registro o un operando en memoria.
Se ejecuta en tres o cuatro ciclos de reloj
Ejemplo
XADD

OPLOP2
; OP2:=OP1
; OP1:= OP1 + OP2
IMOTEP ; OP3:=GATO </pre>
IMOTEP,IMOTEP,IMOTEP,IMOTEP
ERROR LOG
Varios procesadores podran compartir la ejecucin de un mismo bucle de instrucciones simplificando el
procesamiento en paralelo.
Con la nueva instruccin del 486 la codificacin sera:

Intel 80486
MOV EAX, 1
LOCK XADD N, FAX

Instruccin de comparacin e intercambio CMPNCHG r m,reg

Necesita tres operandos del mismo tamao 8, 16 32 bits. El segundo debe ser un registro. El primero puede ser un
registro o un operando en memoria. El tercero debe ser implcito: el acumulador (AL, AX, EAX, dependiendo del
tamao de los otros operandos). Se ejecuta en seis o siete ciclos de reloj si la comparacin resulta cierta o hasta diez
si es falsa.
CMPXCHG DEST.ORGIA
; IF DEST=ACUM
THEN DEST: ORGIA
; ELSE ACUM: =DEST
Los sealizadores del registro EFLAGS indican el resultado de la comparacin. Si es cierta o, ZF se pone a 1; si no
se pone a 0. Se pueden realizar semforos multivalor, y utilizar las instrucciones wait y signal desde mltiples
procesos que pretendan compartir un recurso simultneamente.
MOV EBX. IDENT_DUEO
BUCLE
XOR EAX. EAX
LOCK CMPCHG DUEO_SEMAFORO. EBX
JNZ BUCLE
; Si est ocupado por otro, espera.
(Semforo adquirido: realizacin de la operacin protegida)
MOV DUEO_SEMAFORO. 0
; Se libera el semforo.

Nuevas instrucciones a nivel de sistema

El 486 tiene cuatro nuevas instrucciones especficas para l, que no existen en el 386. tres de ellas estn relacionadas
con la cach interna que incorpora el 486 para datos y cdigo. La cuarta se refiere a la cach de la tabla de pginas.

Carga y almacenamiento de registros de prueba MOV TRn, reg32

Como en el 486 existen tres nuevos registros relacionados con la cach interna, la funcin MOV tambin puede
acceder a ellos.

Invalidacin del contenido de la cach INVD

Con esta se invalida totalmente el contenido de la cach interna y se genera un ciclo de bus para indicar que a su vez
las cachs externas deban invalidar sus contenidos. La instruccin se ejecuta en cuatro ciclos de reloj.

Intel 80486

Invalidacin de la cach previa actualizacin de la memoria WBINVD

Con esta se invalida totalmente el contenido de la cach interna y se genera dos ciclos de bus la primera indica a las
cachs de tipo de escritura obligada que debern actualizar la memoria principal. Para indicar a la segunda que a su
vez las cachs externas deban invalidar sus contenidos. La instruccin se ejecuta en 5 ciclos de reloj.

Invalidacin de una entrada de la TLB (Translation Loackside Buffer)

Genera una direccin virtual a partir del operando dado e invalida la correspondiente entrada de la cach de la tabla
de pginas, la TLB. Invalida la entrada de la TLB que referencia a la pgina que incluye la direccin del operando en
memoria dado. Esta instruccin codifica como INVLPG m y se ejecuta en doce ciclos.

Registros de prueba de la TLB

Los registros de prueba son una parte formal de la arquitectura 386 tena para el arqueo del TLB (TR6 Y TR7). El
486 aade otros tres registros ms de 32 bits para el control del buen funcionamiento de la cach interna del
procesador.
El registro TR6 no se ha modificado respecto al del 386. El TR7aade algunos bits ms. Estos son:
PCD: Bit PCD de la entrada de la tabla de pginas.
PWT: bit PWD de la entrada de la tabla de pginas.
LRU: cuando se lee este campo se obtiene el valor de los tres bits usados en el algoritmo de reemplazo
seudo-LRU de la cach.
PL: Corresponde con el bit HT del TR7 del 386. En el 486 se puede escribir a uno o cero.

Registros de prueba de la cach interna

TR3 almacena los datos a transferir a la memoria cach.
TR4 contiene el estado de prueba.
TR5 es el registro de control de prueba de la cach.
A todos se accede mediante instrucciones MOV ingresadas a nivel de mayor privilegio (cero).

TR4

Vlido: 4 bits de validacin para las 4 vas del sector.

LRU.
V: bit de validacin de la va concreta que ha sido accedida entre las 4 que pertenecen al mismo sector.
Etiqueta: fuerza el valor de la etiqueta a la direccin asignada en el campo.

TR5
CTL:
00: Escritura o lectura de la memoria intermedia de la cach.
01: Escritura de la cach.
10: Lectura de la cach.
11: invalidacin de la cach. Se invalidan todas las posiciones.
ENT. En lectura/escritura de la cach selecciona una de las cuatro vas del sector seleccionado. En R/W de la
memoria intermedia de la cach, selecciona una de las cuatro dobles palabras que componen la lnea.

Intel 80486

Tipos de datos

Ordinales
Enteros
Reales
Empaquetados BCD
Cadenas de 8, 16 y 32 bit
Cadenas de 64 a 4 Gbit
Caracteres ASCII de 8 bit

Enlaces externos
i486 en la web de Intel [1] (en ingls)
set de instrucciones 486 [2] (en ingls)

Referencias
[1] http:/ / www. intel. com/ design/ intarch/ intel486/ index. htm
[2] http:/ / web. archive. org/ 20051121163920/ home. comcast. net/ ~fbui/ intel. html

Fuentes y contribuyentes del artculo

Fuentes y contribuyentes del artculo

Intel 80486 Fuente: http://es.wikipedia.org/w/index.php?oldid=76410929 Contribuyentes: Alejandrosilvestri, Angelito7, Avm, Bedwyr, CarlosPSY, Cinevoro, Conexxo, DMG, Dodo, Emijrp,
GermanX, JavierCastro, Juanmacortes, Kizar, LordT, Matdrodes, Michal.Pohorelsky, Mnts, Murphy era un optimista, Rotlink, Sid, Sr Beethoven, Thunderbird2, Vanbasten 23, 31 ediciones
annimas

Fuentes de imagen, Licencias y contribuyentes

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Admrboltz, Artnnerisa, CarolSpears, Denniss, Ghouston, Greudin, Julia W, Kozuch, Martin Kozk, Mattbuck, Rjd0060, Rocket000, 12 ediciones annimas
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