Universidad Tecnolgica de Panam

Facultad de Ingeniera Elctrica

Lic. en Ing. Electrnica y Telecomunicaciones
Diseo de Circuitos Digitales
Asistente: Nathaly Diez

Laboratorio N3
Comparador Digital de 1 bit
Nombre: Jos Guardia
Cedula: 8-871-1215

Grupo: 1IT-141

Utilice la funcin sumador-restador para implementar A < B y A > B

Disee a su criterio la funcin para implementar A = B
Realizar cdigo de banco de pruebas (test bench) introduciendo valores a los operandos para verificar las salidas del sistema.
Implementar diseo en tarjeta FPGA. Para esto conectar las entradas de los operandos a interruptores y las salidas a 3 LEDs
diferentes para indicar cada una de las salidas.

Cdigo de programacin

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Facultad de Ingeniera Elctrica
Lic. en Ing. Electrnica y Telecomunicaciones
Diseo de Circuitos Digitales
Asistente: Nathaly Diez

Cdigo del Tesh Bench

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY tb IS
END tb;
ARCHITECTURE behavior OF tb IS
-- Component Declaration for the Unit Under Test (UUT)
COMPONENT comp_1bit
PORT(
a : IN std_logic;
b : IN std_logic;
a2 : OUT std_logic;
a1 : OUT std_logic;
a0 : OUT std_logic
);
END COMPONENT;
--Inputs
signal a : std_logic := '0';
signal b : std_logic := '0';
--Outputs
signal a2 : std_logic;
signal a1 : std_logic;
signal a0 : std_logic;
-- No clocks detected in port list. Replace <clock> below with
-- appropriate port name
constant clk : time := 10 ns;
BEGIN
-- Instantiate the Unit Under Test (UUT)
uut: comp_1bit PORT MAP (
a => a,
b => b,
a2 => a2,
a1 => a1,
a0 => a0
);
-- Clock process definitions
input_A: process

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Facultad de Ingeniera Elctrica
Lic. en Ing. Electrnica y Telecomunicaciones
Diseo de Circuitos Digitales
Asistente: Nathaly Diez

begin
a <= '0';
wait for 4*clk;
a <= '1';
wait for 4*clk;
end process;
input_B : process
begin
b <= '0';
wait for 2*clk;
b <= '1';
wait for 2*clk;
end process;
END;
Simulacin