Percobaan

Rangkaian
2 Logika Kombinasional
Syarif Hidayatullah (13115037)
Asisten : Ahmad hasan fikri (13112004)
Tanggal Percobaan : 10-11-2016
EL2101R Praktikum Sistem Digital
Laboratorium Teknik Elektro
Institut Teknologi Sumatera
Abstrak Percobaan
Setelah mempelajari teknik erancangan rangkaian digital di
percobaan sebelumnya, pada percobaan kali ini praktikan akan
mendesain rangkaian dengan kobinasional dan melihat pangeruh
waktu tunda, rangkaian koninaasional berupa BCD-to-7segmant.

Serta menganalisi dengan simulasi untuk mengidentifikasi

worst case delay path pada level rangkaian.

Rangkaian logika kombinasional tidak memiliki sifat

penyimpanan, sehingga nilai keluarannya tergantung dari nilai
masukan yang diberikan.
BCD-to-7-Segment
adalah rangkaiankombinasional yang menerima 4 buah
masukan (4bit) dan menghasilkan keluaran berupa
gambarvisual yang merepresentasikan angka binertersebut
dalam basis desimal.
Worst case delay
didefinisikan sebagai waktu tundaterlama yang terdapat
pada suatu rangkaiangerbang logika

Kata Kunci. rangkaian logika kombinasional,

worst case delay,BCD-to-7-Segment.

I.

PENDAHULUAN

1.1 Latar Belakang

Pada Percobaan kali ini praktikan mengimplementasikan
BCD-to-7-Segment. salah satu rangkaian kombinasional,serta
akan diidentifikasikan jeda waktu palinglama (
worst case delay path ) pada rangkaian ini.Dua metoda
berbeda akan digunakan, yaitudengan level abstraksi struktural
serta levelabstraksi behavioral.

III. HASIL DAN ANALISIS

Membuat Rangkaian Sederhana
Pada percobaan ini, Praktikan akan menganalisis waktu jeda
yang diberikan oleh rangkaian logika yang digunakan. Ada
dua cara simulasi pada percobaan ini yaitu functional dan
timing.
Fungctional.

1.2 Tujuan Praktikum

1.
2.
3.
4.
5.
6.

Mendesain rangkaian sederhana untuk melihat

pengaruh waktu tunda.
Mendesain rangkaian koinasional berupa decoder
BCD-to-7-segmant untuk diimplentasikan di dalam
FPGA.
Menggunakan simulasi fungsional untuk
menverifikasi fungsi rangkaian.
Menggunakan analisi dan simulasi watu utuk
mengidentifikasi worst case delay path .
Melakukan pengukuran waktu tunda propagasi pada
level rangkaian.
Mengenal level abstraksi dlam perancangan digital.
II. LANDASAN TEORI

Rangkaian Logika Kombinasional

adalah sebuah rangkaian yang level logika keluarannya

tergantung pada kombinasi dari level logika masukannya.

Berikut adalah
fungtional.
Timing

hasil

dari

data

percobaan

simulasi

dengan cara skimatik dan vhdl.

Mendesain 4-bit Ripple Carry Adder dengan VHDL

Data pada percobaan 3 kami menggunakan data yang didapat

dari kelompok 4.
Hasil yang diperoleh oleh kelompok 4 sesuai dengan hasil
perhitungan terbukti dengan melihat hasil pada outputnya.
.
Gambar dari percobaan simulasi Timing.

Mendesain 4-BIT ADDER dengan Skematik.

Pada percobaan Fungtional GPIO[15] grafiknya menurun dari

High ke low. Sedsangkan pada simulasi Timing GPIO[16]. High
menuju low.
Perbedaan dari dua simulasi tersebut adalah Simulasi timing
lebih jelas dan akurat dari simulasi fungtional. Dan hasil yang
kami dapatkan sudah sesuai dengan bentuk grafik yang
seharusnya.
Membuat Rangkaian BCD.

Data pada percobaan 3 kami menggunakan data yang didapat

dari kelompok 4.
kami melakukan perhitungan dengan binner dan dengan cara
membaca data pada wavefrom, dapat kita simpulkan bahwa
data yang ada pada wavefrom bernilai benar.

Pada percobaan ini digunakan ALTERA QUARTUS II dan

board UP2 dengan pendekatan skematik. Dengan
menggunakan overwrite clock masukkan A sebesar 10 ns, B
sebesar 20 ns,
Maka tabel kebenaran yang didapat adalah

IV. SIMPULAN

Hasil tersebut membuktikan bahwa sesuai dengan tabel

kebenaran Full adder yang seharusnya.
Mendisain Full Adder dengan pendekatan bahasa
VHDL
Percobaan ini sama seperti percobaan sebelumnya hanya saja
menggunakan bahasa VHDL
A
0
1
0
1
0
1
0
1

B
0
0
1
1
0
0
1
1

C
0
1

Aout
Bout
0
1
0
1
0
1

0 digit 0
6 digit 0

Keuntungan menggunakan bahasa VHDL lebih mudah dan

simpel. Dan embuktikan bahwa percobaan ini bisa dilakukan

Pada praktikum ini kami dapat memahami teknik

perancangan digital dengan target FPGA dengan
menggunakan sistem siskematik maupun bahasa
VHDL.
Dalam perancangan rangkaian digital` menggunakan
ALTERA QUARTUS I dengan target perancangan
FPGAI.
REFERENSI

:
[1]
[2]
[3]

Petunjuk praktikum SISTEM DIGITAL ITERA

Fundamental of Digital Logic with VHDL Design,
https://novtani.wordpress.com/2012/12/06/rangkaian-logikakombinasional/

Lampiran
1.

Source code untuk tugas I

-- Praktikum EL2101R
-- Modul : 1
-- Percobaan : 2
-- Tanggal
: 10-11-2016
-- Kelompok : 12
-- Rombongan : d
-- Nama (NIM) 1: Syarif hidayatullah (13115037)
-- Nama (NIM) 2: Rizki Ardi maulana (13115031)
-- Nama (NIM) 3: Simon Putra (13115040)
-- Nama File : Laporan Praktikum Modul 2

2.

Screenshot hasil tugas 2