Oliveira Filho 2015 Tese

UNIVERSIDADE FEDERAL DO CEAR
CENTRO DE TECNOLOGIA
DEPARTAMENTO DE ENGENHARIA ELTRICA
PROGRAMA DE PS-GRADUAO EM ENGENHARIA ELTRICA
HERMINIO MIGUEL DE OLIVEIRA FILHO
CONVERSOR CC-CC TRIFSICO ISOLADO BIDIRECIONAL COM

COMUTAO SUAVE UTILIZANDO DUAL PHASE-SHIFT E RAZO CCLICA
VARIVEL
FORTALEZA
2015
[ ii
HERMINIO MIGUELigDE OLIVEIRA FILHO

it
e
u
m
CONVERSOR CC-CC TRIFSICO ISOLADO
a BIDIRECIONAL COM COMUTAO
SUAVE UTILIZANDO DUAL PHASE-SHIFT
ci E RAZO CCLICA VARIVEL
ta

o
d
o
dTese apresentada ao Curso de Doutorado em
ocEngenharia Eltrica do Departamento de
Engenharia Eltrica da Universidade Federal
udo Cear como parte dos requisitos para
mobteno do ttulo de Doutor em Engenharia
Eltrica. rea de Concentrao: Sistemas de
enEnergia Eltrica.
to
Orientador: Prof. Dr. Demercil de Souza
oOliveira Jnior.
u
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st
Fortaleza
o
2015
in
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re
ss
Dados Internacionais de Catalogao na Publicao
Universidade Federal do Cear
Biblioteca de Ps-Graduao em Engenharia - BPGE
O47c Oliveira Filho, Hermnio Miguel de.

Conversor CC-CC trifsico isolado bidirecional com comutao suave utilizando dual phase-shift e
razo cclica varivel / Hermnio Miguel de Oliveira Filho. 2015.
159 f. : il. color., enc. ; 30 cm.
Tese (doutorado) Universidade Federal do Cear, Centro de Tecnologia, Departamento de

Engenharia Eltrica, Programa de Ps-Graduao em Engenharia Eltrica, Fortaleza, 2015.
rea de Concentrao: Sistemas de Energia Eltrica.
Orientao: Prof. Dr. Demercil de Souza Oliveira Jnior.
1. Engenharia eltrica. 2. Conversores. 3. Corrente contnua. I. Ttulo.
CDD 621.3
HERMINIO MIGUEL DE OLIVEIRA FILHO
CONVERSOR CC-CC TRIFSICO ISOLADO BIDIRECIONAL

COM COMUTAO SUAVE UTILIZANDO DUAL PHASE-SHIFT
E RAZO CCLICA VARIVEL
Tese apresentada ao Programa de Ps-

Graduao em Engenharia Eltrica da
Universidade Federal do Cear, como
requisito parcial obteno do ttulo de
Doutor em Engenharia Eltrica. rea de
concentrao: Sistemas de Energia
Eltrica.
Aprovada em: 19/08/2015

BANCA EXAMINADORA
________________________________________
Prof. Dr. Demercil de Souza Oliveira Jnior (Orientador)
Universidade Federal do Cear (PPGEE-UFC)
_________________________________________
Dr. Peter Mantovanelli Barbosa
Delta Electronics
_________________________________________
Prof. Dr. Srgio Vidal Garcia Oliveira
Universidade do Estado de Santa Catarina (UDESC)
Universidade Regional de Blumenau (FURB)
_________________________________________
Prof. Dr. Luiz Henrique Silva Colado Barreto
_________________________________________
Prof. Dr. Paulo Peixoto Praa
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a Aos meus pais, Herminio e
q Patrcia.
ue minha namorada Natlia.
st A todos os familiares e amigos.
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A persistncia o caminho para o xito.
o
(Charles Chaplin)
in
te
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ig
AGRADECIMENTOS
it
e
Primeiramente aos meus pais, Herminio Miguel de Oliveira e Patrcia Helena de
u
Oliveira, que sempre estiveram presentes e atentos com a minha educao, alm de sempre
apoiarem minhas decises profissionais. No m
poderia deixar de comentar, claro, da dedicao
e amor que nunca me faltaram. a
ci amiga e grande amor, Natlia Magalhes
minha namorada, companheira,
ta principalmente durante esta reta final do
Rodrigues, por toda dedicao e compreenso,
e madrugadas de companheirismo. Muitas
Doutorado. Foram muitos sbados, domingos
o
confisses, risadas e conversas entre uma simulao no Psim, atualizao de script no Matlab
d para ser aplicado ao conversor!
ou desenvolvimento de algum clculo matemtico
o em especial, outras duas importantes pessoas
No poderia deixar de citar tambm,
d av Maria e minha irm Michele, por serem
do meu ncleo familiar central, que so minha
presenas constantes em minha vida. minhaocirm, novamente, por ter me agraciado com a
sobrinha/pestinha mais linda e danada de todas:u Ana Luiza. Agradeo, tambm, a todos os
m
meus demais familiares: tios, tias, primos e primas.
en de Sousa Oliveira Jr., presena constante e
Ao orientador e professor Dr. Demercil
to dias atuais. No consigo recordar nenhum
incansvel desde a iniciao cientfica at os
o solues e alternativas s minhas dvidas e
momento seu de ausncia ou recusa em procurar
dificuldades. Ao contrrio, nunca se recusouu ao papel de grande mestre e pesquisador ao
o
esclarecer questionamentos, inclusive num sbado, quase meia-noite, em uma vspera de
entrega de artigo para revista! re
Aos professores da casa Dr. Paulosu

Peixoto Praa, Dr. Luiz Henrique Silva Colado
Barreto e Dr. Fernando Lus Marcelo Antunes,mao professor Dr. Srgio Vidal Garcia Oliveira,
da Universidade do Estado de Santa Catarinao (UDESC), por aceitarem participar da minha
de
banca de tese, e em especial ao Dr. Peter Mantovanelli Barbosa, da Delta Electonics, no
u adversa para se fazer presente nesta banca
Taiwan, por sua condio temporal e espacial
m
examinadora. Agradeo a todos por terem enriquecendo ainda mais este trabalho atravs de
sugestes, esclarecimentos e crticas positivas.a
q
Aos funcionrios e professores do Departamento de Engenharia Eltrica (DEE). Estes
ue
pela troca constante de conhecimentos tcnico-cientficos, aqueles pelo auxlio e solues
tcnicas prestadas. st
Aos colegas docentes do Instituto deoEngenharias e Desenvolvimento Sustentvel

(IEDS) da UNILAB pela compreenso e nus in carregado atravs das vrias comisses que
te
re
ss
[ vii
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ig
tiveram que participar no meu lugar, especialmente ao diretor do Instituto, Prof. Dr. George
Mamede, por se prontificar e garantir certo it alvio da minha ocupao burocrtica
e Doutorado.
(principalmente nas permanentes!) durante meu
u
Aos colegas de Ps-Graduao, pelas sugestes tcnicas ou simplesmente pelos papos
m PES e churrascos regados a cerveja:
descontrados, partidas de Pro Evolution Soccer
a
Antnio Toin Barbosa, Jos Airton, Davi Joca, sio, Dalton, Bruno Almeida, Wellington,
Samuel J, Janana Almada, George Harrison, ci Juliano Gacho, e Francisco Chico Jr.
Caso tenha esquecido algum, peo desculpas ta

pela amnsia momentnea.
Costa, Robson Cardoso, Tiago Cobrinha
Aos amigos da poca de graduao: Lvia
Oliveira, Lemi Maranho, Rodrigo Paulinoo e em especial ao Eudes Barrozo e Rafael
d
Thraser Oliveira, companheiros inseparveis! Embora nem todos eu mantenha contato
o para minha formao profissional e pessoal.
constante, foram e continuam sendo importantes
d
Ao Fortaleza Esporte Clube, paixo herdada de bero e cultivada de forma intensa e
vibrante (Bora Leo!) at os dias atuais! oc
Aos amigos das conversas bobas, das usrias, das etlicas, das literrias, das cinfilas,
m Peixoto Rocha, Ana Carmen, Vitor Barroso,
das futebolsticas e das musicais: Jos Glauber
en
Rachel Caminha, Ccera Barbosa, Rodrigo Thrunda, Otvio Thrunda e Jean Marcel.
Ao Grupo de Processamento de Energia to e Controle (GPEC) da Universidade Federal
do Cear, pelo apoio tcnico e estrutural. o
Coordenao de Aperfeioamento ude Pessoal de Nvel Superior (CAPES) pelo

apoio financeiro necessrio realizao desseo trabalho e desenvolvimento cientfico, sem o
qual seria impossvel a realizao desta tese. re
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[ viii
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ig
RESUMO
it
Este trabalho apresenta a anlise, exemplo deeprojeto, simulaes e resultados experimentais

u
de um conversor CC-CC trifsico isolado bidirecional com comutao suave, dual phase shift
m trs pontes H monofsicas no lado primrio
(DPS) e razo cclica varivel. A topologia utiliza
e um inversor trifsico no lado secundrio.a A isolao em alta frequncia garantida
ci
utilizando-se trs transformadores monofsicos conectados em uma configurao delta
ta de deslocamento de fase, entre os braos de
aberto/estrela. A variao de ambos os ngulos
uma ponte H e/ou entre os lados primrio esecundrio, permitem o controle do fluxo de
o de um baixo contedo reativo na anlise de
potncia. Esta flexibilidade garante a obteno
d utilizada para assegurar um barramento
projeto da topologia. A razo cclica varivel
o comutao suave. Uma anlise matemtica
constante e uma operao dos interruptores com
d
da estrutura apresentada considerando um modelo baseado em componentes fundamentais e,
oc modelo, uma segunda anlise a partir das
com o propsito de comprovar a validade deste
u
etapas de operao do conversor tambm foi desenvolvida. O modelo dinmico do conversor,
m
baseado nas componentes fundamentais, tambm foi concebido com auxlio da teoria do
gyrator. Um exemplo de projeto, com aenobteno de valores nominais, esforos e
to
especificaes dos componentes, caracterizao do sistema de controle discreto e sua
o
programao atravs de FPGA so desenvolvidos. Simulaes e resultados experimentais do
conversor operando em regime permanenteu e dinmico so apresentados para validar o
modelo proposto. o
re
Palavras-chave: Comutao suave, Conversores
su bidirecionais, Conversores CC-CC
trifsicos, Phase shift, Controle Discreto, FPGA.
m
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[ ix
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ig
ABSTRACT
it
e
This work presents the analysis, design example, simulations and experimental results on a
u
soft-switching bidirectional isolated three-phase dc-dc converter using dual phase-shift
control with variable duty cycle. The topologymuses three single H-bridges in the primary side
a High-frequency isolation is ensured by using
and a three-phase inverter in the secondary side.
three single-phase transformers connected in ci
open delta-wye configuration. The variation of
ta
both phase-shift (PS) angles between the H-bridge legs and/or primary and secondary sides

allows controlling the power flow, while reduced reactive power flow is possible. The
o voltage bus and/or zero voltage switching
variable duty cycle is used to ensure a constant
d
(ZVS) operation. A detailed analysis is presented considering a model based on the
fundamental components for the voltages ando currents in the transformer and, aiming its
d
validation, a second analysis from the operation stages of the converter has also been
occonverter, based on fundamental components
developed. Besides, the dynamic model of the
u
and employing the gyrator theory has been developed. A design example with nominal values
assumptions, stresses and specifications mfor components, discrete control system
characterization and its FPGA programmingenare presented. Simulation and experimental
to
results in steady state and closed-loop performance are presented and discussed to validate the
proposed approach. o
u
Keywords: Three-phase dc-dc converter, Phase
o shift, Soft-switching, Bidirectional power
flow, Discrete Control, FPGA. re
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LISTA DE ILUSTRAES
it
Figura 2.1 Conversor CC-CC off-line trifsicoe com isolao em alta frequncia. ................ 30
Figura 2.2 Conversor forward trifsico a seisu interruptores com retificador de meia onda. . 31
Figura 2.3 Conversor forward trifsico a trsminterruptores. ................................................. 32
a
Figura 2.4 Conversor CC-CC trifsico bidirecional com comutao suave.......................... 32
Figura 2.5 Conversor CC-CC trifsico PWMciZVS com razo cclica assimtrica. .............. 33
Figura 2.6 Conversor CC-CC trifsico ZVStacom razo cclica assimtrica associado a uma

verso trifsica do retificador hybridge. ................................................................................... 33
Figura 2.7 Conversor CC-CC trifsico PWMo ZVS associado a um retificador conectado em
d
dupla estrela e primrio em delta. ............................................................................................. 34
Figura 2.8 Conversor CC-CC trifsico com o comutao suave para aplicaes em baixas
d
tenses. ..................................................................................................................................... 35
Figura 2.9 Conversor CC-CC trifsico com comutao oc dissipativa para aplicaes em baixas
u
tenses. ..................................................................................................................................... 36
Figura 2.10 Conversor CC-CC trifsico bidirecional m intercalado com grampeamento ativo.
en
.................................................................................................................................................. 36
Figura 2.11 Conversor CC-CC trifsico bidirecional to srie ressonante. ................................ 37
o
Figura 2.12 Conversor CC-CC trifsico bidirecional com comutao suave a alimentado em
u de entrada. ............................................... 38
corrente para grandes faixas de variao de tenso
o
Figura 2.13 Conversor DAB trifsico alimentado em corrente e naturalmente grampeado. 39
re
Figura 2.14 Conversor CC-CC trifsico bidirecional com comutao suave, alimentado em
su
corrente e naturalmente grampeado. ......................................................................................... 39
m
Figura 2.15 Conversor proposto. ........................................................................................... 40
o ocorrem PS. ............................................... 43
Figura 3.1 Conversor proposto e os locais onde
de
Figura 3.2 Modelo fundamental por fase da topologia do conversor CC-CC proposto. ....... 44
Figura 3.3 Tenso do ponto central de um brao u em relao ao ponto central do barramento
m
capacitivo. ................................................................................................................................. 45
Figura 3.4 Magnitude da componente fundamentala da tenso de entrada............................. 46
q
Figura 3.5 Potncia ativa (pu) para d = 0,5. .......................................................................... 48
ue
Figura 3.6 Fator de potncia para d = 0,5. ............................................................................. 48
Figura 3.7 Formas de ondas utilizadas parastanalisar o comportamento do fator de potncia
o
para =180 e varivel. .......................................................................................................... 49
in
te
re
ss
[ xi
Figura 3.8 Formas de ondas utilizadas paraiganalisar o comportamento do fator de potncia

it
para =0 e varivel. .............................................................................................................. 50
e
Figura 3.9 Potncia ativa (pu) para d = 0,3. .......................................................................... 50
u
Figura 3.10 Fator de potncia para d = 0,3. ........................................................................... 51
Figura 3.11 Formas de ondas utilizadas paramanalisar o comportamento do fator de potncia
a
para =180 e varivel e d0,5. ............................................................................................. 52
Figura 3.12 Potncia ativa (pu) para d = 0,7.ci........................................................................ 53
ta
Figura 3.13 Fator de potncia para d = 0,7. ........................................................................... 53
Figura 3.14 Limite da comutao suave das pontes de entrada e sada para d = 0,5 e =
o
180........................................................................................................................................... 56
Figura 3.15 Limite da comutao suave das d pontes de entrada e sada para d = 0,5 e =
o
120........................................................................................................................................... 56
Figura 3.16 Limite da comutao suave das d pontes de entrada e sada para d = 0,3 e =
oc
180........................................................................................................................................... 57
Figura 3.17 Limite da comutao suave das u pontes de entrada e sada para d = 0,7 e =
m
180........................................................................................................................................... 58
en na anlise do modelo real do conversor. ..... 59
Figura 3.18 Representao simplificada usada
to no lado primrio do transformador e tenso
Figura 3.19 Formas de onda de tenso e corrente
o
no lado secundrio em relao ao ponto central do barramento capacitivo. Regio R1 em
u ................................................................... 59
anlise: 1/3<d<1/2 e (1-2d)/2<< /3-(1-2d)/2.
Figura 3.20 Limite da comutao suave das opontes de entrada e sada para os modelos real e
re
fundamental para d = 0,389 e = 180. ................................................................................... 63
Figura 3.21 Limite da comutao suave das su pontes de entrada e sada para os modelos real e
m
fundamental para d = 0,486 e = 180. ................................................................................... 63
o
Figura 3.22 Simbologias dos dois tipos de gyrator condutncia........................................... 64
de
Figura 3.23 Modelo eltrico equivalente do conversor utilizando o gyrator. ....................... 66
u conversor utilizando a teoria do gyrator. .... 66
Figura 3.24 Diagrama de blocos da FTMA do
Figura 3.25 Diagrama de Bode da FTMA domconversor utilizando a teoria do gyrator. ...... 67
Figura 3.26 Modelo eltrico equivalente aem malha fechada do conversor utilizando o
q
gyrator. ..................................................................................................................................... 67
ue esforos nos semicondutores. .................... 72
Figura 4.1 Curvas utilizadas para obteno dos
st esforos nos semicondutores. .................... 74
Figura 4.2 Curvas utilizadas para obteno dos
o o sistema de controle e acionamento. ....... 77
Figura 4.3 Conversor proposto juntamente com
Figura 4.4 Diagrama de blocos do sistema deincontrole implementado. ................................ 77
te
re
ss
[ xii
D
ig comparao de um sinal analgico com a sua
Figura 4.5 Efeito de Amostragem e Reteno:
it ...................................................................... 80
verso reconstruda (componente fundamental).
Figura 4.6 Modo de ajuste de PWM eutilizando portadora triangular com simples
u
atualizao. ............................................................................................................................... 81
Figura 4.7 Anlise de atraso computacionalma partir da observao da aquisio de dados,
a de controle. .................................................. 83
clculo do controlador e atualizao da varivel
ci no compensada. ..................................... 87
Figura 4.8 Diagrama de Bode da FTMA discreta
ta compensada. ............................................ 88
Figura 4.9 Diagrama de Bode da FTMA discreta

Figura 4.10 Resposta ao degrau para o compensador projetado. .......................................... 88
o
Figura 4.11 Plano z com crculo unitrio centrado na origem. .............................................. 89
d
Figura 4.12 Diagrama de blocos do sistema desenvolvido. .................................................. 92
o
Figura 4.13 Diagrama de tempo serial do conversor A/D ADC128S022. ............................ 93
Figura 4.14 Atualizao do phase-shift adpartir da comparao entre sinal de controle e
oc
portadora triangular. ................................................................................................................. 94
u
Figura 4.15 Fluxograma do algoritmo desenvolvido para o bloco portadora. ................... 95
m
Figura 4.16 Fluxograma do algoritmo desenvolvido para o bloco compensador. ............. 96
en PWM primrio. ................................... 97
Figura 4.17 Diagrama de blocos interno ao bloco
to
Figura 4.18 Fluxograma do algoritmo desenvolvido para o bloco PWM .......................... 97
o
Figura 4.19 Diagrama de blocos interno ao bloco PWM secundrio. ............................... 98
Figura 5.1 Potncia do conversor e correntesude entrada e sada. ....................................... 101
Figura 5.2 Corrente de linha primria eo tenses de linha primria e secundria no
re
transformador. ........................................................................................................................ 102
su do transformador................................... 102
Figura 5.3 Correntes de linha no lado secundrio
m
Figura 5.4 Caracterstica de comutao do conversor. ........................................................ 103
Figura 5.5 Corrente de linha primria eo tenses de linha primria e secundria no
de
transformador. ........................................................................................................................ 103
Figura 5.6 Caracterstica de comutao para uos braos primrios e secundrios de conversor.
m
................................................................................................................................................ 104
Figura 5.7 Caracterstica da corrente de alinha primria, secundria e potncia eltrica
utilizando um transformador de ncleo nico. q....................................................................... 105
Figura 5.8 Potncia do conversor e corrente ue
e tenso no transformador para d = 0,3......... 106
Figura 5.9 Potncia do conversor e corrente st
e tenso no transformador para d = 0,7......... 106
Figura 5.10 Caracrestica de comutao das o pontes de entrada e sada para d = 0,3 e = 80,
in
= 60. ................................................................................................................................... 107
te
re
ss
[ xiii
Figura 5.11 Caracterstica de comutao das ig pontes de entrada e sada para d = 0,3 e =
it
180, = -70. ........................................................................................................................ 108
Figura 5.12 Caracterstica de comutao das e pontes de entrada e sada para d = 0,7 e
u
=180, = 70. ....................................................................................................................... 108
Figura 5.13 Caracterstica de comutao das m pontes de entrada e sada para d = 0,7 e =
a
180, = -30. ........................................................................................................................ 109
Figura 5.14 Diagrama de Bode para a FT do ci modelo desenvolvido e do obtido a partir de
ta
simulaes. ............................................................................................................................. 110
Figura 5.15 Degrau de 100% para 50% para
100%. ........................................................... 111
o
Figura 5.16 Degrau de +100% para -100%. ........................................................................ 111
d do conversor proposto e projetado. ............ 113
Figura 6.1 Modelo de validao experimental
o
Figura 6.2 Comparao entre os resultados experimental e terico para o modo de operao
d
boost. ...................................................................................................................................... 115
Figura 6.3 Comparao entre os resultados experimental oc e terico para o modos de operao
u
buck......................................................................................................................................... 115
Figura 6.4 Corrente de linha secudria ILAs (1m- 10A/div - 10s/div), tenso de linha primria
VAp (2 - 100V/div - 10s/div) e tenso de linhaensecundria VAs (3 - 100V/div - 10s/div). ... 116
Figura 6.5 Correntes de linha primrias ILp (1to- 20A/div - 10s/div).................................. 116
Figura 6.6 Correntes de linha secundrias ILso(1 - 10A/div - 10s/div). ............................. 116
Figura 6.7 Corrente no interruptor primrio u ILAp (1 20A/div - 10s/div) e tenso no
o
interruptor primrio VSA1 (2 50V/div - 10s/div). ............................................................... 117
re ILAs (1 10A/div - 10s/div) e tenso no
Figura 6.8 Corrente no interruptor secundrio
su
interruptor secundrio VS1 (2 100V/div - 10s/div). ........................................................... 117
Figura 6.9 Corrente de linha secundria Im LAs (1 - 10A/div - 10s/div), tenso de linha
primria VAp (2 - 100V/div - 10s/div) e tenso o de linha secundria VAs (3 - 100V/div -

de
10s/div). ................................................................................................................................ 118
Figura 6.10 Correntes de linha primrias ILp u(1 - 20A/div - 10s/div)................................ 118
Figura 6.11 Correntes de linha secundrias ImLs (1 - 10A/div - 10s/div). ........................... 118
Figura 6.12 Corrente no interruptor primrioa ISp (2 10A/div - 5s/div). e tenso no

q
interruptor primrio VSp (1 20V/div - 5s/div).................................................................... 118
ue
Figura 6.13 Corrente no interruptor secundrio ISs (2 10A/div - 5s/div) e tenso no
st ................................................................ 118
interruptor secundrio VSs (1 50V/div - 5s/div).
Figura 6.14 Resultados para 60: Tenso no o interruptor primrio VSp (1 20V/div - 5s/div)
in - 5s/div). .............................................. 119
e corrente no interruptor primrio ISp (2 10A/div
te
re
ss
[ xiv
Figura 6.15 Resultados para 60: Tenso igno interruptor secundrio VSs (1 50V/div -
5s/div) e corrente no interruptor secundrio IitSs (2 10A/div - 5s/div).............................. 119
Figura 6.16 Resultados para -45: Tensoe no interruptor primrio VSp (1 20V/div -
5s/div) e corrente no interruptor primrio ISp u(2 20A/div - 5s/div). ................................ 120
Figura 6.17 Resultados para -45: Tensomno interruptor secundrio VSs (1 50V/div -
5s/div) e corrente no interruptor secundrio IaSs (2 10A/div - 5s/div).............................. 120
Figura 6.18 Resultados para =20 e G=1,5: ci Tenso no interruptor primrio VSp (1
ta
20V/div - 5s/div) e corrente no interruptor primrio ISp (2 10A/div - 5s/div). ............... 120
Figura 6.19 Resultados para =20 e G=1,5: Tenso no interruptor secundrio VSs (1
o
50V/div - 5s/div) e corrente no interruptor secundrio ISs (2 10A/div - 5s/div). ............ 120
Figura 6.20 Resultados para =-30 e G=0,5: d Tenso no interruptor primrio VSp (1
o
20V/div - 5s/div) e corrente no interruptor primrio ISp (2 10A/div - 5s/div). ............... 121
Figura 6.21 Resultados para =-30 e G=0,5: d Tenso no interruptor secundrio VSs (1
oc
50V/div - 5s/div) e corrente no interruptor secundrio ISs (2 5A/div - 5s/div). .............. 121
u
Figura 6.22 Rendimento para o exemplo de projeto. .......................................................... 121
Figura 6.23 Diagrama de Bode para a FTm obtida a partir do modelo desenvolvido, da
en
simulao e dos resultados experimentais. ............................................................................. 123
Figura 6.24 Degrau de 50% para 100% da carga to no lado secundrio: Tenso no barramento
de sada VDCo (1 50V/div 10ms/div) e ocorrente de linha primria ILp (2 10A/div

u
10ms/div). ............................................................................................................................... 124
o
Figura 6.25 Degrau de 100% para 50% da carga no lado secundrio: Tenso no barramento
de sada VDCo (1 50V/div 10ms/div) e re
corrente de linha primria ILp (2 10A/div
su
10ms/div). ............................................................................................................................... 124
Figura 6.26 Degrau de 50% para 100% da carga m no lado secundrio: Tenso no barramento
de sada VDCo (1 50V/div 10ms/div), corrente o de sada IDCo (2 5A/div 10ms/div),

tenso de entrada VDCi (3 50V/div 10ms/div), de corrente de entrada IDCi (4 20A/div
u
10ms/div). ............................................................................................................................... 124
Figura 6.27 Degrau de 50% para 100% da m
carga no lado secundrio utilizando capacitores
a barramento de sada VDCo (1 50V/div
na sada da fonte de alimentao: Tenso no
10ms/div), corrente de sada IDCo (2 5A/div q 10ms/div), tenso de entrada VDCi (3
50V/div 10ms/div), corrente de entrada IDCi ue

(4 20A/div 10ms/div). ............................. 124
st
Figura 6.28 Detalhes das formas de onda anterior ao degrau: Tenso no barramento de sada
o primrias ILp (2 10A/div 10s/div). 125
VDCo (1 50V/div 10s/div) e correntes de linha
in
te
re
ss
[ xv
Figura 6.29 Detalhes das formas de onda ig

posterior ao degrau: Tenso no barramento de
it
sada VDCo (1 50V/div 10s/div) e correntes de linha primrias ILp (2 10A/div
e
10s/div). ................................................................................................................................ 125
Figura 6.30 Montagem para o ensaio de carga u bidirecional. ............................................... 126
Figura 6.31 Degrau bidirecional de +10% m para -25% de carga: Tenso no barramento de
sada VDCo (1 50V/div 20ms/div), correnteade linha primria ILp (2 10A/div 20ms/div),
corrente de entrada IDCi (3 10A/div 20ms/div), ci corrente de sada IDCo (4 10A/div
ta
20ms/div). ............................................................................................................................... 126
+10% de carga: Tenso no barramento de
Figura 6.32 Degrau bidirecional de -25% para
sada VDCo (1 50V/div 20ms/div), correnteode linha primria ILp (2 10A/div 20ms/div),
corrente de entrada IDCi (3 10A/div 20ms/div), d corrente de sada IDCo (4 10A/div
o
20ms/div). ............................................................................................................................... 126
d
Figura 6.33 Detalhes das formas de onda anterior ao degrau: Tenso no barramento de sada
VDCo (1 50V/div 20s/div), corrente deoclinha primria ILp (2 10A/div 20s/div),
corrente de entrada IDCi (3 10A/div 20s/div), u corrente de sada IDCo (4 10A/div
m
20s/div). ................................................................................................................................ 127
Figura 6.34 Detalhes das formas de onda en posterior ao degrau: Tenso no barramento de
sada VDCo (1 50V/div 20s/div), correntetode linha primria ILp (2 10A/div 20s/div),
corrente de entrada IDCi (3 10A/div 20s/div), o corrente de sada IDCo (4 10A/div
u
20s/div). ................................................................................................................................ 127
o
Figura A.1 Produto Ap em funo de Bmax. ......................................................................... 136
Figura A.2 Fator de execuo Fu em funore de Bmax. ......................................................... 138
su. .................................................................. 139
Figura A.3 Perdas totais do em funo de Bmax
m
Figura B.1 Produto Ap em funo de Bmax. ......................................................................... 141
Figura B.2 Fator de execuo Fu em funo ode Bmax. ......................................................... 143
de. .................................................................. 144
Figura B.3 Perdas totais do em funo de Bmax
Figura D.1 Esquemtico montado em ambiente u PSIM para simulao do conversor em
m
regime permanente. ................................................................................................................ 149
Figura E.1 Esquemtico do circuito de controle a montado em ambiente PSIM para simulao
q
do conversor em malha fechada. ............................................................................................ 150
Figura F.1 Diagramas de bloco completo do ue sistema digital implementado....................... 151
st
Figura G.1 Rotina da converso A/D .................................................................................. 152
o triangular e ajuste do phase-shift. ............. 153
Figura H.1 Rotina para a gerao da portadora
in
Figura I.1 Rotina para atualizao do compensador de tenso............................................ 154
te
re
ss
[ xvi
D
ig ................................................................. 155
Figura J.1 Rotina para a gerao do sinal PWM
it
Figura K.1 Rotina para proteo contra sobretenso ........................................................... 156
e
Figura L.1 Rotina para proteo contra subtenso. ............................................................. 157
Figura M.1 Rotina para reduzir a frequncia udo clock do conversor A/D........................... 158
Figura N.1 Rotina para saturao do sinal demcontrole. ....................................................... 159
a
ci
ta

o
d
o
d
oc
u
m
en
to
o
u
o
re
su
m
o
de
u
m
a
q
ue
st
o
in
te
re
ss
[ xvii
LISTA DEigTABELAS
it
e
Tabela 1 Especificaes para o exemplo de projeto. ............................................................. 69
Tabela 2 Valores assumidos para o exemploude projeto. ...................................................... 70
m escolhido para a entrada .......................... 72
Tabela 3 Caractersticas do capacitor eletroltico
a
Tabela 4 Caractersticas do capacitor de polipropileno escolhido para a entrada ................. 73
ci escolhido para a sada.............................. 73
Tabela 5 Caractersticas do capacitor eletroltico
ta
Tabela 6 Caractersticas do capacitor de polipropileno escolhido para a sada .................... 74
para o lado primrio ................................ 75
Tabela 7 Caractersticas do interruptor escolhido
o
Tabela 8 Caractersticas do interruptor escolhido para o lado secundrio ............................ 76
Tabela 9 Caractersticas do sensor de tensodutilizado. ........................................................ 78
o
Tabela 10 Carctersticas do conversor A/D utilizado. ........................................................... 79
d
Tabela 11 Caractersticas da placa de desenvolvimento contendo o FPGA. ......................... 81
oc
Tabela 12 Limites numricos e preciso do formato Q15. .................................................... 90
u de potncia do modelo de validao. ........ 114
Tabela 13 Componentes utilizados no circuito
m
Tabela 14 Especificaes do fio AWG 23........................................................................... 137
en
Tabela 15 Especificaes do fio AWG 28........................................................................... 142
to
o
u
o
re
su
m
o
de
u
m
a
q
ue
st
o
in
te
re
ss
[ xviii
D
ig
LISTA DE ABREVIATURAS E SIGLAS
it
DAB Dua Active Bridge e
DPS u
Dual Phase Shift Duplo Deslocamento de Fase
DSP m
Digital Signal Processor Processador Digital de Sinal
EMI Electromagnetic Interferencea Interferncia Eletromagntica
FP Fator de Potncia ci
Field Programmable Gate taArray Matriz de Portas Programvel em

FPGA
Campo
FT Funo de Transfncia o
FTMA Funo de Transferncia de dMalha Aberta

IGBT o
Insulated Gate Bipolar Transistor Transistor Bipolar de Porta Isolada
d
Power Input equals Power Output Potncia de Entrada igual a Potncia
PIPO
de Sada oc
PS Phase Shift Deslocamento ude Fase

PWM m
Pulse Width Modulation Modulao por Largura de Pulso
S&H en e Reteno
Sample and Hold Amostragem
UPS to Fonte de Alimentao Ininterrupta
Uninterruptible Power Supply
o Language Linguagem de Descrio de
VHSIC Hardware Description
VHDL
Hardware VHSIC u
Very High Speed Integratedo Circuits Circuito Integrado de Velocidade

VHSIC
Muito Alta re
ZCS su
Zero Current Swtching Comutao sob Corrente Nula
ZOH m de Ordem Zero
Zero Order Hold Segurador
ZVS o
Zero Voltage Swtching Comutao sob Tenso Nula
Zero Voltage Zero Current de
Swtching Comutao sob Tenso e Corrente
ZVZCS
Nula u
m
a
q
ue
st
o
in
te
re
ss
[ xix
LISTA DEig
SMBOLOS
it
ngulo de deslocamento ede fase entre a ponte primria e secundria do

u
conversor
ngulo de deslocamento m de fase entre a ponte primria e secundria do
o
conversor para o ponto de aoperao nominal do conversor
vDCi ci
Ondulao da tenso de entrada do conversor
ta
vDCo Ondulao da tenso de sada do conversor

ngulo de defasagem devido variao da razo cclica
o
Frequncia angular de comutao do conversor
d
ngulo de defasagem da corrente em funo da componente fundamental
o
de tenso obtida a partir do modelo fundamental
d
Instantes de tempo entre os estgios de operao da corrente atravs da
[0-10] oc
indutncia de disperso no modelo real
u
ngulo de deslocamento de fase entre os braos da ponte primria do
m
conversor
en
At A/ D Atraso computacional to
ao, a1 Componentes da srie de Fourier
o
b1 Componente da srie de Fourier
u
A, B Ganhos do controlador de otenso
AQ , BQ Ganhos do controlador de re
tenso no formato numrico Q15
Valor digital j quantizadosue codificado durante o processo de converso
ADC(k)
A/D. m
Ci Capacitncia de entrada o
de
Co Capacitncia de sada
u
Cv ( z ) FT do compensador de tenso
m
d Razo cclica a
e(k ), e(k 1) Sinal de erro do controlador
q
eQ (k ), eQ (k 1) Sinal de erro do controlador
ueno formato numrico Q15
FP st
Fator de potncia do transformador obtido a partir do modelo fundamental
fa Frequncia de amostragemoda converso analgica-digital
in
te
re
ss
[ xx
Fa ( s ) ig
FT do filtro anti-aliasing
it
fs Frequncia de comutao do conversor
e
fc Frequncia de cruzamento do compensador
u
fcf Frequncia de corte do filtro anti-aliasing
m
g Gyrator condutncia
a
GVo Io ( s) FT da tenso de sada pela corrente de sada do conversor
ci
GIoo ( s) FT da corrente de sada dotaconversor pelo um ngulo de deslocamento o
G Ganho esttico do conversor

Expresses do ganho esttico
o para a curva de fronteira entre as regies de
Gi , Gii , Go
comutao suave e dissipativa
d
H v ( s) Ganho do sensor de tensoo
I Cirms d
Valor eficaz da corrente atravs do capacitor de entrada
oc
I Corms Valor eficaz da corrente atravs do capacitor de sada
u
iD ( t ) Funo da corrente atravsmdo diodo
I DCi Valor mdio da corrente atravs
en da entrada do conversor
I DCo to
Valor mdio da corrente atravs da sada do conversor
o
I Diav Valor mdio da corrente atravs do interruptor de entrada
u
I Dimax Valor mximo da corrente atravs do interruptor de entrada
o
I Dirms Valor eficaz da corrente atravs
re do interruptor de entrada
I Doav su
Valor mdio da corrente atravs do interruptor de sada
m
I Domax Valor mximo da corrente atravs do interruptor de sada
o
I Dorms Valor eficaz da corrente atravs do interruptor de sada
de
ii (t ) Funo da corrente atravsuda porta de entrada ou primria do conversor
Corrente fasorial atravs m
da indutncia de disperso obtida a partir do
IL
modelo fundamental a
I Lmax Corrente mxima atravs doq transformador
Funo da corrente atravsue da indutncia de disperso em funo do

iL (t ) st
tempo obtida a partir do modelo fundamental
o
iS (t ) Funo da corrente atravs do interruptor
in
te
re
ss
[ xxi
I Siav ig
Valor mdio da corrente atravs do interruptor de entrada
it
I Simax Valor mximo da corrente atravs do interruptor de entrada
e
I Sirms Valor eficaz da corrente atravs
u do interruptor de entrada
I Soav m
Valor mdio da corrente atravs do interruptor de sada
I Somax a
Valor mximo da corrente atravs do interruptor de sada
ci
I Sorms Valor eficaz da corrente atravs do interruptor de sada
ta
k Iterao em ambiente digital para equaes diferenas

Constante de adequaoo da realimentao da planta em relao
kh
referncia do controlador j
d ajustada para o formato numrico Q15
khQ Constante kh no formato numrico
o Q15
K A/ D d
Ganho de quantizao da converso A/D
Kc Ganho da portadora oc
KPo u
Ganho das expresses de potncia de sada para o modelo real
LAp, LBp, LCp, m do transformador
Enrolamentos do lado primrio
LAs, LBs, LCs, en
Enrolamentos do lado secundrio do transformador
LLA, LLB, LLC tocada fase do transformador
Indutncias de disperso de
LL o
Indutncia de disperso genrica do transformador
Lth Indutncia de disperso doucircuito equivalente de Thvenin
mf o de Bode
Margem de fase do diagrama
mg re de Bode
Margem de ganho do diagrama
n Relao de transformao su
do transformador
m
Base para o ganho de realimentao do sistema de controle no formato
Nk
Q15 o
NQ de
Base para os ganhos do compensador no formato Q15
Nref u
Base para a tenso de referncia do sistema de controle no formato Q15
Nt Contagem do temporizadormda portadora triangular
n_bits a A/D
Nmero de bits do conversor
Potncia ativa na sada qdo transformador obtida a partir do modelo
Po
fundamental ue
st para a curva de fronteira entre as regies de
Expresses da potncia ativa
Poi , Poii , Poo
o
comutao suave e dissipativa
in
te
re
ss
[ xxii
Qn ig
Notao numrica Q15
it
r Gyrator resistncia
e
Ro Resistncia de sada
u
Potncia aparente na sada do transformador obtida a partir do modelo
So m
fundamental
a
t Tempo
ci
Ts Perodo de comutao do conversor
ta
u(k ), u(k 1) Sinal de controle do compensador de tenso

uQ (k ), uQ (k 1) Sinal de controle do compensador
o de tenso no formato numrico Q15
Sinal de controle do compensador
d convertido para o formato digital, alm
utr (k )
de normalizado para um valor
o equivalente a amplitude da portadora
VA/D Tenso de amostragem do dconversor A/D
Magnitude de tenso do ponto
oc central do brao primrio em relao ao
VA1, VA2,
ponto central do barramento
u capacitivo
VCimax mcapacitor de entrada
Valor mximo da tenso no
VComax en
Valor mximo da tenso no capacitor de sada
to
voref Valor de referncia para a tenso de sada do compensador
o
Valor de referncia para ua tenso de sada do compensador no formato
vorefQ
Q15 o
Vdci Valor mdio da tenso na entrada
re do conversor
Vdco Tenso de sada do conversor
su
VDimax Valor mximo da tenso no
mdiodo de entrada
VDomax o diodo de sada
Valor mximo da tenso no
de tenso do ponto central do brao primrio em
Funo da forma de onda da
vf
relao ao ponto central dou barramento capacitivo
Valor eficaz de tenso damcomponente fundamental do ponto central do
Vi
brao primrio em relaoaao ponto central do barramento capacitivo
Valor eficaz de tenso daq componente fundamental do ponto central do
Vo ue ao ponto central do barramento capacitivo
brao secundrio em relao
st
vS ( t ) Funo da tenso sobre o interruptor
o
VSimax Tenso mxima no interruptor de entrada
in
te
re
ss
[ xxiii
VSomax ig
Tenso mxima no interruptor de sada
it
Vth Tenso do circuito equivalente de Thvenin
e
XL Reatncia de disperso
u
m
a
ci
ta

o
d
o
d
oc
u
m
en
to
o
u
o
re
su
m
o
de
u
m
a
q
ue
st
o
in
te
re
ss
[ xxiv
D
ig
SUMRIO
it
e
1 INTRODUO ................................................................................................................... 27
2 CONVERSORES CC-CC TRIFSICOS uISOLADOS .................................................... 30
m
2.1 Principais topologias de conversores CC-CC trifsicos isolados ................................. 30
2.1.1 Conversor CC-CC off-line trifsico coma isolao em alta frequncia ......................... 30
ci
2.1.2 Conversor forward trifsico a seis interruptores com retificador de meia onda.......... 31
ta
2.1.3 Conversor forward trifsico a trs interruptores ........................................................... 31
2.1.4 Conversor CC-CC trifsico bidirecionalcom comutao suave .................................. 32
2.1.5 Conversor CC-CC trifsico PWM ZVS com o razo cclica assimtrica ........................ 33
2.1.6 Conversor CC-CC trifsico PWM ZVS com d razo cclica assimtrica associado a uma
o
verso trifsica do retificador hybridge .................................................................................. 33
2.1.7 Conversor CC-CC trifsico PWM ZVS associado d a um retificador conectado em dupla
oc
estrela e primrio em delta ...................................................................................................... 34
2.1.8 Conversor CC-CC trifsico com comutao u suave para aplicaes em baixas tenses
m
.................................................................................................................................................. 35
en isolamento em alta frequncia ................... 35
2.1.9 Conversor CC-CC trifsico elevador com
to intercalado com grampeamento ativo ....... 36
2.1.10 Conversor CC-CC trifsico bidirecional
o srie ressonante .......................................... 37
u com comutao suave e alimentado em
o
corrente para grandes faixas de variao de tenso de entrada ............................................ 37
2.1.13 Conversor DAB trifsico alimentado emre corrente e naturalmente grampeado ......... 38
2.1.14 Conversor CC-CC trifsico bidirecional su com comutao suave, alimentado em

m
corrente e naturalmente grampeado ....................................................................................... 39
o
2.2 Conversor proposto .......................................................................................................... 40
de
2.3 Consideraes finais ......................................................................................................... 41
3 ANLISE DO CONVERSOR CC-CC uTRIFSICO ISOLADO BIDIRECIONAL
m
COM COMUTAO SUAVE .............................................................................................. 42
a
3.1 Anlise do modelo fundamental ...................................................................................... 42
3.1.1 Tenso eficaz da componente fundamental q .................................................................. 44
ue
3.1.2 Fluxo de potncia ........................................................................................................... 47
3.1.3 Caracterizao da comutao dos interruptores st ........................................................... 53
o
3.2 Anlise do modelo real ..................................................................................................... 57
in
3.2.1 Fluxo de Potncia ........................................................................................................... 58
te
re
ss
[ xxv
D
ig
3.2.2 Caracterizao da comutao dos interruptores ........................................................... 61
it
3.3 Anlise dinmica aplicando a teoria do gyrator ............................................................. 63
e
3.3.1 O gyrator ......................................................................................................................... 64
u
3.3.2 Modelo dinmico atravs do gyrator.............................................................................. 65
m
4 EXEMPLO DE PROJETO PARA VALIDAO a DE MODELO ................................. 69
ci
4.1 Especificaes e valores assumidos ................................................................................. 69
ta
4.2 Componentes ..................................................................................................................... 70

4.2.1 Clculos iniciais .............................................................................................................. 70
o
4.2.2 Capacitor de entrada ...................................................................................................... 71
d
4.2.3 Capacitor de sada .......................................................................................................... 73
o
4.2.4 Semicondutores da ponte primria ................................................................................ 74
d
4.2.5 Semicondutores da ponte secundria ............................................................................ 75
oc
4.3 Sistema de controle ........................................................................................................... 76
u
4.3.1 Ganho do sensor de tenso ............................................................................................. 78
m
4.3.2 Ganho da converso A/D ............................................................................................... 78
en
4.3.3 Filtro anti-aliasing .......................................................................................................... 79
to
4.3.4 Ganho da portadora........................................................................................................ 80
o
4.3.5 Atraso computacional ..................................................................................................... 82
u
4.3.6 Projeto do compensador ................................................................................................. 84
4.3.7 Representao numrica em sistemas digitais o de ponto fixo ........................................ 89
re
4.4 Programao do FPGA .................................................................................................... 91
su
4.4.1 Divisor de frequncia e conversor A/D .......................................................................... 92
m
4.4.2 Portadora ........................................................................................................................ 93
o
4.4.3 Compensador e saturador............................................................................................... 95
de
4.4.4 PWM e proteo .............................................................................................................. 96
u
m
5 RESULTADOS DE SIMULAO.................................................................................. 100
a
5.1 Resultados de simulao em regime permanente ........................................................ 100
q
5.1.1 Resultados para o exemplo de projeto ......................................................................... 100
ue
5.1.2 Anlise do contedo reativo ......................................................................................... 105
5.1.3 Anlise da comutao nos interruptoresst..................................................................... 106
5.2 Resultados de simulao em malha fechadao ................................................................ 108
in
5.2.1 Funo de transferncia do conversor ........................................................................ 109
te
re
ss
[ xxvi
5.2.2 Operao do conversor em malha fechada ig ................................................................. 110

it
5.3 Consideraes finais ....................................................................................................... 111
e
6 RESULTADOS EXPERIMENTAIS ............................................................................... 113
u
6.1 Resultados para o modelo de validao ........................................................................ 113
6.1.1 Resultados experimentais para validaom do modelo .................................................. 114
6.1.2 Resultados para o fluxo de potncia no asentido primrio para secundrio ............... 115
6.1.3 Resultados para o fluxo de potncia sentido ci secundrio para primrio .................... 117
ta
6.2 Anlise da comutao ..................................................................................................... 119

6.2.1 Ganho esttico unitrio ................................................................................................ 119
o
6.2.2 Variao do ganho esttico .......................................................................................... 120
d
6.3 Rendimento ..................................................................................................................... 121
6.4 Resultados experimentais em malha fechada o .............................................................. 122
d
6.4.1 Funo de transferncia do conversor ........................................................................ 122
6.4.2 Operao do conversor em malha fechadaoc ................................................................. 123
u
6.5 Consideraes finais ....................................................................................................... 127
m
7 CONCLUSO.................................................................................................................... 128
APNDICE A - en
PROJETO DO TRANSFORMADOR ................................................ 135
APNDICE B - to .................................................................. 140
PROJETO DO INDUTOR
APNDICE C - CLCULO DE PERDASo DOS SEMICONDUTORES .................... 145
APNDICE D - ESQUEMTICO DO uCONVERSOR EM AMBIENTE PSIM
o
CIRCUITO DE POTNCIA E ACIONAMENTO ........................................................... 149
APNDICE E - ESQUEMTICO DO re CIRCUITO DE CONTROLE E
su
ACIONAMENTO ....................................................................................................... 150
APNDICE F - DIAGRAMA DE BLOCOS m COMPLETO DO SISTEMA
o
DESENVOLVIDO EM AMBIENTE QUARTUS II .......................................................... 151
de A/D ....................................................... 152
APNDICE G - ROTINA DO CONVERSOR
APNDICE H - u
ROTINA DA PORTADORA ............................................................... 153
APNDICE I - m
ROTINA DO CONTROLADOR ........................................................ 154
APNDICE J - a
ROTINA DO PWM .............................................................................. 155
APNDICE K - ROTINA DA SOBRETENSOq .......................................................... 156
APNDICE L - ue ................................................................ 157
ROTINA DA SUBTENSO
APNDICE M - ROTINA DO DIVISOR st
DE FREQUNCIA ..................................... 158
APNDICE N - o ............................................................... 159
ROTINA DO SATURADOR
in
te
re
ss
[ 27 [
D D
ig ig
1 INTRODUO
it it
e
Vrios trabalhos e pesquisas sobree conversores CC-CC foram desenvolvidos nos
u u
ltimos anos devido ao crescente nmero de aplicaes, tais como veculos eltricos, sistemas
m renovveis, smart-grids e mais recentemente m
de armazenamento de energia, UPSs, energias
a a
aplicaes em sistemas de distribuio CC [1]-[5]. Uma das mais consolidadas topologias o
ci
conversor ZVS (zero voltage swhitching ci desligamento sobre tenso nula) PWM (pulse
ta
width modulation modulao por largura detapulso) full-bridge, que caracterizada pelo uso

de uma ponte H conectada a um retificadorpassivo, ambos monofsicos, atravs de um
o
transformador isolador para altas frequncias [6]. Nas aplicaes onde se requer
d o
bidirecionalidade, ou seja, na maioria dos exemplos citados acima, necessrio utilizar a
d
verso bidirecional deste conversor, que ocomumente conhecido por dual active brigde
o
(DAB) [7]. No entanto, essa estrutura, quandodprocessa elevados nveis de potncia, apresenta
oc d
considerveis esforos [6].
u nos interruptores do conversor est no uso o
Uma forma de minimizar os esforos
m se utilizando um sistema sobredimensionado c
do paralelismo de conversores. Contudo, acaba
en u
em termos de quantidade de dispositivos semicondutores e circuitos de comando. Logo, este
empreendimento acaba aumentando o volume to da estrutura e onerando o custo final m do
o e
produto.
A converso CC-CC trifsica isoladau foi concebida com intuito de eliminar ount no
o
mnimo atenuar os problemas verificados nas otopologias ditas monofsicas [8]. Com o uso de
um transformador trifsico para conectar uma re ponte inversora a uma ponte retificadorao
su u
possvel reduzir o volume dos elementos armazenadores de energia, pois a frequncia de
m o
ondulao sobre estes tende a ser maior. Por possuir trs fases de processamento, os esforos
re
atravs dos interruptores podem ser divididos oe, consequentemente, as perdas diminuiro.
de na literatura com o propsito de aumentar s
Vrios trabalhos foram desenvolvidos a
u
u isolados. Dentre as vrias pesquisas, tem-se o
eficincia desses conversores CC-CC trifsicos
m m
estudo das topologias bidirecionais, que so extremamente essenciais em aplicaes nas quais
o
se requer um fluxo de potncia de via dupla.a Portanto, este trabalho de doutorado prope o
d
estudo e o desenvolvimento de um conversor qCC-CC trifsico isolado bidirecional que utiliza
e
a tcnica de dual phase-shift para controlar o ue
fluxo de potncia, alm de variar a razo cclica
st u
do lado primrio para regular a tenso de entrada da estrutura. A topologia base para a
o porm sem a presena do filtro indutivomde
proposta o conversor CC-CC unidirecional [13],
in a
sada.
te q
re u
ss es
[ 28
O trabalho est organizado em seteigcaptulos (incluindo esta breve introduo) e a

descrio de cada um apresentada a seguir. it
Captulo 2 Atravs de uma brevee reviso bibliogrfica so apresentados alguns
u de converso CC-CC trifsica isolada com
dos principais trabalhos j realizados na rea
m
nfase nas estruturas bidirecionais. As principais caractersticas dos conversores, como
tcnicas de comutao e acionamento, volume a de elementos armazenadores de energia e
ci
transformadores e rendimento so expostas. Dentre os conversores, podem se destacar devido
ta
ao escopo deste trabalho: a topologia de Prasad [8], a primeira da rea; de Donker [7],
a tcnica de phase shift (PS), alm de ter
primeiro conversor bidirecional e que utiliza
o
comutao suave; Oliveira Jr. [6], por introduzir a tcnica de comutao assimtrica aos
d
conversores unidirecionais; Liu [13], que desenvolveu uma topologia de alto rendimento
(aproximadamente 96%) para baixas tensesode entrada, sendo esta a base deste trabalho e
d CC-CC trifsica a tcnica de PWM associada
Wang [19], por ter aplicado em uma topologia
ao PS. Por fim descrita a topologia proposta oc
neste trabalho.
u
Captulo 3 Neste tpico realizado um aprofundamento da descrio feita no
captulo anterior sobre o conversor proposto. m apresentada uma anlise terica e matemtica
en do conversor, composta tambm por grficos
(fluxo de potncia e comutao de interruptores)
quantitativos, e a motivao de se realizar atoanlise atravs de um modelo composto por
o
componentes fundamentais das tenses, de caractersticas quadradas, sobre o transformador.
u
Uma anlise comparativa entre os modelos fundamental e real (no qual realizado o estudo
o
de cada etapa de operao) tambm apresentado com o propsito de comprovar a
re Uma breve introduo anlise dinmica do
viabilidade do modelo proposto nesse trabalho.
su da teoria do gyrator.
conversor tambm realizada a partir da utilizao
Captulo 4 apresentado um m exemplo de projeto para validao do modelo
proposto, baseado em componentes fundamentais. o So realizados os clculos bsicos para
de
obteno dos valores nominais requeridos (potncia, ngulos de deslocamento de fase e
u
elementos armazenadores), alm das especificaes dos semicondutores a partir de seus
m
esforos. A caracterizao do sistema de controle discreto, com o projeto do compensador,
alm da obteno de sua equao a diferenasautilizando representao numrica em sistemas
de ponto fixo tambm apresentado. Por fim,q exposta detalhadamente, sobretudo atravs de
ue
diagramas de blocos e fluxogramas, a programao do sistema digital implementado atravs
de dispositivo FPGA. st
Captulo 5 So apresentados oso resultados de simulao para o modelo de
validao do conversor proposto. Casos forainda condio nominal de operao, com ganho
te
re
ss
[ 29
D
ig
esttico, razo cclica e/ou dual phase-shift alterados, tambm so realizados para comprovar
os estudos tericos desenvolvidos. it
e
Captulo 6 So apresentados os principais resultados experimentais obtidos para
u rendimento e obteno das caractersticas de
o prottipo desenvolvido, como formas de onda,
m
resposta do controlador, por exemplo, para variaes bidirecionais do fluxo de potncia. O
captulo dividido, didaticamente, em quatroapartes: resultados para o modelo de validao,
anlise da comutao, rendimento e resultadosciexperimentais em malha fechada.
ta so apresentadas as consideraes finais sobre
Captulo 7 Por fim, neste captulo
trabalhos futuros.
o estudo desenvolvido e sugestes/propostas de
o
d
o
d
oc
u
m
en
to
o
u
o
re
su
m
o
de
u
m
a
q
ue
st
o
in
te
re
ss
[ 30 [
D D
ig
2 CONVERSORES CC-CC TRIFSICOS ig
ISOLADOS
it it
e breve reviso bibliogrfica das principaise
Neste captulo ser realizada uma
u
u sobre conversores CC-CC trifsicos isolados.
topologias j apresentadas na literatura tcnica
m
Inicialmente so abordadas as primeiras m e mais relevantes estruturas desenvolvidas,
a a
relacionadas principalmente s topologias unidirecionais. Em um segundo momento so
ci ci
mostrados os conversores bidirecionais, que passaram a ser estudados na literatura devido
ta
ta veculos eltricos, armazenamento de energia,
procura por solues mais eficientes na rea de
de distribuio CC. Por fim apresentada
UPSs, energias renovveis, smart grids e sistemas a
o
estrutura desenvolvida neste trabalho.
d o
o d
2.1 Principais topologias de conversores CC-CC trifsicos isolados
d o
d
ocdas principais topologias de conversores CC-
A seguir so apresentadas algumas
u o
CC trifsicos isolados encontradas na literatura.
m c
u
2.1.1 Conversor CC-CC off-line trifsico comenisolao em alta frequncia
to m
e
A topologia apresentada na Figurao 2.1 [8] foi a primeira a abordar o conceito de
nt
converso CC-CC trifsica, que consiste naujuno de um inversor e um retificador, ambos
o o
trifsicos, atravs de um transformador isolador para altas frequncias com as fases
re o
deslocadas de 120 cada.
su u
o
Figura 2.1 Conversor CC-CC off-line m
trifsico com isolao em alta frequncia.
o re
Lo
LAp LAs D1 D3 D5 s
de
S1 S3 S5
+
LBp u LBs
+ u
Vi
S4 S6 S2
LCp m LCs Co Vo m
a o
D4 D6 D2
q d
Fonte: Adaptada de [8].
ue e
Cada interruptor de um mesmo brao conduz no mximo 120 por perodo e
st u
possui a mesma razo cclica, porm defasados de 180, minimizando, portanto, a
o m
possibilidade de curto-circuito. No entanto, a comutao ser sempre natural (dissipativa).
in a
Este modo de conduo tambm assegura menores volumes para indutor e capacitor, quando
te q
re u
ss es
[ 31
comparado com sua verso monofsica, pois aigfrequncia das ondulaes de tenso e corrente
it
na entrada e sada do conversor seis vezes maior do que a frequncia de comutao. Com a
insero do transformador trifsico, o volumee do elemento isolador se torna menor devido
reduo do tamanho no ncleo requerido. u
m
a
2.1.2 Conversor forward trifsico a seis interruptores com retificador de meia onda
ci
ta
Na Figura 2.2 apresentada a topologia do conversor forward trifsico a seis
chaves com retificador de meia onda [9].Esta topologia consiste na juno de trs
o atravs de um transformador trifsico, com
conversores forward monofsicos interligados
cada brao defasado em 120. Os interruptoresd de um mesmo brao so acionados ao mesmo
o
tempo, com conduo mxima de 120 e comutao natural. No secundrio do transformador
d
so utilizados retificadores de meia onda e o diodo de roda-livre no necessrio, reduzindo,
portanto, o nmero de semicondutores, quando oc comparado com a topologia anterior. A
u na entrada e sada do conversor trs vezes
frequncia das ondulaes de tenso e corrente
maior do que a frequncia de comutao. m
en
to interruptores com retificador de meia onda.
Figura 2.2 Conversor forward trifsico a seis
o Lo
S1 S3 S5 D1' D2' D3'
D1 D3 D5 u
+ o +
LAp LBp LCp LAs LBs LCs
Vi re Co Vo
D4 D6 D2
S4 S6 S2 su
m
o
de
2.1.3 Conversor forward trifsico a trs interruptores
u
m
Esta topologia, apresentada na Figura 2.3, tambm obtida a partir da utilizao
a
de trs conversores forward, cada um defasado em 120 [9]. No entanto, o primrio do
q
transformador utiliza uma conexo em ziguezague, o que permite anular o fluxo mdio no
ue
ncleo magntico. Esta tcnica de conexo do transformador elimina tambm a necessidade
st
dos interruptores superiores, porm os inferiores tero que ser capazes de suportar o dobro de
o
tenso. A comutao natural e requer snubbers para dissipar a energia proveniente da
in
indutncia de disperso. Os limites de razo cclica, frequncia de ondulao de corrente e
te
re
ss
[ 32
D
ig
tenso so as mesmas do conversor anterior. As duas topologias anteriores, quando
it
comparadas com as verses monofsicas, conseguem obter uma reduo 25% no ncleo do
transformador e de 31% no filtro de sada,e reduzindo, portanto, o volume do conversor,
u
quando comparado com o forward a seis interruptores.
m
a trifsico a trs interruptores.
Figura 2.3 Conversor forward
ci Lo
LAp LBp LCp LAs D1 D3 D5
ta
+ LBs +
Vi LAp' LBp LCp LCs Co Vo
o
S4 S6 S2 d
D4 D6 D2
Fonte: Adaptada de [9]. o
d
2.1.4 Conversor CC-CC trifsico bidirecionaloccom comutao suave

u
m bidirecional desenvolvida, conhecida como
A primeira topologia CC-CC trifsica
Dual Active Bridge DAB, foi publicada emen 1991 [7] e utiliza a indutncia de disperso do
transformador, juntamente com o conceito de to
phase shift entre fontes de tenso para controlar
o fluxo de potncia nas entradas/sadas do ocircuito, comumente chamadas de portas. Os
u
comandos de um mesmo brao so complementares e a razo cclica constante e igual a 0,5,
o
o que garante a simetria das formas de onda de tenso e corrente no transformador.
Diferentemente das topologias anteriores, re
a comutao suave, do tipo ZVS, obtida
su ganho esttico do conversor. Esta topologia
naturalmente atravs do ajuste apropriado do
m e corrente na entrada e sada do conversor
apresenta uma frequncia de ondulao de tenso
o
seis vezes maior do que a frequncia de comutao.
de
u bidirecional com comutao suave.
Figura 2.4 Conversor CC-CC trifsico
m
LAp LAs
a
S1 S3 S5 S1' S3' S5'
LBp LBs
+ q +
Vi LCp LCs Co Vo
S4 S6 S2 ue S4' S6' S2'
st
o
in
te
re
ss
[ 33
D
ig razo cclica assimtrica
2.1.5 Conversor CC-CC trifsico PWM ZVS com
it
e 2.5 [6], pode ser considerada como um
A topologia apresentada na Figura
melhoramento do primeiro conversor CC-CCu trifsico desenvolvido [8]. A tcnica de
modulao, com cada chave conduzindo no m mximo durante 120, substituda pela
a
comutao assimtrica. Neste mtodo de modulao as chaves de um mesmo brao so
complementares, o que garante naturalmentecia comutao ZVS em todos os interruptores.
ta tambm so inseridos para garantir um
Capacitores em paralelo com os interruptores
desligamento ZVS.
o
Figura 2.5 Conversor CC-CC trifsicodPWM ZVS com razo cclica assimtrica.
o Lo
LAd LAp LAs D1 D3 D5
S1 S3 S5 d
LBd LBp LBs
+ +
oc
Vi LCd LCp LCs Co
S4 S6 S2 Vo
u
m D4 D6 D2

en
to
2.1.6 Conversor CC-CC trifsico PWM ZVS ocom razo cclica assimtrica associado a uma
verso trifsica do retificador hybridge
u
o
Na Figura 2.6 apresentada uma estrutura
re que utiliza no seu lado secundrio uma
verso trifsica do retificador hybridge [10][11].
su Como o conversor possui apenas trs diodos
no lado retificador, as perdas por conduo moriundas dos dispositivos semicondutores so
reduzidas, fazendo com que seu rendimento seo eleve quando comparado com topologias que
apresentam baixa tenso e alta corrente de sada.
de
u
Figura 2.6 Conversor CC-CC trifsico ZVS com razo cclica assimtrica associado a uma verso trifsica do
mhybridge.
retificador
a
LAd LAp LAs L1 L2 L3
q
S1 S3 S5 LBd LBp LBs
+ ue +
Vi LCd LCp LCs Co Vo
S4 S6 S2 st
o
D1 D2 D3
in
te
re
ss
[ 34
No entanto, o filtro indutivo de ig

sada apresentar um maior volume, pois so
necessrios trs indutores. Alm disso, itpossvel que ocorra o desbalanceamento das
e projeto e uma montagem mais precisa dos
correntes no lado secundrio do conversor. Um
u os desnveis mencionados.
filtros e do transformador essencial para atenuar
m
2.1.7 Conversor CC-CC trifsico PWM ZVS a associado a um retificador conectado em
dupla estrela e primrio em deltaci

ta
O conversor abaixador apresentado na Figura 2.7 foi desenvolvido com o
propsito de atenuar as deficincias existenteso nas duas topologias anteriores [12], ou seja, o
d
uso de diodos em srie, que um fator determinante para a limitao do rendimento, e o
elevado volume dos filtros indutivos de sada. o
Devido ao uso de dois retificadores d em paralelo no estgio secundrio, a corrente
pode ser dividida e, consequentemente, garantiroc o aumento de rendimento da topologia. Os

u de interfase, alm de serem filtros de sada. O
indutores Lo1 e Lo2 funcionam como um indutor
uso de dois indutores no aumenta o volume m
do ncleo magntico quando comparado com o
conversor CC-CC trifsico full-fridge. en
to
o
Figura 2.7 Conversor CC-CC trifsico PWM ZVS associado a um retificador conectado em dupla estrela e
primrio em delta.
u
o
LAd LAp D1 D2 D3 LAs LAs D4 D5 D6
S1 S3 S5
re
+ LBd LBp LBs LBs
+
su
Vi LCd LCp LCs LCs Co Vo
S4 S6 S2
m
Lo1 Lo2
o
Fonte: Adaptada de [12]. de
Apesar das caractersticas obtidasunesta estrutura, as correntes atravs dos filtros
indutivos so naturalmente desequilibradas,m provocando um desbalanceamento CC e,
consequentemente, saturao no ncleo magntico.
a Para evitar esta situao, empregado um
esquema alternativo de modulao para mitigar
q a diferena de tenso mdia nos filtros de
sada. ue
st
o
in
te
re
ss
[ 35
D
ig suave para aplicaes em baixas tenses
2.1.8 Conversor CC-CC trifsico com comutao
it
Um conversor para aplicaes eme altas densidades de potncia, baixos nveis de

tenso de entrada, e que utiliza controle PS, uapresentado na Figura 2.8 [13]. Sua idealizao
m
foi concebida para aplicaes em clulas combustveis, que so elementos que utilizam baixos
nveis de tenso e elevadas correntes. a
Com o propsito de atenuar asciperdas, principalmente no lado primrio da

topologia, utilizada uma estrutura com seistabraos ou trs pontes monofsicas. Com isso,

consegue-se incrementar a densidade de potncia por paralelismos de fases, e no por
paralelismos de semicondutores. Para nguloso de PS maiores que 120, a conexo delta
d
aberto/estrela entre primrio e secundrio garante o dobro de ganho de tenso de sada,
o devido diminuio do nmero de espiras.
diminuindo a perdas no cobre do transformador
Uma comutao ZVZCS ocorre naturalmente dpara uma ampla faixa de variao de carga.
oc
u
Figura 2.8 Conversor CC-CC trifsico com comutao suave para aplicaes em baixas tenses.
S1 S2 S5 S6 S9 S10 m D1 D3 D5 Lo
LAp LAs
en
LBp LBs
+ to +
Co Vo
Vi LCp LCs
o
S3 S4 S7 S8 S11 S12 u D4 D6 D2
o
re
su
2.1.9 Conversor CC-CC trifsico elevador com isolamento em alta frequncia
m
o
O conversor elevador com isolamento em alta frequncia [14], apresentado na
de
Figura 2.9, utiliza apenas trs interruptores com o objetivo de reduzir as perdas por conduo
u
da estrutura. Alm disso, o fato da existncia de apenas um interruptor por brao e os trs
m
estarem conectados a uma mesma referncia garante uma significativa simplicidade no
a
circuito de acionamento.
q
Devido caracterstica boost obtida ao se utilizar trs indutores de filtro, a
ue
topologia apresenta baixas ondulaes de corrente de entrada porque elas atuam como fontes
st
de correntes, independentes do modo de operao. No entanto, a presena dessas trs
o
indutncias implica uma comutao dissipativa, requerendo, por parte dos interruptores, o uso
in
de circuitos passivos de auxlio comutao.
te
re
ss
[ 36
D
ig
Figura 2.9 Conversor CC-CC trifsico com comutao dissipativa para aplicaes em baixas tenses.
L1 L2 L3 it
LAp LAs D1 D3 D5
e
LBp LBs
+ +
u
Vi LCp LCs Co Vo
m
S1 S2 S3 a D4 D6 D2
Fonte: Adaptada de [14]. ci

ta
intercalado com grampeamento ativo
o
d
O conversor CC-CC trifsico elevador com grampeamento ativo [15] pode ser
o
considerado uma melhoria da topologia anterior. A diferena bsica e essencial est no
d
emprego de trs interruptores adicionais, juntamente com um capacitor, com o objetivo de
oc
realizar grampeamento ativo. Logo, consegue-se obter uma limitao de tenso nos
u
interruptores do conversor, alm de um acionamento ZVS, fazendo com que o rendimento do
conversor se eleve. m
en citado previamente [16] apresentada na
A verso bidirecional do conversor
to
Figura 2.10 e diferentemente da primeira topologia CC-CC trifsica bidirecional, proposta por
o
[7], o fluxo de potncia no controlado atravs do mtodo PS, mas de acordo com os
u o conversor funciona de maneira semelhante
interruptores em funcionamento. No modo boost
o
a sua verso unidirecional, ou seja, os interruptores SC1, SC2 e SC3 so utilizados para realizar o
re
grampeamento ativo, enquanto que os interruptores do lado secundrio permanecem
su igual ao conversor CC-CC trifsico PWM
desligados. J no modo buck a topologia funciona
ZVS com razo cclica assimtrica associadom ao retificador hybrigde [10], apresentado na
o
seo 2.1.6. Portanto, nesta situao os interruptores do lado primrio (S1, S2, S3, SC1, SC2,
de os do lado primrio esto ativos.
SC3) permanecem todos desligados enquanto que
u
Figura 2.10 Conversor CC-CC trifsico bidirecional
m intercalado com grampeamento ativo.
a
L1 L2 L3 LAp LAs
q S1' S3' S5'
LBp LBs
+ SC1 SC2 SC3 ue +
Vi LCp LCs Co Vo
S1 S2 S3 st S4' S6' S2'
+ o
Cc

in
te
re
ss
[ 37
D
ig srie ressonante
it
Todas as topologias e
apresentadas anteriormente causam interferncia
eletromagntica (electromagnetic interferenceu EMI) por causa das formas de onda de tenso
e corrente nos interruptores, que apresentam mcaractersticas retangulares. Os nveis de EMI
inibem a reduo de volume dos elementos amagnticos, pois fica impraticvel aumentar a
frequncia de operao do conversor por causacidas perdas por comutao. Para contornar este
obstculo, Prasad props o primeiro conversortaCC-CC trifsico ressonante [17].
desenvolvidas posteriormente, mas somente
Outras topologias ressonantes foram
em 2011 foi concebida uma com caractersticao bidirecional, que a exposta na Figura 2.11
d
[18]. A ressonncia entre capacitncia e indutncia (circuito tanque) produz uma corrente
senoidal, o que faz reduzir o nvel de EMI.oComo os interruptores apresentam diodos em
d
antiparalelo e o controle PS utilizado, a comutao ZVS ocorre naturalmente desde que a
oc que a frequncia de ressonncia. Logo, esta
frequncia de operao do conversor seja menor
u magnticos.
condio poder limitar a reduo do volume dos
m
Figura 2.11 Conversor CC-CC trifsico
en bidirecional srie ressonante.
to
CA LA LAp LAs
o
S1 S3 S5 S1' S3' S5'
CB LB LBp LBs
+ u +
Vi CC LC LCp LCs Co
S4 S6 S2 o S4' S6' S2' Vo
re
su
m
Contudo, um inconveniente dessa topologia, que inerente a todos os conversores
o
ressonantes, so os elevados esforos de corrente nos interruptores, reduzindo o rendimento
de
da estrutura e limitando o nvel de potncia das possveis aplicaes (o que vai de encontro ao
u
propsito da utilizao da converso CC-CC trifsica).
m
a
2.1.12 Conversor CC-CC trifsico bidirecional com comutao suave e alimentado em
q
corrente para grandes faixas de variao de tenso de entrada
ue
st
A topologia apresentada na Figura 2.12, similar a da seo 2.1.10, mas com o
o
transformador na configurao estrela-estrela e uso de capacitores snubbers, apresenta um
in
maior grau de liberdade ao variar, de maneira desacoplada, a razo cclica do lado primrio e
te
re
ss
[ 38
D
ig trifsicas, garantindo uma maior eficincia
o ngulo de deslocamento de fase entre as pontes
na transferncia de potncia, alm de garantir it
a comutao ZVS [19].
Quando comparada com o conversor e DAB, a topologia em questo possui baixo
valor RMS de corrente e mantm operao ZVS u em todo o intervalo de operao atravs da
m
manuteno constante da razo entre os barramentos CC primrio e secundrio.
Em modo boost, os indutores CC ae os trs conversores half bridges so utilizados
ci do conversor. No modo buck, os indutores
para realizar a magnetizao e elevao de tenso
CC so utilizados como filtros. ta
de controle (razo cclica e deslocamento de
Devido variao de duas grandezas
o de operao do conversor aumentam, o que
fase), a complexidade e a quantidade de modos
d
torna o funcionamento desta topologia mais complexa.
o
d com comutao suave a alimentado em corrente para
Figura 2.12 Conversor CC-CC trifsico bidirecional
grandes faixas de variao de tenso de entrada.
oc
u
LAp LAs
L1
S1' S3' S5'
S1 S3 S5 m
LBp LBs
+ L2 +
Cc en
L3 LCp LCs Co
S4 S6 S2 S4' S6' S2' Vo
to
+
Vi o
Fonte: Adaptada de [19]. u
o
2.1.13 Conversor DAB trifsico alimentado em
re corrente e naturalmente grampeado
su
O conversor proposto em [20], e m
apresentado na Figura 2.13, , estruturalmente,
um DAB trifsico alimentado em corrente. Noo entanto, uma tcnica de modulao alternativa
utilizada para eliminar a necessidade de snubbers
de ou grampeamento ativo no lado primrio
do conversor, que opera como fonte de corrente.
u
Esta tcnica de modulao consiste
m em acionar os interruptores de um mesmo
brao do lado primrio do conversor no modo
a sobreposio e razo cclica superior 50%. O
curto-circuito de brao no ocorre devido aq limitao de corrente atravs do indutor de
entrada, enquanto que a ressonncia entre aueindutncia de disperso do transformador e
capacitncia parasita do interruptor assegura um
st ligamento em ZVS. Similarmente, o mesmo
fenmeno de ressonncia garante uma comutao
o ZVS nos interruptores do lado secundrio.
O uso de deslocamento de fase superior a 120
in na ponte secundria fora a corrente do lado
te
re
ss
[ 39
D
ig
primrio a fluir atravs do diodo em antiparalelo com os interruptores assegurando
naturalmente um desligamento em ZCS. it
e
u
Figura 2.13 Conversor DAB trifsico alimentado em corrente e naturalmente grampeado.
m
LAp LAs
a
S1 S3 S5 S1' S3' S5'
+ +
LBp ci LBs +
Vi Ci LCp ta LCs Co Vo
S4 S6 S2 S4' S6' S2'

o
d
o
2.1.14 Conversor CC-CC trifsico bidirecional com comutao suave, alimentado em
d
corrente e naturalmente grampeado
oc
u
A topologia apresentada na Figura 2.14, cujo desenvolvimento foi realizado em
m
[21], oferece uma evoluo qualitativa do conversor unidirecional desenvolvido em [14],
en
eliminando o uso de snubbers passivos utilizados para limitar a sobretenso sobre os
to
interruptores primrios, porm sem requerer o uso de grampeamento ativo, como nos estudos
o
elaborados em [16] e [19]. Um grampeamento natural obtido atravs do uso de tcnica de
u
modulao com caractersticas similares a apresentada na topologia exposta anteriormente.
o
re
Figura 2.14 Conversor CC-CC trifsico bidirecional com comutao suave, alimentado em corrente e
sugrampeado.
naturalmente
m
L1 L2 L3
LAp LAs
o
S1' S3' S5'
+ LBp LBs +
de
Vi LCp LCs Co Vo
S1 S2 S3 u S4' S6' S2'
m
a
q a 50% na ponte primria e deslocamento de
Alm do uso de razo cclica superior
ue
fase, a tcnica de modulao, para garantir naturalmente o grampeamento, necessita desligar
dois interruptores do lado secundrio de formastsincronizada com um do lado primrio. Assim,
tambm se consegue um desligamento ZCS o nos interruptores do lado primrio e um
in
ligamento ZVS no lado secundrio. Logo, consegue-se elevar o rendimento da estrutura,
te
re
ss
[ 40
D
ig
contudo este aumento limitado devido a ausncia de um acionamento ZVS nos interruptores
do lado primrio. it
e
2.2 Conversor proposto u

m
Neste trabalho apresentada, na a Figura 2.15, uma verso bidirecional da

ci do filtro indutivo de sada [22]. A topologia
topologia proposta por [13], mas com a ausncia
utiliza trs pontes H no lado primrio e umtainversor trifsico no lado secundrio, logo
possvel incrementar a densidade de potncia por paralelismos de fases, e no por
o
paralelismos de semicondutores. A conexo entre essas duas estruturas feita atravs de um
d
transformador isolador em alta-frequncia atravs de uma configurao delta aberto/estrela.
o de sada, diminuindo as perdas no cobre do
Com isso, garante-se o dobro de ganho de tenso
transformador devido diminuio do nmerodde espiras.
Devido caracterstica estruturalocda topologia, o fluxo de potncia pode ser
u
controlado atravs de um dual phase shift [2],[23] , ou seja, atravs do ngulo entre os braos
m do ngulo entre o lado primrio e secundrio
das pontes monofsicas primrias e/ou atravs
en
do transformador. Considerando ngulos de projeto apropriados possvel otimizar o uso do
to reativo atravs deste e, consequentemente,
transformador com o intuito de reduzir o contedo
garantir uma reduo no volume do ncleo o magntico e nos esforos de corrente nos
interruptores. u
o
A comutao ZVS obtida naturalmente atravs do ajuste apropriado do ganho
esttico do conversor [7]. A razo cclicare nas pontes primrias, em associao com
deslocamento de fase, pode ser variada parasugarantir os nveis de tenso dos barramentos
m suave sobre ampla faixa de carga [24],[25].
regulados [19] e, tambm, assegurar a comutao
o
de
Figura 2.15 Conversor proposto.
SA1 SA2 SB1 SB2 SC1 SC2 u S1' S3' S5'
LAp LAs
m
LBp LBs
++ +
VDCi
a Co VDCo
LCp LCs
Ci
q
SA3 SA4 SB3 SB4 SC3 SC4 S4' S6' S2'
ue
Fonte: Prprio autor [22]. st

o
in
te
re
ss
[ 41
2.3 Consideraes finais ig

it
Neste captulo foram apresentadas e as principais topologias CC-CC trifsicas
isoladas. Foi mostrada a motivao (aumento u de densidade de potncia em conjunto com

m
reduo de perdas) que levou Prasad a criar, atravs de sua topologia de conversor, o conceito
de converso CC-CC trifsica. A partir dessa a primeira estrutura, vrias outras foram
desenvolvidas, sempre contribuindo com avanosci nessa rea de estudo, como a comutao
assimtrica, as tcnicas de comutao suave e ta
de ressonncia, bidirecionalidade e phase-shift.
baseado na topologia CC-CC trifsica com
O conversor proposto nesse trabalho,
comutao suave e para aplicaes nas quaiso se requerem fluxo de potncia bidirecional e
uma das portas com baixa tenso e elevadadcorrente, utiliza as principais tcnicas citadas
o
acima. A nica exceo a utilizao da tcnica de ressonncia, pois esta limita o valor
potncia da estrutura devido aos elevados d esforos de conduo de corrente nos
semicondutores. oc
A topologia desenvolvida, por seru capaz de atenuar os esforos de corrente nos

m interessante soluo em aplicaes onde se
semicondutores e prover comutao suave, uma
en
requer elevar tenses de elementos armazenadores de energia (tais como ultracapacitores ou
to CC, smart grids ou ao barramento de um
baterias) e integr-los em redes de distribuio
o
inversor conectado a rede de distribuio tradicional.
u
o
re
su
m
o
de
u
m
a
q
ue
st
o
in
te
re
ss
[ 42 [
D D
ig
3 ANLISE DO CONVERSOR CC-CC igTRIFSICO ISOLADO BIDIRECIONAL
it it
COM COMUTAO SUAVE
e e
u
Este captulo consiste em realizar au anlise do conversor CC-CC trifsico proposto
a partir de um modelo por fase composto pelas m componentes fundamentais do circuito. m A
a a
motivao por trs dessa escolha contextualizada utilizando como base as referncias
ci ci
bibliogrficas apresentadas anteriormente. A anlise do modelo, que toma por base o circuito
ta ta
eltrico da mquina sncrona, apresenta as expresses bsicas que caracterizam a transferncia
que poder circular atravs do conversor.
de potncia ativa, alm do contedo reativo
o
Tambm realizado um estudo sobre o comportamento da comutao da topologia proposta,
d o
ou seja, se ela ser suave ou no.
o d
Uma breve anlise sobre o comportamento do conversor a partir de suas etapas de
d real, tambm apresentado como o propsito o
operao, nomeado neste trabalho como modelo
d
de assegurar a proximidade entre os doisocmodelos. Em ambas as anlises (modelos
u o
fundamental e real) a observao do comportamento da topologia realizada atravs da
c
determinao dos ngulos de deslocamento demfase e da razo cclica.
enmodelo dinmico do conversor, considerando u
Por fim, realizada uma anlise do
to m
apenas o modelo baseado nas componentes fundamentais, e a partir da teoria do gyrator.
o e
u nt
3.1 Anlise do modelo fundamental
o o
re o
A maneira mais usual de se analisar um conversor CC-CC trifsico isolado
su de fluxo de potncia e comutao dos u
bidirecional, em especial as caractersticas
interruptores, consiste em se obter as equaes m de corrente atravs do transformador ode
o e caso o conversor utilize a tcnica de PS, re
isolao para cada etapa de operao. Com isso,
de do ngulo de deslocamento. No dual-active s
encontra-se a potncia do circuito em funo
u
bridge trifsico [7], por exemplo, existem seisuintervalos de operao e duas expresses para a
m e outra para ngulo entre 30 e 120. J em m
potncia eltrica, uma para ngulos de at 30
a o
[13], que um conversor unidirecional que utiliza a tcnica de PS entre os braos da ponte
d
primria, so necessrias trs expresses para qcada um dos intervalos: 0<60, 60<120
ue e
e 120<180.
st u
O conversor proposto, como j mencionando no captulo anterior, utiliza a tcnica
oo fluxo de potncia. Este fluxo manipulado m
de modulao DPS (Figura 3.1) para controlar
in a
ajustando-se o ngulo entre os braos das pontes monofsicas primrias e/ou atravs do
te q
re u
ss es
[ 43
D
ig
ngulo entre o primrio e secundrio do transformador. Logo, de acordo com o pargrafo
it a obteno da potncia total da topologia para
anteior, seriam necessrios seis expresses para
e expresses contendo no mnimo seis etapas
um nico sentido de fluxo, com cada uma dessas
de operaes (equaes de corrente). Como o uconversor possui razo cclica da ponte primria
varivel, ainda poderia existir a possibilidademde se ter o triplo de expresses (para d<1/3 e
a
d>2/3; e [1/3, 2/3]), ou seja, doze equaes. Felizmente, de acordo com [19], no uso prtico a
ci
razo cclica est limitada entre [1/3, 2/3] considerando a eficincia do conversor e o intervalo
de variao da tenso de entrada. ta

o e os locais onde ocorrem PS.
Figura 3.1 Conversor proposto
d
2Ci SA1 SA2 SB1 SB2 SC1 SC2 S1' S3' S5'
+ LApo LAs + 2Co
Vo
LBpd LBs
+ VA1 VDCo
VDCi LCpoc LCs
VA2
+ +
SA3 SA4 SB3 SB4 SC3 SC4
u S4' 2Co
S6' S2'
2Ci
m

Fonte: Prprio autor. en
to
Diante do que foi exposto previamente, e com o intuito de facilitar a compreenso
e deduo das expresses matemticas que ocaracterizam a topologia estudada, prope-se
utilizar um modelo por fase concebido a partiru das componentes fundamentais das formas de
onda das tenses de fase do conversor. o
re
Conceitualmente, cada fase da topologia proposta pode ser vista como um indutor
(indutncia de disperso do transformador) su
conectado, ambos os terminais, em fontes de
tenso de onda quadrada controladas. Com o m
objetivo de simplificar a anlise, as fontes com
o
ondas retangulares so substitudas por suas respectivas componentes fundamentais e a tenso
de Este modelo similar ao circuito equivalente
de sada referida ao lado primrio do circuito.
u
da mquina sncrona e deve apresentar propriedades similares. Desde que todos os sinais
m fasorial poder ser executada [7].
sejam senoidais e de mesma frequncia, a anlise
a Figura 3.2, com o lado secundrio referido ao
O modelo por fase apresentado na
q
primrio, e uma anlise do DPS desenvolvida para se obter o fluxo de potncia e as
fontes de tenso usam os ngulos de controle
caractersticas de comutao do conversor. Asue
e , que correspondem aos deslocamentos destfase da ponte secundria e braos A2 da ponte
primria em relao ao brao de referncia o
A1, respectivamente. Este estudo realizado
utilizando uma relao de tenso unitria entreintenses do brao primrio e ponte secundria.
te
re
ss
[ 44
D
Figura 3.2 Modelo fundamental por faseig
da topologia do conversor CC-CC proposto.
itLL
VA2 -
e L Vo -
VA1 0
u
Fonte: Prprio autor. m
a
3.1.1 Tenso eficaz da componente fundamental
ci
ta
Os fasores VA1 e VA2 apresentados
na Figura 3.2, que correspondem ao valor
o do conversor em relao ao ponto central do
eficaz de tenso do ponto central de um brao
d
barramento capacitivo (ver Figura 3.1), variam as componentes fundamentais de suas
o cclica d (adota-se como referncia para a
respectivas magnitudes, VA1 e VA2 , com a razo
d uma alterao em d, mesmo que os ngulos
razo cclica, o interruptor superior SA1). Contudo,
oc ir implicar defasagem entre as formas de
do dual phase-shift e permaneam inalterados,
u do transformador do conversor. Portanto,
onda de tenso nos lados secundrios e primrio
m
factvel assumir e considerar que ambas as magnitudes VA1 e VA2 variam em mdulo e
en
tambm em fase com a razo cclica, de acordo com (3.1).
to
VA1 VA2 Vi d e j (3.1)
o
Onde Vi(d) variao da magnitude do valor eficaz
u da componente fundamental de tenso e
a variao do ngulo de defasagem, dado por (3.2).
o
0,5 d re (3.2)
A magnitude Vi(d), que por questes
su de comodidade ser chamada de tenso
eficaz fundamental, pode ser obtida a partir m
da anlise de Fourier em (3.3), que realizada
o harmnico. A forma de onda quadrada em
apenas para a primeira componente do espectro
de o objetivo obter a magnitude da tenso
anlise, vf(t), apresentada na Figura 3.3. Como
u
eficaz fundamental, a anlise da componente mdia ao ser negligenciada.
ao m
v f t a1 cos(2 f s t ) b1 sin(2 f s t ) (3.3)
2 a
Onde: q
Ts
2 ue
v f t dt
Ts 0
ao (3.4)
st
o
in
te
re
ss
[ 45
D
T ig
2 s
a1 v f t cos 2 f s t dt it (3.5)
Ts 0
T
e
2 s
b1 v f t sin 2 f s t dt u (3.6)
Ts 0
m
a
Figura 3.3 Tenso do ponto central de um brao em relao ao ponto central do barramento capacitivo.
vf(t)
ci
ta
Ts
+VDCi/2

o
d
0 t
o
d
-VDCi/2 d
oc
u
Para calcular a1 e b1, necessrio en
extrair da Figura 3.3 a funo da forma de onda,
portanto: to
Vdci o
, para 0 t d Ts
v f t 2
u
(3.7)
Vdci , para d Ts t Ts o
2
re
Substituindo (3.7) em (3.5) e (3.6), obtm-se (3.8) e (3.9), respectivamente.
su
2 Vdci
d Ts Ts
Vdc m
a1 cos 2 f s t dt i cos 2 f s t dt (3.8)
Ts 0 2 d Ts
2o
2 d Ts Vdc Ts
Vdc de
b1 i
sin 2 f s t dt i sin 2 f s t dt (3.9)
Ts 0 2 d Ts
2 u
m
Resolvendo-se as equaes anteriores, obtm-se:
a
Vdci
a1 sin 2 2 sin 2 d (3.10)
2
q
ue
Vdci
b1 2 sin d
2
st (3.11)

o e utilizando (3.3) sem o valor mdio, tem-se
A partir do conceito de valor eficaz
(3.12). in
te
re
ss
[ 46
T
ig
1 s
Vi d a1 cos(2 f s t ) b1 sin(2
it f s t ) dt
2
(3.12)
Ts 0
e
Atravs da substituio de (3.10) e (3.11) em (3.12) obtida a expresso da
u
magnitude da tenso eficaz da componente fundamental:
m
Vdc v v
' "
Vi d i a (3.13)
2 2
ci
Onde:
ta
v 2 sin 2 d 2 sin 4 d 1
'
(3.14)
v" 16 sin2 d sin 4 d 2 sin 2o d (3.15)

d
Pode-se observar atravs da Figura 3.4 que a variao da magnitude da tenso de
o
entrada em p.u. (base igual a Vi(0,5)), obtida a partir de (3.13), apresenta uma caracterstica
d
aproximadamente parablica.
oc
u
Figura 3.4 Magnitude da componente fundamental da tenso de entrada.
1,2 m
en
1,0
to
0,8 o
u
Vi (p.u.)
0,6
o
0,4
re
su
0,2 m
o
0
0 0,2 0,4 0,6 0,8 1,0
de d
Fonte: Prprio autor. u
Como a razo cclica da ponte secundria
m permanece fixa e igual a 0,5, o seu valor
considerado como um caso particular de (3.13),
a alm de apresentar o dobro do valor devido
a conexo delta aberto/estrela do transformador
q e por ser uma resultante da associao entre
ue disso, o ngulo de defasagem ser nulo,
os braos das pontes primrias de uma fase. Alm
logo a magnitude da tenso de sada referida ao
st primrio dada por (3.16).
Vo' G 2 Vi d e j G 2 Vi 0,5 e j 0 2 GoVi (3.16)
Onde G o ganho esttico entre asintenses Vo e Vi.
te
re
ss
[ 47
3.1.2 Fluxo de potncia ig

it
e
A expresso matemtica para a potncia eltrica do modelo obtida empregando-
se a lei de Kirchhoff das tenses no circuito uda Figura 3.2. Logo, obtm-se, inicialmente, a
corrente fasorial: m
' aj j
I , , d VA1 VA2 Vo VA1 e VA2 e Vo e
j0 '
(3.17)
j XL j X Lci
L
Onde X representa a reatncia de ta

L disperso. Observa-se que a corrente do modelo
depende no somente dos ngulos de deslocamento, mas tambm da razo cclica das pontes
primrias. Substituindo-se (3.1), (3.2) e (3.16)o em (3.17), alm da reatncia por seu valor em
d
termos de indutncia e frequncia de comutao, obtm-se a expresso final para a corrente
fasorial: o
d
V d e j 0,5d
(1 e j ) 2 G Vi e j
IL , , d i oc (3.18)
j 2 f s LL
u
A partir de (3.18) encontra-se a potncia eltrica entregue tenso de sada Vo:
m
So , , d 2 G Vi e j IL , , d (3.19)
en
Sabe-se da teoria de circuitos quetoa potncia eltrica em sistemas CA apresenta
duas componentes, uma que realiza trabalho til,
o ou seja, a potncia eltrica ativa, e outra que
apenas faz circular energia dentro do sistema
u devido sua caracterstica armazenadora de
energia, em outras palavras, a potncia eltrica
o reativa. Essas duas componentes, (3.20) e
(3.21) respectivamente, so obtidas de (3.19).reAinda utilizando essas expresses, encontra-se
o fator de potncia do modelo ou transformador,
su que apresentado em (3.22). Ainda como
forma de normalizar as expresses obtidas previamente
m para que estas sejam utilizadas na
anlise de grficos e formas de onda durante oeste captulo, uma potncia de base foi definida
em (3.23) a partir da aplicao de e iguais de
a 90 e 180, respectivamente, em (3.20).
Po , , d Re 2 G Vi e j IL* , , d u (3.20)
m
Qo , , d Im 2 G Vi e j IL* , , d (3.21)
a
Po , , d q
FP (3.22)
So , , d ue
2 Vi 2 st
Pbase (3.23)
f s LL o
in
te
re
ss
[ 48
D
ig
A partir da utilizao de (3.20), (3.22) e (3.23), as formas de onda da potncia
it
ativa e fator de potncia do conversor, variando-se os ngulos e , podem ser obtidas como
e
apresentados nas Figura 3.5 e Figura 3.6, respectivamente, considerando uma razo cclica de
0,5. Observa-se que a potncia ativa mxima uocorre quando e so, respectivamente, 90
m a ser unitrio quando e so 0 e 180,
e 180. Por outro lado, o fator de potncia tende
respectivamente, que so locais nos quais aPo apresenta valor nulo. Logo, quando
ci o fator de potncia diminui com o aumento da
incrementado e mximo, consequentemente
ta foi observado e analisado tambm em outras
potncia ativa. Este mesmo comportamento j
topologias baseadas no DAB, como em [19]e [26]. Porm importante salientar que no
o se tornar naturalmente nulo, mas devido
limite de tendendo a zero, o fator de potncia
aproximao matemtica utilizando componentesd fundamentais o valor observado unitrio.
o
Figura 3.5 Potnciadativa (pu) para d = 0,5.
(a) (b)
Po (p.u.) oc 1,0
200 1,0 0,8
0,8
u 0,6
150
0,4
0,6 m 0,2
Po (p.u.)
100
0,4 0,0
50
en -0,2
0,2 -0,4
(graus)
= 180
0 0,0 to -0,6 = 90
-0,8 Po = 1,0
-0,2
-50 o -1,0
-0,4 0
-100 50 = 180
-0,6
u 100
= -90
Po = -1,0
-150 150
-0,8 o 200 0 50 100 150 200
-200 -150 -100 -50
-200 -1,0 (graus) (graus)
-200 -150 -100 -50 0 50 100 150 200
(graus) re
Fonte: Prprio autor.
su
m
Figura 3.6 Fator de potncia para d = 0,5.
(a) o (b)
FP
200 1,0 de
0,8
150
u 1,0 = 180
0,6
100 0,8 = 0
0,4 m 0,6 FP = 1,0
50 0,4
0,2 0,2
(graus)
a
FP
0
0 0,0 -0,2
-50 -0,2 q -0,4
-0,6
-0,8 = 180 0
-0,4
-100 ue -1,0
= 0 50
-200 -150 FP = -1,0
-0,6 100
-100 -50
-150
-0,8
st 0 50 100 150
150 200 200 (graus)
-200
-200 -150 -100 -50 0 50 100 150 200
-1,0 o (graus)
(graus)
Fonte: Prprio autor. in
te
re
ss
[ 49
D
ig
Ainda com relao ao comportamento analisado anteriormente, apresentada a
Figura 3.7 que expe as formas de onda da it tenso equivalente entre os braos do lado
primrio vi(t)=vA1(t)-vA1(t) (que pode ser econsiderada a tenso no lado primrio do

transformador, conforme Figura 3.1), a tensoudo lado secundrio vo(t) e a corrente atravs do
m
lado primrio do transformador para duas situaes de phase-shift (>). possvel observar
a
que com o aumento de a defasagem da corrente tambm aumenta e, consequentemente, o
ci
fator de potncia, corroborando com as informaes extradas da Figura 3.5 e Figura 3.6.
ta
Figura 3.7 Formas de ondas utilizadas para analisar o comportamento do fator de potncia para =180 e

varivel.
o
vo(t) d '
vi(t) o
iL(t) d
oc t
u
m
'
en
to
Um cenrio particular e importante a ser comentado a respeito da Figura 3.5 e
o
Figura 3.6 o caso em que nulo enquanto incrementado. Nesta situao, Po alcanar
u
seu valor mximo (1 p.u.) quando 90 e ser nulo para igual a 0. Tambm, observa-se
o
que, independente da potncia ativa aumentar ou diminuir (inclusive quando varivel), o
re
fator de potncia tende a ser unitrio quando tende a 180.
su
Para que se tenha uma melhor compreenso da situao exposta previamente, so
m
apresentadas na Figura 3.8 as mesmas formas de onda utilizadas na Figura 3.7, alm da
o
incluso das componentes fundamentais das tenses, com a tenso do lado secundrio referido
de
ao primrio, para duas situaes de phase-shift (> ). Embora a corrente esteja em fase com
u
a tenso (ou sua componente fundamental), ou seja, ==0, o conversor poder vir a ter um
m
baixo fator de potncia, pois este depender do valor de phase-shift. Com reduzido, a
a
componente fundamental de tenso do lado primrio apresentar um desnvel ou amplitude
q
menor do que aquela observada no lado secundrio, implicando aumento de reativos
ue
circulando atravs do transformador e, consequentemente, reduo do fator de potncia. Por
st
outro lado, o incremento de far com que o fator de potncia seja aumentado atravs da
o
diminuio da diferena de amplitude entre as tenses.
in
te
re
ss
[ 50
D
igo comportamento do fator de potncia para =0 e
Figura 3.8 Formas de ondas utilizadas para analisar
varivel.
it
e
vo(t) '
vi(t) u
iL(t) m
a t
ci
ta
v'fo(t)
vfi(t)
o
d
t
o
=0 d ' =0
oc
u
Com o propsito de observar o comportamento do conversor perante diferentes
m formas de onda de potncia ativa e fator de
valores de razo cclica, foram geradas as mesmas
en cclica. Como j comentado e explicado no
potncia do caso anterior, porm alterando a razo
to fins prticos limitada entre 1/3 e 2/3, mas
incio deste captulo, a razo cclica utilizada para
o
para fins de extrapolao de anlise foram utilizados os valores 0,3 e 0,7.
A Figura 3.9 mostra o perfil da upotncia ativa de acordo com a variao dos
ngulos e e usando d igual a 0,3. Devido o reduo da razo cclica, os valores mximos
re de se comparado ao primeiro caso.
de potncia ativa ocorrem para valores menores
su
Figura 3.9 Potnciam
ativa (pu) para d = 0,3.
(a) (b)
Po (p.u.) o 1,0
200 1,0 0,8
de 0,6
150 0,8
0,4
0,6 u 0,2
Po (p.u.)
100
0,4 0,0
50
m -0,2
0,2 -0,4
(graus)
0 0,0 a -0,6 = 180

-0,8 = 54
-50 -0,2 q -1,0 Po = 0,81
-0,4 0
= 180
-100 ue 50 = -126
-0,6 100 Po = -0,81
-150 150
-0,8 st 200 0 50 100 150 200
-200 -150 -100 -50
-200 -150 -100 -50 0
(graus)
50 100 150 200 o
te
re
ss
[ 51
Pode se observar tambm que ig o valor mximo do mdulo de Po,
aproximadamente 0,81, menor que o obtidoit para o primeiro caso, ou seja, 1,0. Quando a
razo cclica no 0,5, a corrente de fase see torna assimtrica, implicando no aumento do
u em uma reduo na potncia ativa mxima.
fluxo de potncia reativa e, consequentemente,
m
Este fato pode ser confirmado atravs da Figura 3.10, da qual se observa que o fator de
a
potncia no mximo aproximadamente, e coincidentemente, 0,81. Alm disso, os valores
mximo e mnimo do fator de potncia sociseparados por valores que variam em forma
crescente. ta

o potncia para d = 0,3.
Figura 3.10 Fator de
(a) (b)
FP d
200 1,0
o
0,8
150
0,6 d 1,0
0,8
100 = 180
0,4 0,6 = 0
50
oc 0,4 FP = 0,81
0,2 0,2
(graus)
PF
0 0,0 u 0,0
-0,2
-0,2 -0,4
-50 m -0,6
-0,8 0
-0,4 = 180
50
-100
-0,6
en -1,0
-200 -150
= -72
FP = -0,81 100
-100 -50
-150 0 150
-0,8 to 50 100
150 200 200 (graus)
-200 -1,0 (graus)
-200 -150 -100 -50 0
(graus)
50 100 150 200 o
Ainda com enfoque no discernimento
o das limitaes existentes no fluxo de
potncia para razo cclica varivel, so apresentadas
re na Figura 3.11 as mesmas formas de
onda utilizadas na Figura 3.8 para duas situaes
su de phase-shift (>=0) e d menor que 0,5.
Caso seja fixo e igual a 180, d poder sermobtido a partir da observao da amplitude da
tenso do lado primrio. possvel observaro que a variao de d, como j mencionado no
pargrafo anterior, torna a corrente assimtrica,
dealm de aumentar sua defasagem em relao
tenso no lado primrio devido ao deslocamento
u que esta sofre quando comparado com o
mesmo caso na Figura 3.7. Tambm, devido m diminuio de d, a amplitude da componente
fundamental de tenso no lado primrio menor
a do que aquela observada no lado secundrio,
que a mesma caracterstica discutida na Figura
q 3.8. Logo, e devido ao conjunto de fatores
discutidos, possvel afirmar que para uma ue razo cclica varivel o contedo reativo
circulando atravs do conversor ser maior do
st que aquele observado para a mesma situao
de dual phase-shift, porm com razo cclicao simtrica, corroborando, portanto, com as
informaes extradas da Figura 3.9 e Figura 3.10.
in Por fim, mesmo que o valor do dual phase-
te
re
ss
[ 52
shift esteja ajustado para o caso de fator deigpotncia unitrio ( e igual a 0 e 180,
respectivamente), como tambm mostrado naitFigura 3.11, a diferena de amplitude entre as
componentes fundamentais de tenses forar euma reduo do fator de potncia.
u
Figura 3.11 Formas de ondas utilizadas para analisarmo comportamento do fator de potncia para =180 e
varivel e d0,5.
a
ci
d vo(t) d
vi(t) ta
iL(t)
o
t
d
o
v'fo(t) '=0
d
vfi(t)
oc
u
t
m
en =0
to
o
A Figura 3.12 e Figura 3.13 mostram os perfis de potncia ativa e fator de
potncia, respectivamente, quando a razo ucclica 0,7. Este caso apresenta resultados
o a 0,3, porm com os valores de P e FP
similares aos resultados obtidos para d igual o
re
crescendo em direo reversa, ou seja, as condies mximas ocorrem para ngulos maiores
su
de se comparado com o primeiro caso. Por exemplo, para d=0,3 e =180, a potncia ativa
ser aproximadamente 0,81 p.u. quando for m
54, enquanto que, mantendo-se o mesmo valor
de =180, ser necessrio aumentar para o126, caso se deseje atingir a mesma potncia
mxima (0,81 p.u.) para d=0,7. de
Ainda possvel observar a partiru dos grficos apresentados previamente que o

ngulo de deslocamento de fase efetivo entre m as componentes fundamentais nos lados
primrio e secundrio pode ser controladoausando trs variveis de controle de forma que
ef
q Por exemplo, se ou d reduzido, ento
harmnicas e contedo reativo sejam otimizados.
ue
precisa ser incrementado com o objetivo de assegurar o ngulo efetivo constante e limitar o
ef
st
aumento do contedo reativo para, consequentemente, no aumentar os esforos nos
semicondutores. o
in
te
re
ss
[ 53
D
Figura 3.12 Potnciaigativa (pu) para d = 0,7.
(a) it (b)
Po (p.u.) 1,0
200 1,0 e 0,8
0,6
150
0,8 u 0,4
0,6 0,2
Po (p.u.)
100
0,4
m 0,0
50 -0,2
0,2 a -0,4 = 180
(graus)
0 0,0 -0,6 = 126

ci -0,8 Po = 0,81
-50 -0,2 -1,0
-0,4 ta 0
= 180
-100 50
= -54
-0,6 100
150
Po = -0,81
-150 200
-0,8 50 100 150
200 -50 0
o -200 -150 -100
-200 -150 -100 -50 0 50 100 150 200
(graus)
d
o
d potncia para d = 0,7.
Figura 3.13 Fator de
(a) oc (b)
FP
200 1,0
u
0,8
150
0,6 m 1,0 = 180
100 0,8 = 72
0,4 0,6 FP = 0,81
en 0,4
50
0,2 0,2
(graus)
to
PF
0,0
0 0,0 -0,2
-0,4
-50 -0,2 o -0,6
-0,8 0
-0,4
-100 u -1,0 = 180 50
-0,6 -200 -150 = 0 100
-100 -50 FP = -0,81
-150
-0,8 o 0 50 100 150
150 200 200 (graus)
-200 -1,0 (graus)
-200 -150 -100 -50 0 50 100 150 200 re
(graus)
Fonte: Prprio autor. su
m
3.1.3 Caracterizao da comutao dos interruptores
o
de
A caracterizao da comutao dos
u interruptores obtida a partir da anlise da
corrente variando no tempo: m
iL ( t ) 2 I L , , d sin t a (3.24)
q relao tenso e pode ser obtido a partir de:
Onde o ngulo de defasagem em
ue
Im IL , , d
arctan st (3.25)
Re IL , , d
o
in
te
re
ss
[ 54
D
ig obtm-se um resultado de em funo de
Resolvendo (3.25) a partir de (3.18),
senos e cosenos: it
e
2 G Vi cos Vi d cos 1 cos sin sin
arctan (3.26)
2 G Vi sin Vi d sin 1 ucos cos cos
m
Para que a comutao suave ocorra no interruptor superior da ponte de entrada,
a
necessrio que seja satisfeita a condio exposta em (3.27). Substituindo esta em (3.24),
ci
obtm-se (3.28).
ta
iL (0) 0 (3.27)

sin 0 o (3.28)
A expresso do ganho esttico para
d a curva de fronteira entre as regies de
comutao suave e dissipativa para o interruptor
o superior da ponte de entrada encontrada
substituindo (3.26) em (3.28) e rearranjando odresultado como:
Vi d cos 1 cos sin sin oc
Gi (3.29)
2 Vi cos u
m
Com a expresso encontrada anteriormente, possvel obter, tambm, a potncia
en de comutao suave e dissipativa para o
ativa para a curva de fronteira entre as regies
to (3.29) em (3.20):
interruptor superior da ponte de entrada aplicando
Poi , , d Re 2 Gi Vi e j IL*i , , d
o
(3.30)
u
Quando a razo cclica igual a 0,5, a expresso anterior valida tanto para o
o
interruptor superior, quanto para o inferior. Porm, quando a razo cclica alterada so
re
necessrias duas expresses de fronteira. O procedimento para a obteno da caracterstica de
su
comutao do interruptor inferior da ponte de entrada similar ao realizado previamente,
m
porm com uma condio diferente, que dada por (3.31). Fazendo a substituio desta
o
expresso em (3.24), obtm-se (3.32).
de
iL (2 d ) 0 (3.31)
u
sin 2 d 0 m (3.32)
Logo, a expresso do ganho esttico a para a curva de fronteira entre as regies de
q inferior da ponte de entrada dado atravs de
(3.33). J a potncia ativa para esta curva de fronteiraue encontrada a partir de (3.34).
Vi d cos 1 cos sin tan 2 d sin sin 1 cos tan 2 d

st
Gii (3.33)
2Vi cos sino tan 2 d
in
te
re
ss
[ 55
Poii , , d Re 2 Gii Vi e j IL*ii , , d

ig
(3.34)
it
Para que a comutao suave ocorra na ponte de sada, necessrio que seja
e
satisfeita a condio apresentada em (3.35). Substituindo esta em (3.24), obtm-se (3.36).
u
iL ( ) 0 m (3.35)
sin 0 a (3.36)
A expresso do ganho esttico paraci a curva de fronteira entre as regies de
ta da ponte de sada encontrada substituindo

(3.26) em (3.36). A expresso obtida est em (3.37).
o
Vi d cos 1 cos sin tan sin sin 1 cos tan
Go d tan (3.37)
2Vi cos sin
o
A potncia ativa para esta curva de fronteira encontrada substituindo (3.37) em
d
(3.20):
oc
Poo , , d Re 2 Go Vi e j IL*o , , d (3.38)
u
Os grficos da Figura 3.14 forammfeitos utilizando (3.20), (3.30) e (3.38). Para
traar as curvas a partir de (3.20) foram usados
encomo ganho esttico os valores 0,5; 1,0; 1,5 e
2,0. Pode-se observar que independente do ganho
to esttico sempre ocorrer comutao ZVS
em ambas as pontes quando a potncia ativa oestiver delimitada entre as curvas de fronteira.
Caso isto no ocorra, somente uma das pontesu estar funcionando no modo ZVS. Por
o a 0,5 e igual a 30 esta permanece abaixo da
exemplo, para a curva com ganho esttico igual
curva de fronteira da ponte de sada, portanto
re apenas a ponte de entrada funcionar com
comutao suave. J para o mesmo ngulo, porm
su com ganho igual a 1,5, somente a ponte de
entrada estar comutando no modo ZVS, poismeste ponto em questo est acima da borda da
ponte de sada. Uma caracterstica interessanteo o fato de que a comutao ZVS ocorre para
qualquer situao de quando o ganho esttico
de unitrio.
u qual ajustado em 120. Nesta situao, a
A Figura 3.15 apresenta o caso no
comutao ZVS tambm ocorrer nas duas pontes
m quando o ponto em anlise estiver situado
a elimina a caracterstica de comutao ZVS
entre as curvas delimitadoras. A diminuio de
para todos os valores de quando o ganho esttico
q unitrio. Neste caso em especfico da
ue caracterstica ZVS somente quando >40
Figura 3.15, para G=1 as duas pontes apresentam
e <-50. st
o
in
te
re
ss
[ 56
D
ig
Figura 3.14 Limite da comutao suave das pontes de entrada e sada para d = 0,5 e = 180.
2,0
it da ponte de entrada
fronteira
2,0
1,5
e
regio de comutao
1,5
dissipativa
1,0 u 1,0
regio ZVS
0,5 m
Po (p.u.) 0,5
0 a
fronteira da ponte de sada
-0,5 ci
ta
-1,0 regio regio de comutao
ZVS dissipativa
-1,5
o
-2,0
-80 -60 -40 -20 d 0 20 40 60 80
(graus)
Fonte: Prprio autor. o
d
Figura 3.15 Limite da comutao suave das pontes
oc de entrada e sada para d = 0,5 e = 120.
2,0
fronteira da ponte de entrada
u 2,0
1,5
regio de comutao
dissipativa m 1,5
1,0
en
regio ZVS 1,0
0,5
to 0,5
Po (p.u.)
0
o
-0,5 u
regio fronteira da ponte de sada
-1,0 ZVS regio deocomutao
dissipativa
-1,5 re
-2,0 su
-80 -60 -40 -20 0 20 40 60 80
m (graus)
o
Pequenas variaes de razo cclica em torno de 0,5 no alteram
de
significativamente a caracterstica de comutao observadas na Figura 3.14 e Figura 3.15.
u
Contudo, quando d comea a se distanciar de seu valor central, estas caractersticas so
m
alteradas. A terceira anlise de comutao do conversor proposto mostrada na Figura 3.16 e
a
utiliza uma razo cclica igual a 0,3. Devido a variao de d, os interruptores da ponte de
q
entrada apresentam caractersticas de comutao distintas e, consequentemente, e de acordo
ue
com (3.30) e (3.34), curvas de fronteira prprias. Diferentemente do caso anterior, existem
st
agora quatro regies de operao. A primeira a regio que funciona em modo ZVS para
o
ambas as pontes e ocorre para valores situados entre as curvas de fronteira mais internas, que
in
te
re
ss
[ 57
D
ig entrada e todos os interruptores da ponte de
so as dos interruptores superiores da ponte de
sada. Na segunda regio, caso um determinado it valor de G e esteja situado entre as duas
curvas de fronteira dos interruptores da ponteede entrada, somente os interruptores superiores

desta ponte comutaro de forma dissipativa. u Na terceira regio a ponte de sada e os
interruptores superiores da ponte de entradamfuncionam no modo ZVS. A quarta e ltima

regio de operao representa os pontos noa situados nos casos anteriores e funciona do
ci
mesmo modo observado nos casos em que d apresenta valor igual a 0,5.
ta
de entrada e sada para d = 0,3 e = 180.
Figura 3.16 Limite da comutao suave das pontes
2,0 fronteira do interruptor primrio superior
o
2,0
1,5 fronteira do interruptord regio de comutao
primrio inferior dissipativa nos 1,5
1,0 interruptores primrio
o 1,0
superior
regio de comutao
0,5
dissipativa
d 0,5
Po (p.u.)
regio ZVS
0 oc
-0,5 u
regio de comutao
m interruptores
dissipativa nos
-1,0 primrio inferior
en
-1,5 regio de comutao dissipativa
to
-2,0
-80 -60 -40 -20 o 0 20 40 60 80
(graus)
A quarta anlise realizada para oa situao em que a razo cclica maior que
0,5. O valor utilizado 0,7 e o grfico obtido re
apresentado na Figura 3.17. Analogamente ao
caso anterior existem quatro regies de comutao
su que funcionam do mesmo modo, porm
elas aparecem em regies simetricamente invertidas.
m
o
3.2 Anlise do modelo real de
u
A seo anterior apresentou a anlise
m do fluxo de potncia e caractersticas de
comutao considerando o modelo baseadoa em componentes fundamentais das tenses
atravs do transformador. Contudo, interessante
q checar se as harmnicas de alta frequncia
existentes devido comutao dos interruptores
ue podem afetar significativamente o modelo
previamente apresentado. Com esse propsito,
st o modelo real do conversor (no qual
realizado atravs do estudo de cada etapa deo operao) apresentado e matematicamente
descrito a seguir. A anlise torna-se complexa,
in pois o modelo apresenta quatro (devido
te
re
ss
[ 58
D
ig ) regies, totalizando 16 regies para apenas
variao de d) por quatro (devido variao de
it um valor para . De acordo com o exposto,
uma nica direo de fluxo de potncia e fixando
a anlise apresentada realizada considerandoe=180 e uma nica regio de razo cclica.
u
m
Figura 3.17 Limite da comutao suave das pontes de entrada e sada para d = 0,7 e = 180.
2,0 fronteira do interruptor primrio superior
a
1,5
regio de comutao ci
dissipativa regio de comutao
1,0 ta
dissipativa nos interruptores
primrio inferior
0,5
Po (p.u.)
0 o
0,5 regio ZVS
d regio de comutao
-0,5
1,0 dissipativa
o
-1,5 1,5 regio de comutao
dissipativa nosd fronteira do interruptor
2,0 primrio inferior
-1,5 interruptores primrio
superior oc
-2,0
-80 -60 -40 -20 u 0 20 40 60 80
(graus)
en
3.2.1 Fluxo de Potncia to
o
A topologia apresentada na Figurau 3.1 pode ser simplificada na forma do circuito
equivalente da Figura 3.18, onde o lado primrio
o referido ao secundrio, onde: LLA, LLB, LLC
so as indutncias de disperso por fase; VAp, re
VBp, VCp so as tenses por fase atravs do lado
primrio referido para o lado secundrio; V suAs, VBs, VCs so as tenses atravs do lado
secundrio em relao ao ponto central do barramento
m capacitivo. De acordo com os estados
dos interruptores, a razo cclica d e o phase-shift
o , as correntes atravs do transformador
assumem um determinado formato e, consequentemente,
de uma anlise particular para cada
caso pode ser desenvolvida. Portanto, a anliseu do conversor deve ser efetuada de acordo com
as regies de operao existentes, considerando,
m tambm, a mencionada forma de onda de
corrente. a
A Figura 3.19 mostra todas as formas
q de onda que representam a operao do
circuito equivalente da Figura 3.18, e, tambm,
ue a corrente atravs do lado secundrio da fase
A, considerando 1/3<d<1/2 e regio R1, que st corresponde a (1-2d)/2<</3-(1-2d)/2. A
anlise considera que =0 ocorre de acordoocom a componente fundamental da tenso de
fase vAp(), onde =t. Pode ser observado que
in existem dez estgios de operao para um
te
re
ss
[ 59
perodo completo de tenso vAp(). Adotando ig os terminais 1 e 2 da Figura 3.18 como

it
referncia, o circuito equivalente de Thvenin e, consequentemente, as expresses que
e
correspondem a tenso, indutncia e corrente podem ser determinadas como em (3.39), (3.40)
e (3.41), respectivamente. u
m
Figura 3.18 Representao simplificada usada
a na anlise do modelo real do conversor.
VAp VAs
1 ci 2
L
taLA
VBp VBs

LLB
VCp VCs
o
LLC
d
o
Figura 3.19 Formas de onda de tenso e correntedno lado primrio do transformador e tenso no lado
secundrio em relao ao ponto central do barramento capacitivo. Regio R1 em anlise: 1/3<d<1/2 e (1-
2d)/2<< oc
/3-(1-2d)/2.
d u
2 +Vo
v () 0 m
Va 0
Ap
36 0 -Vo
2
en
Va 0 3
vBp()
3 36 0
to
Va
2
0 6

3 36 0
o
vCp()
Va ( 0.5 ) 9
Va
2
0.5 12
u
3 +Vo
o
Va 15
v ()
2
0.5As
3 -Vo
re
i.p ( D d)
21
4
vBs() su
i.p 2( D d)
21

4 m
0 vCs() o
3
6 R0 R1 R2 R3 R4 de
9
12 u
15
21 iLAs() m

a
0 1 2 3 4 5 6 7 8 q9 10
26
ue
0 18 0 36 0
st necessrio definir a tenso mdia na sada
Para analisar os estgios de operao,
do conversor considerando Vo=Vdco/2. Comoomostrado na Figura 3.19, a tenso no lado
primrio do transformador pode assumir trs in nveis (-V , 0, +V ), enquanto que o lado
o o
te
re
ss
[ 60
D
igUsando (3.39) e (3.41) e determinando o nvel
secundrio pode assumir dois nveis (-Vo, +Vo).
it
de tenso para cada estgio de operao, a corrente pode ser determinada como em (3.42).
e
VBp' GVBs VCp' GVCs
Vth V GVAs
'
Ap u
(3.39)
2 2
LL m
Lth (3.40)
2 a
2 V 2 V ci
iLAs th d iLAs 0 th 0 (3.41)
3 LL 3 LL ta
2 VoG
iLAs 0 3 L , 0 1
o
i 2 V (1 G )
LAs 1 3 L
o
1 , 1 d 2
2 Vo (1 G ) o
iLAs 2 2 , 2 3
3 L d
2 Vo (3 2G )
iLAs 3 3 , oc3 4
3 2 L
2 Vo (2 G ) u

i
LAs 4 , 4 5
3 L
4
m
iLAs (3.42)
iL 5 2 Vo (2 2G ) 5 , en 5 6
As 3 L
2 Vo (3 4G )
to
iLAs 6 6 , o6 7
3 2 L
2 Vo (1 2G )
iLAs 7 7 , u7 8
3 L o
i 2 V (1 G)
LAs 8 3 L 8 , 8 re 9
o

i 2 Vo ( G ) , su 10
LAs 9 3 L
9 9
m
Onde [0-10] representa o instanteo entre os estgios de operao. Os instantes
podem ser encontrados em (3.43): de
u
0 0; 1 (1 2d ) 2 ; 2 ; 3 3 (1 2d ) 2 ; 4 3 (1 2d ) 2 ;
m
2 2 2
5 ; 6 (1 2d ) ; 7 a (1 2d ) ; 8 ; (3.43)
3 3 2 3 2 3
q
9 (1 2d ) 2 ; 10 .
ue
Substituindo (3.42) em (3.44) permite
st determinar a expresso para a potncia de
sada na regio R1. O mesmo procedimento o
utilizado para determinar a potncia nas demais
in
te
re
ss
[ 61
regies. A expresso genrica para as regiesigR1 a R4 apresentada em (3.45), onde KPo =

GVo2/L. it
3 2 e
Po G v As iLAs d (3.44)
2 0 u
K Po 6 2 3 m
6 d 1 d 8 , 1 3
3 2 a
KP 9 ci2 19
o d 7 9d 7 6d , 3
3 ta 12 3
Po , d (3.45)
K Po d 7 9d 7 6d 9 19 ,
2
3
o 12 3
4

2 11 d
Po , 4 6
36
4 K d 1 d

o
d
3.2.2 Caracterizao da comutao dos interruptores
oc
u
As condies que permitem atingir
m a operao ZVS no modelo real para os
interruptores superiores e inferiores da ponte en
de entrada e interruptores da ponte de sada so
iAs[(1-2d)/2]=0, iAs[-(1-2d)/2]=0 e iAs()=0,torespectivamente. Se as condies mencionadas
previamente so aplicadas na expresso de corrente
o vlida para uma dada regio, as curvas de
fronteira que determinam a comutao suave podem
u ser obtidas. As expresses para as curvas
de borda do interruptor superior da ponte de entrada,
o interruptor inferior da ponte de entrada e
interruptor da ponte de sada so dados por (3.46),
re (3.47) e (3.48), respectivamente.
1 6d su
6 d 7 , 1 3
m
1 6d
, 3 o
6 d 7 3
Giu de (3.46)
1 6d , u
6 d 7 3 4
m
1 6d
12 d 1 , 4 6
a

q
ue
st
o
in
te
re
ss
[ 62
D
ig
1 6d
6 d , 1 3
it
1 6d e
, 3
12 d 3 u
Gil (3.47)
1 6d , m
12 d 3 4
a

1 6d
12 d , 4 6
ci
ta
2 3
2 , 1 3
o
7 6d 18 ,
d
8
3
3
Go (3.48)
7 6d 18 ,
o
8 3
4
d
3 6
, 4 6 oc
2
u
A Figura 3.20 compara a potncia e as curvas de comutao obtidas a partir das
m
expresses (3.20), (3.30), (3.34) e (3.38) do modelo baseado nas componentes fundamentais e
en
expresses (3.45), (3.46), (3.47) e (3.48) do modelo real. Como as referncias dos modelos
to
fundamental e real so diferentes, um fator de correo -(1-2d)/2 para a varivel inserido
o
em (3.45). Pode ser observado que as curvas so bastante similares para G = 1,0 e G = 1,5. As
u
curvas com as fronteiras delimitadoras das regies de comutao suave e natural so plotadas
o
e comparadas, com semelhanas satisfatrias considerando o intervalo de phase-shift de 0 a
re
60 e razo cclica situada entre 1/3 e 1/2. interessante notar que o erro percentual mximo
su
verificado entre as curvas de potncia para os modelos real e fundamental aproximadamente
m
0,4% para G = 1,0 e 1,6% para G = 1,5. Esta excelente aproximao ocorre, quando d=0,389,
o
devido a caracterstica aproximadamente senoidal que a forma de onda de corrente iAs(t)
de
tende a assumir (ver Figura 3.19), eliminando, naturalmente, as harmnicas que potencializam
u
o aumento do erro.
m
Para valores de razo cclica prximos de 0,5 a corrente iAs(t) passa a apresentar
a
uma forma de onda com caractersticas mais retangulares, implicando no aumento do erro
q
percentual das curvas de potncia. Na Figura 3.21 apresentada a mesma anlise comparativa
ue
mostrada anteriormente, todavia elevando o valor da razo cclica para 0,486. O erro
st
percentual mximo verificado entre as curvas de potncia para os modelos real e fundamental
o
de aproximadamente 7%, corroborando, portanto, com a anlise realizada previamente.
in
te
re
ss
[ 63
D
Figura 3.20 Limite da comutao suave das pontes deigentrada e sada para os modelos real e fundamental para
d = 0,389 e = 180.
it
1,75 real e
fundamental fronteira do interruptor
1,50 fronteira do interruptor u primrio superior
primrio inferior 1,5
m
1,25
a
Po (p.u.)
1,0
ci 1,0
0,75
ta
0,50
0,25 o
d
0
10 20 30 40 50 60
o(graus)
d
oc
Figura 3.21 Limite da comutao suave das pontes de entrada e sada para os modelos real e fundamental para
d = 0,486ue = 180.
m
1,75 real
fronteira do interruptor
fundamental enprimrio superior
1,50
to
1,5
1,25 o
fronteira do interruptor
primrio inferior
Po (p.u.)
1,0 u
1,0
0,75 o
re
0,50
su
0,25
m fronteira da ponte de sada
0
10 20 o 30 40 50 60
(graus)
Fonte: Prprio autor. de
u
Analisando ainda a Figura 3.21, nota-se que o aumento da razo cclica tambm
contribui com o incremento na diferena entremas curvas de fronteira.
a
q
3.3 Anlise dinmica aplicando a teoria do gyrator
ue
st e transformador ideal, um quinto elemento
Alm do resistor, capacitor, indutor
linear, constante e passivo, chamado gyrator,o
usado na teoria de circuitos e foi introduzido
in
por Tellegen [27]. Analogamente ao transformador, o gyrator consiste de um elemento de
te
re
ss
[ 64
duas portas idealmente sem perdas e que nuncaig absorve ou armazena energia. Sua principal
propriedade transformar ou refletir para a itsegunda porta o elemento dual ao da primeira

e
porta de acordo com o coeficiente de acoplamento entre portas conhecido por coeficiente
u de um gyrator visto como uma indutncia
girosttico. Por exemplo, a capacitncia na sada
na entrada, enquanto que uma fonte de tensom transformada em uma fonte de corrente. Esta
a
propriedade tem grande importncia em processamento de energia desde que seja possvel a
ci entre duas fontes de tenso [28].
estrutura acoplar e processar o fluxo de potncia
ta por meio de circuitos com caractersticas
O uso do gyrator factvel somente
circuitos PIPO (Power Input equals Power
conservativas de energia, ou seja, os chamados
Output). Portanto, de acordo com o que jo foi exposto previamente nesta seo, e que,
d
segundo [29], o conversor DAB possui naturalmente um comportamento de gyrator, este
o de se analisar dinamicamente a topologia
elemento linear ser utilizando com o objetivo
apresentada nesse trabalho. O modelo ddinmico a ser desenvolvido analisar o
oc
comportamento da tenso de sada do lado secundrio em relao variao do ngulo .
u
3.3.1 O gyrator m
en
O gyrator possui dois tipos e suas to

simbologias so apresentadas na Figura 3.22. O
o
primeiro chamado gyrator condutncia, enquanto que o segundo de gyrator resistncia. As
u tipos de gyrator so dadas por (3.49) e (3.50),
relaes entre corrente e tenso para esses dois
respectivamente [29]. o
re
Figura 3.22 Simbologias dos su
dois tipos de gyrator condutncia.
(a) gyrator condutncia (b) gyrator resistncia
m
ii io ii io
g o r
+ + + +
de
vi vo vi vo
u
- - - -
m

a
q
ii 0 g vi
i g
0 vo ue (3.49)
o
st
vi 0 r ii
v r 0 i o (3.50)
o o
in
te
re
ss
[ 65
Tomando o modelo do gyratorigcondutncia como exemplo, observa-se das

it de entrada ii e tenso de sada vo ou corrente
equaes apresentadas previamente que corrente
e
de sada io e tenso de entrada vi esto relacionadas atravs do coeficiente girosttico g.
u
3.3.2 Modelo dinmico atravs do gyrator m

a
O modelo dinmico obtido a partircido gyrator possvel analisando-se a potncia

ativa Po em (3.20) para =180 e d=0,5, outaseja, em funo somente de . importante

atentar para o fato de que as expresses desenvolvidas atravs das componentes fundamentais
foram levantadas a partir de um modelo eltrico o por fase, portanto:
d
2 G Vi 2
Po 3 sin (3.51)
n f s LL o
d
Como o sistema em anlise do tipo PIPO, ento:
oc
Po Pi 2 Vi I L (3.52)
u
Substituindo (3.51) em (3.52) e referindo-se a expresso obtida para o lado
m
secundrio, obtm-se (3.53), que relaciona a corrente fasorial no lado secundrio do
en
transformador com a tenso de fase no lado primrio.
to
I G Vi
ILo L 3 sin o (3.53)
n n f s LL
u
Comparando (3.53) com (3.49), observa-se que a corrente fasorial no lado
o
secundrio representa o produto do gyrator condutncia com a tenso de fase no lado
re
primrio (3.54), ou seja, g relaciona a corrente na porta de sada com a tenso da porta de
su
entrada.
m
I Lo g Vi o (3.54)
Logo, o coeficiente girosttico paradeo conversor em estudo dado por (3.55).
G u
g 3 sin (3.55)
n f s LL m
O modelo eltrico que representa
a a injeo de corrente na porta de sada,
representada dinamicamente por uma carga qRC (resistiva e capacitiva), apresentada na
Figura 3.23. Portanto, a funo de transferncia
ue (FT) que fornece o comportamento da tenso
de sada vo da porta em funo de uma variao
st de corrente io encontrada em (3.56).
Linearizando (3.54) para um ponto de operao
o quiescente encontra-se o comportamento
caracterstico de corrente io para uma dada excitao
in o. Esta FT fornecida em (3.57).
te
re
ss
[ 66
D
ig do conversor utilizando o gyrator.
Figura 3.23 Modelo eltrico equivalente
io it
g.Vi e
Co u Ro Vo
m
Fonte: Adaptado de [29].
a
v s V s 1 1
GV I s o o ci
o o
io s I L s Co s 1 (3.56)
o
ta
Ro Co

ILo o io s G Vi
GIoo 3 cosoo (3.57)
o s n f s LL
d
o
Portanto, a funo de transferncia em malha aberta (FTMA) do modelo eltrico
d
equivalente do conversor utilizando o gyrator ser a convoluo entre (3.56) e (3.57) e a
oc
representao em diagrama de blocos dessa operao mostrada na Figura 3.24. O diagrama
u
de Bode da FTMA apresentado na Figura 3.25 e como esperado a partir de (3.56) e (3.57) o
m
sistema apresenta caractersticas de primeira ordem, com ganho determinado pelo ajuste da
en
varivel de controle .
to
o
Figura 3.24 Diagrama de blocos da FTMA do conversor utilizando a teoria do gyrator.
u
o io Vo
GIoo o GVoIo(s)
Fonte: Prprio autor. re
su
A grande vantagem em representar
m via gyrator um sistema eltrico controlado
na apresentao final do circuito, no qual se pode
o observar claramente quais e como as outras
variveis interferem em sua varivel de controle.
de A Figura 3.26 apresenta o modelo eltrico
equivalente em malha fechada do conversor utilizando
u o gyrator. Verifica-se claramente que
o controle da tenso na porta Vo realizadomcontrolando a fonte de corrente formada pelo
a atravs do ajuste do valor de phase-shift o

produto do gyrator e tenso da porta de entrada,
[30]. q
ue
st
o
in
te
re
ss
[ 67
D
Figura 3.25 Diagrama de Bode da FTMAigdo conversor utilizando a teoria do gyrator.
70
it
50 e
Ganho (dB)
30 u
m
10
a
10
ci
30
ta
0
Fase (graus)

30
o
60
d
90
o
120
0,1 1 10 100 1k 10k
d
Frequncia (Hz)
Fonte: Prprio autor. oc
u
Figura 3.26 Modelo eltrico equivalente em malha fechada do conversor utilizando o gyrator.
m
g.Vi en
Co toRo Vo
o
u +Vref
Cvo(s)
o
Fonte: Adaptado de [30].
re
3.4 Consideraes finais su

m
Uma sucinta anlise do conversoro proposto foi apresentada, caracterizando suas

propriedades de transferncia de potncia de
e modos de comutao dos interruptores. O
u o modelo eltrico equivalente da mquina
levantamento foi realizado utilizando-se apenas
m de tenso. Esta escolha partiu da proposta de
sncrona a partir das componentes fundamentais
facilitar e reduzir os esforos matemticos deaanlise, que foi possvel devido proximidade
q real e fundamental, como foi possvel ser
que existe entre as caractersticas dos modelos
observado na anlise comparativa entre os doisuemodelos.
As expresses de transferncia destpotncia e comutao foram implementadas e
o quase nulos quando o ngulo (e = 180)
foi observado que o conversor apresenta reativos
in em modo ZVS quando o ganho esttico
nulo e os interruptores sempre funcionaro
te
re
ss
[ 68
D
ig maior ser a possibilidade, quando ocorrer
unitrio. Por outro lado, quanto menor o ngulo,
it
variao do ganho ou da razo cclica, de o circuito sair da operao com comutao suave.
e
Portanto, observa-se que a melhor opo de projeto consiste em utilizar prximo de 180 e
valores mnimos de que garantam baixo u contedo reativo circulando atravs do
transformador e esforos reduzidos atravs dosmsemicondutores, alm da operao ZVS.

Por fim, foi realizada uma anlise a dinmica do conversor, obtendo-se a
ci ngulo de deslocamento de fase. A tcnica de
caracterstica de tenso a partir da excitao do
ta
anlise utilizada foi a teoria do gyrator, que garantiu uma eficiente compreenso do controle

de portas a partir da utilizao do gyrator condutncia.
o
d
o
d
oc
u
m
en
to
o
u
o
re
su
m
o
de
u
m
a
q
ue
st
o
in
te
re
ss
[ 69 [
D D
ig
4 EXEMPLO DE PROJETO PARA VALIDAO DE MODELO ig
it it
O comportamento de transfernciae e
de potncia eltrica e caracterstica de
comutao dos interruptores da topologiau proposta neste trabalho foram analisados u
m das componentes fundamentais. Aps essa
matematicamente no captulo anterior a partir m
a
a adequados de projeto para que seja possvel
anlise, possvel obter e utilizar parmetros
obter um conversor com alto rendimento. Este ci captulo tem como objetivo apresentar umci
exemplo de projeto para validao do modelo ta

matemtico concebido previamente. ta

Portanto, com especificaes apropriadas
e um breve levantamento matemtico
o
com o propsito de se especificar os componentes da topologia, projetado um conversor
o
d projeto de controle discreto para a tenso de
para validar o modelo fundamental estudado. Um
o
sada do conversor tambm ser projetado e discutido. d
d o
4.1 Especificaes e valores assumidos oc d

u o
m
As especificaes e valores assumidos para a validao do modelo so c
u
apresentados na Tabela 1 e Tabela 2. A tensoende entrada baseada em um banco de baterias
contendo oito unidades de 12V. A tenso to de sada foi escolhida a partir de demandas m
o
verificadas em estudos sobre microrredes e sistemas de distribuio CC, nos quais comum ea
nt
utilizao de barramentos de 380V [39]-[42].u Como o enfoque verificar a viabilidade no
modelo baseado em componentes fundamentais,o optou-se por utilizar um valor de tenso deo
re
sada que fosse o mais prximo possvel de 380V, o
porm utilizando o valor direto fornecido
su
pela relao de transformao do transformador. u
o
m de acordo com a anlise realizada no captulo
As escolhas de d, G e foram feitas
re
o o ganho esttico unitrio, garante a operao
anterior. A razo cclica de 0,5, juntamente com
de
em comutao ZVS para todas as faixas de operao s
do conversor. Os demais clculos so
apresentados na prxima seo. u u
m m
Tabela 1 Especificaesapara o exemplo de projeto. o

Tenso de entrada (Vdci
q) 96V d
Tenso de sada (Vdco) 371,2V
Potncia de Sada (Poue
) 3,5kW e
Fonte: Prprio autor. st u
o m
in a
te q
re u
ss es
[ 70
D
ig para o exemplo de projeto.
Tabela 2 Valores assumidos
Ondulao da tenso de entrada it (vdci) 5%
Ondulao da tenso de sada (vdco) 5%
Frequncia de comutaoe (fs) 20kHz
Razo cclica (d) u 0,5
Ganho esttico (G) 1,0
ngulo de deslocamento de fase entre braosm do lado primrio () 180
Fonte: Prprio autor. a
ci
4.2 Componentes ta

A seguir so calculados os valores
o dos componentes utilizados no circuito de
potncia, alm dos esforos dos semicondutores.
d
o
4.2.1 Clculos iniciais d
oc
A relao de transformao do transformador,
u necessria para referir a tenso do
lado secundrio para o lado primrio e, consequentemente,
m obter os valores de potncia do
conversor apresentado a seguir. O projeto fsico
en do transformador encontra-se no apndice
A deste trabalho. to
Vdco 1 371, 2 1 o 29
n n 1,933 n (4.1)
Vdci 4 1 d 96 4 1 0,5 u 15
A corrente de entrada do conversoro encontrada a partir de (4.2).

Po re
I dci I dci 36, 46 A (4.2)
Vdci su
m Vi calculada e apresentada em (4.3).
A componente fundamental de tenso
o
96 v ' v"
Vi 0,5 Vi 0,5 43, 22V (4.3)
2 2 de
Um reduzido valor de , juntamenteu com igual a 180, garante um elevado fator

m a ponto do contedo reativo do conversor ser
de potncia. Contudo, no pode ser to baixo
insuficiente para manter as condies de acomutao suave [19] devido ausncia de
q
defasagem entre corrente e tenso do transformador. Alm disso, um valor extremamente
baixo de tambm produz uma baixa resoluo ue no controle de fase e, consequentemente,
st
resulta em mais distoro nas correntes do conversor [26]. Um bom compromisso ajustar o
o obtm-se uma especificao suficiente para
projeto para ngulos de entre 20 e 40. Logo,
no comprometer a comutao suave ou causarinesforos demasiados aos semicondutores.
te
re
ss
[ 71
A partir das expresses de igcorrente e potncia ativa, apresentadas,

respectivamente, em (3.18) e (3.20), e do usoitdas informaes contidas na Tabela 1 e Tabela
2, chega-se a uma condio de indeterminao e entre e indutncia de disperso LL. Diante
u
deste impasse, se faz necessria a escolha numrica arbitrria de uma destas duas variveis,
porm utilizando como condies norteadorasmas anlises apresentadas no pargrafo anterior.
a em (4.5) e (4.6) so calculados o ngulo de
Portanto, adotando (4.4) com valor de indutncia,
ci
deslocamento de fase e o FP, respectivamente.
L 22,16 H ta
L (4.4)

Po ,180,0,5 Re 2 1,0 43,22 e j IL*o ,180,0,5 3,5kW 25,8 (4.5)
o
Po 25,8,180,0,5 d
FP 0,975 (4.6)
So 25,8,180,0,5 o
d
importante salientar que a indutncia de disperso do transformador idealizada
para zero, pois a obteno do valor desejado oc
de projeto extremamente complexo. Portanto,
se faz necessrio o uso de indutores adicionaisu com a indutncia requerida em (4.4). Maiores
m
detalhes a respeito do projeto dos transformadores e indutores podem ser encontrados nos
apndices A e B, respectivamente. en
to
4.2.2 Capacitor de entrada o
u
o
A Figura 4.1 mostra a forma de onda da corrente atravs da porta de acesso do
re
conversor ii(t) em um momento anterior a filtragem realizada pelo barramento capacitivo.
Quando comparada com a corrente de linha su
de uma fase qualquer do transformador iLp(t),
m de operao e possui um sexto do perodo de
observa-se que ii(t) equivalente a duas etapas
o
comutao do conversor. A componente fundamental da corrente de linha tambm
mostrada. Observa-se a semelhana entre as de
formas de onda real e fundamental. Portanto, a
u desenvolvido no capitulo anterior possvel
partir desta similaridade e do equacionamento
m
obter o valor de corrente eficaz atravs dos capacitores.
a
A partir do modelo baseado nas componentes fundamentais obtm-se de (3.24) a
q (4.7). Utilizando este ltimo valor, alm de
corrente mxima atravs do transformador em
ue
(4.2), possvel calcular, como em (4.8), a corrente eficaz atravs do capacitor de entrada. A
st
corrente mxima apresenta o dobro do valor devido a tenso sobre o capacitor ser a soma da
tenso sobre indutncia e transformador. o
in
te
re
ss
[ 72
D
ig
Figura 4.1 Curvas utilizadas para obteno dos esforos nos semicondutores.
it
Ts
ii(t) e
u
m iLp(t)
Ts/6 a
ci
ta componente fundamental
da corrente de linha

A tenso mxima sobre o capacitor
d fornecida em (4.9), de acordo com dados da
Tabela 2, enquanto que o valor de capacitnciao encontrado aplicando (4.8) em (4.10).
I Lmax 2 I L 25,8,180,0,5 19,6 A d (4.7)
Ts oc
6
6
2 I Lmax cos 2 f st I dci dt
2
I Cirms u I Ci 6,89 A (4.8)
Ts 0
rms
m
vdci en
VCimax Vdci VCimax 100,8V (4.9)
2 to
I Cirms
Ci Ci 11,96 F o
(4.10)
6 f s vdci
u
Na Tabela 3 e Tabela 4 so o apresentadas caractersticas dos capacitores
escolhidos, inclusive a quantidade de cada umredeles. A partir desta informao, obtm-se em
(4.11) o valor da capacitncia de projeto. su
m
Tabela 3 Caractersticas do capacitor
o eletroltico escolhido para a entrada
Fabricante Epcos
Tipo de Eletroltico
Modelo u B43304-A9107
Capacitncia 100F
Corrente eficaz m 2,17A
Tenso mxima a 400V
Resistncia srie equivalente 1,9
Quantidade q 6 unidades
Fonte: Prprio autor. ue
st
o
in
te
re
ss
[ 73
4.2.3 Capacitor de sada ig

it
Os esforos do capacitor de sada e so calculados de maneira similar aos do
capacitor de entrada. Valor eficaz da corrente,u tenso mxima e capacitncia so fornecidos,

respectivamente, em (4.12), (4.13) e (4.14). m
a
Tabela 4 Caractersticas do capacitor ci
de polipropileno escolhido para a entrada
Fabricante ta Epcos
Tipo Polipropileno
Modelo P614-X124
Capacitncia o 100nF
Tenso mxima 400V
Quantidade d 6 unidades
Ci 606 F d (4.11)
Ts
2 oc
6 I Lmax
6

I Corms
Ts
0 n cos 2 f st I dco dt u ICorms 1,78 A (4.12)
m
vdco
VComax Vdco VComax 389,8V en (4.13)
2
to
I Corms
Co Co 800nF o (4.14)
6 f s vdco
u
Na Tabela 5 e Tabela 6 so apresentadas caractersticas dos capacitores
o
escolhidos, inclusive a quantidade de cada um deles. A partir desta informao, obtm-se em
re
(4.15) o valor da capacitncia de projeto.
su
Co 471,7 F (4.15)
m
o
Tabela 5 Caractersticas do capacitor
de eletroltico escolhido para a sada
Fabricante Epcos
Tipo u Eletroltico
Modelo m B43503-S5477
Capacitncia 470F
Corrente eficaz a 1,1A
Tenso mxima q 450V
Resistncia srie equivalente 0,2
Quantidade ue 1 unidade
Fonte: Prprio autor. st
o
in
te
re
ss
[ 74
D
Tabela 6 Caractersticas do capacitorigde polipropileno escolhido para a sada
Fabricante it Epcos
Tipo Polipropileno
Modelo e P614-W601
Capacitncia u 470nF
Tenso mxima 630V
Quantidade m 3 unidades
Fonte: Prprio autor. a
ci
4.2.4 Semicondutores da ponte primria ta

A Figura 4.2 apresenta a caracterstica
o de comutao dos semicondutores,
exibindo as formas de onda na corrente atravs
d do interruptor iS(t) e no diodo iD(t), alm da
tenso vs(t) sobre o interruptor. A componente
o fundamental da corrente de linha tambm
mostrada. Observa-se a semelhana entre asdformas de onda real e fundamental e a partir
desta informao e do equacionamento desenvolvido
oc no capitulo anterior sero obtidos os
esforos nos semicondutores. u
m
Figura 4.2 Curvas utilizadas para obteno dos esforos nos semicondutores.
en
componente fundamental
to
vS(t) da corrente de linha
o
iS(t)
u
o
re
iD(t)
su

m

de
Pode-se observar que o inicio da conduo do interruptor pode ser considera igual
a defasagem da corrente de linha em relao
u a tenso vs(t), quando a corrente de linha
m
realiza o cruzamento por zero. O final da conduo ocorre em -. J o diodo, este conduz
somente durante . importante salientar queaesta anlise foi feita com o conversor operando
q
no modo boost, portanto, ao se inverter o fluxo de potncia, os tempos de conduo dos
ue de conduo do interruptor passar a ser [-,
semicondutores iro se inverter, ou seja, o tempo
0], enquanto que o do diodo ser [0, -]. st
o interruptores MOSFETs devido ao nvel
Na ponte primria sero utilizados
in dispositivo ir funcionar de maneira similar a
mximo da tenso de entrada (4.16). Logo, este
te
re
ss
[ 75
um retificador sncrono, no necessitando de ig diodo externo em antiparalelo. A corrente
mxima atravs do interruptor e o argumentoit da corrente do lado primrio so fornecidas,

e
respectivamente, atravs de (4.17) e (4.18). Diante do exposto, tem-se que a corrente mdia e
u a partir de (4.19) e (4.20), respectivamente.
eficaz do interruptor do lado primrio obtida
Caractersticas do interruptor escolhido para m
a ponte primria so apresentadas na Tabela 7.
Os clculos de perdas do interruptor escolhidoaso apresentados no apndice C.
VSimax VCimax VSimax 100,8V ci
(4.16)
ta
I Smax I Lmax I Smax 19,6 A (4.17)

arg IL , , d 12,9 o (4.18)
d
1
I Siav I Diav I Lmax sin t dt I Siav 6,08
o A (4.19)
2
d

1
I Lmax sin t dt I Sioc
2
I Sirms I Dirms 9,8 A (4.20)
2
rms
u
m
Tabela 7 Caractersticas do interruptor escolhido para o lado primrio
en
Fabricante International Rectifier
Tipo to MOSFET
Modelo o IRFP4321PbF
Mxima tenso dreno-fonte 150V
Mxima corrente de dreno u 78A
Resistncia de conduo o 12m
Tempo de subida 60ns
Tempo de descida re 35ns
m
4.2.5 Semicondutores da ponte secundria o
de
Na ponte secundria, como a tenso
u sobre os interruptores ser como exposto em
(4.21), optou-se pela utilizao de IGBTs. A
m corrente mxima atravs do interruptor e o
argumento da corrente do lado primrio so fornecidas,
a respectivamente, atravs de (4.22) e
(4.18). Logo a corrente mdia e eficaz sero, respectivamente,
q iguais a (4.23) e (4.24).
VSomax VComax VSomax 389,8V ue (4.21)
I Lmax st
I Somax I Somax 10,14 A (4.22)
n o
in
te
re
ss
[ 76
D
ig
1 I Lmax
I Soav I Doav sin t dt I Soav it3,19 A (4.23)
2 0
n
e
2
1 I
I Sorms I Dorms Lmax sin t dt IuSorms 5,06 A (4.24)
2 0 n m
O diodo em antiparalelo, como j amencionado anteriormente, apresentar esforos
mximos na inverso do fluxo de potncia e sero
ci os mesmos verificados no IGBT. Contudo
sero apresentados seus esforos em (4.25) eta (4.26) para o modo de operao usado neste
exemplo (modo boost).
0
1 I o
I Doav I Soav Lmax sin t dt I Doav 0,04 A (4.25)
2 n d
2 o
1
0
I Lmax
sin t dt I Do
2 n
I Dorms I Sorms d rms 0, 23 A (4.26)

oc
Caractersticas do interruptor escolhido para a ponte secundria so apresentadas
u
na Tabela 8. Os clculos de perdas do interruptor escolhido so apresentados no apndice C.
m
en
Tabela 8 Caractersticas do interruptor escolhido para o lado secundrio
Fabricante to International Rectifier
Tipo o IGBT
Modelo IRGP50B60PD
Mxima tenso coletor-emissoru 600V
Mxima corrente de coletoro 33A
Resistncia de coletor emissor 61m
Tempo de subida re 13ns
Tempo de descida su 15ns
Carga de recuperao reversa do diodo 150nC
m
Resistncia intrnseca do diodo 250m
de
4.3 Sistema de controle u
m
A Figura 4.6 mostra o sistema deacontrole utilizado para acionar os interruptores
do conversor CC-CC isolado bidirecional proposto
q nesse estudo de acordo com o nvel de
tenso VDCo. O sistema composto por um sensor
ue de tenso, filtro para eliminar rudos do
sinal amostrado, conversor analgico-digital ste dispositivo FPGA, no qual desenvolvido o
controlador digital. Por fim, para ajustar e amplificar
o o sinal proveniente do FPGA utiliza-se
drivers. in
te
re
ss
[ 77
Na Figura 4.4 apresentado o igdiagrama de blocos completo do sistema de

it
controle discreto, com a funo de transferncia da planta a ser controlada j estudada e
e
modelada no capitulo anterior a partir da teoria do gyrator em conjunto com o modelo
u
baseado nas componentes fundamentais, de acordo com (3.56) e (3.57).
m
a com o sistema de controle e acionamento.
Figura 4.3 Conversor proposto juntamente

ci
LApta LAs
LBp LBs
++ +
Co VDCo
VDCi LCpo LCs
Ci
SA3 SA4 SB3 SB4 SC3 SC4

d S4' S6' S2'
o
SA2 SA4 SB2 SB4 SC2 SC4 S2' S4' S6' d
Driver
oc
FPGA A/D Filtro Sensor de
10110 tenso
u 01100
V=k xVDCo
11101
en
tosistema de controle implementado.
Figura 4.4 Diagrama de blocos do
voref(z) e(z) o(z) o(s) io(s) vo(s)
o
Cv(z) At(z) Kc ZOH Gioo(s) GVoIo(s)
+- u
o
v'o(z) Ts
KA/D re Fa(s) Hv(s)

No qual: m
Cv(z) a FT do compensador discreto
o de tenso de sada;
At(z) a FT do atraso de transporte
deou computacional, referente converso A/D,
processamento do controlador e atualizao
u do sinal de controle;
Kc o ganho da portadora triangular;
m
ZOH o segurador de ordem zero;a
Hv(s) o ganho do sensor de tenso;
q
Fa(s) a FT do filtro anti-aliasing;ue
KA/D o ganho de quantizao do conversor
st analgico-digital;
Ts a taxa de amostragem do conversor
o analgico-digital.
in
te
re
ss
[ 78
D
ig atuar no sentido de atenuar variaes bruscas
O controlador discreto Cv(z) dever
it
de tenso no barramento de sada do conversor devido s perturbaes no ngulo de
e
deslocamento de fase . Estas perturbaes podero ocorrer devido a alteraes nas cargas
conectadas nas portas do conversor ou devido ua variaes no barramento de tenso da porta de
entrada. A seguir projetado o compensador m Cv(z), juntamente com os elementos e
a do sistema de controle.
dispositivos apresentados no diagrama de blocos
ci
4.3.1 Ganho do sensor de tenso ta

A tenso de realimentao obtida o a partir do sensor de tenso mostrado na

d
Tabela 9. Este dever ser ajustado para apresentar o ganho estabelecido em (4.28), que por
sua vez obtido a partir da tenso nominal de oprojeto e de acordo com a referncia (4.27).
d
oc sensor de tenso utilizado.
Tabela 9 Caractersticas do
Fabricante u LEM
Modelo LV 20-P
Valores mximos m 10mA/500V
Ganho (Kn) en 2500/1000
to
Voref 2,5V (4.27)
o
Voref 2,5 u
H v ( s) H v ( s) 6,73 103 (4.28)
Vdco 371, 2 o
re
4.3.2 Ganho da converso A/D su
m
o
Na Tabela 10 apresentado o conversor A/D adotado para realizar a captura
de A partir dos dados de resoluo e tenso de
digital do sinal amostrado pelo sensor de tenso.
u
amostragem possvel obter o ganho de quantizao em (4.30) do sistema de realimentao.
m forma contnua, no necessria uma elevada
Por se tratar de um sinal de tenso que opera de
taxa de amostragem, portanto adotou-se umaafrequncia de amostragem indicada em (4.29),
ou seja, na mesma frequncia da comutao doq conversor.
ue de amostragem e reteno (sample and hold
importante salientar que o processo
S&H) realizado na converso A/D, no qual
st buffers so utilizados em conjunto com
capacitores para manter o sinal amostradooconstante enquanto no ocorrer a prxima
aquisio [31], faz com que aparea um efeitoin
de atraso no sinal [32].
te
re
ss
[ 79
D
Tabela 10 Caractersticasigdo conversor A/D utilizado.
Fabricante it National Semiconductor
Modelo ADC128S022
Nmero de bits (n_bits) e 12 bits
Clock de converso u 0,8 a 3,2 MHz
Taxa de amostragem 200 ksps
Tenso de amostragem (VA/Dm) 3,3V
Nmero de canais a 8 canais
ci
f a f s 20kHz (4.29)
ta
2n _ bits 1 212 1
K A/ D K A/ D 1240,91 (4.30)
VA/ D 3,3
o
O circuito de S&H mencionado previamente
d modelado matematicamente como
um retentor ideal e chamado de segurador deoordem zero ZOH (zero order hold). O atraso
de fase que este elemento insere na aquisiod pode ser analisado a partir de um exemplo de
amostragem e reconstituio de um sinal na Figura
oc 4.5. Sempre que um sinal amostrado e
convertido novamente em um sinal analgicoupor um interpolador, cujo modelo pode ser um
simples retentor, no ser possvel reconstruir
m exatamente o sinal original, pois existe um
efeito de atraso que est relacionado diretamente
en com o perodo de amostragem do conversor
A/D [33]. Portanto, e segundo [32], a componente
to fundamental do sinal discretizado estar
atrasada do sinal original em aproximadamente
o meio perodo de amostragem. Este atraso
pode ser descrito matematicamente em termos u de fase como em (4.31) e dever ser
considerado no projeto de controladores discretos.
o
Ts
At A/ D re (4.31)
2
su
m
4.3.3 Filtro anti-aliasing
o
de
Para evitar a reproduo de sinais amostrados em uma converso A/D que no
u
caracterizam o original, o fenmeno conhecido por recobrimento (aliasing), deve-se, segundo
m
o teorema de Shannon, garantir que a frequncia de amostragem seja igual a frequncia de
a
Nyquist. Ou seja, o perodo de amostragem dever ser pelo menos a metade do perodo
q
natural de trabalho da planta a ser amostrada.
ue
st
o
in
te
re
ss
[ 80
D
ig
Figura 4.5 Efeito de Amostragem e Reteno: comparao de um sinal analgico com a sua verso
reconstruda (componente fundamental).
it
e
componente
fundamental do sinal
u
discretizado
m
sinal
analgico a sinal
discretizado
ci
ta

Ta
o
d t
o
d
Segundo [32], ao se limitar a banda passante do sinal amostrado frequncia de
oc
Nyquist, consegue-se eliminar rudos que potencialmente poderiam descaracterizar a forma de
u
onda do sinal original. Essa limitao de banda obtida atravs de filtros tipo passa-baixas.
m
Teoricamente, como a tenso de sada do conversor em anlise contnua, poder-
en
se-ia utilizar um filtro com frequncia de corte fcf igual a zero. Porm, em conversores
to
estticos a comutao dos interruptores provoca o surgimento de rudos indesejveis. Logo,
o
neste trabalho foi adotado um filtro ativo com valor de corte equivalente a uma dcada abaixo
u
da frequncia de amostragem, como apresentado em (4.32).
o
1 1
Fa s re
s s (4.32)
1 1
2 f cf 2 2 103 su
m
4.3.4 Ganho da portadora o
Para implementar os sinais de de

referncia, portadora e sistema de controle
necessrios para gerar o sinal de comandou dos interruptores, utilizou-se o kit de
m dispositivo de matriz de portas programvel
desenvolvimento Terasic D0-Nano, que tem um
em campo FPGA (Field Programmable Gatea Array).
q do D0-Nano e dentre estas, a frequncia de
A Tabela 11 apresenta informaes
ue
clock do sistema, que em conjunto com a frequncia de comutao do conversor determinam
st
a contagem do contador/temporizador da portadora triangular, como apresentado em (4.33).
Detalhes da forma de onda do temporizador e o
da prpria portadora triangular podem ser vistos
na Figura 4.6. in
te
re
ss
[ 81
D
Tabela 11 Caractersticas da placa ig
de desenvolvimento contendo o FPGA.
Fabricante it Terasic
Modelo D0-Nano
Clock do sistema fclk e 50MHz
u Altera Cyclone IV EP4CE22F17C6N
FPGA
153 pinos I/O
f clk 50 MHz a
Nt Nt 2500 (4.33)
fs 20kHz ci
ta
Figura 4.6 Modo de ajuste de PWM utilizando portadora triangular com simples atualizao.

o
amostragem
d
portadora
o
modulador t
triangular d contnuo
Nt
oc contador
u
m
modulador
discreto en
to t
pulsos o
u
o
re t

Contudo, o contador tambm sermutilizado para determinar a defasagem de 120
o
entre as fases do conversor. Por isso, importante readequar esta contagem de acordo com
de do lado secundrio (ou uma das pontes H
(4.34). Logo, a cada 832 contagens um dos braos
u
do lado primrio) ser acionado. Com esta atualizao, a frequncia de comutao efetiva do
conversor ser de 20,032kHz. m
N t 2496 a (4.34)
A portadora utilizada no projeto do q sistema de controle do tipo triangular com
simples atualizao, ou seja, o ajuste do sinaluede controle ser realizado apenas uma vez por
st
perodo, sempre no incio da contagem do temporizador e sincronizado com a amostragem do
o na Figura 4.6. Portanto, o ganho da portadora
conversor A/D, de maneira similar ao mostrado
ser como especificado em (4.35). in
te
re
ss
[ 82
1 1 ig
Kc Kc 801,28 106 (4.35)
Nt 2 1248 it
e
Revisitando a Figura 4.6, percebe-se que o PWM digital possui um atraso de
resposta dinmica que pode ser modelado comou um efeito de S&H [33]. Logo, da mesma
forma observada na converso A/D, alm domganho que a portadora provm FTMA, uma
reduo de fase na ao de controle ir surgir.aEste atraso pode ser modelado conforme (4.36)
e dever considerado no projeto. Esta expressoci mostra que existe uma equivalncia com um
ta com um ganho dependente da frequncia do
atraso de meio perodo de comutao cascateado
sistema. Considerando que uma tpica largura
de banda para um controlador est limitada em
o do conversor, o ganho em questo pode ser
um valor bem abaixo da frequncia de comutao
d
desprezado aproximando-o para um valor unitrio, mantendo, portanto, em (4.36) somente a
parte exponencial. o
d
1 s1d T2s T
s1d s sT2s Ts s
Ts
Att ( s) e e 2
e cos D
oc e 2
(4.36)
2 2
u
m
4.3.5 Atraso computacional
en
to
O atraso computacional ocorre em sistemas nos quais a palavra de controle
o
somente atualizada no perodo seguinte de amostragem [32]. O sistema adotado neste
u
trabalho baseado em dispositivo FPGA, logo estes se sobressaem quando comparado com os
o
tradicionais controladores digitais baseados em microcontroladores, DSCs ou DSPs, pois as
re
instrues do programa passam a ser concorrentes (executadas simultaneamente) e/ou
su
sequenciais, ao invs de somente sequenciais, implicando em aumento na velocidade de
m
execuo de rotinas.
o
Para se compreender melhor a diferena entre esses dois tipos de tecnologia
de
(FPGAs e dispositivos sequenciais) em termos de atraso computacional, particularizando,
u
porm, a anlise para o estudo de caso realizado neste trabalho, apresentada na Figura 4.7
m
como ocorre a atualizao da palavra de controle. O sinal modulador, que ser comparado
a
com a portadora para, consequentemente, atualizar o valor de , delimitado em um intervalo
q
mximo [+max,-min], com o ngulo zero situado exatamente na metade da amplitude do
ue
contador. O valor nominal de projeto para , j calculado em (4.5), dever est situado abaixo
st
do intervalo limite apresentado previamente e a uma distncia suficiente para que o
o
controlador tenha margem de manobra em caso de excitaes externas aplicadas ao conversor.
in
te
re
ss
[ 83
Caso a dinmica do sistema de controle atue ig de forma a tentar ultrapassar esses limites,
it sentido de preservar o conversor e/ou carga
circuitos e/ou rotinas de proteo iro atuar no
e o incio do processo de aquisio dos sinais
contra avarias. Como j mostrado na Figura 4.6,
analgicos est sincronizado com a contagemuinicial do circuito contador da portadora. Logo,
o intervalo de tempo mximo para que o m sistema de controle faa todo processamento
(amostragem do sinal analgico, clculos de aajuste do controlador e atualizao do sinal de
ci o novo valor de seja igual ou maior que
controle) no poder ultrapassar tmax, pois caso
ta
-min, a comparao entre moduladora atualizada e portadora no ocorrer e a resposta do

sistema, como consequncia, poder ser imprevisvel. Como uma rotina de FPGA elaborada
com um arranjo de elementos lgicos fsicos, o tem-se, portanto, uma operao concorrente,
d
logo a maior parte do processamento a ser realizado ser gasto na converso A/D, como pode
o
ser visto na Figura 4.7. J nos ditos dispositivos tradicionais sequenciais, as rotinas que
calculam e atualizam a palavra de controled ocupam bastante tempo, logo o valor de
oc perodo de atraso.
necessariamente ter que ser atualizado com um
u
m da observao da aquisio de dados, clculo do
Figura 4.7 Anlise de atraso computacional a partir
controlador e atualizao da varivel de controle.
en
portadora to
triangular
o
+max u
0 o
-min re
su
FPGA
tmax
t
m converso A/D
incio da
amostragem e da o clculo do
contagem do controlador e
temporizador de atualizao de
u t
m
a tempo
C, DSC ou DSP necessrio para
tmax
converso A/D q processamento
clculo do ueatualizao de
controlador
st
o
t
in
te
re
ss
[ 84
Contudo, importante salientarig novamente que a anlise em questo

it no absoluta. Uma moduladora com forma
particularizada para este estudo de caso, portanto
e
de onda tipicamente senoidal poderia ser suficiente para tornar a atualizao da varivel de
controle no mesmo perodo de amostragem uinvivel, assim como um elevado nmero de
malhas de controle a serem implementadas m ou sua complexidade (necessidade de
transformadas d-q ou -, por exemplo). Pora outro lado, um clock de processamento muito
elevado ou um conversor A/D extremamente cirpido possam garantir que um DSP seja capaz
ta perodo da amostragem, desde que suas
de atualizar a varivel de controle no mesmo
instrues permitam tal ao.
o
Deste modo, de acordo com o exposto anteriormente e devido forma como foi
concebido o software, pode-se considerard que o atraso computacional inerente ao
o
processamento do sistema de controle seja desprezvel. Logo, o atraso total na anlise ser
proveniente da converso A/D e da portadora,d j apresentados, respectivamente, em (4.31) e
oc
(4.36). Analisando esta ltima expresso no domnio da frequncia, possvel verificar que
u
sua fase ser igual ao valor apresentado em (4.31), portanto o atraso devido converso A/D
poder ser expresso atravs de um termo m exponencial, sendo possvel calcular o atraso
en elementos exponenciais, torna a anlise do
equivalente em (4.37). A FT obtida, por apresentar
to
projeto de controle mais complexo, todavia a aproximao de primeira ordem de Pad garante
a transformao de (4.37) em uma funo oracional e mais simplificada, como pode ser
observado em (4.38). u
s
Ts
s
Ts o
sTs
Attt ( s) e 2
e 2
e (4.37)
re
Ts su
1 s
sTs 2
Attt ( s ) e m (4.38)
Ts
1 s
2 o
de
4.3.6 Projeto do compensador u
m
Observa-se que a partir do diagrama
a de blocos da Figura 4.4 que, para a planta em
anlise, possvel descrever matematicamente
q a expresso geral (4.39) da variao de
pequenos sinais para a tenso Vo j compensada.
ue Nesta anlise, as FTs e sinais que esto no
domnio da frequncia foram transformados para
st o domnio z.
vo ( z ) Cv ( z ) Attt ( z ) Kc GIoo ( z ) GVo Io ( z ) vo
oref ( z ) vo ( z ) H v ( z ) Fa ( z ) K A/ D
(4.39)
in
te
re
ss
[ 85
Colocando vo ( z ) em evidncia, obtm-se: ig

it
1 FTMAcomp ( z ) vo ( z ) Cv ( z ) Attt ( z ) Kc GIoo ( z ) GVo Io ( z ) voref ( z ) (4.40)
e
Onde: u
FTMAcomp ( z ) Cv ( z ) Attt ( z ) Kc GIoo ( z ) GVom
Io ( z ) H v ( z ) Fa ( z ) K A/ D (4.41)
a
A partir das expresses (4.40) e (4.41), obtida a variao de pequenos sinais para
a tenso de sada j compensada: ci
1 FTMAcomp ( z ) ta
vo ( z ) voref ( z ) (4.42)
H v ( z ) Fa ( z ) K A/ D 1 FTMAcomp ( z )
o para se obter a menor variao possvel da
Observa-se na expresso (4.42) que,
d
tenso devido s perturbaes externas, necessrio projetar um compensador de ganho
o apresente uma magnitude muito maior que o
elevado. Com isso, garante-se que FTMAcomp(z)
nmero 1, tornando este desprezvel e fazendo
d com que a frao relacionada a esta
oc amostrado ser o mais prximo possvel do
expresso seja unitria. Logo, o sinal de tenso
u
valor de referncia e, consequentemente, variaes das perturbaes sero refletidas de forma
m No entanto, a escolha do compensador deve
desprezvel para o sinal de sada do sistema [34].
en desejada na resposta do sistema.
ser obtida levando-se em considerao a dinmica
to consiste em obter um ganho com declive de -
A tcnica por anlise da frequncia
o a funo de transferncia em malha aberta
20 dB/dcada na frequncia de cruzamento para
u fase superior a 0. Sistemas com margem de
FTMA compensada, alm de uma margem de
o plos no semiplano direito, implicando a
fase abaixo de 0 apresentam um ou mais
re prxima a margem de fase estiver do ngulo
instabilidade planta controlada. Quanto mais
su
zero (ou seja, a fase prximo a -180 no diagrama de Bode), mais oscilatria ser a resposta
dinmica do sistema, por isso desejvel quemsistemas de controle realimentado apresentem
o importncia que o ganho nas regies de baixa
valores acima de 45 [34]. Tambm, de suma
de
frequncia seja suficientemente elevado, enquanto que para regio de altas frequncias seja
u de minimizar os efeitos de rudo [35]. Outro
atenuado to rapidamente quanto possvel a fim
fator importante para garantir a estabilidade m
ao sistema de controle a correta alocao da
a pois segundo a teoria de controle, este valor
frequncia de cruzamento da FTMA compensada,
dever ser no mnimo um quarto da frequnciaq de operao da planta [35]. Quanto maior for a
frequncia de cruzamento, mais rpido ser ouetempo de resposta do compensador. Por outro
st com a frequncia de operao da planta, o
lado, quando este valor apresenta proximidade
o as oscilaes naturais da planta, tornando o
compensador tende a atuar no sentido de atenuar
sistema instvel. in
te
re
ss
[ 86
Aps essa explanao respeitoig de dinmica e estabilidade em sistemas de

it conversor. A FTMA no compensada dada
controle, a seguir projetado o compensador do
e
pela expresso (4.43) e para dar prosseguimento a sua anlise e posterior obteno do
u
controlador de tenso, faz-se necessrio escolher qual mtodo de projeto ser empregado.
Existem, basicamente, duas metodologias, na mqual na primeira, o projeto dos controladores
a
realizado diretamente no domnio discreto, enquanto que a segunda consiste em projetar o
controlador no domnio da frequncia para, ciem seguida, discretiz-lo [32]. Optou-se neste
trabalho em utilizar a primeira metodologia.ta Logo, a discretizao de FTMA(s) foi feita
de avano (4.44), que consiste em aproximar
atravs da integrao de Euler do tipo retangular
a forma de onda a ser discretizada em umao soma de retngulos atravs de um processo
d
idntico ao realizado por um circuito de S&H, ou seja, matematicamente similar a um
segurador ZOH. o
FTMA( s) GIoo ( s) GVo Io ( s) H v ( s) Fa ( s) K Ad/ D Attt ( s) Kc (4.43)

oc
z 1
s u (4.44)
Ts
m
O mtodo de discretizao mencionando previamente foi realizado com o auxlio
en
do comando c2d da ferramenta Matlab, com o uso do mtodo ZOH. Como este
to
procedimento j insere naturalmente o atraso de fase proveniente da converso A/D e
o
portadora digital, a funo de atraso (4.38) deve ser retirada de (4.43).
u
O diagrama de Bode da FTMA(z) discretizada e no compensada apresentada na
o
Figura 4.8. Como possvel observar, a planta naturalmente estvel, com declive de -20
re
db/dcada, juntamente com uma margem de fase maior que 0. Contudo, o sistema apresenta
su
um reduzido ganho em baixa frequncia, uma margem de fase superior a 90, alm de
m
frequncia de cruzamento quase 400 vezes menor que a frequncia de comutao do
o
conversor. Logo, a adio de um compensador til para melhorar a velocidade de resposta e
de
o desempenho do sistema quando este submetido a perturbaes externas.
u
Deseja-se obter uma FTMA com frequncia de cruzamento fc de
m
aproximadamente 500Hz, ou seja, um valor superior a duas dcadas abaixo da frequncia de
a
comutao (20kHz) e a da frequncia de corte do filtro anti-aliasing (2kHz). Assim,
q
garante-se o desacoplamento da frequncia de comutao do conversor e a garantia de no
ue
interferncia do filtro. Deste modo, de acordo com as caractersticas do diagrama de Bode
st
apresentado na Figura 4.8 e com a frequncia de cruzamento especificada em projeto, foi
o
escolhido o compensador do tipo proporcional e integral (PI). A frequncia do zero do
in
te
re
ss
[ 87
compensador alocada aproximadamente a umaig dcada abaixo da frequncia de cruzamento
para que se obtenha um declive na curva de it

ganho igual a -20 dB/dcada na passagem pelo
ganho unitrio em lao aberto. e
u
m FTMA discreta no compensada.
Figura 4.8 Diagrama de Bode da
20
a
10
0 ci
-10 ta
Ganho (dB)
-20

-30
-40 o
-50 d
-60
o
-70 mg = 43,3 dB
freq. = 3420 Hz d
-80
0
oc
-45
u
-90
Fase (graus)
m
-135
en
-180
to
-225 mf = 98,3 o
fc = 48,3 Hz
-270 u
10-1 100 101 102 103 104
Frequncia
o (Hz)
re
Na Figura 4.9 mostrado o diagrama de Bode do sistema compensado. Observa-
su
se que a frequncia de cruzamento obtida, com declive de -20dB/dcada, de 534Hz para
m
uma margem de fase de 68,1, caracterizando, portanto, um sistema estvel com elevao do
o
ganho em baixa frequncia e aumento da velocidade de resposta.
de
A Figura 4.10 apresenta a resposta ao degrau para o compensador discreto
u
projetado. Observa-se que o sobressinal mximo encontrado 3,9%, enquanto que o tempo de
m
resposta ou de acomodao para uma oscilao mxima de 1% do sinal de 11,3 ms. Logo,
a
verifica-se que o compensador possui um bom compromisso entre atenuao da amplitude em
q
relao ao tempo de estabilizao do sinal.
ue
O compensador PI discreto projetado (4.45), como pode ser observado, apresenta
st
visualmente um dos critrios que norteiam a garantia de estabilidade de sistemas em malha
o
fechada em tempo discreto [31], que so os polos e zeros da FT estarem situados no interior
in
do crculo unitrio do plano z da Figura 4.11.
te
re
ss
[ 88
D
Figura 4.9 Diagrama de Bodeigda FTMA discreta compensada.
80 it
60 e
Ganho (dB) 40 u
20 m
a
0
ci
-20
mg = 22,1 dB ta
-40 freq. = 3390 Hz
-90

o
-135 d
Fase (graus)
o
-180
d
-225 oc
mf = 68,1
fc = 534 Hz u
-270
10-1 0
10 10 m 1
102 103 104
Frequncia (Hz)
Fonte: Prprio autor. en
to
Figura 4.10 Resposta ao degrau
o para o compensador projetado.
1,1
u
1,0
o
0,9
re
0,8 su
Amplitude
0,7 m
0,6
o
de
0,5
u
0,4 sobressinal: 3,9%
m tempo de resposta: 11,3 ms (1%)
0,3 a 10,0
0 2,5 5,0 7,5 12,5 15,0 17,5 20,0
t (ms)
q
ue
st
U z B z A 11,3325 z 11, 2305
Cv z (4.45)
E z z 1 z 1 o
in
te
re
ss
[ 89
D
ig unitrio centrado na origem.
Figura 4.11 Plano z com crculo
it
Im
regio de e
estabilidade
u
m 1
a Re
ci
ta

d
4.3.7 Representao numrica em sistemas digitais
o de ponto fixo
d
A FT do controlador discreto projetado
oc anteriormente est no domnio z. Logo,
para fins de implementao atravs de software,
u se faz necessrio transformar esta expresso
para sua equao a diferenas equivalente a partir
m da transformada z inversa, de acordo com
(4.46), nos quais u(k) e e(k) so o sinal ou palavra
en de controle e o erro no instante atual k,
respectivamente, enquanto que u(k-1) e e(k-1)torepresentam os seus valores em uma iterao
anterior k-1. O sinal de erro obtido a partir da
o diferena entre a referncia e sinal amostrado
da tenso de sada com os ganhos j includos,uconforme a Figura 4.4.
u k u k 1 B e k A e k 1 o (4.46)
e k voref k vo' k re (4.47)

su
Como o FPGA um dispositivo que trabalha em regime de ponto fixo, o sinal de
m
realimentao amostrado, alm de variveis e constantes internas do programa de controle,
o
devero ser nmeros inteiros. Essa caracterstica facilita a interao com conversores A/D e
de
PWMs digitais, j que estes recursos perifricos normalmente convertem grandezas
u
analgicas em nmeros de ponto fixo [36]. Contudo, operaes matemticas como diviso,
m
comuns na implementao dos controladores digitais, tero respostas truncadas que,
a
consequentemente, podero descaracterizar a atualizao do sinal de controle. Para atenuar
q
este erro inerente a sistemas de ponto fixo, recorre-se a notao numrica Q.[36], sendo uma
ue
das mais comumente utilizadas a do tipo Q15 [32]. Nesta tcnica, o nmero digital
st
(implementado de fato pelo FPGA) normalizado para uma base especfica mltipla da base
o
2 que assegure que os coeficientes sejam menores que a unidade, evitando estouros numricos
in
e possibilitando representar todas as variveis no formato Q15 [32]. Como esta base
te
re
ss
[ 90
escolhida para se um nmero na potncia de ig2, as operaes de multiplicao e diviso so

it
simplesmente manipuladas por operaes de deslocamento [36].
A Tabela 12 apresenta os limites e numricos da representao Q15 e, como
mencionado previamente, o nmero neste formato u inferior a unidade, exceto para o limite
m
negativo. O limite positivo do valor digital correspondente, por exemplo, atinge 32767, o que
garante o escalonamento dos coeficientes apara nmeros grandes e inteiros, atenuando,
consequentemente, o erro no arredondamentocida parte fracionria devido a elevada resoluo
da representao numrica. ta
pela diferena entre a referncia voref(k) e o
O sinal de erro em (4.47), constitudo
sinal amostrado vo(k), e como observado em o(4.54), necessita ser normalizado para a notao
Q15. Utilizando como base para a referncia dNref = 742,4V, obtm-se em (4.48) a referncia
no formato Q15. o
d
oc e preciso do formato Q15.
Tabela 12 Limites numricos
N de bits inteiros u 1
N de bits fracionrios 15
Limite positivo Q15 m 0,999969482421875
Limite positivo equivalente inteiro de 16 bitsen 215 - 1 = 32767
Limite negativo Q15 -1
Limite negativo equivalente inteiro de 16 bitsto 15
-2 = -32768
Resoluo o 0,000030517578125
u
Vdco
vorefQ 2 16384
15
o (4.48)
N ref
re
No sistema controlado e estabilizado, o valor de referncia dever ser igual ao
su
sinal amostrado, logo se faz necessrio adequar a realimentao da planta da comparao com
m
(4.48). Portanto:
o
vorefQ Vdco H v ( s) K A/ D kH kH 5,281 (4.49)
de
A representao numrica de (4.49) u em Q15 obtida em (4.50) utilizando como
base Nk = 23, para que seja assegurado que o coeficiente
m convertido seja menor que a unidade.
k H 15 a
k HQ 2 21632 (4.50)
Nk
q
Com (4.48) e (4.50), possvel encontrar
ue o sinal de erro tambm no formato Q15,
como apresentado em (4.51). st
N
eQ k vorefQ voQ
'
k vorefQ kHQ ADC k o
15k (4.51)
2
in
te
re
ss
[ 91
Onde ADC(k) o valor digital j igquantizado e codificado durante o processo de

converso A/D. it
e
Os coeficientes A e B do compensador (4.45), tambm necessitam ser
u que todas as variveis do sistema de controle
normalizados para a notao Q15 para garantir
m
se mantenham no formato citado. Deve-se encontrar uma base NQ que seja o menor mltiplo
de base 2 comum a ambos os coeficientes para a garantir que sejam menores que a unidade
ci
[32]. Logo, para NQ = 24 os coeficientes da equao a diferenas na representao Q15 AQ e
ta
BQ so, respectivamente, (4.52) e (4.53). importante salientar que o coeficiente do sinal de

controle na iterao anterior u(k-1), por ser unitrio, no precisa ser normalizado.
A 15 o
AQ 2 23000 (4.52)
NQ d
B 15 o
BQ 2 23209 (4.53)
NQ d
oc N
uQ k uQ k 1 BQ eQ k AQ eQ k 1 15Q (4.54)
u 2
Por fim, antes da atualizao de ,mou seja, antes da comparao entre os sinais de
en o sinal para seu formato digital, alm de
controle e portadora triangular, deve-se converter
to
normaliz-lo para um valor equivalente a amplitude da portadora (4.34). Ento:
utr k uQ k
Nt 2 1 1247
uQ k
o
(4.55)
215 32768 u
o
4.4 Programao do FPGA re
su
m
Para implementar os sinais de referncia, portadora triangular e compensador
o Quartus II Web Edition, desenvolvido pela
projetados na seo 4.3, foi utilizado o software
Altera. Nesta ferramenta existem portas e deblocos lgicos j disponibilizados, alm da
u
possibilidade de desenvolvimento de blocos prprios a partir da utilizao da linguagem de
m Integrated Circuits), comumente chamada
descrio de hardware VHSIC (Very High Speed
a
de linguagem VHDL (VHSIC Hardware Description Language) na comunidade cientfica.
q se utilizar a linguagem VHDL, alm da
Uma das principais vantagens de
ueao invs de somente sequencial, caracterstica
possibilidade de uma programao concorrente
j mencionada neste trabalho, o maior graustde liberdade de programao que dispositivos
o Estes ltimos j possuem um conjunto de
FPGAs proporcionam perante Cs ou DSPs.
in
instrues j inseridas no montador do fabricante, enquanto que os FPGAs possuem apenas
te
re
ss
[ 92
D
ig contadores, ficando ao cargo do programador
blocos lgicos como portas lgicas, flip-flops ou
it
desenvolver suas prprias instrues, como poder ser visto mais adiante.
Na Figura 4.12 apresentado o ediagrama de blocos geral contendo as rotinas
u
desenvolvidas e os dispositivos lgicos utilizados. As rotinas concebidas atravs da
linguagem VHDL, tanto quanto o diagrama dem blocos mais detalhado montado no ambiente
a Apndices deste trabalho. Pode-se observar
Quartus II Web Edition, podem ser vistos nos
ci
que as etapas ou blocos so executados paralelamente ou de maneira concorrente, como j
ta
mencionado anteriormente. A seguir sero descritos o funcionamento bsico de cada um dos
blocos.
o
d
Figura 4.12 Diagrama de blocos do sistema desenvolvido.
PWM primrio
en o portadora SA1
conversor A/D
divisor de frequncia SA2
en_AD dhabilita
en_AD CLK SB1
CS CLK
CLK CLK_AD SCLK PWM_pri en_in razo cclica
ADC CS SB2
DOUT
oc
o
PWM_sec proteo
SC1
CLK v'o
SC2
u
sobretenso PWM secundrio
m S1'
compensador CLK
saturador proteo S4'
ADC
CLK
en CLK S3'
CLK_sat CLK_sat en_in razo cclica
CS o proteo S6'

ADC to subtenso
S5'
CLK S2'
oADC
proteo

o
4.4.1 Divisor de frequncia e conversor A/D re
su
O diagrama de blocos do sistemamdigital implementado do tipo sncrono, logo
todas as rotinas utilizam o mesmo sinal deo clock de frequncia igual a 50 MHz, que
fornecido pelo kit de desenvolvimento, como de
j apresentado na Tabela 11. A nica exceo
o bloco conversor A/D, pois como descrito
u na Tabela 10, a frequncia mxima deste
m e utilizar o bloco divisor de frequncia, que
dispositivo 3,2 MHz. Logo, necessrio criar
basicamente um contador que reduz o sinal de
a clock original para 3,125 MHz.
A programao do bloco conversor
q A/D, responsvel pela converso A/D do
sinal de realimentao, foi desenvolvida a partir
ue do diagrama de tempo do conversor A/D
ADC128S022 apresentado na Figura 4.13. Este
st dispositivo possui dois modos de operao e o
utilizado neste estudo foi o modo serial. Comoopode ser observado, para que a converso seja
realizada necessrio aplicar um sinal lgicoinem nvel baixo na entrada CS (chip select) do
te
re
ss
[ 93
D
ig ao conversor A/D quando recebe autorizao
dispositivo. O bloco em anlise envia este sinal
do bloco portadora atravs do sinal en_AD,itcomo pode ser observado na Figura 4.12. Aps
e
a autorizao, o conversor A/D inicia o ciclo de converso utilizando o sinal de clock
u
SCLK, proveniente do bloco divisor de frequncia, e recebendo o sinal analgico a partir da
m CS colocado em nvel alto para desabilitar
entrada DOUT. Com a finalizao da converso,
a
o conversor A/D e informar aos blocos portadora e compensador sobre o trmino do
ci
processo, alm de enviar o sinal ADC, j quantizado e codificado, aos blocos que necessitam
deste dado. ta

Com o objetivo de facilitar o entendimento do princpio de converso utilizando o
CI ADC128S022, alguns sinais que aparecem o no diagrama de tempo de converso foram
d
omitidos da Figura 4.12. Contudo, o protocolo de converso detalhado relativamente
o o sinal de clock, a entrada DIN receber o
simples de se compreender: aps o CI receber
d envia o cdigo binrio 02 no decorrer de
endereo do canal selecionado, enquanto DOUT
quatro ciclos, com o propsito de informar aoocsistema receptor que os bits contendo o sinal
u serialmente.
analgico digitalizado comearo a ser enviados
m
en do conversor A/D ADC128S022.
Figura 4.13 Diagrama de tempo serial
to
o
u
o
re
su
m
Fonte: Texas Instruments [37]. o
de
4.4.2 Portadora u
m
O bloco portadora, como podea ser visto na Figura 4.12, tem como funo
principal realizar o phase-shift entre as pontesqprimria e secundria. A lgica por trs de sua
ue
implementao similar ao CI comercial UCC9885 e seus predecessores, o qual compara
uma funo dente de serra com um sinal de stcontrole para que seja possvel obter um sinal
o primrio inicializado na origem da rampa
PWM secundrio deslocado em relao ao PWM
in
[38]. As formas de onda mostrando a comparao entre funo triangular e sinal de controle
te
re
ss
[ 94
desenvolvido neste trabalho so mostradas naig

Figura 4.14, contudo algumas caractersticas da
it
portadora j tinham sido introduzidas previamente na Figura 4.6. O PWM do lado primrio,
e
que fixo, inicializado na metade da portadora, enquanto que o PWM do lado secundrio
poder ser deslocado, em relao a refernciau0, por todo o intervalo crescente da portadora
[min, max]. No entanto, como j mencionadomna subseo 4.3.5, o sinal modulador, que ser
a
comparado com a portadora para, consequentemente, atualizar o valor de , delimitado em
um intervalo mximo [+max,-min]. ci
ta

Figura 4.14 Atualizao do phase-shift a partir da comparao entre sinal de controle e portadora triangular.
' '
o max
Portadora Sinal de
Controle d
+
0 o
-
d
min
amostragem oc amostragem
Secundrio Primrio
PWM
u
m
PWM
en
to
o
Diante do exposto, apresentado u na Figura 4.15 o fluxograma funcional do
o
algoritmo desenvolvido para o bloco portadora. Como j observado na Figura 4.12,
re
portadora possui um entrada habilita, que permite ao usurio, atravs de uma chave externa,
su
desabilitar a portadora triangular e, consequentemente, a operao do conversor, fazendo com
m
que todas as variveis do bloco e flags de monitoramento sejam colocadas nas condies
iniciais. Ao habilitar o bloco portadora, esteo passa a trabalhar de forma sincronizada com o
clock do sistema digital implementado. O sinal de de autorizao para inicializar a converso
A/D, que enviado atravs da sada en_AD, u j mencionada na subseo anterior est
m
sincronizada com o incio do contador responsvel por realizar a temporizao da portadora
a baseia-se em um lao condicional e dentro
triangular. Observa-se que o contador crescente
q
deste est situada habilitao do PWM primrio e a atualizao de , juntamente com a
habilitao do PWM secundrio, sinais estes ue
que so enviados aos blocos responsveis pelos
PWMs atravs das sadas PWM_prim e PWM_sec, st respectivamente.
o
in
te
re
ss
[ 95
D
Figura 4.15 Fluxograma do algoritmoigdesenvolvido para o bloco portadora.
habilitao da portadora
atravs de chave externa
it
PWM primrio e
S contador=max N contador<max
inicio & e &
referncia do phase-shift
flag_max=1 flag = 1
N u S
N N contador=max N contador>min
condies iniciais para
flags e sinais de sada
habilita portadora m & &
N flag_max=0 flag = 0
flag 0 contador = 0
S
a S S
S
ci flag_max 1
N CLK
habilita PWM contadorcontador-1
flag_max 0
ta primrio
flag 1
sinal de clock com borda
de descida
S
N
N converso A/D N contador=min o contador = o
&
realizada
flag = 1
d S
inicio
phase-shift
S S
habilita PWM
desabilita
o secundrio
conversor A/D
habilita
conversor A/D d
o utr(k)
contadorcontador+1
oc
converso A/D contador crescenteu contador decrescente

m
en
4.4.3 Compensador e saturador
to
o
O bloco compensador consiste em realizar o processamento do controlador
u
digital e o fluxograma bsico do algoritmo implementado mostrado na Figura 4.16. Aps o
o
sinal de autorizao oriundo do bloco conversor A/D e recebido pela entrada CS, as etapas
re
seguintes constituem-se, basicamente, na obteno do sinal de erro, clculo do sinal de
su
controle e atualizao do sinal normalizado para a amplitude da portadora, utilizando,
m
respectivamente (4.51), (4.54) e (4.55). Observa-se no fluxograma que aps a etapa de
o
obteno do erro realizada uma limitao deste sinal para atenuar a possibilidade de
de
variaes bruscas no sinal de controle. Tambm aps o clculo do controle feita uma
u
limitao para garantir que este sinal no ultrapasse a notao numrica Q15. A ltima etapa
m
do bloco compensador coloca CLK_sat em nvel alto para que o bloco saturador
a
reconhea a transio de borda de subida e receba o valor atualizado de .
q
O bloco saturador, que pode ser visto na Figura 4.12, basicamente, faz um
ue
anlise condicional para verificar se o sinal de controle atualizado ultrapassa ou no os limites
st
superior e inferior [+max,-min], restringindo a estes valores mximo e mnimo. O motivo
o
dessa restrio j foi explicado e analisado na subseo 4.3.5.
in
te
re
ss
[ 96
D
ig
Figura 4.16 Fluxograma do algoritmo desenvolvido para o bloco compensador.
it
inicio
e
N N N
contador0
u
contador = 1 contador = 3 contador = 5
N Habilita
desabilita saturador:
CLK_sat 0
atualizao do mS S S
controle uQ(k) eQ(k-1)eQ(k)
a
eQ(k)vorefQ(k) - v'oQ(k) [uQ(k-1)+BQ.eQ(k)+
AQ.eQ(k-1)].NQ/215
uQ(k-1)uQ(k)
uQ(k).[(Nt/2)-1]/215
S
N CLK
ci
contadorcontador+1 contadorcontador+1 contadorcontador+1
ta
S

N N N N
contador = 0 o
contador = 2 contador = 4 contador = 6
d
S S S S
v'oQ(k) ADC
o
limita e (k)
Q limita uQ(k)
atualiza saturador:
CLK_sat
d
contadorcontador+1 contadorcontador+1 contadorcontador+1 contadorcontador+1
oc
u
m
en
4.4.4 PWM e proteo
to
o
Devido a restrio de espao e para um melhor entendimento do diagrama de
u
blocos do sistema digital implementado, os blocos responsveis diretamente pelo envio do
o
sinal de acionamento dos interruptores foram generalizados para PWM primrio e PWM
re
secundrio. Contudo, internamente eles so formados por vrios blocos chamados PWM e
su
a Figura 4.17 apresenta o diagrama de blocos interno ao PWM primrio. Como pode ser
m
observado, o clock do sistema sincroniza o funcionamento de todos os blocos, enquanto que o
o
sinal de entrada PWM_pri, fornecido pelo bloco portadora habilita o funcionamento da
de
razo cclica. Verifica-se que apenas um PWM recebe este sinal, que por sua vez habilitar
u
em cascata os demais blocos, alm dos demais interruptores dos respectivos braos defasados
m
em 180 atravs da utilizao da porta lgica NOT.
a
Com o objetivo de se compreender melhor o bloco em anlise, na Figura 4.18
q
mostrado o fluxograma funcional de PWM. O algoritmo consiste, basicamente, em um
ue
contador limitado ao valor mximo da portadora Nt e pode ser dividido em trs partes. A
st
primeira consiste na inicializao de flags e sinais de sada e sincronizao do bloco com o
o
clock do sistema. A segunda parte representa a metade da contagem, quando a razo cclica
in
unitria, enquanto que a terceira parte, ou segunda metade da contagem, a razo cclica
te
re
ss
[ 97
D
ig
forada para nvel baixo. Observa-se que o acionamento do PWM relacionado prxima fase
it e quando o contador atinge valor equivalente
acionado durante a segunda parte do algoritmo
a 120. Neste momento, a sada en_out do ebloco PWM colocada em nvel alto para
u
habilitar o prximo bloco, atravs da entrada en_in.
m
Figura 4.17 Diagrama de blocosainterno ao bloco PWM primrio.
PWM PWM
ci
CLK CLK razo cclica CLK razo cclica
en_in en_out
SA1 en_in en_out
SA2
PWM_p ta
PWM PWM

CLK razo cclica CLK razo cclica
SB1 SB2
en_in en_out o en_in en_out
PWM d PWM
CLK razo cclica CLK razo cclica

en_in en_out oS C1
en_in en_out
SC3
proteo
d
u
Figura 4.18 Fluxograma do algoritmo desenvolvido para o bloco PWM
m
en
N N
contador<Nt contador<Nt/2
to
inicio
o S S
contador 0 u razo cclica 0 razo cclica 1
condies iniciais para N o

habilita PWM contadorcontador+1 contadorcontador+1
flags e sinais de sada
re
S
su
razo cclica 0 N
contador = 120
N CLK m
o S
S de habilita PWM da
prxima fase
u

m
Ainda da Figura 4.17, observa-se a que o valor da sada razo cclica s ser
q interruptores, caso o sinal proteo esteja em
enviada ao circuito externo de acionamento dos
nvel alto. De acordo com a Figura 4.12, ue o estado deste sinal alterado pelos blocos
st sua sada no caso de mudanas na tenso de
sobretenso e subtenso. Ambos atualizaro
o
sada do conversor fora de limites pr-estabelecidos atravs de uma verificao condicional,
in
zerando a sada da porta lgica AND e, consequentemente, o sinal proteo. Para que a lgica
te
re
ss
[ 98
D
ig internamente utilizado um temporizador
condicional dos blocos seja verdadeira e atuem,
para garantir que o controlador possa atuar noitcaso de excitaes no bruscas. Por exemplo, o
bloco sobretenso no poder atuar no caso e de sobressinal na tenso de sada devido a
u conversor, pois o controlador ir atenuar essa
insero ou retirada de parte da carga eltrica do
m
mudana no comportamento dinmico do sistema.
Por fim, apresentado na Figuraa 4.19 o diagrama de blocos interno ao bloco
ci PWM em conjunto com o desligamento
PWM secundrio, que tambm utiliza o bloco
ta entanto, observa-se que as sadas das portas
dos interruptores atravs do sinal proteo. No
AND so enviadas primeiramente aos blocos tempo morto antes de chegarem aos
interruptores. Para compreender as diferenas oentre PWM primrio e PWM secundrio,

d de cada um acionado.
preciso apresentar o modo como os interruptores
o
Figura 4.19 Diagrama de blocos d
interno ao bloco PWM secundrio.
PWM tempo morto
oc
CLK CLK razo cclica CLK S_superior S1'
en_in en_out razo cclca S_inferior
PWM_s
u S4'
PWM m tempo morto
CLK razo cclica CLK S_superior S3'

en_in en_out en razo cclica S_inferior
S6'
PWM to tempo morto

S5'
CLK
en_in
razo cclica
en_out
o CLK S_superior
razo cclica S_inferior
S2'
u
proteo
Os drivers utilizados para acionarreos interruptores da ponte primria usam o CI
IR21844, logo o acionamento realizado su
atravs da tcnica de bootstrap. Portanto
necessrio somente enviar o sinal lgico do interruptor
m superior. Alm disso, o CI IR21844
permite, atravs da insero de resistores, inserir
o um tempo morto. Para garantir a isolao
entre os sinais de comando, que so oriundos
de do lado primrio, nos interruptores do lado
secundrio so utilizados os drivers SKHI 22Au R da Semikron. Este dispositivo necessita
receber os dois sinais lgicos de comando do mesmo
m brao, alm de prover a possibilidade de
o usurio fornecer o tempo morto entre os interruptores
a ou utilizar um j pr-estabelecido,
cujo valor mnimo 1s. Por ser um tempo muito
q elevado para a frequncia de comutao do
conversor, optou-se por programar um prpriouetempo morto atravs do bloco tempo morto.
Como o circuito de controle fornece um nvel st
de tenso de 3,3V e o valor lgico necessrio na
entrada do SKHI 22A R para que este possa acionar
o os interruptores do lado secundrio 5V,
foi utilizado um circuito de buffer composto pelo
in CI UN2003A. Como este CI possui lgica
te
re
ss
[ 99
de sada invertida em relao entrada, foi ig

necessrio utilizar as portas NOT na sada do
tempo morto. it
e
4.5 Consideraes finais u

m
Clculos relacionados aos esforosa e especificaes dos componentes foram

ci de obter um exemplo de projeto para validar
apresentados no presente captulo, com o intuito
ta
o modelo matemtico proposto nesta tese. O desenvolvimento dessas expresses foi realizado

a partir do modelo baseado em componentes fundamentais, o que perfeitamente verossmil,
o
como constatado atravs das curvas comparativas entre os modelos real e fundamental
apresentados nas Figura 4.1 e Figura 4.2. d
O projeto do controlador discreto,o a partir da planta modelada com a teoria do

gyrator, tambm foi implementado, com dtodas as ponderaes inerentes a sistemas
oc
discretizados considerados na anlise e justificando cada passo realizado no ajuste de seus
u alto ganho e timo tempo de resposta a partir
parmetros. Logo, obteve-se um controlador de
m
da observao da frequncia de cruzamento e margem de fase.
en
A notao numrica Q15, foi apresentada e aplicada ao sistema de controle
to por ventura poderiam vir a surgir devido a
projetado com o objetivo de atenuar erros que
utilizao de um sistema em regime de oponto fixo e, consequentemente, alterar as
caractersticas do compensador detalhadamente u projetado.
o
Por fim, foi apresentado a caractersticas da programao do FPGA, atravs da
re
anlise do diagrama de blocos do sistema digital implementado, com destaque as quatro
su
etapas essenciais do projeto, que so as relacionados programao da converso A/D,
portadora triangular, compensador de tenso emPWM.
o
de
u
m
a
q
ue
st
o
in
te
re
ss
[ 100 [
D D
ig ig
5 RESULTADOS DE SIMULAO
it it
e
Nesse captulo sero apresentados eos resultados de simulao para um exemplo de
u Todas as simulaes do sistema em estudo u
projeto da topologia CC-CC trifsica proposta.
m m
foram realizadas utilizando a ferramenta computacional PSIM.
a a
Primeiramente so realizadas simulaes do exemplo de projeto, apresentando as
ci ci
principais formas de onda do circuito. Posteriormente so realizados vrios casos de
ta de fase e , alm da razo cclica, comta
simulao variando os ngulos de deslocamento

objetivo de comprovar o uso do modelo fundamental desenvolvido. Nessas simulaes so

verificadas as caractersticas de transfernciaode potncia e comutao dos interruptores. O
o
d analisado atravs da aplicao de degraus
comportamento dinmico do conversor tambm
o d
de carga.
d o
oc d
5.1 Resultados de simulao em regime permanente
u o
m foram divididas em trs partes: resultados c

As simulaes em regime permanente
en u
para o exemplo de projeto, anlise do contedo reativo e anlise da comutao nos
to m
interruptores. Os resultados obtidos so apresentados e discutidos a seguir. O esquemtico foi
e
montado em ambiente PSIM e encontra-se noo apndice D deste trabalho.
u nt
o
5.1.1 Resultados para o exemplo de projeto o
re o
u
Na Figura 5.1 so apresentadassualgumas das principais formas de onda do
m o
conversor para os valores nominais com o objetivo de validar o modelo proposto. A potncia
re
ativa obtida foi de 3556,7W. De acordo com oas especificaes da Tabela 1, a potncia ativa
s
terica igual a 3500W. Logo, o erro devidode ausncia do contedo harmnico no modelo
u u
baseado nas componentes fundamentais de aproximadamente 1,60%.
m
A potncia total de 3839,9VA,mo que garante um fator de potncia de 0,926.
o
Comparado com o valor terico, o erro dea aproximadamente 5,0%. O erro nesse caso
q d
maior, pois a influncia das harmnicas no contedo reativo maior, implicando em aumento
e
da diferena entre modelos real e fundamental.ue
st u
Ainda da Figura 5.1 pode-se verificar que os valores mdios de corrente na
o m
entrada e na sada do conversor so, respectivamente, 37,05A e 9,58A, diferindo ligeiramente
in a
te q
re u
ss es
[ 101
D
ig
para um valor abaixo do calculado devido ao incremento de 57W na potncia processada pelo
conversor. it
e
u e correntes de entrada e sada.
Figura 5.1 Potncia do conversor
Potncia Po(W) Potncia Aparente So(VA)
3.84K
m
3.76K
a
3.68K
3.6K ci
3.52K
Corrente de entrada Idci(A) ta
40
30
20
10
o
0
Corrente de sada Idco(A)
d
12
10 o
8
6
4 d
2
0
0.0798 0.07985
oc0.0799 0.07995 0.08
Time (s)

m
Na Figura 5.2 so apresentadas en
as tenses de linha primria e secundria do
to
transformador, corrente de linha no lado secundrio, alm da tenso de fase no lado
o defasagem entre as tenses de linha, que
secundrio. Pode-se observar que existe uma
proveniente do ngulo de phase-shift . Nesta
u situao, a tenso primria composta pelo
o referente ao transformador. J a tenso de fase
valor da indutncia de disperso, alm do valor
re
no lado secundrio apresenta seis nveis que surgem de acordo com a conexo dos terminais
da fase com as outras atravs do acionamento su
dos interruptores.
Pode-se verificar ainda na Figuram5.2 que o valor eficaz da corrente de linha
7,31A, enquanto que no modelo fundamentalo 7,13A. O valor eficaz da tenso de linha do
transformador de aproximadamente 47,9V,de
o que pode ser considerada igual metade da
tenso de alimentao na entrada. u
A Figura 5.3 mostra a corrente nasmtrs fases do lado secundrio do transformador.
a obtido 7,31A. Ainda da figura observa-se
Como j mostrado anteriormente, o valor eficaz
q alm de defasadas de 120 cada.
que as correntes esto perfeitamente simtricas,
ue
st
o
in
te
re
ss
[ 102
D
Figura 5.2 Corrente de linha primria e tensesigde linha primria e secundria no transformador.
Tenso de linha primria VLp(V) Tenso de linha secundria VLs(V)
200 it
100
0
e
-100
-200
u
Tenso de fase no lado secundrio Vfs (V)
m
400
200
a
0
-200 ci
-400
Corrente de linha secundria ILs(A) ta

15
10
5

0
-5
-10
o
-15
0.0798 0.07985 d Time
0.0799
(s)
0.07995 0.08

A caracterstica de comutao pode
d ser observada na Figura 5.4 e est de acordo
com o resultado obtido na anlise terica, ou seja,
oc todos os braos apresentam semicondutores
sendo acionados com comutao ZVS. Os esforos
u nos interruptores tambm apresentaram
semelhanas com os valores obtidos teoricamente.
m As correntes mdias nos interruptores
primrio e secundrio so, respectivamente,en6,36A e 95,93mA, enquanto que os valores
calculados foram, respectivamente, 6,08A e 41mA.
to A corrente eficaz no interruptor primrio
foi 9,93A para o valor simulado e 9,8A para
o o valor calculado. J no interruptor do lado
secundrio os valores eficazes, simulado e calculado,
u so 0,585A e 0,248A, respectivamente.
o
Figura 5.3 Correntes de linha norelado secundrio do transformador.
Corrente de linha secundria ILsA(A)
10 su
5
0 m
-5
-10 o
Corrente de linha secundria ILsB(A)
de
10
5 u
0
-5 m
-10
Corrente de linha secundria ILsC(A)

a
10
5
q
0
-5 ue
-10
0.0798 0.07985 st0.0799 0.07995 0.08
Time (s)

in
te
re
ss
[ 103
D
Figura 5.4 Caractersticaig
de comutao do conversor.
Tenso interruptor primrio superior Vps1(V) Corrente interruptor primrio superior Ips1(A)
30 it
20
e
10
0 u
30
Tenso interruptor primrio superior Vps2(V)/4 m
Corrente interruptor primrio superior Ips1(A)
20 a
10
ci
0
Tenso interruptor secundrio superior Vss(V)/25

ta
Corrente interruptor secundrio superior Iss(A)
20
15
10
5 o
0
-5
0.0798 0.07985 d0.0799 0.07995 0.08
Time (s)

Na Figura 5.5 so apresentados osdmesmos resultados expostos anteriormente para
oc entanto, com o fluxo de potncia no sentido
o conversor operando na potncia nominal, no
inverso, o que pode ser observado atravs do uadiantamento de fase da tenso de linha no lado
secundrio em relao ao primrio. Devido midealidade do software de simulao utilizado,
en para a situao de potncia no fluxo direto.
os valores de potncia e corrente so os mesmos
to
Figura 5.5 Corrente de linha primria e tenseso de linha primria e secundria no transformador.
Potncia Po(W)
-3.554K u
-3.556K
-3.558K
o
-3.56K
re
Tenso de linha primria VLp(V) Tenso de linha secundria VLs(V)
su
200
100 m
0
-100 o
-200
Corrente de linha secundria ILp(A) de

30
20
10 u
0
-10
-20
m
-30
0.0798 0.07985 a 0.0799 0.07995 0.08
Time (s)
Fonte: Prprio autor. q

Ainda com o fluxo de potncia
ue invertido, apresentada na Figura 5.6 a
caracterstica de comutao do conversor, que
st continua funcionando com comutao suave.
Porm, devido mudana no sentido da transferncia
o de potncia, os interruptores do lado
in
te
re
ss
[ 104
primrio conduzem por menos tempo quando ig comparado com o caso anterior. Os
interruptores do lado secundrio tambm tm oit tempo de conduo modificado.
e
u
Figura 5.6 Caracterstica de comutao param
os braos primrios e secundrios de conversor.
Tenso interruptor primrio superior Vps1(V)/4 Corrente interruptor primrio superior Ips1(A)
30 a
20
ci
10
0 ta
Tenso interruptor primrio superior Vps2(V)/4
Corrente interruptor primrio superior Ips2(A)
20 o
10
0
d
Tenso interruptor secundrio superior Vss(V)/25

o
Corrente interruptor secundrio superior Iss(A)
20
15 d
10
5 oc
0
-5
0.0798 0.07985 u0.0799 0.07995 0.08
Time (s)

en
to
A partir da observao do esquemtico no apndice D, verifica-se que o
o
transformador isolador em alta frequncia composto por trs ncleos monofsicos ao invs
u
de somente um trifsico. A Figura 5.7 apresenta resultados de simulao para o conversor
o
operando com um transformador trifsico de ncleo nico e possvel observar que, diferente
re de linha no lado primrio apresenta uma
dos resultados obtidos anteriormente, a corrente
su no lado secundrio permanea perfeitamente
assimetria na forma de onda, embora a corrente
m
simtrica. Apesar da distoro verificada, a potncia entregue carga pelo conversor continua
praticamente inalterada quando comparada ocom a simulao contendo transformadores
monofsicos. Contudo, a distoro na formadede onda da corrente implica um aumento de
u consequentemente, elevao dos esforos nos
harmnicos circulando atravs do conversor e,
componentes. m
a forma de onda da Figura 5.7, que mostra o
Pode-se observar a partir da ltima
q
somatrio das correntes no lado primrio do transformador, que a distoro proveniente da
ue circulando atravs do delta aberto. Logo,
existncia de uma terceira harmnica de corrente
desejvel evitar este tipo de configurao parasto conversor estudado.
o
in
te
re
ss
[ 105
D
ig
Figura 5.7 Caracterstica da corrente de linha primria, secundria e potncia eltrica utilizando um
transformador de ncleo nico.
Corrente de linha primria ILp(A)
it
20 e
10
0
-10
u
-20
m
Corrente de linha secundria ILs(A)
15 a
10
5
0 ci
-5
-10 ta
-15
3.6K
Potncia Po(W)
3.575K o
3.55K
3.525K d
3.5K
o
Somatrio das correntes primrias ILap+ILbp+ILcp (A)
20
d
10
0
-10
oc
-20
0.0762 0.07625
u0.0763 0.07635 0.0764
Time (s)
m
en
to
5.1.2 Anlise do contedo reativo
o
u
Com o objetivo de comprovar a funcionalidade do modelo baseado em
o
componentes fundamentais, foram realizadas mais duas simulaes variando-se a razo
re
cclica das pontes primrias. Primeiramente foi utilizada uma razo cclica de 0,3 e os
su
resultados obtidos so apresentados na Figura 5.8. A potncia ativa simulada de 5746,5W,
m
enquanto que a terica 5738W, ou seja, um erro quase desprezvel.
o
A potncia aparente encontrada 7950,4VA, logo o fator de potncia 0,723. O
de
erro encontrado em relao ao valor terico (0,756) de 4,3%. Ainda neste exemplo de
u
simulao o valor eficaz de corrente de linha primria e tenso no transformador so,
m
respectivamente, 29,3A e 74,1V.
a
A segunda simulao consiste em elevar a razo cclica de 0,3 para 0,7. Os
q
resultados obtidos so apresentados na Figura 5.9. A potncia ativa obtida igual a -1148,3W
ue
enquanto que a terica de -1153W. Com isso, obtm-se um erro quase nulo. A potncia
st
aparente 2224,8VA, logo o fator de potncia ser 0,516. O erro encontrado em relao ao
o
valor terico (0,575) 10,3%. Uma piora no FP eleva o contedo reativo circulando atravs
in
do conversor, portanto a discrepncia com o modelo fundamental aumenta. Ainda neste
te
re
ss
[ 106
D
ig de linha primria e tenso no transformador
exemplo de simulao, o valor eficaz de corrente
so, respectivamente, 8,2A e 74,61V. it
e
u e tenso no transformador para d = 0,3.
Figura 5.8 Potncia do conversor e corrente
Potncia ativa Po(W) Potncia aparente So(VA)
8K
m
7.5K
7K a
6.5K
6K
5.5K
ci
Tenso de linha primria VLp(V) ta
100
50
0
-50 o
-100
Corrente de linha primria ILp(A)

d
48
24 o
0
-24
d
-48
0.0798 0.07985 oc
0.0799 0.07995 0.08
Time (s)

m
en e tenso no transformador para d = 0,7.
Figura 5.9 Potncia do conversor e corrente
3K to
2K
1K o
0K
-1K
-2K
u
Tenso de linha primria VLp(V)
o
100
50
re
0
-50
su
-100
Corrente de linha primria ILp(A) m

16
8 o
0
-8 de
-16
0.0798 0.07985 uTime
0.0799
(s)
0.07995 0.08

a
5.1.3 Anlise da comutao nos interruptoresq
ue
As prximas simulaes foram st
realizadas para verificar o comportamento da
comutao dos interruptores da topologia em
o estudo. Para os prximos dois exemplos
in
te
re
ss
[ 107
D
ig que nos dois ltimos resultados utilizado
utilizada uma razo cclica igual a 0,3, enquanto
um valor de 0,7. it
Na Figura 5.10 os valores de e eso ajustados para 60 e 180, respectivamente.

u
O comportamento obtido similar ao apresentado no grfico da Figura 3.16, ou seja,
m fim apresentado o exemplo no qual mostra
comutao ZVS para todos os interruptores. Por
a comutao dissipativa no interruptor primrioa inferior do conversor. O valor de foi
ajustado para -70 e o resultado apresentado ci
na Figura 5.11.
ta
de entrada e sada para d = 0,3 e = 80, = 60.
Figura 5.10 Caracrestica de comutao das pontes
3K
o
2K
1K d
0K
-1K
-2K
o
Tenso de linha primria VLp(V)
d
100
50 oc
0
-50 u
-100
Corrente de linha primria ILp(A) m

16
8 en
0
-8 to
-16
0.0798 0.07985 o 0.0799 0.07995 0.08
Time (s)

o
No primeiro caso para razo cclica
re igual a 0,7 so ajustados para 70 e 180 os
ngulos e , respectivamente. Atravs da Figura
su 5.12 pode-se observar a ponte secundria e
o interruptor primrio superior funcionando
m com comutao suave, enquanto que no
interruptor primrio inferior a comutao dissipativa.
o O resultado obtido est de acordo com
a curva terica da Figura 3.17. Pode-se observar,
de tambm, que o interruptor primrio superior,
alm de apresentar entrada em comutao ZVS,
u possui sada ZCS, ou seja, est funcionando
no modo ZVZCS. m
Na Figura 5.13 o valor de reajustado
a para -30 e o comportamento obtido se
mantm fiel ao grfico da Figura 3.17. qimportante observar que apenas o diodo do
interruptor primrio inferior conduz nesta situao,
ue ou seja, a caracterstica de comutao
ZVZCS. st
o
in
te
re
ss
[ 108
D
ig de entrada e sada para d = 0,3 e = 180, = -70.
Figura 5.11 Caracterstica de comutao das pontes
it
80
e
40
0 u
Tenso interruptor primrio inferior Vpi1(V) m
Corrente interruptor primrio inferior Ipi1(A)
80 a
40
ci
0
ta
Tenso interruptor secundrio superior Vss(V)/10 Corrente interruptor secundrio superior Iss(V)
40
30
20
10 o
0
-10
d
0.0798 0.07985 0.0799 0.07995 0.08
Time (s)
o
d
oc de entrada e sada para d = 0,7 e =180, = 70.
u
80
m
40
0 en
Tenso interruptor primrio inferior Vpi1(V) to
100
80 o
60
40
20
u
0
o
Tenso interruptor secundrio superior Vss(V)/10 Corrente interruptor secundrio superior Iss(A)
40 re
30
20
10 su
0
-10
m
0.0798 0.07985 0.0799 0.07995 0.08
Time (s)
o
de
u
5.2 Resultados de simulao em malha fechada
m
a
Com o objetivo de verificar o desempenho dos compensadores projetados, so
q
realizadas simulaes do sistema a partir de variaes dinmicas de cargas conectadas ao
ue
conversor. Contudo, primeiramente apresentado, a partir de simulao do conversor
st
operando em malha aberta, o diagrama de Bode que caracteriza o comportamento dinmico
o
ou funo de transferncia do conversor.
in
te
re
ss
[ 109
D
ig
it
e de entrada e sada para d = 0,7 e = 180, = -30.
u
80
m
40
0 a
Tenso interruptor primrio inferior Vpi1(V) ci
80 ta
40

0
o
Tenso interruptor secundrio superior Vss(V)/10 Corrente interruptor secundrio superior Iss(A)
40 d
30
20
10 o
0
-10
d
0.0798 0.07985 0.0799 0.07995 0.08
Time (s)
oc
u
m
en
5.2.1 Funo de transferncia do conversor
to
o
O comportamento dinmico, atravs de simulao, que relaciona a variao da
u
tenso Vdco de sada a partir da variao do ngulo de deslocamento de fase comparado
o
com o diagrama de Bode da Figura 3.25, baseado na teoria do gyrator. Os dois diagramas so
re
apresentados na Figura 5.14 e observa-se equivalncia entre ambos. O modelo baseado no
su
gyrator apresenta um ganho ligeiramente menor do que o modelo obtido atravs da
m
simulao, porm este comportamento j era esperado devido ao primeiro utilizar parmetros
o
extrados a partir das componentes fundamentais, enquanto que o segundo um modelo mais
de
prximo do real, com todas as harmnicas provenientes da comutao dos interruptores.
u
importante salientar que a perda de fase verificada para frequncias prximas e/ou acima de 1
m
kHz provm da no linearidade que a comutao dos semicondutores do conversor impe.
a
Como a anlise dinmica desenvolvida neste trabalho utiliza o modelo de pequenos sinais,
q
que descreve componentes CA de baixa frequncia[34], o atraso de fase verificado para
ue
frequncias prximas e/ou acima de 1 kHz na FT da simulao naturalmente eliminado na
st
FT no modelo fundamental.
o
in
te
re
ss
[ 110
D
ig desenvolvido e do obtido a partir de simulaes.
Figura 5.14 Diagrama de Bode para a FT do modelo
70
it
50 e
Ganho (dB)
30 u
m
10 Modelo
Simulao a
10
ci
0
ta
30

Fase (graus)
60
o
90
d
120
o
150
1 10 d 100 1k 10k
Frequncia (Hz)
u
m
5.2.2 Operao do conversor em malha fechada
en
O procedimento seguinte, aps a to verificao da viabilidade do modelo da planta
levantada, operar o conversor controlando a otenso de sada a partir do ngulo de phase-shift
. Os parmetros do sistema de controle esto udisponveis no captulo anterior.
A Figura 5.15 apresenta um degrau o de carga aplicado ao conversor com variao
de 100% a 50% e posteriormente de 50% para re 100%. Observa-se que a oscilao da tenso
su
durante o transitrio de aproximadamente inferior a 1,22% e o tempo de resposta para uma
oscilao mxima de 1% igual a 5,7 ms. Amcorrente atravs do transformador tambm se
mantm estvel, sem sobressinal ou presenao de nvel CC. Ainda na Figura 5.15 tambm
apresentado o sinal de controle, que atua nodesentido de aumentar ou diminuir o ngulo de
u se mantenha na tenso nominal.
deslocamento de fase para garantir que a tenso
Por fim, mostrado na Figura 5.16mum degrau de fluxo bidirecional, com variao
a apesar de variao to brusca, o compensador
de +100% para -100%. possvel verificar que,
q
consegue manter a tenso em torno do seu ponto de regulao, ou seja, 371,2V, com esta
ue
grandeza apresentando sobretenso de aproximadamente 4,35% para um tempo de resposta de
de aproximadamente 12,4 ms. Observa-se que st o sistema de controle apresenta uma resposta
o
similar quela obtida atravs da resposta ao degrau da Figura 4.10. Nesta resposta foi obtido
in
um sobressinal de 3,9%, com uma tempo de resposta de 13,3 ms (1%). Ainda com relao
te
re
ss
[ 111
simulao da Figura 5.16, pode-se observar queig a corrente, mesmo para uma inverso rspida
de sentido de fluxo de potncia, apresenta um itsobressinal de aproximadamente apenas 3A.

e
Figura 5.15 Degrau de 100%
u para 50% para 100%.
Tenso de sada Vdco(V) 17,52 ms (0,1%)
376 m
372
1,22%
368 5,7 ms (1%) a

Potncia de sada Po(W) ci
4K
3.5K
3K ta
2.5K
2K
1.5K

Corrente de linha primria ILp(A) Corrente de linha secundria ILs(A)
20
o
10
0
-10
d
-20
o
Sinal de controle utt
800
760
d
720
0.02 0.04 0.06

oc 0.08 0.1 0.12
Time (s)

m
Figura 5.16 Degrauen
de +100% para -100%.
Tenso de sada Vdco(V)
390 20 to
ms (0,1%)
385
380 4,35%
375 o
370
Potncia de sada Po(W) u (1%)

12,4 ms
4K
2K
0K
o
-2K
-4K re
Corrente de linha primria ILp(A) Corrente de linha secundria ILs(A)
3,0A
20
su
10
0
-10 m
-20
Sinal de controle utt

o
800
600
de
400
0.02 0.04 0.06 u 0.08 0.1 0.12
Time (s)

a
5.3 Consideraes finais q
ue
Os resultados de simulao, que st
apresentaram diversas situaes de ngulos de
deslocamento de fase e razo cclica, validaram
o o modelo fundamental proposto para o
conversor CC-CC trifsico isolado bidirecionalinproposto.
te
re
ss
[ 112
Devido idealidade do programa ig

empregado como ferramenta computacional de
simulao (PSIM), foi possvel comparar de it forma sucinta os resultados tericos e de
e
simulao, tendo-se como implicao erros praticamente desprezveis. O valor de potncia
aparente do transformador e, consequentemente,u do fator de potncia foi a grandeza a
m
apresentar maior diferena entre os valores tericos e simulados, porm este erro permaneceu
a j era esperada, pois no modelo fundamental
dentro de uma margem aceitvel. Essa situao
ci comutao dos interruptores. Logo, na
no est inserido o contedo reativo inerente
ta
determinao dos parmetros de projeto importante atentar que o fator de potncia real ser
sempre menor do que o terico.
o dos interruptores, pode-se observar que os
Com relao anlise da comutao
resultados de simulao foram condizentesd com os esperados teoricamente. E como j
mencionado no captulo anterior e verificadoo neste, o melhor desempenho, em termos de
d os lados do conversor operando em modo
esforos, ocorre para os interruptores de ambos
oc cclica ajustada em 0,5.
ZVS, ou seja, com ganho esttico unitrio e razo
Por fim, dois casos de simulaoupara o conversor operando em malha fechada
m
foram apresentados, com o sistema apresentando resultados satisfatrios de regulao da
tenso de sada perante mudanas de cargas.enPortanto, considera-se que os parmetros do
to
compensador projetado foram especificados atingindo-se um bom compromisso entre tempo
de resposta e sobressinal. o
u
o
re
su
m
o
de
u
m
a
q
ue
st
o
in
te
re
ss
[ 113 [
D D
6 RESULTADOS EXPERIMENTAIS ig ig
it it
e
e os resultados experimentais a partir de um
Este captulo destina-se a apresentar
u
modelo de validao do conversor CC-CC trifsico u
isolado bidirecional com comutao suave
projetado. As especificaes do prottipo m m
foram expostas no captulo 4 e neste sero
a
reapresentados quais componentes foram utilizados a
para a realizao do procedimento
experimental. ci ci
ta
So exibidos resultados experimentais para o modelo de validao operando em ta
malha aberta com fluxo de potncia direto e

indireto, alm de diferentes condies para que
o
seja possvel analisar as caractersticas da topologia. Resultados em malha fechada tambm
d
so apreciados, controlando-se o lado de tenso mais elevada do conversor. Tambm so o
o
realizados ensaios de degrau de carga unidirecional d
e bidirecional durante o experimento. Por
fim, so apresentadas as curvas de rendimento,d para as duas direes de fluxo de potncia. o
oc d
6.1 Resultados para o modelo de validao u o

m c
en
Na Figura 6.1 apresentado o prottipo u
do conversor CC-CC trifsico isolado
m
bidirecional com comutao suave projetado.toA parte esquerda da figura representa o lado
o
primrio, enquanto que a direita o lado secundrio. e
Os drivers, j analisados e apresentados no
u
captulo 4, utilizados para acionar os interruptores da ponte primria usam o CI IR21844, nt
o
enquanto no lado primrio so usados drivers oSKHI 22A R precedido do buffer CI UN2003A.
re o
su
Figura 6.1 Modelo de validao experimental do conversor proposto e projetado. u
m o
o re
de s
u u
m m
a o
q d
ue e
st u
o m
Fonte: Prprio autor. in a
te q
re u
ss es
[ 114
D
ig
Os componentes utilizados no itcircuito de potncia foram especificados no

e
captulo 4, porm na Tabela 13 so reapresentados novamente de maneira conjunta e mais
sinttica. Como pode ser observado, tanto nautabela, quanto na Figura 6.1, foram utilizados
m a isolao trifsica em alta frequncia. A
trs transformadores monofsicos para realizar
a
utilizao de um nico ncleo trifsico possvel, alm de garantir a diminuio do volume
do conversor, no entanto, como mostradoci na subseo 5.1.1 do captulo anterior, a
ta trabalho faz com que surja harmnicas de
configurao delta aberto/estrela utilizado neste

terceira ordem circulando atravs do lado primrio.
o
d
Tabela 13 Componentes utilizados no circuito de potncia do modelo de validao.
MOSFET IRFP4321PbF o 12 x 150V/78A
IGBT IRGP50B60PD 6 x 600V/33A
Capacitor eletroltico de entrada EpcosdB43304-A9107-M 6 x 100F/400V
Capacitor de polipropileno de entrada oc
Epcos P614 X124 6 x 1F/400V
Capacitor eletroltico de sada Epcos B43503-S5477-M91 1 x 470F/450V
Capacitor de polipropileno de sadau P614 W601 3 x 470nF/630V
Capacitor serie de polipropileno no
m secundrio 9 x 3 F/100V
Indutncia Ncleo Thornton NEE 42/21/20 LL=21,5H; N = 15
Transformador Ncleo Magmattecen MMT139T6325 n = 29/15
Fonte: Prprio autor. to
o
6.1.1 Resultados experimentais para validao
u do modelo
o
Uma comparao entre os resultados
re experimentais e tericos (modelo
fundamental) realizada com o propsito de su
validar o equacionamento matemtico proposto
neste trabalho. A Figura 6.2 apresenta o grfico
m comparativo para o modo de operao boost.
Observa-se que o erro inicial e final so 5,3%
o e 2,7%, respectivamente. A diferena ocorre
devido ao contedo harmnico das formas de de onda no prottipo experimental, que no
includo no modelo baseado na componente fundamental.
u
Analogamente, a mesma comparao
m apresentada anteriormente foi realizada para
o modo de operao buck. A Figura 6.3 mostra a este comparativo e observa-se que o erro
inicial e final so 13,6% e 2,9%, respectivamente.
q
ue
st
o
in
te
re
ss
[ 115
D
ig
Figura 6.2 Comparao entre os resultados experimental e terico para o modo de operao boost.
3,5 Experimental it
Terico
3,0
e
u
2,5
m
Po (kW)
2,0
a
1,5 ci
1,0 ta

0,5
0 5 10 o 15 20 25
(graus)
Fonte: Prprio autor. d
o
Figura 6.3 Comparao entre os resultados experimental e terico para o modos de operao buck.
d
3,5 Experimental
Terico oc
3,0 u
2,5 m
Po (kW)
en
2,0
to
1,5
o
1,0
u
0,5 o
0 5 10 15 20 25
re
(graus)
su
m
6.1.2 Resultados para o fluxo de potncia no sentido primrio para secundrio
o
A Figura 6.4 mostra as formas de de

onda das tenses de linha primria e secundria
u
em relao ao barramento central, alm da corrente no lado secundrio. A forma de onda do
m
lado primrio representa a soma das tenses do indutor e transformador. As tenses mximas
em ambos os lados so os prprios valoresa de entrada e sada, ou seja, 96V e 355,1V,
respectivamente. importante atentar para o qfato de que a tenso de sada foi ajustada para
ue para a corrente atravs do transformador e,
assegurar a melhor caraterstica de forma de onda
st
consequentemente, a mxima eficincia do sistema. A diferena entre os valores terico e
experimental para a tenso de sada surgeo devido s acomodaes e esforos nos
in operao, interruptor ou diodo ir determinar
semicondutores, pois dependendo do modo de
te
re
ss
[ 116
uma maior ou menor queda de tenso, alm igde alterar os nveis de corrente nos elementos
it
magnticos e, consequentemente, as perdas hmicas. A terceira forma de onda apresentada
nesta figura a corrente no lado secundrio edo transformador e possui um valor eficaz de
7,8A, que um resultado ligeiramente acimaudo simulado (7,3A). possvel observar que a
etapa de operao que ocorre a transio de msubida da corrente o prprio valor de PS e o
a tenso de linha secundria em relao ao lado
mesmo pode ser verificado atravs do atraso da
primrio. ci
ta
- 10s/div), tenso de linha primria VAp (2 - 100V/div
Figura 6.4 Corrente de linha secudria ILAs (1 - 10A/div
- 10s/div) e tenso de linha secundria VAs (3 - 100V/div - 10s/div).
o
d
o
d
oc
u
m
en
to
A Figura 6.5 e Figura 6.6 mostramo as formas de onda das correntes de linha
u
primrias e secundrias, respectivamente. Pode-se observar que as correntes so simtricas,
o
enquanto que o nvel CC verificado no lado primrio inferior a 2% e no lado secundrio
re
inferior a 1%. Correntes no lado secundrio apresentam componentes CC desprezveis devido
ao uso de capacitores srie. su
m
Figura 6.5 Correntes de linha primrias ILp (1 - o Figura 6.6 Correntes de linha secundrias ILs (1 -
20A/div - 10s/div). 10A/div - 10s/div).
de
u
m
a
q
ue
st
o

te
re
ss
[ 117
D
ig conversor podem ser vistas na Figura 6.7 e
As caractersticas de comutao do
it apresentadas as caractersticas de comutao
Figura 6.8. Em todas as situaes em que forem
e
neste trabalho, a corrente atravs do interruptor ser observada indiretamente atravs da
u que jumpers de medio de corrente direta
corrente de linha do transformador para evitar
m Em ambos os casos a seguir, ou seja, tanto
provocassem rudos e interferncias no conversor.
a
a ponte primria quanto a secundria apresentam comutao ZVS, o que j era esperado de
ci
acordo com o estudo terico realizado previamente e o perfil apresentado na Figura 3.14.
ta
Figura 6.7 Corrente no interruptor primrio ILAp (1 Figura 6.8 Corrente no interruptor secundrio ILAs (1
20A/div - 10s/div) e tenso no interruptor primrio 10A/div - 10s/div) e tenso no interruptor
VSA1 (2 50V/div - 10s/div). o secundrio VS1 (2 100V/div - 10s/div).
d
o
d
oc
u
ZVS
m
ZVS
en
to
u
6.1.3 Resultados para o fluxo de potncia sentido
o secundrio para primrio
re
Nesta seo so apresentados ossuresultados para o conversor operando com a
potncia no sentindo inverso ao do caso anterior,
m ou seja, no modo buck. Essa inverso de
fluxo pode ser vista na Figura 6.9 ao se observar
o o adiantamento da tenso de linha secundria
em relao primria. A tenso mxima de entrada
de e sada so 380,7V e 96V.
A Figura 6.10 e Figura 6.11 apresentam
u as formas de onda das correntes de linha
no lado primrio e secundrio do transformador.
m Assim como nos resultados da seo
anterior, a simetria das correntes mantida para
a o conversor operando no modo buck, alm do
nvel CC tambm continuar desprezvel. q
Na Figura 6.12 e Figura 6.13 souemostradas as caractersticas de comutao do
conversor. Assim como no caso anterior, sttanto a ponte primria quanto a secundria
apresentam comutao ZVS. o
in
te
re
ss
[ 118
D
ig
Figura 6.9 Corrente de linha secundria ILAs (1 - 10A/div - 10s/div), tenso de linha primria VAp (2 -
100V/div - 10s/div) e tenso de linha secundria VAs (3 - 100V/div - 10s/div).
it
e
u
m
a
ci
ta

o
d
Figura 6.10 Correntes de linha primrias ILp (1 - o Figura 6.11 Correntes de linha secundrias ILs (1 -
20A/div - 10s/div). 10A/div - 10s/div).
d
oc
u
m
en
to
o
u
o
re
Figura 6.12 Corrente no interruptor primrio ISp (2 suFigura 6.13 Corrente no interruptor secundrio ISs (2
10A/div - 5s/div). e tenso no interruptor primrio 10A/div - 5s/div) e tenso no interruptor
m
VSp (1 20V/div - 5s/div). secundrio VSs (1 50V/div - 5s/div).
o
de
u
m
a
ZVS
q
ZVS
ue
st
in
te
re
ss
[ 119
6.2 Anlise da comutao ig

it
Com objetivo de comprovar eexperimentalmente o modelo baseado em

componentes fundamentais desenvolvido sou realizados diversos ensaios para verificar o
funcionamento dos interruptores da topologiamproposta. As formas de onda mostradas nesta
seo so obtidas usando um ganho esttico a aproximadamente unitrio, embora os
ci valor nominal, ou seja, Vdci = 48V and Vdco =
barramentos estejam ajustados para a metade do
200V para evitar qualquer tipo de dano aotaprottipo. So apresentados a seguir ensaios
variando-se o PS com ganho unitrio ou no.
o
6.2.1 Ganho esttico unitrio d

o
Na Figura 6.14 e Figura 6.15 sod apresentadas as caractersticas de comutao

oc
para igual a 60. Observa-se que os interruptores operam em conduo ZVS, corroborando
u
com as condies observadas no modelo fundamental atravs da Figura 3.14.
m
No prximo caso o ngulo foi ajustado para inverter o fluxo de potncia atravs
en apresentadas as caractersticas de comutao
do conversor. Na Figura 6.16 e Figura 6.17 so
to interruptores permanecem operando no modo
para um PS igual a -45. Nas duas situaes os
ZVS. o
u
Figura 6.14 Resultados para 60: Tenso no o Figura 6.15 Resultados para 60: Tenso no
interruptor primrio VSp (1 20V/div - 5s/div) e interruptor secundrio VSs (1 50V/div - 5s/div) e
corrente no interruptor primrio ISp (2 10A/div -
re corrente no interruptor secundrio ISs (2 10A/div -
5s/div). su 5s/div).
m
o
de
u
ZVS m
ZVS
a
q
ue
st
o
in
te
re
ss
[ 120
D
ig
Figura 6.16 Resultados para -45: Tenso no it Figura 6.17 Resultados para -45: Tenso no
interruptor primrio VSp (1 20V/div - 5s/div) e interruptor secundrio VSs (1 50V/div - 5s/div) e
corrente no interruptor primrio ISp (2 20A/div - e corrente no interruptor secundrio ISs (2 10A/div -
5s/div). u 5s/div).
m
a
ci
ta
ZVS

ZVS
o
d
o
d
6.2.2 Variao do ganho esttico oc

u
Tomando como base o grfico da m Figura 3.14, que mostra a caracterstica de
comutao do conversor, realizado a en variao do ganho esttico nos resultados

to
experimentais a seguir para se verificar o comportamento de comutao dos interruptores.
Nos resultados da Figura 6.18 e oFigura 6.19 o ganho esttico ajustado para
aproximadamente 1,5 (V =300V). De acordou com o grfico da Figura 3.14, com este ganho
dco
o funcionar com comutao dissipativa, o que
esttico e um ngulo de 20, a ponte de entrada
pode ser observado nas figuras. re
su
Figura 6.18 Resultados para =20 e G=1,5: Tenso m Figura 6.19 Resultados para =20 e G=1,5: Tenso
no interruptor primrio VSp (1 20V/div - 5s/div) e no interruptor secundrio VSs (1 50V/div - 5s/div) e
corrente no interruptor primrio ISp (2 10A/div - o corrente no interruptor secundrio ISs (2 10A/div -
5s/div). 5s/div).
de
u
m
a
q
Hard ZVS
ue
st
o

te
re
ss
[ 121
D
ig
Alterando-se o ngulo e o ganho esttico para -30 e 0,5, respectivamente, a ponte
secundria ir operar no modo dissipativo. it
A Figura 6.20 e Figura 6.21 comprovam este
comportamento. e
u
Figura 6.20 Resultados para =-30 e G=0,5: Tenso mFigura 6.21 Resultados para =-30 e G=0,5: Tenso
no interruptor primrio VSp (1 20V/div - 5s/div) e no interruptor secundrio VSs (1 50V/div - 5s/div) e
corrente no interruptor primrio ISp (2 10A/div - a corrente no interruptor secundrio ISs (2 5A/div -
5s/div). ci 5s/div).
ta

o
d
Hard
ZVS
o
d
oc
u
m
6.3 Rendimento en
to
A Figura 6.22 apresenta a curva ode rendimento para o modelo de validao do

u desenvolvido para ambas as direes de fluxo
conversor CC-CC trifsico isolado bidirecional
de potncia. O valor efetivo de obtido parao cada medio mostrado e difere dos valores
aplicados (5, 10, 15, 20 e 25) devido aos re
atrasos provenientes dos drivers e buffers.
su
Figura 6.22 Rendimentompara o exemplo de projeto.

98
o
Rendimento (%)
11,3 15,8
97 20,9
6,3 25,6
96 de
95
94
u
Boost
93
500 1000 1500 m2000 2500 3000 3500
Po (W)
a
98
Rendimento (%)
8,6 q 14,4 18,8

97
24,5
96
ue
95
3,2
94 st Buck
93
500 1000 1500 o2000 2500 3000 3500
Po (W)
te
re
ss
[ 122
D
ig
A operao no modo boost fornece it uma eficincia de 95,9% na potncia nominal

e
de 3500,6W, enquanto o valor mximo 96,7%. A eficincia no modo buck ligeiramente
u
menor que no modo boost, isto , 95,8% na potncia nominal de 3520,0W e um valor mximo
m
atingido de 96,4%. Como no primrio os MOSFETs trabalham de forma sncrona, os esforos
a
no apresentam uma considervel variao. Porm no secundrio, dependendo do fluxo de
ci mais ou menos tempo, alterando, portanto, o
potncia, IGBT ou diodo interno ir operar por
valor do rendimento da topologia. ta

o
6.4 Resultados experimentais em malha fechada
d
o
Resultados experimentais relacionados ao comportamento dinmico do conversor
so apresentados a seguir em duas partes. Na dprimeira parte feito o levantamento da funo
de transferncia da topologia, enquanto que naocsegunda so realizadas operaes do conversor
funcionando em malha fechada. u
m
6.4.1 Funo de transferncia do conversor en

to
o tenso V de sada a partir da variao do
A FT que relaciona a variao da dco
ngulo de deslocamento apresentada na uFigura 6.23, atravs de seu diagrama de Bode.

o
Para efeito de comparao, tambm so reapresentados os diagramas obtidos atravs da
modelagem matemtica e simulao j expostosre na Figura 5.14. Com o intuito de evitar
avarias no prottipo, os dados foram obtidossu utilizando a metade da tenso nos dois
m as outras duas curvas foram ajustadas para
barramentos e foi reduzido para 25, portanto
esses mesmos parmetros. o
de
Observa-se na Figura 6.23 equivalncia entras as curvas, principalmente com a
u verificada para frequncias prximas e/ou
simulada devido a existncia da perda de fase
m
acima de 1 kHz. importante salientar que algumas discrepncias existentes nos resultados
a
experimentais, principalmente na fase do diagrama de Bode, so decorrentes da dificuldade de
q
se obter e mensurar sinais de baixssima amplitude.
ue
st
o
in
te
re
ss
[ 123
D
Figura 6.23 Diagrama de Bode para a FT obtida ig
a partir do modelo desenvolvido, da simulao e dos
resultados experimentais.
60 it
e
40
Ganho (dB)
u
20 m
Modelo
0 Simulao a
Experimental
ci
20
0 ta
30
Fase (graus)
60 o
90 d
120 o
150
d
1 10 100 1k 10k
oc
Frequncia (Hz)
m
6.4.2 Operao do conversor em malha fechada
en
to
Resultados experimentais do sistema
o de controle da tenso do barramento a partir
do ngulo de deslocamento de fase so apresentados
u a seguir. Foi utilizada, como j
explanado no captulo 3, a teoria do gyrator opara obter o modelo dinmico do conversor. A
implementao da malha de controle foi feita re atravs de dispositivo FPGA e demais
especificaes do circuito de controle podem ser
su consultados no captulo 4.
A Figura 6.24 apresenta o conversor
m regulando a tenso de sada diante de um
degrau de carga de aproximadamente 50% para
o 100%, enquanto que a Figura 6.25 mostra o
degrau inverso, ou seja, 100% para 50%. Observa-se
de que o controlador apresenta um timo
tempo de resposta, que inferior a 10 ms, enquanto
u que a sobretenso de aproximadamente
4%. As respostas transientes, quando comparadas
m com os resultados de simulao,
apresentam uma suave diferena que podea ser explicada a partir da observao do
comportamento da fonte de alimentao que qenergiza o conversor. Na simulao utilizada
uma fonte ideal, enquanto que no experimento
ue uma fonte de alimentao regulada, logo o
transiente de carga tambm ir fazer com stque a tenso de entrada saia do regimente
permanente, forando o controlador da fonte
o a atuar e, consequentemente, provocar
oscilaes. in
te
re
ss
[ 124
D
ig
Figura 6.24 Degrau de 50% para 100% da carga no it Figura 6.25 Degrau de 100% para 50% da carga no
lado secundrio: Tenso no barramento de sada VDCo lado secundrio: Tenso no barramento de sada V
DCo
(1 50V/div 10ms/div) e corrente de linha primria e (1 50V/div 10ms/div) e corrente de linha primria
ILp (2 10A/div 10ms/div). u ILp (2 10A/div 10ms/div).
m
a
ci
ta

o
d
o
d
A Figura 6.26 mostra, dentre outras formas de onda, tenso e corrente na entrada
oc
do conversor. possvel observar aps o degrau de carga uma oscilao de tenso em torno
u
do valor de regime permanente que influencia tambm na caracterstica subamortecida do
m
transitrio de corrente, corroborando, portanto, com a anlise feita no pargrafo anterior.
en
to Figura 6.27 Degrau de 50% para 100% da carga no
Figura 6.26 Degrau de 50% para 100% da carga no
lado secundrio: Tenso no barramento de sada VDCo o lado secundrio utilizando capacitores na sada da
(1 50V/div 10ms/div), corrente de sada IDCo (2 fonte de alimentao: Tenso no barramento de sada
5A/div 10ms/div), tenso de entrada VDCi (3 u VDCo (1 50V/div 10ms/div), corrente de sada IDCo
50V/div 10ms/div), corrente de entrada IDCi (4 (2 5A/div 10ms/div), tenso de entrada VDCi (3
20A/div 10ms/div). o 50V/div 10ms/div), corrente de entrada IDCi (4
20A/div 10ms/div).
re
su
m
o
de
u
m
a

q
Com o propsito de analisar comoue

a dinmica do conversor afetada pela fonte de
st banco capacitivo de 3 mF para emular o
alimentao, na sada deste foi conectado um
comportamento de uma fonte de tenso ideal.oOs resultados utilizando as mesmas formas de
in 6.27. A sobretenso na sada foi reduzida para
onda da Figura 6.26 so apresentados na Figura
te
re
ss
[ 125
D
ig o banco capacitivo, enquanto que o tempo de
2,2% quando comparada com os resultados sem
it
resposta foi aumentado para 14 ms (oscilao no sinal de 0,1%). Ou seja, quando o
comportamento da fonte de tenso de entradae tende a se aproximar do ideal, resultados de
u tornar similares.
simulao e experimentais tambm tendem a se
Na Figura 6.28 e Figura 6.29 so m apresentados, respectivamente, detalhes das
a antes e depois o degrau. Observa-se que as
correntes de linha primria e da tenso regulada
ci
correntes, apesar das variaes bruscas provenientes do regime transitrio, se mantm
simtricas e sem componentes CCs. ta

Figura 6.28 Detalhes das formas de onda anterior ao o Figura 6.29 Detalhes das formas de onda posterior
degrau: Tenso no barramento de sada VDCo (1 ao degrau: Tenso no barramento de sada VDCo (1
50V/div 10s/div) e correntes de linha primrias ILp d 50V/div 10s/div) e correntes de linha primrias ILp
(2 10A/div 10s/div). (2 10A/div 10s/div).
o
d
oc
u
m
en
to
o

o
O ensaio experimental realizado posteriormente consiste em aplicar um degrau de
re existem fontes de alimentao bidirecionais,
carga bidirecional. Como no local de ensaio no
su
foi necessrio elaborar a bancada de testes apresentada na Figura 6.30. Para evitar qualquer
m diodos em srie com as mesmas para evitar
dano s fontes de alimentao, foram inseridos
o
fluxo reverso de corrente. Uma das fontes dever funcionar como fonte de corrente para
de o conversor possa regular a tenso de sada
garantir que o sistema de controle projetado para
u
sem interferncia do prprio regulador de tenso da fonte de alimentao. Para emular esta
m srie com a fonte. Como a fonte de tenso
caracterstica foi inserida uma resistncia em
a Vdco ser controlado, portanto, pela variao
possui um valor constante, o barramento de sada
da tenso sobre a resistncia. q
ue para uma variao de carga de +10% para -
O ensaio bidirecional foi realizado
st
25%, portanto um degrau de 35%. Os resultados so apresentados na Figura 6.31 e Figura
o de fluxo de potncia o valor da tenso de
6.32 e observa-se que mesmo para uma inverso
sada permanece quase que em sua totalidade in
constante. A corrente de linha no transformador
te
re
ss
[ 126
apresenta um aumento no sobressinal, quando ig comparado com o caso anterior, porm este
it no fluxo de potncia.
comportamento j era esperado devido a inverso
e
Figura 6.30 Montagem parauo ensaio de carga bidirecional.
m
Conversor
+ Vi a
CC-CC trifsico
Vo + Io
isolado
ci
bidirecional
ta

o
Detalhes das formas de onda antes e aps o degrau tambm so apresentados na
d
Figura 6.33 e Figura 6.34 e estas se apresentam estveis. O tempo de acomodao inferior a
o
10 ms, enquanto que o sobressinal apresenta um valor de aproximadamente 1%. A tenso de
d
sada apresentou um valor de 366,8V ou um erro de 1,2% em relao ao valor de regime
oc
permanente. Observa-se uma variao na corrente de entrada na Figura 6.33 devido a
u
aquisio de uma ondulao momentnea, pois quando se observa os resultados da Figura
m
6.31, constata-se um valor mdio constante do sinal em anlise.
en
to
Figura 6.31 Degrau bidirecional de +10% para -25% Figura 6.32 Degrau bidirecional de -25% para +10%
de carga: Tenso no barramento de sada VDCo (1 o de carga: Tenso no barramento de sada VDCo (1
50V/div 20ms/div), corrente de linha primria ILp (2 50V/div 20ms/div), corrente de linha primria ILp (2
10A/div 20ms/div), corrente de entrada IDCi (3 u 10A/div 20ms/div), corrente de entrada IDCi (3
10A/div 20ms/div), corrente de sada IDCo (4
o 10A/div 20ms/div), corrente de sada IDCo (4
10A/div 20ms/div). 10A/div 20ms/div).
re
su
m
o
de
u
m
a
Fonte: Prprio autor. q
ue
st
o
in
te
re
ss
[ 127
D
ig
Figura 6.33 Detalhes das formas de onda anterior ao it Figura 6.34 Detalhes das formas de onda posterior
degrau: Tenso no barramento de sada VDCo (1 ao degrau: Tenso no barramento de sada V DCo (1
50V/div 20s/div), corrente de linha primria ILp (2 e 50V/div 20s/div), corrente de linha primria ILp (2
10A/div 20s/div), corrente de entrada IDCi (3 u 10A/div 20s/div), corrente de entrada I DCi (3
10A/div 20s/div), corrente de sada IDCo (4 10A/div 20s/div), corrente de sada IDCo (4
10A/div 20s/div). m 10A/div 20s/div).
a
ci
ta

o
d
o
d
oc
u
6.5 Consideraes finais
m
en
Os resultados experimentais do prottipo desenvolvido foram apresentados e
to
discutidos. Os resultados obtidos mostraram de forma satisfatria as principais formas de
o
onda, especialmente a caracterstica de comutao suave esperada na anlise terica e exposta
u
posteriormente atravs de simulaes.
o
Os valores de potncia de sada para os resultados simulados e experimentais
re
foram muito prximos, como esperado, variando somente devido a idealizao do modelo
su
fundamental. O rendimento para o conversor operando com PS nominal foi tambm
m
extremamente satisfatrio, obtendo-se um valor de aproximadamente 96%.
o
Por fim, a topologia com operao em malha fechada foi apresentada,
de
comprovando o funcionamento do conversor no modo bidirecional, sem apresentar perda de
u
regulao. Alm disso, constatou-se que, apesar de um sistema de controle realizar uma
m
excelente regulao do barramento de tenso de sada, oscilaes no lado primrio ou de
a
entrada podero ser refletidas e alterar o comportamento dinmico do circuito.
q
ue
st
o
in
te
re
ss
[ 128 [
D D
ig ig
7 CONCLUSO
it it
e estudo sobre um conversor CC-CC trifsico e

Neste trabalho foi apresentado um
u
isolado bidirecional com comutao suave,u utilizando dual phase-shift e razo cclica
m
varivel. Algumas solues j desenvolvidasmforam apresentas como referncia e suporte a
a rendimento de quase 96% para o exemplo de a
este trabalho. A topologia proposta obteve um
ci ci
projeto apresentado. Este resultado era esperado, pois o paralelismo de fases garante uma
ta ta
melhor distribuio dos esforos de corrente atravs dos interruptores.

Outra contribuio mostrada nestetrabalho foi a soluo alternativa proposta para

anlise de fluxo de potncia e caracterstica ode comutao do conversor, que baseada no
o
modelo circuital da mquina sncrona, tendod como fontes de alimentao as componentes
o d
fundamentais da topologia. Portanto, uma soluo mais simples de ser utilizada do que a
d o
anlise completa atravs do modelo real. De acordo com equaes e grficos obtidos a partir
oc d
do modelo baseado em componentes fundamentais, possvel otimizar as especificaes do
u o
projeto que assegurem um elevado fator de potncia e comutao suave na condio nominal
m c
de operao. Alm disso, o levantamento matemtico do modelo real (baseado nas etapas de
u
operao do conversor), juntamente com os en resultados de simulaes e, principalmente, os
to m
dados experimentais obtidos foram suficientemente satisfatrios para validar o modelo
o e
proposto e todas as vantagens mencionadas previamente.
nt
O modelo dinmico do conversor ufoi desenvolvido a partir da teoria do gyrator e
o
verificou-se que seu uso extremante til parao compreender que o controle da tenso de sada
o
pode ser realizado simplesmente controlandorea fonte de corrente formada pelo produto do
su u
gyrator e tenso da porta de entrada. A caracterstica dinmica do conversor utilizando o
m e teoria gyrator vivel, pois foi verificadao
modelo baseado em componentes fundamentais
atravs de anlise no domnio da frequncia o sua equivalncia com modelo simulado re e
de devido s facilidades analticas que ambas s
experimental, alm de ser extremamente til
u u
proporcionam.
m m
Trabalhos futuros incluem uma ampliao da anlise dinmica do conversor para
a o
que seja possvel implementar uma nova arquitetura de controle considerando as trs variveis
q d
de controle (d, e ), com o propsito de melhorar o controle de fluxo de potncia para
e
otimizar o contedo reativo circulante e asue condies de comutao dos interruptores.
u
Tambm, espera-se introduzir o controle stde corrente magnetizante para eliminar as
o m
componentes CC que surgem atravs do transformador e, consequentemente, eliminar os
in a
te q
re u
ss es
[ 129
D
ig
capacitores srie, alm de uma malha de feedforward para atenuar as oscilaes de tenso
it entrada do conversor.
provenientes da fonte ou barramento conectado
Em termos de anlise topolgica edo conversor, ainda se prope, como trabalhos
u
futuros, a expanso do nmero de portas do conversor para que o mesmo possa operar como
m conectada a uma fonte geradora de energia
uma topologia de trs portas, com esta terceira
a
eltrica. Por fim, tambm proposto aumentar o nmero de fases no lado primrio do
ci quando submetida a elevados esforos de
conversor e verificar o rendimento da estrutura
corrente. ta

o
d
o
d
oc
u
m
en
to
o
u
o
re
su
m
o
de
u
m
a
q
ue
st
o
in
te
re
ss
[ 130
D
ig
PUBLICAES
it
H. M. Oliveira Filho, D. S. Oliveira Jr., C. eE. A. Silva, F. L. Tofoli, ZVS Bidirectional

u
Isolated Three-Phase dc-dc Converter with Dual Phase-Shift and Variable Duty Cycle, in
m
Proc. IIEE/IAS Int. Conf. on Ind. Appl. INDUSCON, 2012, pp 1-8.
a
ci Praa, Soft-Switching Bidirectional Isolated
H. M. Oliveira Filho, D. S. Oliveira Jr., P. P.
ta
Three-Phase dc-dc Converter with Dual Phase-Shift and Variable Duty Cycle, in Proc.
pp 129-134.
Brazilian Power Electron. Conf. - COBEP, 2013,
o
H. M. d. Oliveira Filho, D. S. Oliveira Jr., dP. P. Praa, Steady-State Analysis of a ZVS

o
Bidirectional Isolated Three-Phase DC-DC Converter Using Dual Phase-Shift Control with
Variable Duty Cycle, IEEE Transactions ond Power Electronics, vol. 31, no. 3, pp. 1863-
1872, Maro 2016. oc
u
m
en
to
o
u
o
re
su
m
o
de
u
m
a
q
ue
st
o
in
te
re
ss
[ 131 [
D D
ig
REFERNCIAS BIBLIOGRFICAS ig
it it
[1] J. Lai e D. Nelson, Energy ManagementePower Converters in Hybrid Electric and Fuel e
Cell Vehicles, Proceedings of the IEEE, uvol. 95, no. 4, pp. 766-777, Abr/Mai. 2007. u
[2] B. Zhao, Q. Song, W. Liu e Y. Sun, m Overview of Dual-Active-Bridge Isolated
m
a
Bidirectional DCDC Converter for High-Frequency-Link a
Power-Conversion System,
ci 29, no. 8, pp. 4091-4106, Agosto 2014. ci
IEEE Transactons on Power Electronics, vol.
ta K. Mainali, A. Kadavelugu, S. Hazra, taS.
[3] S. Madhusoodhanan, A. Tripathi, D. Patel,
Bhattacharya e K. Hatua, Solid-State Transformer and MV Grid Tie Applications
Enabled by 15 kV SiC IGBTs and 10 kVo SiC MOSFETs Based Multilevel Converters,
d
IEEE Transactions on Industry Applications, o
vol. 51, no. 4, pp. 3343-3360, Jul/Ago.
2015. o d
d and Performance of a Bidirectional Isolated
[4] N. M. L. Tan, T. Abe e H. Akagi, Design o
DCDC Converter for a Battery Energy oc d

Storage System, IEEE Transactions on Power
Electronics, vol. 27, no. 3, pp. 1237-1248,uMaro 2012. o
m
[5] B. Zhao, Q. Yu e W. Sun, Extended-Phase-Shift c
Control of Isolated Bidirectional DC
DC Converter for Power Distribution en in Microgrid, IEEE Transactions on Power u
to Novembro 2012.
Electronics, vol. 27, no. 11, pp. 4667-4680, m
o
[6] D. S. Oliveira Jr. and I. Barbi, A Three-Phase ZVS PWM DC-DC Converter With e
Asymmetrical Duty Cycle for High Power u Applications, IEEE Transactions on Power
nt
o
Electronics, vol. 20, no. 2, pp. 370-377, Maro 2005. o
[7] R. W. A. A. de Doncker, D. M. Divan, and re M. H. K. Kheraluwala, A Three-phase Soft-

o
Switched High-Power-Density DC-DC Convertersu u

for High-Power Applications, IEEE
m 27, no. 1, pp. 63-73, Jan/Fev. 1991.
Transactions on Industry Applications, vol. o
o
[8] A. R. Prasad, P. D. Ziogas, S. Manias, Analysis re
and Design of a Three-phase Off-Line
dc-dc Converter with High-FrequencydeIsolation, IEEE Transactions on Industry s
Applications, vol. 28, no. 4, pp. 824-832, uJul/Ago. 1992. u

m
[9] L. D. Salazar, P. D. Ziogas, Design Oriented m
Analysis of Two Types of Three Phase
High Frequency Forward SMR Topology, a 5th Applied Power Electronics Conference
o
q
and Exposition APEC, pp. 312-320, 1990. d
ue
[10] D. S. Oliveira Jr. and I. Barbi, A Three-Phase ZVS PWM DC-DC Converter With e
Asymmetrical Duty Cycle Associated Withst u

a Three-Phase Version of the Hybridge
Rectifier, IEEE Transactions on Power o m
Electronics, vol. 20, no. 2, pp. 354-360, Maro
2005. in a
te q
re u
ss es
[ 132
[11] D. S. Oliveira Jr., R. P. T. Bascop, I. ig

Barbi, C. E. A. Silva, On The Study Of The
Dynamics of the ZVS Three-phase DC/DC it Converter, Eletrnica de Potncia, vol. 11,
no. 1, pp. 69-76, Maro 2006. e

u E. A. Silva, A Three-Phase ZVS PWM DC
[12] D. S. Oliveira Jr., F. L. M. Antunes, and C.
DC Converter Associated with a Double-Wye m Connected Rectier, Delta Primary, IEEE
a no. 6, pp. 354-360, Nov/Dez. 2006.
Transactions on Power Electronics, vol. 21,
[13] C. Liu, A. Johnson, and J. Lai, A Novel ci Three-Phase High-Power Soft-Switched DC-
DC Converter for Low-Voltage Fuel CelltaApplications, IEEE Transactions on Industry

Novembro 2005.
Applications, vol. 41, no. 6, pp. 1691-1697,
o
[14] S. V. G. Oliveira and I. Barbi, A Three-Phase Step-Up DCDC Converter With a Three-
Phase High-Frequency Transformer for dDC Renewable Power Source Applications,
o vol. 58, no. 8, pp. 3567-3580, Agosto 2011.
IEEE Transactions on Industrial Electronics,
[15] H. Cha, J. Choi, B. Han A Three-Phase d Interleaved DCDC Converter With Active
Clamp for Fuel Cells, IEEE Transactionsocon Power Electronics, vol. 25, no. 8, pp. 2115-
2123, Agosto 2010. u
[16] H. Cha, J. Choi, W. Kim, V. Blasko A m New Bi-Directional Three-Phase Interleaved

enth Applied Power Electronics Conference and
Isolated Converter with Active Clamp, 24
Exposition APEC, pp 1766-1772, 2009.to
[17] A. R. Prasad, P. D. Ziogas, S. Manias, o A Three-phase Resonant PWM DC-DC
u Conference PESC, pp. 463-473, 1991.
Converter, 2nd Power Electronics Specialists
o
[18] R. Mirzahosseini, F. Tahami, A Phase-Shift Three-Phase Bidirectional Series Resonant
re
DC-DC Converter, 37th Annual Conference on IEEE Industrial Electronics Society
IECON, pp 1137-1143, 2011. su
m
[19] Z. Wang, H. Lui, A Soft Switching Three-phase Current-fed Bidirectional DC-DC
o
Converter With High Efficiency Over a Wide Input Voltage Range, IEEE Transactions
de
on Power Electronics, vol. 27, no. 2, pp. 669-684, Fevereiro 2012.
u
[20] S. Bal, A. K. Rathore, D. Srinivasan, Modular Snubberless Bidirecional Soft-Swtching
Current-Fed Dual 6-Pack (CFD6P) DC/DC m Converter, IEEE Transactions on Power
a
Electronics, vol. 30, no. 2, pp. 519-523, Fevereiro 2015.
q
[21] P. Xuewei, A. K. Rathore, Naturally Clamped Soft-Switching Current-Fed Three-Phase
Bidirectional DC/DC Converter, IEEE ue
Transactions on Industrial Electronics, vol. 62,
no. 5, pp. 3316-3324, Fevereiro 2015. st
oP. P. Praa, Steady-State Analysis of a ZVS
[22] H. M. d. Oliveira Filho, D. S. Oliveira Jr.,
Bidirectional Isolated Three-Phase DC-DC in Converter Using Dual Phase-Shift Control
te
re
ss
[ 133
D
ig
with Variable Duty Cycle, IEEE Transactions on Power Electronics, vol. 31, no. 3, pp.
1863-1872, Maro 2016. it
e and Increase System Efficiency of Isolated
[23] H. Bai e C. Mi, Eliminate Reactive Power
Bidirectional Dual-Active-Bridge DC-DCu Converters Using Novel Dual-Phase-Shift
Control, IEEE Transactions on PowermElectronics, vol. 23, no. 6, pp. 2905-2914,

Novembro 2008. a
[24] H. Xiao e S. Xie, A ZVS Bidirectional ci

DC-DC Converter with Phase-Shift Plus PWM
Control Scheme, IEEE Transactions on ta
Power Electronics, vol. 23, no. 2, pp. 813-824,
Maro 2008.
[25] Z. Ding, C. Yang, Z. Zhang, C. Wang oe S. Xie, A Novel Soft-Switching Multiport

Bidirecional DC-DC Converter for Hybrid d Energy Storage System, IEEE Transactions
o
on Power Electronics, vol. 29, no. 4, pp. 1595-1609, Abril 2014.
d Kadavelugu, S. Hazra e S. Bhattacharya e K.
[26] A. K. Tripathi, K. Mainali, D. C. Patel, A.
Hatua, Design Considerations of a 15-kV oc SiC IGBT Based Medium-Voltage High-
Frequency Isolated DCDC Converter,u IEEE Transactions on Industry Applications,

vol. 51, no. 4, pp. 3284-3294, July 2014. m
[27] B. D. H. Tellegen, The Gyrator, a Newen
Electric Network Element, Philips Res. Rept.
No 3, pp. 81-101, Abril 1948. to
[28] S. Singer, Gyrators Application in Power o Processing Circuits, IEEE Transactions on

u
Industrial Electronics, vol. 34, no. 3, pp. 313-318, Agosto 1987.
o
[29] W. M. dos Santos, D. C. Martins, Introduo ao DAB Monofsico, Eletrnica de
re 2014.
Potncia, vol. 19, no. 1, pp. 36-46, Fevereiro
su do Conversor TAB (Triple Active Bridge)
[30] W. M. dos Santos, Estudo e Implementao
Aplicado a Sistemas Renovveis SolaresmFotovoltaicos, Dissertao em Universidade
Federal de Santa Catarina, Florianpolis, o2011.
[31] K. Ogata. Discrete-Time Control Systems. de 2 edio, Prentice Hall, New Jersey, 1995.
u Controle Vetorial Utilizando DSP: Projeto e
[32] M. S. Ortmann, Filtro Ativo Trifsico com
m
Implementao, Dissertao em Universidade Federal de Santa Catarina, Florianpolis,
2008. a
q
[33] S. Buso e P. Mattavelli. Digital Control in Power Eletronics. Morgan&Claypool
Publishers, 2006. ue
[34] R. W. Erickson. Fundamentals of Power stElectronics. Second Edition, Chapman & Hall,
New York, USA, 1997. o
in 4 edio, Prentice Hall, So Paulo, 2003.
[35] K. Ogata. Engenharia de Controle Moderno.
te
re
ss
[ 134
D
ig de Desempenho de Conversores CA-CC
[36] R. A. da Cmara, Anlise Comparativa
it
Monofsicos Utilizando FPGA para Aplicao em No-Breaks, Tese em Universidade
Federal do Cear, Fortaleza, 2012. e
[37] Texas Instruments, Folha de u

dados do conversor A/D ADC128S022,
m
http://www.ti.com/lit/ds/symlink/adc128s022.pdf, Acesso em 02/02/2016.
[38] Texas Instruments, Folha de dados do acontrolador PWM de Phase-Shift UCC3895,
ci
http://www.ti.com.cn/cn/lit/ds/symlink/ucc3895.pdf, Acesso em 02/02/2016.
ta Liu. A Distributed Architecture Based on
[39] Z. Zhang; Y. Cai; Y. Zhang; D. Gu; Y.

Microbank Modules With Self-Reconfiguration Control to Improve the Energy
o
Efficiency in the Battery Energy Storage System, IEEE Transactions on Power
d
Electronics, vol.31, no.1, pp.304-317, Janeiro. 2016.
[40] K. Yukita et al., Study of AC/DC power o supply system with DGs using parallel
d
processing method, Power Electronics Conference (IPEC), 2010 International, Sapporo,
2010, pp. 722-725; oc
u
[41] C. Wang e P. Jain. A quantitative comparison and evaluation of 48V DC and 380V DC
distribution systems for datacenters,m Telecommunications Energy Conference
en Vancouver, BC, 2014, pp. 1-7.
(INTELEC), 2014 IEEE 36th International,
[42] Xunwei Yu, Xu She, Xiaohu Zhou andto A. Q. Huang, Power Management for DC
o
Microgrid Enabled by Solid-State Transformer, in IEEE Transactions on Smart Grid,
vol. 5, no. 2, pp. 954-965, March 2014. u
o
[43] C. W. T. McLyman. Transformer and Inductor Design Handbook. Marcel Dekker Inc,
New York, 1988. re
su
m
o
de
u
m
a
q
ue
st
o
in
te
re
ss
[ 135
D
[
ig
APNDICES
D
it
ig
APNDICE A - Projeto do transformador e
it
u
O projeto fsico do transformadorm desenvolvido a seguir. So apresentados eo
dimensionamento do ncleo, nmeros de espiras u
a dos lados primrio e secundrio, quantidade
e tipo de condutores a ser utilizado, alm do m
ci clculo de perdas do projeto. O projeto do
transformador foi desenvolvido de acordo comta[43]. a
ci

ta
A.1. Escolha do ncleo o

d

O estgio de isolao feito a partir o de trs transformadores monofsicos. Logo, a
o
potncia processada em cada elemento ser da tera parte da potncia nominal de sada do
d
conversor. Portanto: oc
o
2 Po u
Ptr PL 2236W (A.1)
3 d
m
O fator de utilizao da rea do enrolamento : o
en
K w 0,4 (A.2) c
to
u
Para a forma tpica do conversoro estudado e de acordo com a razo cclica de
m
projeto, tem-se o seguinte fator de ajuste: u
e
K f 4,243 o (A.3)
nt
Existe outro fator de ajuste que est re relacionado com o tipo de ncleo utilizado no
o
projeto. Ento, para o ncleo tipo toroidal, tem-se su para este indutor:
o
K j 403 m (A.4)
u
o
Com os dados mostrados anteriormente, calcula-se o produto Ap da rea de janela o
de
do carretel Aw pela rea da perna central do ncleo Ae em funo da densidade de fluxo re
u
magntico, como mostrado na expresso a seguir: s
m x
Ptr 104 u
Ap ( Bmax ) Ae Aw ( Bmax ) a (A.5)
K f K w K j Bmax f s m
q
o
No qual x igual a 1,14 para o material ue tipo ferrite.
d
O objetivo obter um projeto fsico st de transformador com o melhor rendimento
e
possvel, portanto tanto a expresso anterior como o as prximas sero fornecidas em funo de
u
Bmax. in
m
te
a
re
q
ss
[ 136
D
ig
Na Figura A.1 apresentado o grfico do produto Ap em funo de Bmax e do
ncleo considerado em projeto, que o MMT it 139T6325 da Magmatec. O ncleo escolhido
e calculado em funo de Bmax e, idealmente,
deve apresentar um produto .Ap maior que o valor
u
o mais prximo possvel deste. Portanto, a partir destas consideraes, tem-se que o ncleo
escolhido, de Ap=34,58cm4 vivel para todosmos valores de Bmax observados na curva.
a
Figura A.1 ProdutociAp em funo de Bmax.
40
ta
Ap(Bmax)
35 Ap do ncleo escolhido
30 o
Ap(cm4)
25 d
20 o
15
d
oc
10
0.1 0.125 0.15 0.175 0.2 0.225 0.25 0.275 0.3
u
Ap(Bmax)
m
en
to
A.2. Nmero de espiras, dimensionamento de fios e fator de execuo
o
u
O dimensionamento do nmero de espiras do lado primrio obtido atravs da
o
expresso abaixo. Enquanto que o nmero de espiras do secundrio dado por (A.7).
re
2 Vi 10 4
N e p ( Bmax ) su (A.6)
K f Bmax f s Ae
m
n
N es ( Bmax ) N ep ( Bmax ) o (A.7)
Vi
de
Para um correto dimensionamento dos condutores, necessrio calcular a
u
profundidade de penetrao do condutor. Com isso, evitam-se perdas devido ao efeito
m
pelicular (efeito skin). Para uma temperatura de 100 C, a profundidade de penetrao dada
a
pela expresso (A.8).
q
6,61 7,5
0,047cm ue (A.8)
fS 20 103
st
Para evitar perdas por efeito pelicular,
o desejvel que o condutor possua um
dimetro mximo, dado por (A.9). in
te
re
ss
[ 137
D fio1 2 ig (A.9)
it
Para a frequncia de comutao utilizada no projeto, e substituindo (A.8) em (A.9)
e
, obtm-se:
u
D fio1 0,093cm (A.10)
m
A partir de (A.10), e de acordo com as tabelas comerciais de fios AWG
a
esmaltados possvel utilizar o fio AWG 23. Sendo a mxima densidade de corrente
ci
fornecida em (A.11) e corrente de linha no lado primrio 13,86A, obtm-se em (A.12) a rea
ta
da seo de cobre necessria.

J max1 450 A / cm 2
o (A.11)
IL d
S cP ScP 0,031cm2 . (A.12)
J max1 o
d (A.9) e (A.12), optou-se por manter o fio
Portanto, tomando como parmetros
oc fornecidos na Tabela 14.
AWG 23, que possui como especificaes os dados
u
Tabela 14 Especificaes
m do fio AWG 23.
Tipo en Esmaltado
Referncia AWG 23
Dimetro (Dc) to 0,057cm
Dimetro esmaltado (Dofio) 0,064cm
Seo (Ac) 0,002582cm2
Seo esmaltada (Afiou) 0,003221cm2
Densidade resistiva linearo (dR) 892 /cm
re
Como a seo do fio escolhido no suficiente para suprir toda a corrente
su
requerida, necessrio utilizar condutores em paralelo. Logo, a partir dos dados fornecidos
m
acima, obtm-se o nmero de fios em paralelo:
o
S cP
N fiosP N fiosP 12 fios. de (A.13)
Ac
u
Da mesma forma como foi feito em (A.12) e (A.13), mas utilizando a relao de
m
transformao n foi calculada, respectivamente, a seo de cobre e nmero de fios em
a
paralelo de acordo com a especificao do fio AWG 23.
q
IL
ScS ScS 0,016cm .2
ue (A.14)
n J max1
st
ScS
N fiosS N fiosS 7 fios. o (A.15)
Ac
in
te
re
ss
[ 138
Aps todo o equacionamento realizadoig para implementar o projeto fsico do

it
indutor, necessrio calcular o fator de utilizao para verificar se o projeto executvel ou
no. Este clculo realizado atravs de (A.16).e A Figura A.2 mostra o grfico do fator de
u
execuo em funo de Bmax e um valor de referncia que garante a viabilidade de execuo
m
[43]. Observa-se que para qualquer valor de densidade o projeto de indutor vivel. Pode-se
considerar que o transformador a ser montado apossui uma boa folga de execuo.
N e ( Bmax ) Afio N fiosP N eS ( Bmax ) ciAfio N fiosS
fu( Bmax ) P (A.16)
Aw ta

o
Figura A.2 Fator de execuo Fu em funo de Bmax.
0.5
d
Fu de referncia
0.4 Fuopara o ncleo escolhido
d
0.3
oc
0.2
u
0.1 m
en
0
0.1 0.125 0.15 0.175
to0.2 0.225 0.25 0.275 0.3
o
A.3. Clculo de perdas u

o
re
As perdas totais no indutor so calculadas de acordo com [43] e so caracterizadas
su
pelas perdas no cobre do enrolamento, juntamente com as perdas no ncleo, como mostrado
na equao (A.17). m
o
Ptrp Ptrp Ptrp (A.17)
de
As perdas no cobre esto relacionadas com resistncia do fio. Sendo (A.18) e
u
(A.19) o comprimento total do fio de cobre utilizado nos lados primrio e secundrio,
m
respectivamente, obtm-se a perda total no cobre a partir do produto da resistncia total do
a
fio, proveniente destes comprimentos, pelo quadrado da corrente.
q
Comp _ fioP ( Bmax ) N eP ( Bmax ) CEM (A.18)
ue
Comp _ fioS ( Bmax ) N eS ( Bmax ) CEM st (A.19)
o
in
te
re
ss
[ 139
D
ig
Comp _ fioP ( Bmax ) 2 Comp _ fioS ( Bmax ) I L 2
Ptrp ( Bmax ) IL it d R 106 (A.20)
N fiosP N fiosS n
e
As perdas no ncleo do transformador so calculadas de acordo como com a
u
expresso (A.21), da qual Ve o volume do ncleo escolhido e a, c, d so parmetros obtidos
m
de [43] para o tipo de ncleo e material utilizado.
a
3
Ptrp ( Bmax ) a Ve f s Bmax 10
c d
(A.21)
ci
a 0,00793 ta (A.22)
c 1,40 (A.23)
d 2,33 o (A.24)
Com (A.20) e (A.21) j obtidas, d possvel obter, como mostra a Figura A.3, a
o funo do Bmax. De acordo com os limites
curva das perdas totais do transformador em
d fluxo magntico, foi escolhido como valor de
estabelecidos anteriormente para a densidade de
projeto Bmax = 0,225T. oc
u
Figura A.3 Perdas totais
m do em funo de Bmax.
16
15
en Perdas totais
14 to
13
12
o
Pt(W)
11 u
10
9
o
8 re
7
6
su
0.1 0.125 0.15 0.175 0.2 0.225 0.25 0.275 0.3
m
Bmax(T)
o
de
A partir de Bmax devidamente escolhido, calcula-se o nmero de espiras do
transformador e as perdas totais: u
m
N eP (0,225) 15 (A.25)
a
N eP (0,225) 29 (A.26)
q
Ptrt 8,48W ue (A.27)
st
o
in
te
re
ss
[
[ 140
D
D
ig
APNDICE B - Projeto do indutor ig
it
it
A seguir realizado o projeto fsico e
e do indutor, que consiste no dimensionamento
do ncleo, nmeros de espiras, quantidade e tipo u
u de condutor a ser utilizado, alm do clculo
de perdas do projeto. O projeto do indutor foi m desenvolvido de acordo com [43]. m
a
a
ci
B.1. Escolha do ncleo ci
ta
ta

Como o conversor trifsico, a potncia processada por indutor ser a tera parte

da potncia nominal de sada do conversor ou oa metade de (A.1):
o
P d
PL tr PL 1168W (B.1)
2 d
o
O fator de utilizao da rea do enrolamento : o
d
K w 0,6 (B.2) d
oc
o
Para a forma tpica do conversoru estudado e de acordo com a razo cclica de
c
projeto, tem-se o seguinte fator de ajuste: m
u
K f 4,243 en (B.3)
m
O mesmo fator de ajuste Kf,to calculado em (A.3), ser utilizado neste
e
procedimento. J o fator relacionado com o tipo o de ncleo utilizado no projeto, por ser do tipo
nt
EE, ser alterado para: u
o
K j 366 o (B.4)
o
re
Com os dados mostrados anteriormente, calcula-se o produto Ap da rea de janela u
su
do carretel Aw pela rea da perna central do ncleo Ae em funo da densidade de fluxo o
m
magntico, como mostrado na expresso a seguir: re
o x
PL 104 s
Ap ( Bmax ) Ae Aw ( Bmax ) de (B.5)
K f K w K j Bmax f s u
u
m
No qual x igual a 1,14 para o material m tipo ferrite.
o
Uma anlise apropriada de Bmaxa para que se obtenha a melhor eficincia do
d
indutor tambm ser utilizada neste projeto. q
e
Na Figura B.1 apresentado o grfico ue do produto Ap em funo de Bmax e o do
u
ncleo considerado em projeto, que o NEEst 42/21/20 da Thornton. O ncleo escolhido
m
deve possuir o produto .Ap maior e prximo o do valor calculado. Portanto, a partir das
a
in
q
te
u
re
es
ss
[ 141
D
ig
consideraes dadas, tem-se que o ncleo escolhido, de Ap=6,25cm4 vivel para valores de
Bmax maiores que aproximadamente 0,138T. it
e
Figura B.1 ProdutouAp em funo de Bmax.
17
m
15 Ap(Bmax)
a Ap do ncleo escolhido
13
ci
Ap(cm4)
11
9 ta
7
5
o
3
d
1
0.1 0.125 0.15 0.175 0.2 0.225 0.25 0.275 0.3
o
dBmax(T)
oc
u
B.2. Nmero de espiras, dimensionamento de fios e fator de execuo
m
en
O dimensionamento do nmero de espiras obtido atravs da expresso abaixo.
to
2 Vi 10 4
N e1 ( Bmax ) o (B.6)
K f Bmax f s Ae
u
O comprimento do entreferro, para a permeabilidade magntica definida em (B.7),
o
obtido atravs da expresso (B.8). importante salientar que o valor de LL obtido a partir
re
da diferena entre o valor terico especificado em projeto na Tabela 1 e o valor medido do
su
transformador projetado. O valor utilizado no projeto deste indutor mostrado em (B.9).
m
o 4 10 7 H
m o (B.7)
de
1 o N e1 ( Bmax ) Aw 10
2 2
lgap1 ( Bmax ) (B.8)

2 LL u
m
LL Lprojeto Ltrafo LL 22,16 106 0,505 106 21,65 H (B.9)
a
O fluxo magntico percorrendo o entreferro teoricamente normal superfcie Ae.
q
Contudo, as linhas de fluxo prximas s extremidades do permetro de Ae tendem a dispersar
ue
no ar e so conhecidas como fluxo de fringing. Logo, uma compensaso no nmero de espiras
st
dever ser considerada. De acordo com o exposto, a quantidade de fluxo de fringing obtida a
o
partir de (B.10), enquanto que o nmero de espiras compensadas fornecido em (B.11).
in
te
re
ss
[ 142
D
ig
lgap1 ( Bmax ) 2 Gind
Ff ( Bmax ) 1 ln
lgap ( Bmax ) it (B.10)
Ae 1
e
1/2
lgap1 ( Bmax ) LL u
N e2 ( Bmax )
0, 4 Ff ( Bmax ) 10 Ae
8
(B.11)
m
A partir do clculo de profundidade
a de penetrao do condutor calculado em (A.8)
e o dimetro mximo do fio estabelecido em
ci (A.10), alm das tabelas comerciais de fios
AWG esmaltados possvel utilizar o fio AWG
ta 28. Sendo a mxima densidade de corrente
fornecida em (B.12) e corrente de linha no lado
primrio 13,86A, obtm-se em a rea da seo
de cobre necessria para os condutores obtida
o atravs da expresso (B.13)
J max1 460 A / cm2 d (B.12)
o
IL
Sc1 Sc1 0,03cm . 2
(B.13)
J max1 d
oc
Portanto, tomando como parmetros (A.10) e (B.13), optou-se por manter o fio
u
AWG 28, que possui como especificaes os dados fornecidos na Tabela 15.
m
en
Tabela 15 Especificaes do fio AWG 28.
Tipo to Esmaltado
Referncia AWG 28
o
Dimetro (Dc) 0,032cm
Dimetro esmaltado (Dufio) 0,037cm
Seo (Ac) 0,000810cm2
o
Seo esmaltada (Afio) 0,001083cm2
Densidade resistiva linearre(dR) 2845 /cm
su
A partir dos dados fornecidos acima, obtm-se o nmero de fios em paralelo:
m
Sc
N fios N fios 38 fios. o (B.14)
Ac
de
A Figura B.2 mostra o grfico do fator de execuo em funo de Bmax , calculado
u
em (B.15), e o valor de referncia. Observa-se que para o valor mnimo de densidade de
m
0,138T, estabelecido a partir da especificao da rea Ap, qualquer projeto de indutor vivel.
a
N e ( Bmax ) Afio N fios
fu( Bmax ) 2 q (B.15)
Aw
ue
st
o
in
te
re
ss
[ 143
D
ig Fu em funo de Bmax.
Figura B.2 Fator de execuo
0.5
it
0.4 e
u
0.3
m
0.2
a
0.1 Fu de referncia ci
Fu para o ncleo escolhido
ta
0
0.1 0.125 0.15 0.175 0.2 0.225 0.25 0.275 0.3

Bmax(T)
o
d
o
B.3. Clculo de perdas
d
oc
As perdas totais no indutor so calculadas de acordo com [43] e so caracterizadas
u
pelas perdas no cobre do enrolamento, juntamente com as perdas no ncleo, conforme
m
mostrado na equao (B.16)
en
PLp Pc p Pn p (B.16)
to
As perdas no cobre esto relacionadas com a resistncia do fio. Sendo (B.17) o
o
comprimento total do fio de cobre utilizado. Obtm-se a perda total no cobre a partir do
u
produto da resistncia total do fio pelo quadrado da corrente.
o
Comp _ fio( Bmax ) N e2 ( Bmax ) CEM (B.17)
re
Comp _ fio( Bmax ) d R 106 2 su
Pc p ( Bmax ) IL (B.18)
N fios m
o calculadas de acordo como com a expresso
As perdas no ncleo do indutor so
de
(B.19), da qual Ve o volume do ncleo escolhido e a, c, d so parmetros obtidos de [43]
para o tipo de ncleo e material utilizado. u
Pn p ( Bmax ) a Ve f sc Bmax
d
103 m (B.19)
a
a 0,00793 (B.20)
q
c 1,40 (B.21)
ue
d 2,33 (B.22)
st
Com (B.18) e (B.19) j obtidas, possvel encontrar, como mostrado na Figura
o
B.3, a curva das perdas totais do indutor em funo do Bmax. De acordo com os limites
in
te
re
ss
[ 144
estabelecidos anteriores para a densidade de igfluxo magntico, escolhe um valor de projeto

Bmax = 0,15T. it
e
u do em funo de Bmax.
Figura B.3 Perdas totais
10
m
9
8 a
7
ci
6
Pt(W)
5 ta
4

3
2 o
1 Perdas totais
d
0
0.1 0.125 0.15 0.175 0.2 0.225 0.25 0.275 0.3
o
dBmax(T)
oc
A partir de Bmax devidamente escolhido, calcula-se o nmero de espiras do indutor
u
e as perdas totais:
m
N e2 (0,15) 15 (B.23)
en
PLp 3,63W (B.24)
to
o
u
o
re
su
m
o
de
u
m
a
q
ue
st
o
in
te
re
ss
[ 145
APNDICE C - Clculo de perdas dos ig

semicondutores
it
A seguir, so calculadas as perdas
e para cada um dos tipos de semicondutor
utilizados nos conversor. Devido caracterstica
u bidirecional da topologia estudada, sero
apresentados dois clculos: primeiramente para
m o conversor operando no boost e por fim o
conversor no modo de operao buck. a
ci
C.1. Conversor no modo boost ta

A seguir so apresentados os clculos
o para os semicondutores do lado primrio.
Posteriormente so apresentados os clculos para
d os semicondutores do lado secundrio.
o
C.1.1. Semicondutores do lado primrio d
oc
Como o semicondutor utilizado nou lado primrio, especificado na Tabela 7, opera
como retificador sncrono, sua conduo ocorrer
m tanto modo interruptor quanto no modo
diodo. Logo, podero ser adotados como esforos
en os valores calculados em (4.20).
Portanto, as perdas por conduo to
no interruptor so obtidas a partir da expresso
(C.1). o
PSiCd RDS I 2
Sierms 1,08W u (C.1)
As perdas por comutao no interruptoro so obtidas a partir da expresso (C.2).

f re
PSiCm s (tr t f ) I Sirms VSimax 0,89W (C.2)
2 su
Logo, a perda por interruptor dada
m por (C.3), enquanto que a perda total da
ponte primria encontrada a partir de (C.4). o
PSi PSiCd PSiCm PSi 1,97W . de (C.3)
PSit 12 PSit 23,65W . u (C.4)

m
a
C.1.2. Semicondutores do lado secundrio
q
ue
As caractersticas do semicondutor utilizado no lado secundrio so apresentas na
st
Tabela 8. Como o conversor est operando no modo boost, os esforos dos interruptores,
o
necessrio para se calcular as perdas, ser (4.26).
in
te
re
ss
[ 146
Portanto, as perdas por conduo ig

(C.5). it
PSoCd Vce I Soerms 0,29W e (C.5)

u
As perdas por comutao no interruptor so obtidas a partir da expresso (C.6).
m
fs
PSoCm (tr t f ) I Sorms VSomax 0,02W a (C.6)
2
Logo, a perda por interruptor dada ci por (C.7), enquanto que a perda total dos
interruptores do lado secundrio encontrada ta a partir de (C.8).

PSo PSoCd PSoCm PSo 0,31W . (C.7)
o
PSot 6 PSot 1,87W . (C.8)
d
Para caracterizar as perdas totaiso da ponte secundria, ainda se faz necessrio
analisar as caractersticas de conduo do diodo
d em antiparalelo ao dispositivo IGBT obtidas
em (4.23) e (4.24). Portanto, tem-se, para o diodo,
oc as perdas por conduo em (C.9), as perdas
por comutao em (C.10), as perdas por diodo
u em (C.11), e, finalmente, a perda total dos
diodos da ponte secundria em (C.12). m
PDoCd v f I Doav rav I Do
2
rms
9,89W en (C.9)
PDoCm Qc VSomax f s 1,14W to (C.10)

o
PDo PDoCd PDoCm PDo 11,03W . (C.11)
u
PDot 6 PDot 66,17W . (C.12)
o
Logo, a perda total da ponte secundria
re encontrada a partir de (C.13).
PSDot PDot PSot 34,96W . su (C.13)
m
o no modo boost
C.1.3. Perdas totais para o conversor operando
de
A partir de (C.4) e (C.13), obtm,uem (C.14) as perdas totais dos semicondutores
m
do conversor em estudo operando no modo boost.
Pboostt PSit PSDot Pboostt 89,82W . a (C.14)
q
ue
C.2. Conversor no modo buck
st
o
Neste tpico o sentido do fluxo de potncia invertido e o conversor passa a
in
operar no modo buck, portanto novos clculos de perdas sero realizados. Primeiramente so
te
re
ss
[ 147
D
ig
apresentados os clculos para os semicondutores do lado primrio. Posteriormente so
it do lado secundrio.
apresentados os clculos para os semicondutores
e
C.2.1. Semicondutores do lado primrio u

m
a calcula-se, juntamente com a corrente eficaz
Utilizando, novamente, a Tabela 7,
em (4.20), as perdas no interruptor. ci
Portanto, as perdas por conduo ta

(C.15).
o
PSiCd RDS I Si2 erms 1,08W (C.15)
d
As perdas por comutao no interruptor so obtidas a partir da expresso (C.16).
o
fs
PSiCm (tr t f ) I Sirms VSimax 0,89W d (C.16)
2
oc
Logo, a perda por interruptor dada por (C.17), enquanto que a perda total da
u
ponte primria encontrada a partir de (C.18).
m
PSi PSiCd PSiCm PSi 1,97W . (C.17)
en
PSit 12 PSit 23,65W . (C.18)
to
o
C.2.2. Semicondutores do lado secundrio u
o
As caractersticas do semicondutorreutilizado no lado secundrio so apresentas na
Tabela 8. Como o conversor est operando su
no modo buck, os esforos dos interruptores,
necessrio para se calcular as perdas agora, ser
m o fornecido em (4.26).
Deste modo, as perdas por conduo
o no interruptor so obtidas de acordo com
(C.19). de
PSoCd Vce I Soerms 6,14W u (C.19)
m
As perdas por comutao no interruptor so obtidas a partir de (C.20).
fs a
PSoCm (tr t f ) I Sorms VSomax 0,52W (C.20)
2 q
Logo, a perda por interruptor dada
ue por (C.21), enquanto que a perda total dos
interruptores do lado secundrio encontrada st
a partir de (C.22).
PSo PSoCd PSoCm PSo 6,16W . o (C.21)
in
te
re
ss
[ 148
PSot 6 PSot 36,96W . ig (C.22)

it
J para o diodo, as perdas por conduo em (C.23), as perdas por comutao em
e
(C.24), as perdas por diodo em (C.25), e, finalmente, a perda total dos diodos da ponte
u
secundria em (C.26) so calculadas usando (4.23) e (4.24).
m
PDoCd v f I Doav rav I Do
2
0,03W (C.23)
rms
a
PDoCm Qc VSomax f s 1,14W ci (C.24)
PDo PDoCd PDoCm PDo 1,18W . ta (C.25)
PDot 6 PDot 7,05W . (C.26)

o
Logo, a perda total da ponte secundria encontrada a partir de (C.27).
d
PSDot PDot PSot 44,01W . (C.27)
o
d
C.2.3. Perdas totais para o conversor operando
oc no modo buck
u
Por fim, a partir de (C.18) em (C.27), obtm, em. as perdas totais dos
semicondutores do conversor em estudo operando
en no modo buck.
Pboostt PSit PSDot Pboostt 67,66W . to (C.28)
o
u
o
re
su
m
o
de
u
m
a
q
ue
st
o
in
te
re
ss
[ 149
circuito de potncia e acionamento
APNDICE D - Esquemtico do conversor em ambiente PSIM D
ig
it
Figura D.1 Esquemtico montado em ambiente PSIM para simulao do conversor em regime permanente.
e
u
m
a
ci
ta

o
d
o
d
oc
u
m
en
to

o
u
o
re
su
m
o
[ 150
APNDICE E - Esquemtico do circuito de controle e acionamento
D
ig
Na Figura E.1 apresentado o circuito de controle montado em ambiente PSIM. O circuito de potncia utilizado o mesmo do
it
Apndice D Os drivers tambm so trocados para que seja possvel ajustar em tempo real o ngulo de phase shift.
e
u
Figura E.1 Esquemtico do circuito de controle montado em ambiente PSIM para simulao do conversor em malha fechada.
m
a
ci
ta

o
d
o
d
oc
u
m
en
to
o
u
o
re
su
m
o
[ 151
APNDICE F - Diagrama de blocos completo do sistema desenvolvido
D em ambiente Quartus II
ig
it
Figura F.1 Diagramas de bloco completo do sistema digital implementado.
e
u
m
a
ci
ta

o
d
o
d
oc
u
m
en
to
o
o
re
su
m
o
[ 152
D
ig
APNDICE G - Rotina do conversor A/D
it
e
Figura G.1 Rotina da converso A/D.
u
m
a
ci
ta

o
d
o
d
oc
u
m
en
to
o
u
o
re
su
m
o
de
u
m
a
q
ue
st
o
te
re
ss
[ 153
APNDICE H - Rotina da portadora ig

it
e
Figura H.1 Rotina para a gerao da portadora triangular e ajuste do phase-shift.
u
m
a
ci
ta

o
d
o
d
oc
u
m
en
to
o
u
o
re
su
m
o
de
u
m
a
q
ue
st
o
in
te
re
ss
[ 154
APNDICE I - Rotina do controlador ig

it
e
Figura I.1 Rotina para atualizao do compensador de tenso.
u
m
a
ci
ta

o
d
o
d
oc
u
m
en
to
o
u
o
re
su
m
o
de
u
m
a
q
ue
st
o
te
re
ss
[ 155
APNDICE J - Rotina do PWM ig

it
e
Figura J.1 Rotina para a gerao do sinal PWM.
u
m
a
ci
ta

o
d
o
d
oc
u
m
en
to
o
u
o
re
su
m
o
de
u
m
a
q
ue
st
o
in
te
re
ss
[ 156
APNDICE K - Rotina da sobretenso ig

it
e
Figura K.1 Rotina para proteo contra sobretenso
u
m
a
ci
ta

o
d
o
d
oc
u
m
en
to

u
o
re
su
m
o
de
u
m
a
q
ue
st
o
in
te
re
ss
[ 157
APNDICE L - Rotina da subtenso ig

it
e
Figura L.1 Rotina para proteo contra subtenso.
u
m
a
ci
ta

o
d
o
d
oc
u
m
en
to
o
u
o
re
su
m
o
de
u
m
a
q
ue
st
o
in
te
re
ss
[ 158
D
ig
APNDICE M - Rotina do divisor de frequncia
it
e
Figura M.1 Rotina para reduzir a frequncia do clock do conversor A/D.
u
m
a
ci
ta

o
d
o
d
oc
u
m
en
to
o
u
o
re
su
m
o
de
u
m
a
q
ue
st
o
in
te
re
ss
[ 159
D
ig
APNDICE N - Rotina do saturador it
e
u
Figura N.1 Rotina para saturao do sinal de controle.
m
a
ci
ta

o
d
o
d
oc
u
m
en
to
o
u
o
re
su
m
o
de
u
m
a
q
ue
st
o
in
te
re
ss

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UNIVERSIDADE FEDERAL DO CEAR

HERMINIO MIGUEL DE OLIVEIRA FILHO

CONVERSOR CC-CC TRIFSICO ISOLADO BIDIRECIONAL COM

HERMINIO MIGUELigDE OLIVEIRA FILHO

O47c Oliveira Filho, Hermnio Miguel de.

Tese (doutorado) Universidade Federal do Cear, Centro de Tecnologia, Departamento de

1. Engenharia eltrica. 2. Conversores. 3. Corrente contnua. I. Ttulo.

CONVERSOR CC-CC TRIFSICO ISOLADO BIDIRECIONAL

Tese apresentada ao Programa de Ps-

Aprovada em: 19/08/2015

Aos professores da casa Dr. Paulosu

Aos colegas docentes do Instituto deoEngenharias e Desenvolvimento Sustentvel

Caso tenha esquecido algum, peo desculpas ta

do Cear, pelo apoio tcnico e estrutural. o

Coordenao de Aperfeioamento ude Pessoal de Nvel Superior (CAPES) pelo

Este trabalho apresenta a anlise, exemplo deeprojeto, simulaes e resultados experimentais

Figura 3.8 Formas de ondas utilizadas paraiganalisar o comportamento do fator de potncia

primria VAp (2 - 100V/div - 10s/div) e tenso o de linha secundria VAs (3 - 100V/div -

Figura 6.12 Corrente no interruptor primrioa ISp (2 10A/div - 5s/div). e tenso no

de sada VDCo (1 50V/div 10ms/div) e ocorrente de linha primria ILp (2 10A/div

de sada VDCo (1 50V/div 10ms/div), corrente o de sada IDCo (2 5A/div 10ms/div),

50V/div 10ms/div), corrente de entrada IDCi ue

Figura 6.29 Detalhes das formas de onda ig

DAB Dua Active Bridge e

Field Programmable Gate taArray Matriz de Portas Programvel em

FTMA Funo de Transferncia de dMalha Aberta

PS Phase Shift Deslocamento ude Fase

Very High Speed Integratedo Circuits Circuito Integrado de Velocidade

ngulo de deslocamento ede fase entre a ponte primria e secundria do

Funo da corrente atravsue da indutncia de disperso em funo do

2.1.14 Conversor CC-CC trifsico bidirecional su com comutao suave, alimentado em

5.2.2 Operao do conversor em malha fechada ig ................................................................. 110

O trabalho est organizado em seteigcaptulos (incluindo esta breve introduo) e a

Captulo 5 So apresentados oso resultados de simulao para o modelo de

2.1.4 Conversor CC-CC trifsico bidirecionaloccom comutao suave

Fonte: Adaptada de [6].

No entanto, o filtro indutivo de ig

2.1.7 Conversor CC-CC trifsico PWM ZVS a associado a um retificador conectado em

dupla estrela e primrio em deltaci

O conversor abaixador apresentado na Figura 2.7 foi desenvolvido com o

pode ser dividida e, consequentemente, garantiroc o aumento de rendimento da topologia. Os

Um conversor para aplicaes eme altas densidades de potncia, baixos nveis de

Com o propsito de atenuar asciperdas, principalmente no lado primrio da

Fonte: Adaptada de [14]. ci

Fonte: Adaptada de [16].

2.2 Conversor proposto u

Neste trabalho apresentada, na a Figura 2.15, uma verso bidirecional da

Fonte: Prprio autor [22]. st

2.3 Consideraes finais ig

Neste captulo foram apresentadas e as principais topologias CC-CC trifsicas

isoladas. Foi mostrada a motivao (aumento u de densidade de potncia em conjunto com

A topologia desenvolvida, por seru capaz de atenuar os esforos de corrente nos

v" 16 sin2 d sin 4 d 2 sin 2o d (3.15)

3.1.2 Fluxo de potncia ig

Onde X representa a reatncia de ta

primrio vi(t)=vA1(t)-vA1(t) (que pode ser econsiderada a tenso no lado primrio do

0 0,0 a -0,6 = 180

Pode se observar tambm que ig o valor mximo do mdulo de Po,

Ainda possvel observar a partiru dos grficos apresentados previamente que o

0 0,0 -0,6 = 126

Vi d cos 1 cos sin tan 2 d sin sin 1 cos tan 2 d

Poii , , d Re 2 Gii Vi e j IL*ii , , d

curvas de fronteira dos interruptores da ponteede entrada, somente os interruptores superiores

interruptores superiores da ponte de entradamfuncionam no modo ZVS. A quarta e ltima