Professional Documents
Culture Documents
ELEKTRONIKA II
SEMESTER GENAP A.T.A 2016/2017
DEPARTEMEN FISIKA
UNIVERSITAS INDONESIA
2017
1
A. Tujuan
1. Membuat projek baru pada Vivado menggunakan VHDL
2. Menggunakan file master constrain untuk menentukan lokasi pin
yang digunakan pada FPGA
3. Mensinstesis dan implementasi desain
4. Memprogram desain pada board FPGA
C. Teori Dasar
VHDL (Very High Speed Integrated Circuit (VHSIC) Hardware
Description Language)
VHDL merupakan bahasa yang digunakan dalam perancangan
sistem elektronik digital seperti FPGA (Filed Programmable Gate Array )
atau ASIC (Application Specific Integrated Circuit) dengan struktur
konkurenli seperti terlihat pada gambar di bawah
Universitas Indonesia
2
Universitas Indonesia
3
Universitas Indonesia
4
INDENTIFIKASI
Identifikasi VHDL hanya meliput alfabetik (A-Z dan a-z), bilangan
desimal (0-9), dan garis bawah (_). Harus dimulai dengan alfabetik dan
tidak boleh diakhiri dengan garis bawah. VHDL tiddak diperbolehkan
menggunakan garis bawah berurutan. Bukan merupakan case sensitive jadi
alfabeik besar dan kecil dianggap sama.
Universitas Indonesia
5
Universitas Indonesia
6
D. Deskripsi Projek
Implementasi Half Adder, Full Adder, dan Decoder dengan VHDL dan
Zybo
Sebagai pendahuluan, dapat dilakukan percobaan dengan membuat
rangkaian half adder. Rangkaian half adder mengandung 2 input dan 2
output. Tabel kebenaran dari half adder.
Input Output
A B SUM Carry
0 0 0 0
0 1 1 0
1 0 1 0
1 1 1 1
Tabel 1.1 Tabel kebenaran Half Adder
Setelah membuat rangkaian half , percobaan dilanjutkan dengan membuat
rangkaian full adder. Skema dari rangkaian full adder yaitu:
Universitas Indonesia
7
Universitas Indonesia
8
E. Prosedur Percobaan
Langkah-langkah sebelum memulai percobaan sebagai berikut:
1. Meng-install aplikasi Vivado 2015.4
2. Menjalankan aplikasi Vivado
3. Membuat projek baru
4. Mendapatkan hasil akhir seperti gambar berikut
F. Tugas Pendahuluan
Pertanyaan :
Lengkapi rangkaian VHDL di bawah ini yang masih kosong (___) jelaskan
apa yang sedang dikerjakan oleh kode tersebut pada setiap blok terstruktur.
Universitas Indonesia
9
Jawaban :
1. Entity 8. Decoder
2. IN 9. Architecture
3. IN 10. AND
4. OUT 11. OR
5. OUT 12. XOR
6. OUT 13. NOR
7. OUT
G. Referensi
Blocher, R. 2004. Dasar Elektronika. Yogyakarta: PenerbitAndi Yogyakarta.
Malvino, A dan Bates, D. 2016. Electronic Principles, Eight Edition. New
York: Mc Graw Hill Education
Universitas Indonesia
2
H. Data Pengamatan
Percobaan 1
XOR Gate
Dokumentasi
Penjelasan Gambar :
Perangkat Zybo dengan pengaturan kode VHDL : XOR gate ,yaitu:
entity xor_gate is
Port ( x,y : in STD_LOGIC;
A: out STD_LOGIC);
end xor_gate;
begin
A <= x XOR y;
end Equations;
Universitas Indonesia
3
Percobaan 2
Half Adder Gate
Dokumentasi
Universitas Indonesia
4
Penjelasan Gambar :
Perangkat Zybo dengan pengaturan kode VHDL : Half adder ,yaitu:
entity half_adder is
Port ( a,b : in STD_LOGIC;
sum,carry: out STD_LOGIC);
End half_adder;
begin
end Equations;
Percobaan 3
Full Adder Gate
Dokumentasi
Universitas Indonesia
5
q1 <= a XOR b;
q2 <= cin AND q1;
q3 <= a AND b;
sum <= q1 XOR cin;
cout <= q2 OR q3;
end Equations;
Universitas Indonesia
6
Percobaan 4
Decoder
Universitas Indonesia
7
begin
Z0 <= a AND b;
Z1 <= a OR b;
Z2 <= a XOR b;
Z3 <= a not or b;
end Equations;
I. Tugas Akhir
Pertanyaan :
Buatlah rangkaian 4 to 2 lines encoder , beserta kode VHDL nya!
Jawaban :
Kode VHDL :
library ieee;
use ieee.std_logic_1164.all;
entity encoder is
port (A0,A1,A2,A3: in std_logic;
F0,F1: out std_logic);
end encoder;
Universitas Indonesia
8
J. Analisis
Eksperimen
Ada 4 percobaan yang dilakukan pada praktikum kali ini, yaitu XOR
gate, Half Adder Gate, Full Adder gate, dan Decoder. Praktikan akan
menganalisis mulai dari percobaan XOR gate hingga percobaan Decoder.
Percobaan pertama, yaitu XOR gate, praktikan diperkenalkan
dengan perangkat Zybo Zynq 7000. Setelah mengenal setiap komponenen
yang terdapat di dalamnya, praktikan mulai mencoba untuk menggunakan
software Vivado. Vivado ini nantinya digunakan untuk menerapkan
gate/rumus yang telah dituliskan ke dalam Zybo. Percobaan XOR gate
terbilang cukup mudah. Praktikan memulainya dengan menuliskan rumus
secara manual di notepad. Praktikan menuliskan :
library ieee;
use ieee.std_logic_1164.all;
entity xor_gate is
Port ( x,y : in STD_LOGIC;
A: out STD_LOGIC);
end xor_gate;
Universitas Indonesia
9
entity full_adder is
Port ( a,b,cin : in STD_LOGIC;
sum, cout: out STD_LOGIC);
End full_adder;
K. Kesimpulan
Kesimpulan yang dapat diambil dari percobaan yaitu:
1. Vivado merupakan software yang dapat digunakan sebagai simulasi
gerbang logika berbasis code dan dapat diaplikasikan ke dalam
hardware Zybo
2. File master constrain dapat digunakan untuk mengatur tempat input
dan output pada FPGA
3. Mensintesis dan implementasi desain dapat dilakukan dengan
menggunakan perangkat bantuan seperti laptop ataupun komputer.
4. Desain program pada board FPGA pada percobaan ini dilakukan
menggunakan software Vivado dan board FPGA Zybo
Universitas Indonesia
10
L. Referensi
Universitas Indonesia