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18 ANNEXE ........................................................................................................................................................................ 27
HEF4518B DUAL BCD COUNTER ............................................................................................................................................ 27
74HC/HCT393 DUAL 4-BIT BINARY RIPPLE COUNTER ............................................................................................................... 27
74HC/HCT193 PRESETTABLE SYNCHRONOUS 4-BIT BINARY UP/DOWN COUNTER ......................................................................... 28
74HC/HCT4040 12-STAGE BINARY RIPPLE COUNTER ................................................................................................................... 29
74HC/HCT163 PRESETTABLE SYNCHRONOUS 4-BIT BINARY COUNTER ........................................................................................ 30
Schma structurel :
1. Le fonctionnement de ces bascules est-il synchrone ou asynchrone ? Argumenter votre rponse.
a Qa b Qb c Qc
1D 1D 1D
H
C1 C1 C1
2. Tracer les chronogrammes des sorties Qa, Qb et Qc ( ltat initial, Qa=Qb=Qc= "0").
3. Convertir en dcimal les trois bits binaires Qc, Qb et Qa en prenant Qa pour bit de poids faible.
H
1
t
0
Qa
1
t
0
Qb
1
t
0
Qc
1
t
0
NQD 0
t
Schma structurel :
1. Le fonctionnement de ces bascules est-il synchrone ou asynchrone ? Argumenter votre rponse.
a Qa b Qb c Qc
1D 1D 1D
H
C1 C1 C1
2. Tracer les chronogrammes des sorties Qa, Qb et Qc ( ltat initial, Qa=Qb=Qc= "0").
3. Convertir en dcimal les trois bits binaires Qc, Qb et Qa en prenant Qa pour bit de poids faible.
4. Quelle est la fonction ralise ? Comparer ce schma structurel avec celui de lexercice prcdent et conclure sur
lincidence de la fonction ralise.
H
1
t
0
Qa
1
t
0
Qb
1
t
0
Qc
1
t
0
NQD 0
t
Schma structurel :
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
D
1D 1D 1D 1D 1D 1D 1D 1D
CL C1
C1 C1 C1 C1 C1 C1 C1
Construire le chronogramme de cette structure demande davoir lesprit que tout oprateur introduit un temps de latence
entre le moment de la commande et celui o le rsultat aboutit en sortie. Ce temps est appel temps de propagation. Or ici les
entres de commandes sont actionnes simultanment. Lors dun front montant de CL un oprateur voit donc ltat de
loprateur qui le prcde avant que celui-ci nait eu le temps de changer dtat. Ce principe tant admis vous pouvez
construire successivement les chronogrammes de Q0, Q1,, Q6 et Q7.
Schma structurel.
1. Tracer les chronogrammes de Q0, Q1 et Q2 (s'aider du mmotech pour la documentation du CD4013).
2. Exprimer la frquence FQ0 en fonction de FH
3. Au vu des chronogrammes, indiquer le modulo de ce compteur.
H
1
t
0
RAZ
1
t
0
Q0
1
t
0
Q1
1
t
0
Q2
1
t
0
1. Faire le mme travail que prcdemment (compteur en anneau) sur ce nouveau schma.
2. Quelle diffrence existe-t-il entre ce schma et le prcdent ? Quelle en est la consquence sur le modulo
et la frquence des signaux de sortie?
H
1
t
0
RAZ
1
t
0
Q0
1
t
0
Q1
1
t
0
Q2
1
t
0
Schma structurel.
Conditions initiales:
- la sortie Q de U2a est au niveau bas,
- la sortie Q de U2b est au niveau bas.
2. Sachant que U c a d est une ddp logique 0/5V de frquence F=10KHz, reprsenter les
chronogrammes des grandeurs J , K, Q et Q (chronogrammes en page suivante) pour les deux
bascules JK, mettant en vidence le fonctionnement de la structure. Et ceci pour 9 priodes de
Ucad.
t
0
RAZ
1
t
0
Qa
1
t
0
Qa
1
t
0
Qb/Us
1
t
0
Qb
1
t
0
Schma structurel.
JE 1J 1J Q2
Q1
C C1 C1
KE 1K Q1 1K Q2
JE 1 t
0
KE 1
0 t
C 1
0 t
Q1 1
0 t
Q2 1
0 t
0 4 8 12 16 20 24 28 32 36 40 44 48 52 56 s
Symbole :
0 4 8 12 16 20 24 28 32 36 40 44 48 52 56 ms
Symboles :
t
NOD
?
O0 1
4518
t
0
O1 1
t
0
O2 1
t
0
O3 1
0 t
0 4 8 12 16 20 24 28 32 36 40 44 48 52 56 ms
CP0 1 t
0
MR 1
0 t
t
11
NOD
4520
O0 1
t
0
O1 1
t
0
O2 1
t
0
O3 1
0 t
0 4 8 12 16 20 24 28 32 36 40 44 48 52 56 ms
/CP1 1 t
0
MR 1
0 t
NU10 t
3
U0 1
t
0
U1 1
t
0
U2 1
t
0
U3 1
0 t
ND10 t
4
D0 1
t
0
D1 1
t
0
D2 1
t
0
D3 1
0 t
t
43
N10
0 4 8 12 16 20 24 28 32 36 40 44 48 52 56 ms
Schma structurel.
Le schma ci-dessus est celui dun compteur dont le modulo est dtermin par cblage.
N .
CT0 1
0
CT1 1
0
CT2 1
0
CT3 1
0
R1
0
0 4 8 12 16 20 24 28 32 36 40 44 48 52 56 ms
Symbole :
NQD t
?
Q0 1
t
0
Q1 1
t
0
Q2 1
t
0
Q3 1
0 t
RINC 1
t
0
RDEC 1
0 t
0 4 8 12 16 20 24 28 32 36 40 44 48 ms
NQD t
?
Q0 1
t
0
Q1 1
t
0
Q2 1
t
0
Q3 1
0 t
RINC 1
t
0
RDEC 1
0 t
48 52 56 60 64 68 72 76 80 84 88 92 96 100 104 ms
Schma structurel.
Voici une structure de comptage. Le compteur 74163a est un compteur synchrone, le 74393 est
un compteur asynchrone. Vous allez construire les chronogrammes de l'un et de l'autre suivant
les procds respectifs de chacun de ces compteurs. Ils sont tous deux commands par le mme
signal de commande H, le comptage est donc simultan. Ainsi vous pourrez vous rendre compte
de la diffrence entre les deux modes de fonctionnement.
Procdure :
- Construire le premier chronogramme comme vous en avez l'habitude (H est commun)
Le deuxime chronogramme dilate l'chelle de temps au voisinage de t=32ms du premier chronogramme. cette
chelle vous ne pourrez pas ngliger les temps de propagation de l'information dans les oprateurs. Pour simplifier
vous considrerez qu'un temps de propagation TP vaut 15ns.
- Les quatre sorties de l'oprateur synchrone sont toutes commandes par H.
Construire le chronogramme de ces sorties en considrant un TP entre n de H et chaque
transition de sortie.
- L a s o r t i e AS0 de l'oprateur asynchrone est commande par n d e H .
Construire le chronogramme de AS0 en considrant un TP entre n de H et transition de AS0.
La sortie AS1 est commande par n de AS0, un TP doit donc s'couler entre ces deux
vnements. Vous procderez ainsi aussi pour les sorties AS2 et AS3.
- Reprsenter chaque TP par une flche de couleur. (voir exemple)
- Dterminer pour chaque instant (mme pendant les transitions) les valeurs de S et AS.
15
8
S .
S .
AS0 1 AS0 1
0 0
AS1 1 AS1 1
0 0
AS2 1 AS2 1
0 0
AS3 1 AS3 1
0 0
15
8
AS .
AS .
p X L no change
X n L no change
n L L no change
H p L no change
X X H O0 to O3 = LOW
7 GND ground (0 V)
14 VCC positive supply voltage
FUNCTION TABLE
INPUTS OUTPUTS
MR /PL CPU CPD D0 D1 D2 D3 Q0 Q1 Q2 Q3 /TCU /TCD
OPERATING MODE
14 11 5 4 15 1 10 9 3 2 6 7 12 13
H X X L X X X X L L L L H L
reset (clear)
H X X H X X X X L L L L H H
L L X L L L L L L L L L H L
L L X H L L L L L L L L H H
parallel load
L L L X H H H H H H H H L H
L L H X H H H H H H H H H H
count up L H n H X X X X count up H H
count down L H H n X X X X count down H H
FUNCTION TABLE
INPUTS OUTPUTS
CP MR Qn
n L no change
p L count
X H L
Timing diagram:
PIN DESCRIPTION
PIN NO. SYMBOL NAME AND FUNCTION
1 MR synchronous master reset (active LOW)
2 CP clock input (LOW-to-HIGH, edge-triggered)
3, 4, 5, 6 D0 to D3 data inputs
7 CEP count enable input
8 GND ground (0 V)
9 PE parallel enable input (active LOW)
10 CET count enable carry input
14, 13, 12, 11 Q0 to Q3 flip-flop outputs
15 TC terminal count output
16 VCC positive supply voltage
FUNCTION TABLE
INPUTS OUTPUTS
hold H X L X H X qn (1)
(do nothing) H X X L H X qn L
(1) The TC output is HIGH when CET is HIGH and the counter is at terminal count (HHHH).