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CPLD
Un CPLD (del acrnimo ingls Complex Programmable Logic Device) es un dispositivo
electrnico.
Los CPLD extienden el concepto de un PLD (del acrnimo ingls Programmable Logic Device) a
un mayor nivel de integracin ya que permite implementar sistemas ms eficaces, ya que utilizan
menor espacio, mejoran la fiabilidad del diseo, y reducen costos. Un CPLD se forma con
mltiples bloque lgicos, cada uno similar a un [[PLD]m]. Los bloques lgicos se comunican entre
s utilizando una matriz programable de interconexiones, lo cual hace ms eficiente el uso del
silicio, conduciendo a una mejor eficiencia a menor costo. A continuacin se explican brevemente
las principales caractersticas de la arquitectura de un CPLD.
ndice
1 Arquitectura
1.1 Matriz de Interconexiones Programables
1.2 Bloques Lgicos
1.3 Macroceldas
1.4 Celda de entrada/salida
1.5 CPLD MAX 7000
2 Fabricantes de CPLD
3 Vase tambin
pdfcrowd.com
 Enlace permanente
4 Referencias
Informacin de la
pgina
Elemento de Wikidata
Citar esta pgina Arquitectura [editar]

En otros idiomas
Matriz de Interconexiones Programables [editar]
Catal
Deutsch La matriz de interconexiones programables (PIM) permiten
English unir los pines de entrada/salida a las entradas del bloque
Franais
lgico, o las salidas del bloque lgico a las entradas de otro
Italiano
bloque lgico o inclusive a las entradas del mismo. La

mayora de los CPLDs usan una de dos configuraciones para
Nederlands esta matriz: interconexin mediante bloques o interconexin
Polski mediante multiplexores.
Portugus
El primero se basa en una matriz de filas y columnas con una
Procesador de un CPLD de la
Slovenina celda programable de conexin en cada interseccin. Al igual marca Altera.
Svenska que en las GAL esta celda puede ser activada para
conectar/desconectar la correspondiente fila y columna. Esta
Ting Vit configuracin permite una total interconexin entre las entradas y salidas del dispositivo o bloques

lgicos. Sin embargo, estas ventajas provocan que disminuya el rendimiento del dispositivo,
Editar enlaces
adems de aumentar el consumo de energa y el tamao del componente.

En la interconexin mediante multiplexores, existe un multiplexor por cada entrada al bloque

lgico. Las vas de interconexin programables son conectadas a las entradas de un nmero de
multiplexores por cada bloque lgico. Las lneas de seleccin de estos multiplexores son
programadas para permitir que sea seleccionada nicamente una va de la matriz de interconexin
por cada multiplexor la cual se propagara a hacia el bloque lgico. Cabe mencionar que no todas

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 las vas son conectadas a las entradas de cada multiplexor. La rutabilidad se incrementa usando
multiplexores de mayor tamao, permitiendo que cualquier combinacin de seales de la matriz de
interconexin pueda ser enlazada hacia cualquier bloque lgico. Sin embargo, el uso de grandes
multiplexores incrementa el tamao de dispositivo y reduce su eficiencia.

Bloques Lgicos [editar]

Un bloque lgico es similar a un PLD, cada uno pose un bloque de compuertas AND y OR en
forma de suma de productos, una configuracin para la distribucin de estas sumas de productos,
y macroceldas. El tamao del bloque lgico es una medida de la capacidad del CPLD, ya que de
esto depende el tamao de la funcin booleana que pueda ser implementada dentro del bloque.
Los bloques lgicos usualmente tienen de 4 a 20 macroceldas.

Macroceldas [editar]

Las macroceldas de un CPLD son similares a las de un PLD. Estas tambin estn provistas con
registros, control de polaridad, y buffers para salidas en alta impedancia. Por lo general un CPLD
tiene macroceldas de entrada/salida, macroceldas de entrada y macroceldas internas u ocultas
(buried macrocells), en tanto que un 22V10 tiene solamente macroceldas de entrada/salida. Una
macrocelda interna es similar a una macrocelda de entrada/salida, slo que esta no puede ser
conectada directamente a un pin de salida. La salida de una macrocelda interna va directamente
a la matriz de interconexin programable.

Celda de entrada/salida [editar]

La funcin de una celda de entrada/salida es permitir el paso de una seal hacia dentro o hacia el
exterior del dispositivo. Dependiendo del fabricante y de la arquitectura del CPLD estas celdas
pueden o no ser consideradas parte del bloque lgico.
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 CPLD MAX 7000 [editar]

Su Arquitectura de un CPLD es la forma en que estn organizados y a la disposicin a los

elementos internos del dispositivo. Son similares al diagrama de bloque de un CPLD genrico,
Teniendo la estructura clsica PAL/GAL que nos permite generar las funciones suma de producto.
Su densidad vara entre dos bloques LAB y 16 bloques LAB, dependiendo del dispositivo concreto
de la serie que se vaya a utilizar.1

Un bloque LAB es similar a un SPLD y que el tamao de los encapsulados varan entre 44 y 208
pines, cabe mencionar que utilizan una tecnologa de proceso basada en EEPROM. Las versiones
que se pueden programar dentro del sistema para ello se utilizan la interfaz estndar JTAG.2

Fabricantes de CPLD [editar]

Altera
Atmel
Cypress Semiconductor
Lattice Semiconductor
Xilinx

Vase tambin [editar]

Gate array
FPGA
Lenguaje de descripcin de hardware

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 Referencias [editar]
1. Floyd Thomas (2006). Fundamentos de sistemas digitales (9 edicin). PEARSON. p. 690.
ISBN 9788483220856.
2. Floyd Thomas (2006). Fundamentos de sistemas digitales (9 edicin). PEARSON. p. 690.
ISBN 9788483220856.

Categora: Electrnica digital

Esta pgina fue modificada por ltima vez el 5 jun 2016 a las 14:31.

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