LABORATORIO DE CIRCUITOS DIGITALES

SESION: 5 MODULO: 1

TEMA: CIRCUITOS DE MEDIANA INTEGRACION MSI

I. OBJETIVOS:
Conocer y disear en VHDL los multiplexores y decodificadores
Conocer y desarrollar aplicaciones para MSI
II. MATERILAES Y EQUIPOS
Software Quartus II 12.0 en adelante
Mdulo de Desarrollo con Cyclone EP1C3T144C8 / Kit DE2-115 / kit DE0-Nano con USB
Blaster y fuente de 5VDC
III. DESARROLLO
1. INTRODUCCION:
Un multiplexor, grosso modo, es el que contiene varias entradas y una salida, con sus
habilitadores correspondiente.

Lo que hace, de forma prctica, es el armado de una tabla de verdad, por ejemplo para armar una AND,
en un mux de 4x1. En K0=0 gnd, en K1=0 gnd, K2=0 gnd y K3=1 VCC

FIEE-UNMSM LABORATORIO DE CIRCUITOS DIGITALES 1

La figura (a) muestra un circuito de suma de productos que implementa un multiplexor de 2 a 1
con una entrada de seleccin s. Si s = 0 la salida m del multiplexor es igual a la entrada x, y si s =
1 la salida es igual a y. La parte (b) de la figura da una tabla de verdad para este multiplexor, y la
parte c muestra su smbolo de circuito.

Circuito

Tabla de Verdad Smbolo

El multiplexor puede ser descrito siguiendo la siguiente asignacin:
m <= (NOT (s) AND x) OR (s AND y);

Creamos un nuevo Proyecto llamado multiplexor2_1, con el siguiente cdigo:

FIEE-UNMSM LABORATORIO DE CIRCUITOS DIGITALES 2

 2. Realizamos la simulacin del circuito anterior, asignamos los estmulos y obtenemos la
siguiente simulacin:

3. Cambiamos el cdigo comentado en:

Realizamos una nueva simulacin y comprobamos la estructura when-else

4. Modificamos el cdigo para incluir entradas de 4bits, realizamos la simulacin como
sigue:

5. COMPARADORES: Un comparador es un sistema lgico combinacional cuya misin es la de

comparar dos configuraciones binarias A y B, detectando su relacin y activando en
consecuencia una de las tres salidas del sistema:
Menor que: A < B Igual: A = B Mayor que: A > B

Comparador de 1bit:

FIEE-UNMSM LABORATORIO DE CIRCUITOS DIGITALES 3

 Crear un proyecto e implementar el comparador de 1bit. Luego realizar su simulacin.
Implementar en la Tarjeta Cyclone I

6. Comparador de 4 bits
Otra forma de implementar es utilizando la librera arith, ejemplo de comparador de
4bits.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity comparador is
Port ( A : in std_logic_vector(3 downto 0);
B : in std_logic_vector(3 downto 0);
IGU : out std_logic;
MAY : out std_logic;
MEN : out std_logic);
end comparador;

architecture Behavioral of comparador is

begin

IGU <= '1' when A = B else '0';

MAY <= '1' when A > B else '0';
MEN <= '1' when A < B else '0';
end architecture;

7. Realizar la simulacin del comparador anterior.

FIEE-UNMSM LABORATORIO DE CIRCUITOS DIGITALES 4

 8. Otros circuitos: Se lista otros circuitos combinacionales MSI:
Detector de paridad impar de un nmero de 8 bits.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity DET_IMPAR is
Port ( DATA : in std_logic_vector(7 downto 0);
Z : out std_logic);
end DET_IMPAR;

architecture Behavioral of DET_IMPAR is

begin

Z <= DATA(7) xor DATA(6) xor

DATA(5) xor DATA(4) xor
DATA(3) xor DATA(2) xor
DATA(1) xor DATA(0);

end Behavioral;

ALU de 8 bits.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity ALU_8BITS is
Port ( A,B : in std_logic_vector(7 downto 0);
OPER : in std_logic_vector(2 downto 0);
Z : out std_logic_vector(7 downto 0));
end ALU_8BITS;

architecture Behavioral of ALU_8BITS is

begin
with OPER select Z <= A + B when "000",
A - B when "001",
A + 1 when "010",
A - 1 when "011",
A and B when "100",
A or B when "101",
A xor B when "110",
not A when others;
end Behavioral;

FIEE-UNMSM LABORATORIO DE CIRCUITOS DIGITALES 5