Boto de arranque

Um boto interruptor mecnico ser usado para o boto play. O interruptor gera um sinal lgico 1
quando deprimido e lgica 0 quando for libertado. Uma mola retornar a mudana para sua posio
original quando ele no est sendo pressionado. Para garantir um funcionamento fivel, isto ,
"limpar" 0 para 1 e 1 para 0, um circuito de estabilizao ser usado. Um circuito de debounce
chave foi desenvolvido e simplesmente um par de cruz acoplado portas NAND.

Gerador de nmeros
Um gerador de nmero aleatrio verdadeiramente seria ideal para este jogo, mas no um circuito
trivial. Em vez disso, um circuito de binrio sncrono simples contador que conta continuamente
de 1 a 7 sero utilizados para cada um dos trs dgitos. A aparncia de aleatoriedade vir a partir
da operao de um circuito de temporizao que ir fazer trs coisas:
1. Os balces ser feito para correr suficientemente rpido que ser difcil para o jogador para
prever as sadas do contador quando o boto de reproduo liberada.
2. Os trs marcadores ser operado em diferentes a frequncias diferentes. A frequncia mais
elevada ser de 45 Hz para um dos dgitos com os outros dois que metade e um tero desta
frequncia ou 22,5 e 15 Hz, respectivamente. A taxa de 15 Hz faz com que o dgito para alterar a
15 vezes por segundo, que wil permitem que os dgitos de ser visto ao mudar suficientemente
rpido para inibir a adivinhar o valor final.
3. Os trs marcadores ser interrompido em diferentes perodos aps a liberao do boto play.
Para produzir o nmero de 1 a 7, um contador binrio ser usado para cada gerador de nmeros
que ser de forma assncrona carregado com o valor 1 depois de ter atingido um contador de 3 bits
de 7. Embora seria suficiente, um contador de 4 bits ser seleccionado desde 3 bit contadores so
mdulos TTL padro. Para permitir diferentes frequncias de contagem e os tempos de paragem
para ser usado, em separado do relgio e permitam entradas so necessrios para cada marcador,
em adio a capacidade de carga paralela.
O SN74LS163A 4 bit contador binrio sncrono atenda aos requisitos anteriores. Trs mdulos
SN74LS163A ir ser utilizada para este desenho como se mostra na
Note-se que trs contagem independente permitem sinais {EN1, EN2, EN3} e trs sinais de relgio
diferentes {F1, F2, F3} so necessrios para controlar os trs marcadores. As sadas do contador
vai ser enviada para o visor com dgitos de rolamento e ao detector de combinao vencedora.

Mdulo de temporizao
Um diagrama de blocos do mdulo de temporizao mostrado na figura '"'. Trs sinais de relgio
(F1, F2, F3) e trs sinais de activao (EN1, EN3, en3) so necessrias para controlar os contadores
no gerador de nmeros, como se mostra na '' ''. Um circuito oscilador ir ser concebido para
produzir uma onda quadrada de frequncia f1 = 45 Hz para usar como o sinal de relgio para o
primeiro contador. A frequncia deste sinal ser ento dividido por fatores de 2 e 3 para produzir
dois outros sinais a frequncias F2 = 22,5 Hz e F3 = 13 Hz, respectivamente. A operao desejada
dos trs sinais de activao est ilustrado o diagrama de temporizao em '' '. Todos os trs sinais
de habilitao ser definido para 1 quando o boto pressionado jogo.

Aps o jogo liberado, EN1 ser definido para 0 aps um pequeno intervalo D1, EN1 depois de
um segundo de atraso D2, e EN3 depois de uma terceira D3 atraso.
O oscilador vai ser implementado com um mdulo temporizador 555 preciso configurado para
operar no modo multivibrador astvel, e ilustrado na '' '. A frequncia de oscilao vai ser definido
para 45 Hz. A frequncia de oscilao, f foi definida como: f ==
1.44
f
( R A 2 RB )C

Portanto, para se obter f = 45 Hz, os seguintes valores dos componentes so seleccionados:

RA 15k; RB 8.5k; C 1F

Um circuito de diviso por dois e um circuito divisor-por-3 ser usado para os outros para gerar
dois sinais de relgio. uma vez que as freqncias de trens de pulso pode ser convenientemente
dividido por contadores binrios um contador binrio 74LS92 modulo-12 ser usado como mostra
a '' ''. As sadas do 74LS92, QA, QB, QC, e QD, so simplesmente trens de pulsos cujas freqncias
so 1/2, 1/3, 1/6 e 1/12 da entrada de clock, respectivamente. Portanto, a sada de QA ir fornecer
f1 f2 = / 2 = 22,5 Hz, enquanto QB ir fornecer F3 = f1 / 3 = 15 Hz.

O contador de permitir que os sinais EN1, EN2, e EN3 ser produzido atravs de trs travas SR
(SN74LS279). As travas ser definido para 1 quando o boto pressionado o jogo e, em seguida,
redefinir a 0 em diferentes momentos aps o lanamento do boto play. Para produzir diferentes
tempos de reset, uma 74LS93 4-bit contador binrio, mostrado em '' ''. sero apagados (com
contagem desativado), enquanto o boto de reproduo est a ser pressionado e comear a
contagem quando o boto de reproduo liberada. Trs das sadas do contador ser utilizado para
repor as travas QB = 1 (uma contagem de 2) desligar a EN1, Qc = 1 (uma contagem de 4) desligar
EN2, e Qd = 1 ser desligada EN3 (a contar de 8).

Vencer Detector Combinao

A combinao vencedora determina se existem dois ou trs dgitos correspondente do gerador de
nmeros. Isso ser feito por meio de 74LS85 quatro bits de comparao para detectar valores
correspondentes. Uma vez que existem trs dgitos A = (A3A2A1A0), B = (B3BB2B1B0) e C =
(C3C2C1C0), trs comparadores sero utilizados, como se mostra na '' ''. para detectar as condies
de a = b, A = B = C e C. Note-se que apenas as mais baixas de 3 bits de cada dgito precisam ser
verificados, uma vez que apenas os dgitos vlidos so de 1 a 7. A porta NOR ser usado para
significar que um jogo tiver sido encontrado por pelo menos um dos comparadores. Alm disso,
se A = B e A = C segue-se que B = C. Assim, uma nica entrada de dois-porta E vai ser utilizado
para detectar a condio de A = B = C. O circuito completo dado em '' ''.
 O circuito de clculo recompensa deve saber se dois ou trs dgitos e corresponder o valor
numrico do dgito correspondente. Um multiplexador pode ser usado para seleccionar um dos
nmeros de entrada, se ele corresponde a um ou ambos os outros para enviar para o circuito de
retorno.
Para este efeito, um 74LS157 quad 2-a-1 multiplexador utilizado com as duas entradas de 4 bits
ligados s linhas de sinal para digitos A e B, como se mostra na '' '. Se no houver um par de dgitos
correspondentes, como indicado pela sada da porta NOR, o multiplexador ser desactivada por
sua entrada de controlo G, forando as suas sadas para todos os zeros. Se B = C, B dgitos ir ser
seleccionada utilizando o B = C sada do comparador para controlar a linha de seleco
multiplexador S. Se houver uma correspondncia e B = / C, ou A = B = C ou A, da, um dgito
ser seleccionado. A sada da porta AND tambm so encaminhados para o gerador de
recompensa. Note-se que um 1 indica que existem trs dgitos correspondente e um 0 indica o
contrrio.

Exibio de rolamento dgitos

A sada de cada gerador de nmero aleatrio um nmero binrio de quatro bits que representa
um dos nmeros binrios que representam um dos valores binrios -Code (1-f). Cada dgito ser
exibido em uma tela LED de sete segmentos padro. Portanto, um conversor de cdigo BCD para
7 segmentos vai ser inserido entre cada gerador de nmeros e visor com dgitos, como ilustrado na
fig.13.4.
Uma pesquisa do Data Book TLL mostra as funes 7446, 7447, 7448 e 7449 conversores de
BCD-to-sete segmentos. O display unidade de 7446 e 7447 com entradas ativas-baixo (VLEDs
common-nodo) e os 7,448 e 7,449 unidade mostrada com entrada ativo baixo (VLEDs -cathode
comum). Vamos selecionar comum catdicos.
Vamos selecionar a 7448, resultando no circuito da fig. 13.7. Deve notar-se que pode ser necessrio
resistor limitador de corrente entre os 7448 sadas e as entradas de exibio de acordo com os
requisitos de corrente de entrada do monitor.

Pagamento de exibio
O visor recompensa idntico ao visor de rolamento dgitos. Um nmero de trs dgitos BCD
gerado pelo gerador de retorno ser convertido e apresentado em trs LD sete segmentos usando
uma cpia do circuito mostrado na fig.13.7.

Switches Wager por canal

A aposta deve ser feita antes de pressionar o boto play. Transitions nos switches aposta por
posicionamento no inicie qualquer ao. L, simples interruptores DIP nondebounced pode ser
usado. Um registo de 2 bits travar as posies destes interruptores no momento o boto play est
deprimido para evitar que a aposta seja alterada uma vez que o jogo comeou. O circuito
mostrado na fig.13.8.

Gerador de recompensa
Se uma combinao vencedora detectado, o nmero de pontos de ganho uma funo do facto
de dois ou trs dgitos do jogo exibido e o valor do dgito correspondente.
Alm disso, o nmero de pontos multiplicado por um factor de 1 a 4, dependendo da aposta que
foi colocada sobre os interruptores de aposta.
H seis entradas para o circuito de ganhos computao:
1. Um nmero de 3 bits (1 a 7) correspondente ao dgito correspondente, ou todos os zeros Se no
houvesse dgitos correspondentes.
2. Um pouco Um pouco indicando se houve duas ou trs dgitos correspondentes, assumindo que
houve pelo menos um jogo.
3. Um certo nmero de 2 bits correspondente aposta que foi colocada.
Uma vez que o nmero de pontos um nmero decimal de trs dgitos, o circuito de clculo ganhos
ter 12 linhas de sada correspondentes aos trs dgitos BCD.
Para realizar este circuito, um dispositivo de 64x12 PROM pode ser usada, isto , uma PROM com
6 entradas. No entanto, 64X12 no um padro de configurao disponveis comercialmente;
portanto, vamos usar dois bailes, um 82LS129A (256X4) para conduzir o dgito centenas e um
82LS135 (256X8) para conduzir as dezenas e unidades dgitos. O circuito completo gerador de
recompensa dada na fig. 13,10, o que mostra a atribuio de sinais para as entradas de 8 bits de
endereo PROM e as sadas de baile.