MSC Taufik

TAUFIK ABRO
Engenheiro Eletricista, Escola Politcnica da USP, 1992
CIRCUITOS INTEGRADOS DIGITAIS

DE ALTA VELOCIDADE EM GaAs:
DEMULTIPLEXADOR DE 16 CANAIS
EM 2,5 Gb/s
Dissertao apresentada Escola Politcnica

da Universidade de So Paulo como parte
dos requisitos necessrios obteno do
ttulo de Mestre em Engenharia Eltrica.
Orientadora: Dra. FTIMA SALETE CORRERA
So Paulo
1996
TAUFIK ABRO
Engenheiro Eletricista, Escola Politcnica da USP, 1992
CIRCUITOS INTEGRADOS DIGITAIS

DE ALTA VELOCIDADE EM GaAs:
DEMULTIPLEXADOR DE 16 CANAIS
EM 2,5 Gb/s
Dissertao apresentada Escola Politcnica

da Universidade de So Paulo como parte
dos requisitos necessrios obteno do
ttulo de Mestre em Engenharia Eltrica.
rea de Concentrao:
MICROELETRNICA
Orientadora:
Dra. FTIMA SALETE CORRERA
So Paulo
1996
minha famlia e
Maria Josefa,
com carinho.
Este trabalho foi realizado com o apoio financeiro das seguintes entidades:
Laboratrio de Microeletrnica da USP - LME USP
CPqD-Telebrs, contratos Telebrs-USP JDPqD-516/93 e JDPqD-586/94

AGRADECIMENTOS
minha orientadora Dra. Ftima Salete Correra, pela orientao, dedicao e amizade,
que muito contriburam para a minha formao;
Ao Dr. Edmar Camargo, pela iniciao s atividades acadmicas na rea de microondas;
Ao Dr. Jos Kleber da Cunha Pinto, coordenador geral do Laboratrio de

Microeletrnica;
A todos os colegas do Laboratrio de Microeletrnica da USP, pela compreenso, pelo

respeito e incentivo durante a realizao deste trabalho.
Aos colegas do CPqD/TELEBRS, pela realizao do leiaute do circuito projetado e pela

contribuio na caracterizao do CI.
Ao Dr. Wilhelmus Van Noije do Laboratrio de Sistemas Integrveis da USP, LSI, pelo
emprstimo de equipamentos por ocasio da caracterizao final do CI.
A todos aqueles que de uma forma ou de outra colaboraram para a realizao deste
trabalho.
SUMRIO
LISTA DE SIGLAS
LISTA DE SMBOLOS
RESUMO
ABSTRACT
1. INTRODUO
1.1 BREVE HISTRICO E APLICAES DE CIs EM GaAs ............................ 1

1.2 OBJETIVOS DA DISSERTAO ................................................................. 3
1.2.1 Capacitao em projetos de alta velocidade ............................................. 4
1.2.2 Uso de Foundry Externa .......................................................................... 6
1.3 DESCRIO DO CONTEDO DOS CAPTULOS ...................................... 7
2. TECNOLOGIAS DE CIs DIGITAIS DE ALTA VELOCIDADE
2.1 INTRODUO .............................................................................................. 8

2.2 COMPARAO COM OUTRAS TECNOLOGIAS ...................................... 8
2.3 FAMLIAS LGICAS QUE EMPREGAM MESFET EM GaAs.................... 13
2.3.1 Portas lgicas Normalmente-ON ............................................................. 17
2.3.2 Portas lgicas Normalmente-OFF ............................................................. 20
2.3.3 Desempenho em termos do produto velocidade - consumo de potncia ..... 32
2.4 FOUNDRIES DE CIs DIGITAIS DE ALTA VELOCIDADE EM GaAs
COM SERVIOS MULTI-USURIOS ......................................................... 36
2.4.1 Critrios de seleo de foundry ................................................................ 37
2.4.2 Foundries selecionadas ............................................................................ 39
2.4.3 Concluses da anlise comparativa dos servios de foundry .................... 44
3. DEMULTIPLEXADOR DE ALTA VELOCIDADE: TOPOLOGIAS
3.1 INTRODUO .............................................................................................. 46

3.2 CRITRIOS PARA A SELEO DA TOPOLOGIA DO DEMUX ................ 46
3.2.1 Funcionalidade ........................................................................................ 47
3.2.2 Compactao: nmero de elementos ativos necessrios ............................ 48
3.2.3 Realizao da topologia em termos de clulas padro ............................... 49
3.3 TOPOLOGIAS DE DEMULTIPLEXADOR ANALISADAS ......................... 49
3.3.1 Registrador de Deslocamento Clssico ..................................................... 49
3.3.2 Registrador de Deslocamento Modificado I ............................................. 52
3.3.3 Registrador de Deslocamento Modificado II ............................................ 54
3.3.4 Circuito de Controle (Divisores) .............................................................. 56
3.3.4.a Contador Sncrono (ou Anel) ............................................................... 56
3.3.4.b Contador Ripple (ou Assncrono) ................................................... 59
3.3.5 rvore com flip-flop tipo tipo D ............................................................. 61
3.3.6 rvore com flip-flop tipo D e Tristage ..................................................... 64
3.3.7 rvore com flip-flop tipo Tristage e latch tipo Freeze ............................... 68
3.3.8 rvore com seletores 1:2 ........................................................................ 72
3.3.9 Paralela .................................................................................................... 76
3.3.9.a Paralela com flip-flop tipo D ............................................................... 77
3.3.9.b Paralela com flip-flop tipo D/Tristage ............................................... 79
3.3.10 rvore-Paralela com flip-flop tipo D/Tristage ....................................... 81
3.3.11 Primeiro Divisor por 2: implementaes alternativas ............................. 84
3.3.11.a Divisor por 2 Regenerativo ................................................................ 84
3.3.11.b Divisor por 2 Dinmico ..................................................................... 86
3.3.12 Comparao entre Topologia rvore e Registrador de Deslocamento ..... 89
3.4 TOPOLOGIAS DE CIRCUITO DE SKIP ANALISADAS .............................. 94
3.4.1 Skip Srie empregando seletor 2:1ou XOR ............................................. 95
3.4.2 Skip Srie empregando registrador de deslocamento ................................. 97
3.4.3 Skip Srie empregando contador mdulo 3 .............................................. 98
3.4.4 Skip Paralelo com seletores 2:1 e remultiplexagem .................................. 99
3.4.5 Skip Paralelo empregando XOR nos ramos dos sinais de relgio ............. 101
3.4.6 Comparao entre circuitos de Skip analisados ........................................ 105
3.5 CONCLUSES ................................................................................................ 106
4. PROJETO DO DEMULTIPLEXADOR
4.1 INTRODUO .................................................................................................. 107

4.2 ESPECIFICAES DO CI ................................................................................ 108
4.3 SELEO DA FOUNDRY E CONSEQUENTES RESTRIES .................. 109
4.3.1 Caractersticas da foundry TriQuint Semiconductor ................................. 109
4.3.2 Limitaes da taxa de operao das clulas padro da TriQuint ............... 111
4.3.3 Limitaes do projeto devido ao uso da foundry TriQuint ...................... 113
4.3.4 Sub-Blocos integrantes do demultiplexador especificado ......................... 113
4.3.5 Caractersticas globais de entrada e sada do demultiplexador ................. 115
4.4 TOPOLOGIA DE DEMULTIPLEXADOR E DE SKIP ESCOLHIDAS ........ 118
4.5 CONSIDERAES DE PROJETO EM TAXAS DE Gb/s
EMPREGANDO CLULAS PADRO QLSI-TriQuint ............................. 120
4.5.1 Consideraes Gerais ................................................................................ 120
4.5.2 Parmetros Potncia-Velocidade e Carregamento Capacitivo ................... 127
4.5.3 Projeto do Demultiplexador 1:4 e 1:16 .................................................... 132
4.5.4 Projeto dos Divisores de Relgio .............................................................. 134
4.5.5 Projeto do Circuito de Seleo de Modo Demux 1:4/1:16
e do Circuito Desabilitador das Sadas ..................................................... 136
4.5.6 Projeto do Circuito de Skip Srie empregando Seletores 2:1 Modificado... 139
4.5.7 Projeto do Circuito Habilitador do Modo de Relgio CK/2 ...................... 142
4.5.8 Avaliao da rea necessria .................................................................. 146
4.6 SIMULAES LGICAS .............................................................................. 150
4.6.1Vetores de Testes Longos ........................................................................ 151
4.7 CONSIDERAES DE LEIAUTE ................................................................ 156
4.7.1 Procedimento geral de leiaute .................................................................. 157
4.7.2 Consideraes sobre o "floorplanning" utilizado ..................................... 160
4.7.3 Roteamento ............................................................................................... 160
4.7.4 Resultados da extrao de parasitas - back-annotation .......................... 161
4.7.5 Pontos crticos no desenvolvimento do leiaute ......................................... 162
5. RESULTADOS EXPERIMENTAIS DO DEMULTIPLEXADOR
5.1 INTRODUO .............................................................................................. 164

5.2 CARACTERIZAO DE DEMULTIPLEXADORES DE
ALTA VELOCIDADE ................................................................................... 164
5.3 MEDIDAS ....................................................................................................... 166
5.3.1 Setup de Medidas ..................................................................................... 167
5.3.2 Parmetros Medidos e Resultados ........................................................... 170
5.4 COMPARAO DOS RESULTADOS COM OS DA LITERATURA ............ 182
5.5 CONCLUSES .............................................................................................. 185
6. CONCLUSES E SUGESTES PARA TRABALHOS FUTUROS
6.1 CONCLUSES GERAIS ............................................................................. 186

6.2 SUGESTES PARA TRABALHOS FUTUROS ........................................... 187
7. APNDICES
APNDICE A4.1.a ............................................................................................. 188

APNDICE A4.1.b ............................................................................................ 188
APNDICE A4.2 ................................................................................................. 189
APNDICE A4.3 ................................................................................................. 195
APNDICE A5.1 ................................................................................................. 203
APNDICE A5.2 ................................................................................................. 203
8. REFERNCIAS BIBLIOGRFICAS
LISTA DE SIGLAS
BDCFL .................... Buffered DCFL

BER ......................... Taxa de Erro de Bit
BFL ......................... Buffer FET Logic
BW .......................... Faixa de frequncia de passagem
B-ISDN .................... Broadband Integrated Services Digital Networks
CAE ........................ Computer Aided Enginnering
CCFL ....................... Capacitor-Coupled FET Logic
CDFL ...................... Capacitor-Diode FET Logic
CMOS ..................... Complementar MOS
CMRR .................... Relao de rejeio em modo comum de amplificao
(em amplificadores diferenciais)
DCFL ...................... Direct Coupled FET Logic
D-FET ..................... FET de modo depleo, Vth < 0V
E-FET ...................... FET de modo enriquecimento, Vth > 0V
GaAs ........................ Arseneto de Glio
Gb/s ......................... Gigabits por segundo
HBT ........................ Heterojunction Bipolar Transistor
HEMT ..................... High Electron Mobility Transistor
LBFL ....................... Low Power BFL
LSCFL ..................... Low Power Source Coupled FET Logic
LSI .......................... Circuito integrado com escala de integrao alta
MESFET .................. Metal-Semiconductor Field Efect Transistor
MMIC ..................... Monolitic Microwave Integrated Circuit
MOS ........................ Metal Oxid Semiconductor
MSI .......................... Circuito integrado com escala de integrao mdia
NMOS ..................... MOS canal n
PCM ........................ Process Control Monitor: estruturas padro para o
monitoramento dos parmetros de processo durante as
etapas de construo de CIs.
QFL ......................... Quasi-FET Logic
RO .......................... Oscilador em anel
SCFL ....................... Source Coupled FET Logic
SDFL ....................... Schottky Diode FET Logic
SDH ........................ Synchronous Digital Hierarchy
SONET .................... Synchronous Optical Network
OC-12 ..................... Sistema de comunicao de padro SONET com taxa de
622 Mb/s, equivalente ao sistema de padro SDH STM-4
OC-48 ..................... Sistema de comunicao de padro SONET com taxa de
2,488 Gb/s, equivalente ao sistema de padro SDH
STM-16
VLSI ....................... Circuito integrado com escala de integrao muito alta
LISTA DE SMBOLOS
Cfan-out ....................... Somatria das capacitncias de entrada, Cin, de todas as

clulas conectadas sada da clula analisada.
Cgd ........................... Capacitncia porta-dreno de um tansistor MESFET
Cin ............................ Capacitncia de entrada caracterstica da porta lgica
Cload .......................... Capacitncia total de carga na sada da clula
C12 ........................... Capacitncia de crosstalk, ou entre linhas de
interconexo adjacentes, separadas por uma distncia s
Cwire .......................... Capacitncia parasitria das trilhas de interconexo entre
clulas
DC ........................... Ciclo de trabalho de um sinal peridico
Demux 1:2N ............. Demultiplexador de ordem N
FI ............................ Fan-in de uma porta lgica
FO ........................... Fan-out de uma porta lgica
fosc ............................ Frequncia de oscilao de um oscilador em anel
fT .............................. Frequncia de operao na qual o ganho de corrente do
transistor unitrio
ftoggle ......................... Frequncia mxima de operao de um elemento de
memria configurado como divisor por dois.
H .............................. Espessura do substrato semicondutor
JS ............................. Densidade de corrente reversa do diodo
K .............................. Taxa de ocupao da tenso de dreno durante o tempo de
transio de nvel lgico 1 0
l ............................... Comprimento fsico da conexo metlica entre clulas
Lg ............................. Comprimento de canal do MESFET
Loading Delay ......... Fator de sensibilidade ao carregamento de sada de uma
clula
Load Delaymax........... Atraso de carregamento mximo permitido em uma
clula devido ao carregamento capacitivo de sada
m ............................. Nmero mpar de inversores em um oscilador em anel
M.F. ......................... Margem de Fase
n .............................. Fator de idealidade do diodo
N .............................. Ordem de multiplexagem e/ou demultiplexagem
NI ............................ Imunidade a rudo
NM .......................... Margem de Rudo de uma porta lgica
NM0 ......................... Margem de Rudo para o nvel lgico de entrada 0
NM1 ......................... Margem de Rudo para o nvel lgico de entrada 1
Pdiss .......................... Potncia consumida por uma porta lgica
Ron ........................... resistncia de sada do transistor em conduo
Rsheet ........................ Resistncia de folha de um metal de interconexo
Rwire ......................... Resistncia srie das trilhas de interconexo entre clulas
s ............................... Espaamento entre duas interconexes metlicas
adjacentes
T .............................. Perodo do sinal de relgio ou durao do sinal de dados
em um demultiplexador
tf .............................. Tempo para o sinal lgico na sada de uma porta lgica
excursionar de 1 at 0, medido entre 10 e 90% ou 20
e 80% das tenses nominais correspondentes ao nveis
lgicos.
thold ........................... Tempo de manuteno do dado em um flip-flop
tpw............................. Largura de pulso mnima em uma porta lgica ou
elemento de memria.
tr .............................. Tempo para o sinal lgico na sada de uma porta lgica
excursionar de 0 at 1, medido entre 10 e 90% ou 20
e 80% das tenses nominais correspondentes ao nveis
lgicos.
tsetup .......................... Tempo de preparao do dado em um flip-flop
t0-90% ......................... Tempo necessrio para que a tenso de sada em uma
rede RC varie de 0 a 90% de seu valor final
TCK ........................... Perodo do sinal de relgio
TCK/2N ....................... Perodo do sinal de relgio dividido por 2N
u.a. ........................... Unidade de rea relativa de clulas-padro
Vbi ............................ Potencial de juno do diodo porta-fonte
Vds ........................... Tenso dreno-fonte do tansistor MESFET
Vhigh ......................... Tenso , em volts, correspondente ao nvel lgico 1
Vlow .......................... Tenso , em volts, correspondente ao nvel lgico 0
Vp ............................ Tenso de pinch-off do transistor: tenso atravs do
canal totalmente depletado
Vsw ........................... Excurso lgica, em volts, entre os nveis 0 e 1
Vth ............................ Tenso de porta-fonte de limiar acima da qual ocorre a
conduo do transistor
w ............................. Largura fsica da conexo metlica entre clulas
Wg ........................... Largura de canal do MESFET
nom .......................... Fase relativa nominal entre o sinal de dados e de relgio,
na entrada ou sada em um demultiplexador.
% ........................... Desvio percentual em relao fase relativa nominal
r ............................. Constante dieltrica relativa do material
ck2,dat ....................... Fase relativa entre sinal de relgio e dados na entrada do
primeiro bloco Demux 1:2, em uma topologia rvore
pd ............................. Tempo de propagao intrnseco do sinal atravs de uma
porta lgica
RESUMO
Esta dissertao trata do projeto, construo e caracterizao de circuitos

integrados digitais de alta velocidade em Arseneto de Glio, operando em taxas de
gigabits por segundo. Circuitos digitais de alta velocidade so essenciais para melhorar o
desempenho de computadores, sistemas de comunicao de alta capacidade, sistemas
eletrnicos militares e de instrumentao. Circuitos integrados monolticos em Arseneto
de Glio apresentam um bom compromisso entre consumo de potncia e taxa de operao
na faixa de gigabits por segundo, sendo uma soluo para aplicaes em alta velocidade.
Neste trabalho so apresentadas a principais famlias lgicas estticas
implementveis a partir de transistores MESFETs de GaAs, bem como uma anlise
comparativa de suas caractersticas.
So abordadas as principais questes relativas ao projeto de circuitos integrados
de alta velocidade atravs do projeto detalhado de um demultiplexador no tempo. O
circuito foi projetado visando operar at 2,5 Gb/s com dois modos de demultiplexagem,
1:4 e 1:16, e integra um circuito rotacionador de bits de sada. Analisa-se as topologias
desses dois tipos de circuito, apresentando-se o projeto de um demultiplexador
empregando topologia tipo rvore com flip-flop tipo D e Tristage, a qual associa alta
velocidade de operao e baixo consumo de potncia. O circuito rotacionador de bits
integrado ao demultiplexador utilizou uma topologia indita, proposta a partir de
modificaes de circuitos encontrados na literatura.
O circuito projetado foi construdo utilizando-se um servio de foundry de GaAs
disponvel comercialmente, empregando clulas padro SCFL que usam transistores
MESFETs com comprimento de porta de 1 m. A rea total utilizada no processamento
do circuito integrado foi de 2,5 x 2,5 milmetros quadrados.
So discutidas questes relativas caracterizao de circuitos integrados de alta
velocidade, apresentando-se os resultados da caracterizao do demultiplexador
projetado.
O circuito construdo demonstrou operar corretamente em ambos os modos de
demultiplexagem at a taxa de 2,7 Gb/s, com consumo mdio total de 1,4 W. Verificou-se
a correta atuao do circuito rotacionador de bits, comprovando-se a efetividade da
topologia proposta.
As caractersticas do circuito integrado projetado demonstraram que o mesmo
pode ser utilizado no processamento de sinais eltricos em sistemas de comunicaes
pticas com padres SDH e SONET.
ABSTRACT
The subject of this work is the design, construction and characterization of digital
integrated circuits on Gallium Arsenide, operating at gigabits per second rates. High
speed digital circuits are essential to improve the performance of computers, high
capacity communication systems, military systems and instrumentation. Gallium Arsenide
monolithic integrated circuits are a solution for high speed applications, presenting low
power consumption at gigabits per second operating range.
This work presents the main static logic families employing GaAs MESFETs and a
comparison among their characteristics. The main issues on the design of high speed
digital integrated circuits are discussed and applied to the design of a demultiplexer
circuit. This circuit was designed to operate up to 2.5 Gb/s as a 1:4 or a 1:16
demultiplexer and integrates a skip circuit. Topologies for high speed demultiplexer and
skip circuits are analyzed and the design of a demultiplexer employing tree type
architecture and D-type and Tristate flip-flops is presented in detail. The skip circuit was
designed employing a new topology obtained modifying circuits presented in the
literature.
The designed circuit was constructed using a commercially available foundry
service based on a 1 micron MESFET technology. The design approach employed SCFL
standard cells. The resulting chip area is 2.5 x 2.5 millimeters square.
Issues on characterization of high speed digital circuits are discussed and the
experimental results of the demultiplexer are presented.
The circuit demonstrated correct operation in both 1:4 and 1:16 demultiplexing
modes, operating up to 2.7 Gb/s with 1.4 W of power consumption. The correct operation
of the skip circuit demonstrated the effectiveness of the circuit topology proposed in this
work.
The performance of the demultiplexer with the integrated skip circuit allows its use
on signal processing at optical communication systems using SDH and SONET standards.
Captulo 1
1. INTRODUO
1.1 BREVE HISTRICO E APLICAES DE CIs EM GaAs
Circuitos digitais de alta velocidade so componentes importantes na obteno de

melhores desempenhos em sistemas de comunicao, computadores, sistemas eletrnicos
militares e instrumentao. Circuitos integrados baseados em substratos de Arseneto de
Glio, GaAs, aparecem como uma boa soluo para aplicaes de alta velocidade,
apresentando a vantagem da baixa dissipao de potncia em taxas de Gb/s.
Particularmente, sistemas de comunicao pticas com grande capacidade de
transmisso de dados tm representado uma das reas de ampla aplicao de CIs digitais
de alta velocidade. O desenvolvimento destes sistemas foi estimulado pela necessidade
crescente de comunicao em todo o mundo nos ltimos anos. O sistema Broadband
Integrated Services Digital Networks, B-ISDN, um exemplo de sistema de
comunicao de alta capacidade com servios de voz, dados e vdeo integrados, e
portanto s pode ser implementado empregando canais fsicos de elevada largura de
banda de passagem, BW, como por exemplo a combinao de fibra ptica e circuitos
digitais capazes de processar sinais em taxas de Gb/s. A figura 1.1 apresenta o diagrama
de blocos simplificado para um sistema de comunicaes por fibra ptica de longa
distncia em 2,5 Gb/s. Pode-se citar os seguintes circuitos eltricos integrantes do
sistema: laser driver, amplificador de transimpedncia, chave crosspoint,
multiplexador, demultiplexador, deslocador de fase, circuito de deciso e recuperador de
relgio. O exemplo mostra como combinar 16 canais independentes de 155 Mb/s em um
nico canal, multiplexado no tempo, com taxa de 2,5 G/s. Genericamente, ter-se-ia no
transmissor um multiplexador de ordem de multiplexagem N com 2N entradas, onde N
inteiro, e, no receptor, um demultiplexador de mesma ordem de demultiplexagem, N.
Quando se adota a multiplexagem de canais no tempo, pode-se obter um ganho real de
sistema devido drstica reduo do nmero de receptores, fibras pticas, etc. Este ganho
ainda maior quando as distncias entre transmissor e receptor so considerveis, da
ordem de centenas ou mesmo milhares de quilmetros.
Sistemas de comunicao pticas tm-se mostrados bastante eficientes na
transmisso de informao em taxas de Gb/s, alm de apresentar inmeras vantagens em
relao aos sistemas de comunicao por microondas, como por exemplo imunidade a
interferncia eletromagntica e maior capacidade de transmisso de informao. Os
padres digitais de comunicao de mais alta capacidade SDH (Synchronous Digital
Hierarchy), de origem europia, e o americano SONET (Synchronous Optical Network)
1. Introduo
esto operando atualmente nas taxas de 2,5 e 10 Gb/s, sistemas STM-16, OC-48 e STM-
64, OC-192, respectivamente.
Matriz M x M
M
16
M Canais FOTO-EMISSOR
MUX
DRIVER
16:1
1
155 Mb/s 155 Mb/s 2,5 Gb/s
Matriz M x M
M
DECISO BINRIA
16 FOTO-DETETOR
M Canais
DEMUX
AMPL.
1:16
1 PR-AMP. E AGC
155 Mb/s 155 Mb/s 2,5 Gb/s
RECUPERADOR
RELGIO
Figura 1.1 Diagrama de blocos de um enlace ptico para comunicao a longa

distncia.
Historicamente, o primeiro circuito digital comercial em GaAs operando em
Gigabits por segundo foi anunciado em 19831, e o primeiro guia de circuitos em GaAs,
incluindo circuitos digitais e analgicos, foi publicado em 19862. Os primeiros CIs
digitais em GaAs foram baseados na tecnologia MESFET, a qual ainda hoje a
tecnologia mais usada. Recentemente, projetos de CIs digitais de alta velocidade
empregando dispositivos HEMT e HBT, baseados em heteroestruturas, tm sido
largamente relatados, demostrando o potencial destas tecnologias emergentes na obteno
de taxas de operao mais altas3-5.
J a disponibilidade de servios externos de foundry em GaAs est permitindo aos
projetistas acessar processos de fabricao bem estabelecidos. Assim, a tarefa desafiadora
de desenvolvimento de CIs de alta velocidade em GaAs tornou-se mais vivel. Algumas
foundries de GaAs oferecem servios de prototipagem multi-usurio de baixo custo,
viabilizando as atividades de projeto de grupos de P&D, bem como as atividades de
investigao acadmica.
2
1. Introduo
1.2 OBJETIVOS DA DISSERTAO
Os objetivos dessa dissertao foram desenvolver capacitao em projeto,

construo usando foundry externa e caracterizao de CIs digitais de alta velocidade em
GaAs.
Para a realizao desses objetivos optou-se pelo projeto de um demultiplexador de
sinais operando na faixa de 2,5 Gb/s, com caractersticas que permitissem seu uso em
sistemas profissionais de comunicao ptica.
As especificaes do demultiplexador e o suporte financeiro para a fabricao do
mesmo foram fornecidos pelo CPqD da Telebrs.
A fim de atingir tais objetivos, foram realizados as seguintes atividades
relacionadas a CIs digitais de alta velocidade em GaAs:
estudo de famlias lgicas para taxas de Gb/s;
estudo comparativo das diversas topologias de demultiplexadores;
treinamento em ferramentas de projeto de CIs digitais: CADENCE EDGE (SOLLO
2000) e GDT V.5.2;
realizao de um projeto completo - captura esquemtica, simulao, leiaute e
simulao ps-leiaute - de um CI MSI empregando clulas padro;
emprego de tcnicas de leiaute em altas taxas;
uso de foundry externa na fabricao de um demultiplexador em GaAs;
capacitao em medidas digitais de alta taxas (Gb/s).
caracterizao eltrica em taxas de Gb/s do CI MSI processado.
Na etapa de definio de objetivos considerou-se a possibilidade de realizar o

projeto do demultiplexador ao nvel de transistor. Obviamente, um projeto ao nvel de
transistor permite obter funes lgicas mais compactas, justamente pelo fato do usurio
poder projetar clulas dedicadas segundo as necessidades do circuito, resultando muitas
vezes em menor consumo de potncia para o mesmo desempenho de velocidade. No
entanto, optou-se por realizar o demultiplexador empregando-se clulas padro de uma
biblioteca pelas seguintes razes:
nfase do presente trabalho relaciona-se ao estudo de topologias de demultiplexadores
e no otimizao de clulas bsicas;
as bibliotecas j contm portas lgicas otimizadas quanto a rea, potncia e taxa de
operao;
os dados referentes s clulas padro permitem uma comparao realista entre
topologias de demultiplexador, quando realizadas a partir da mesma tecnologia.
3
1. Introduo
1.2.1 Capacitao em projetos de alta velocidade
Tendo em vista a insero do circuito em receptores pticos, optou-se pelo

desenvolvimento de um demultiplexador com taxa de operao estimada em 2,5 Gb/s
com 16 canais de sada ou, alternativamente, em 622 Mb/s com 4 canais de sada, visando
atender aos padres de comunicao SDH STM-16 ou STM-4, e, equivalentemente,
padres SONET OC-48 ou OC-12. O CI projetado incluiu tambm um circuito de skip
que permite deslocar os dados presentes nas sadas demultiplexadas para as sadas
adjacentes, permitindo obter o correto alinhamento de quadro. Essa escolha foi motivada
pelo interesse acadmico em dominar tcnicas de projeto e de caracterizao de CIs
digitais de alta velocidade em GaAs, conjuntamente aos objetivos do CPqD-Telebrs que,
atravs dos contratos Telebrs-USP JDPqD 516/93 e JDPqD 586/94, financiou o
processamento do CI em foundry externa e colocou disposio equipamentos de
medidas de taxas altas, necessrios realizao da caracterizao do CI.
O CI foi construdo a partir de uma tecnologia de foundry comercialmente
disponvel, empregando-se MESFETs com comprimento de porta de 1 m. Representa,
at onde de nosso conhecimento, o primeiro resultado de engenharia brasileira em
projeto de CI de GaAs operando em taxas de Gb/s. Este trabalho aborda tcnicas de
projeto e de medidas de CIs digitais de alta velocidade em GaAs de mdia escala de
integrao (MSI).
Procurou-se desenvolver todas as etapas de projeto do CI demultiplexador, bem
como habilitar-se para uso de foundry externa necessria ao processamento do circuito e,
finalmente, realizar a caracterizao do CI digital de alta velocidade.
A figura 1.2 sintetiza as principais etapas de projeto e caracterizao de um CI
digital de alta velocidade em GaAs. O processo como um todo similar quele
empregado em CIs de baixa taxa em Si. A diferena reside nos procedimentos de
simulao e de leiaute que devem considerar os elementos parasitas das interconexes
internas ao CI. Estes elementos parasitas afetam fortemente o desempenho do circuito em
alta velocidade. A etapa de caracterizao em alta velocidade requer cuidados especiais
devido aos efeitos de parasitas associados s conexes e transies, presentes na jig de
teste.
4
1. Introduo
ESPECIFICAO
CI DIGITAL
DEFINIO DA
TOPOLOGIA
PARTIO
DO CIRCUITO
ESCOLHA DA TECN.
(FOUNDRY)
ESPECIFICAO
SIMULAO VETORES
DE PROCESSO DE TESTE
LGICA
SELEO no FULL
DAS CLULAS CUSTOM
(BIBLIOTECA)
sim
CLULA BSICA:
SIMUL. ELTRICA MODELOS
+ OTIMIZAO ELTRICOS
REGRAS DE
CAD:
PROJETO
LAYOUT do CI
LVS e DRC
Extrao Parasitas
RESSIMULAO
ELTRICA/LGICA
ATENDE
ESPECIFICAO no
DE PROJETO ?
sim
CIF ou GDSII-CALMA
GERAO MSCARAS
+PROCESSAMENTO
encapsulamento
TESTES setup de medidas

CI "jig" de teste
Figura 1.2 Fluxograma das principais etapas de projeto e caracterizao de um CI

digital de GaAs.
Neste esquema, parte-se de uma especificao funcional do circuito digital a ser

projetado. Se este for demasiado complexo, deve-se fazer parties em sub-blocos
funcionais menores. As caractersticas lgicas do circuito e da foundry selecionada
determinaro se a abordagem de projeto ser ao nvel de transistor, ou baseada
exclusivamente em clulas padro de uma biblioteca j disponvel, ou ainda uma
abordagem mista que mescle as duas filosofias de projeto. Caso haja uma biblioteca de
clulas padro a qual possua todos as portas lgicas necessrias implementao do
circuito, ento simulaes lgicas sero suficientes para se garantir o desempenho
desejado do circuito. Simulaes eltricas adicionais sero necessrias caso o usurio
5
1. Introduo
necessite otimizar novas clulas no disponveis na biblioteca, para o caso de se empregar

abordagem mista. Normalmente, so necessrios algumas ressimulaes eltricas e/ou
lgicas para otimizao do desempenho do circuito projetado. Aps a realizao do
leiaute, devem ser extrados os valores das capacitncias e resistncias parasitrios,
associados s interconexes que devero ser considerados nas ressimulaes ps-leiaute.
Obtido finalmente o desempenho desejado, pode-se enviar para a foundry o arquivo que
descreve o leiaute do circuito atravs de figuras geomtricas, normalmente em formato
GDSII-Calma ou CIF. Aps o processamento, as amostras recebidas da foundry podem
finalmente ser caracterizadas empregando tcnicas e jig de teste de alta velocidade.
1.2.2 Uso de Foundry Externa
A tarefa complexa e sofisticada de obteno de um CI digital de alta velocidade,

do projeto ao teste, pode ser subdivida em trs fases: o projeto, o processamento e,
finalmente, a caracterizao do CI. O acesso a foundries externas de GaAs com processos
de fabricao bem estabelecidos permite ao projetista obter circuitos no estado atual da
arte, trabalhando apenas em tcnicas de projeto e caracterizao.
A disponibilidade de foundries externas que processam CI digitais de GaAs torna
possvel a formao de projetistas de CI de alta velocidade ao nvel nacional. Mesmo
porque existindo a opo de processamento onde vrios usurios compartilham a mesma
lmina, a fabricao de CI em GaAs empregando foundry externa possibilita a reduo
dos custos de prottipos, viabilizando projetos de carter experiemental e de investigao.
No entanto, o uso de foundry externa requer do projetista a adequao de seu
ambiente de projeto ao da foundry, que envolve um amplo suporte de projeto para um
determinado processo tecnolgico, incluindo arquivos de descrio e de verificao de
regras de projeto, arquivos de bibliotecas de elementos e clulas padro e arquivos de
modelos eltricos. Este suporte, em geral, est disponvel somente para determinados
softwares comerciais de projeto, o que pode, ocasionalmente, exigir do projetista um
trabalho adicional de adaptao desses arquivos para outras ferramentas computacionais
disponveis.
Regra geral, so necessrios 5 a 6 meses para se percorrer o ciclo completo de
processamento de um CI em foundry externa na opo multi-usurio, do envio do leiaute
do circuito ao recebimento das amostras encapsuladas.
6
1. Introduo
1.3 DESCRIO DO CONTEDO DOS CAPTULOS
Apresenta-se nos prximos captulos consideraes de projeto e resultados

experimentais do demultiplexador de alta velocidade com circuito alinhador de bits
proposto. No captulo 2 so discutidas questes referentes ao desenvolvimento de CIs
digitais de alta velocidade em GaAs, sendo abordados os tens: comparao com outras
tecnologias, principais famlias lgicas de alta velocidade atualmente implementveis em
GaAs e critrios de seleo de foundry externa.
No captulo 3 feita extensa anlise comparativa das topologias de
demultiplexadores e circuitos de skip encontrados na literatura luz de critrios de
excelncia previamente estabelecidos.
O projeto do circuito integrando os dois modos de demultiplexagem e o
rotacionador de bits de sada descrito no captulo 4. So feitas consideraes de projeto
e de leiaute do CI baseado no uso de clulas padro tendo em vista a otimizao do
compromisso velocidade versus consumo de potncia.
O captulo 5 apresenta os resultados da caracterizao eltrica das amostras do
demultiplexador recebidas da foundry. Inicialmente so apresentados os principais
parmetros associados caracterizao de demultiplexadores com taxas de operao em
Gb/s. Apresenta-se a seguir o setup de medidas e os resultados experimentais obtidos,
comparando-os com os resultados das simulaes lgicas do circuito projetado e com os
resultados das principais publicaes internacionais.
Finalmente, so apresentadas no captulo 6 as concluses e sugestes para
trabalhos futuros, obtidas durante o processo de ordenao das idias subjacentes ao
perodo de realizao deste trabalho.
7
Captulo 2
2. TECNOLOGIAS DE CIs DIGITAIS DE ALTA VELOCIDADE
2.1 INTRODUO
Nesta seo feita uma breve comparao entre as tecnologias de GaAs e Si,
destancando-se suas principais propriedades eltricas visando a construo de circuitos
integrados de alta velocidade. A seguir, resume-se as caractersticas das famlias lgicas
estticas mais empregadas em GaAs. Classifica-se as estruturas lgicas de alta
velocidade, do ponto de vista do tipo de transistor utilizado, dividindo-as em lgicas
normalmente-ON ou normalmente-OFF. Finalmente, feita uma avaliao das foundries
de GaAs digitais existentes. So estabelecidos critrios para seleo de foundry, visando a
escolha de uma foundry comercial para a realizao da prototipagem do CI
demultiplexador enfocado neste trabalho.
2.2 COMPARAO COM A TECNOLOGIA DE SILCIO
A realizao de CIs digitais empregando tecnologias de GaAs com potencialidades

de alta velocidade e baixo consumo de potncia apresenta certa dificuldade de obteno,
uma vez que necessrio obter simultaneamente:
a) baixssimos atrasos de propagao, pd,
b) reduzido consumo de potncia por porta lgica, Pdiss;
c) produto consumo de potncia-velocidade, Pdiss.pd, reduzido;
d) densidade de integrao muito elevada, VLSI;
e) maturidade e bom rendimento de processo tecnolgico;
As tecnologias disponveis de circuitos integrados rpidos baseadas em silcio, a
bipolar e a MOS, apresentam algumas vantagens de processo e material quando
comparadas com a tecnologia GaAs6,7:
- fcil purificao;
- fcil formao de cristal;
- crescimento epitaxial bastante simples;
- alta integridade no crescimento do xido, contribuindo para o aumento do rendimento.
Um dos principais compromissos feitos em projetos de CIs digitais refere-se ao

desempenho da estrutura projetada em funo do rendimento obtido. O rendimento global
definido como a frao dos chips que satisfazem aos critrios de desempenho
2. Tecnologia de CIs Digitais de Alta Velocidade
previamente especificado. Tanto o processo quanto o projeto do circuito afetam o

rendimento global. O rendimento de processo envolve o controle de largura de linha,
nmero de passos de mscaras, etc. caracterizado simplesmente pela densidade de
defeitos nas lminas processadas. J o rendimento de projeto, relaciona-se a escolha da
topologia do circuito e robustez de funcionamento do CI face s variaes dos
parmetros do transistor. Um projeto lgico pode ser otimizado para funcionar sobre toda
ou apenas uma poro do espalhamento dos parmetros do processo de fabricao
empregado.
Adicionalmente, existem mecanismos de processo tecnolgico que possibilitam
melhorar o desempenho de velocidade dos CIs. A tecnologia MOS tem se beneficiado
destes mecanismos, uma vez que essa tecnologia encontra-se em fase bastante
amadurecida. Primeiro, aumentando-se a tenso de alimentao e a excurso lgica,
incrementa-se a transcondutncia mdia dos dispositivos ativos, ou dito de outra forma,
aumenta-se o produto ganho de corrente - faixa de passagem, obtendo-se a maximizao
da frequncia de transio, fT, devido ao ponto de polarizao do transistor. Finalmente,
reduzindo-se a geometria dos dispositivos (MOS de canal curto) at o limite da resoluo
do processo foto-litogrfico, alm de se elevar a velocidade de operao, aumenta-se
tambm o nvel de integrao. No entanto, surgem problemas quando se adota estes dois
procedimentos. O aumento da tenso de alimentao traz aumento de consumo de
potncia e da energia dinmica de chaveamento, a qual pode atingir nveis inaceitveis
para obteno de circuitos com escala VLSI. J o contnuo reescalonamento dos
dispositivos atinge rapidamente o patamar de rendimento de processo inaceitvel,
resultando em custos e complexidade de processo elevados. Relatos na literatura para
osciladores em anel construdos com tecnologia Si MOS submicromtrico apontam para
desempenho excelente, com atrasos de propagao da ordem de 100 ps. No entanto, estes
resultados no so reprodutveis em escala comercial devido aos baixos nveis de
rendimento e s altas energias de chaveamento associadas.
A emergncia do GaAs como material de alto desempenho na obteno de CIs de
alta velocidade resultado no apenas das suas propriedades bsicas de semicondutor,
mas tambm do compromisso favorvel entre um grande nmero de aspectos, incluindo
propriedades eltricas, implementao de dispositivos, faixa de temperatura de operao,
tolerncia radiao, etc. O quadro 2.18 compara as principais caractersticas eltricas do
Silcio do Arseneto de Glio para a realizao de dispositvos eletrnicos e circuitos
integrados, considerando temperatura ambiente.
9
Quadro 2.1 Carctersticas eltricas do Arseneto de Glio do Silcio

Propriedade Eltrica (@ Temp = 300 K) Smbolo Unidade GaAs Silcio
17 -3 2
Mobilidade eltrica (N = 10 cm ) n cm /Vs 5000 800
17 -3 2
Mobilidade das lacunas (N = 10 cm ) p cm /Vs 250 350
Concentrao intrnseca de portadores ni cm-3 9,0.106 1,45.1010
Velocidade mxima de deriva do eltron Vd cm/s 2.107 1.107
Campo eltrico crtico Ec V/cm 3.103 1.104
Campo eltrico de ruptura V/cm 4.105 3.105
Intervalo da banda de energia proibida eV 1,43 1,12
Tipo de Intervalo de energia - - direto indireto
Densidade de estados na banda de conduo cm-3 5.1017 3.1019
Resistividade mxima .cm 109 105
Tempo de vida dos portadores minoritrios seg. 10-8 10-3
Altura da barreira Schottky B V 0,6-0,8 0,4-0,6
Condutividade trmica W/cm.C 0,46 1,45
-1 -6
Coeficiente de dilatao L/(L T) C 5,9.10 2,5.10-6
Permitividade Relativa r - 12,9 11,7
As principais vantagens do GaAs sobre o Si na obteno de circuitos digitais de

alta velocidade8 so:
Mobilidade eltrica do GaAs tipo n cerca de 6 a 7 vezes mais alta que o Si. Portanto,
tempos de trnsito da ordem de 5 a 10 ps, correpondendo a produtos ganho de corrente
- faixa de passagem entre 15 e 25 GHz podem ser obtidos para transistores com Lg
entre 0,5 e 1,0 m. Estes valores para o produto ganho-BW correspondem a uma
melhoria de at 5 vezes sobre os dispositivos construdos a partir do silcio;
7 9
Propriedade semi-isolante do substrato de GaAs (resisitividade na faixa de 10 a 10
.cm para temperatura ambiente) outra vantagem que permite a simplificao
tecnolgica e otimizao de desempenho: no apenas minimiza as capacitncias
parasitrias para o plano terra como proporciona tambm a fcil isolao eltrica de
dispositivos em um mesmo substrato;
GaAs possui faixa de operao de temperatura mais ampla que o Si, entre -200 C a
+200 C devido ao intervalo de energia mais amplo do GaAs. Alm disto, o GaAs
apresenta-se mais resistente radiao devido ausncia de xido de porta;
Barreira Schottky pode ser realizada em GaAs a partir de uma ampla variedade de
metais (Al, Pt, Ti, ...); obtm-se junes schottky de tima qualidade associada a
fatores de idealidade, n, menores que 1,1 e baixssimas correntes reversa, JS < 1
A/cm2. Fatores de idealidade excelentes permitem a realizao de MESFETs com
10
caractersticas bem controladas.

Intervalo de energia com transio direta entre as bandas de valncia e de conduo
permite a recombinao radioativa eficiente de eltrons e lacunas, possibilitando que
junes pn diretamente polarizadas possam ser empregadas na construo de emissores
de luz; obtm-se com isto a integrao eficiente de funes eltricas e pticas.
Por outro lado, a tecnologia GaAs apresenta limitaes de realizao de circuitos
que empreguem simultaneamente transistores tipo n e p, devido baixa mobilidade de
lacunas em relao aos eltrons, contrariamente ao que ocorre em circuitos CMOS de Si.
Assim, muitas das estruturas de circuitos lgicos empregadas em Si no podem ser
adaptadas para GaAs. Outro problema encontrado na tecnologia GaAs est associado
obteno de elevados nveis de integrao de dispositivos (VLSI e ULSI), uma vez que as
caracterticas trmicas e tambm mecnicas do GaAs so inferiores s do Si. A
condutividade trmica do GaAs trs vezes menor que a do Si, apresentando problemas
de dissipao de potncia quando o nvel de integrao cresce excessivamente. Por sua
vez, o coeficiente de dilatao do GaAs cerca de duas vez maior que o do Si, que
associado pior condutividade trmica resulta em delicados problemas de montagem.
Alm disto, os procedimentos de fabricao em GaAs devem levar em conta a grande
fragilidade do substrato, devido s pequenas espessuras, tipicamente entre 100 e 300 m.
Estes fatores so alguns dos que influenciam na obteno de um menor rendimento de
processo de fabricao na tecnologia GaAs.
Por sua vez, o Si apresenta limitaes quando se trata de aplicaes de alta
velocidade. Atualmente, estas aplicaes esto divididas em dois campos:
- computadores ultra-rpidos, com ciclos de mquina abaixo dos nanosegundos;
- sistemas de telecomunicaes e de instrumentao em taxas de multi-Gigabit/s.
A primeira classe de aplicaes de alta velocidade requer circuitos com nveis de
integrao muito alto, VLSI, e a segunda, nveis de integrao alto, LSI. Uma tecnologia
para circuitos digitais de alta velocidade com escala de integrao elevada e muito
elevada deve satisfazer os requisitos de integrao, alto rendimento de processo e
baixssima energia dinmica de chaveamento. Esta energia definida como sendo a
mnima energia necessria para se obter o chaveamento entre nveis lgicos considerando
um ciclo de relgio, sendo dado pelo produto potncia dissipada - atraso, 2.Pdiss.pd. O
requisito de baixa energia dinmica de chaveamento bastante severo: energias menores
que 0,1pJ so fundamentais para se obter circuitos VLSI de alta velocidade. A figura 2.17
mostra os limites entre a energia dinmica de chaveamento e o nmero de portas lgicas
por chip para um caso realstico de potncia dissipada pelo chip de 2 W.
11
100M
Pchip = 2 W
10M
1M
VLSI
Nmero de clulas/chip
100k
1 MHz
10k
10 MHz
1k 100 MHz
1 GHz
100
10 GHz
10
1
10-2 10-1 100 101 102 103 104 105 106
Energia de Chaveamento Dinmica [pJ]
Figura 2.1 Limite para a obteno de circuitos VLSI em funo da energia dinmica de
chaveamento, considerando-se caso prtico de Pdiss = 2W.
Fazendo-se uma comparao entre portas lgicas implementadas em tecnologias
de Si e de GaAs verifica-se tambm a superioridade de desempenho em alta velocidade
do GaAs, em termos de energia dinmica de chaveamento. A figura 2.2 apresenta a
energia dinmica de chaveamento calculada7,9 para portas lgicas normalmente-ON e
famlia SDFL em GaAs, em funo do atraso de propagao, comparando-as com portas
normalmente-OFF em Si. Note que em ambos os casos so considerados MESFETs de
W=10m, L=1m e capacitncia de carga nas sadas das portas igual a 30 fF. Obtm-se,
evidentemente, uma drstica reduo da energia mnima necessria ao chaveamento, bem
como do produto potncia-velocidade, quando se emprega MESFETs de GaAs. Assim,
velocidades de chaveamento da ordem de 4 a 6 vezes maiores so obtidas com transistor
MESFET de GaAs, para a mesma excurso lgica. O melhor desempenho das portas
implementadas com MESFETs de GaAs seria ainda mais acentuado se ambas as portas
lgicas empregassem transistores do tipo enriquecimento. Como ser discutido no
prximo tem, portas lgicas n-OFF necessitam de menor energia de chaveamento.
Assim, conclui-se pelo potencial de desempenho superior das portas lgicas de alta
velocidade realizadas a partir de tecnologias em GaAs. CIs empregando FETs de GaAs
tm demonstrado ser mais rpidos que os CIs de tecnologias MOS e bipolares de
homojuno de Si, ou, alternativamente, exibem menor consumo de potncia para a
mesma taxa de operao.
12
1000 5
183 ps
500
n-OFF
Energia de Chaveamento Dinmica, Pd pd [fJ]

39 ps MESFET de Si
2
Lg = 1m
Excurso Lgica, Vsw, [V]

100 SDFL n-ON
D-MESFET de GaAs 1
Lg = 1m
0,5
10
0,2
Capacitncia de Carga, Cload=30 fF
1 0,1
30 50 100 200 500 1000
Atraso de Propagao, pd [ps]
Figura 2.2 Desempenho de chaveamento de portas lgicas implementadas a partir de

MESFETs de Si e GaAs para a mesma capacitncia de carga.
2.3 FAMLIAS LGICAS QUE EMPREGAM MESFET EM GaAs
Existem inmeras famlias lgicas7,10-16 implementveis em GaAs. Todas elas

podem ser classificadas, basicamente, em duas abordagens construtivas: portas lgicas
normalmente-ON e normalmente-OFF. Portas lgicas normalmente-ON so construdas
empregando-se apenas transistores do tipo depleo, D-FETs (Vth < 0) e foram,
historicamente, a primeira gerao de dispositivos desenvolvidos para circuitos digitais de
GaAs. Isto foi devido maturidade de processo dos D-FETs. Mais tarde, quando o
rendimento de processo e a uniformidade da tenso de limiar, Vth, dos transistores do tipo
enriquecimento, E-FETs (Vth > 0), foram suficientemente aperfeioados, introduziu-se as
portas lgicas normalmente-OFF. Estas so construdas empregando-se D-FETs e E-
FETs, detendo caractersticas essenciais para a implementao de circuitos LSI e VLSI
em GaAs, i.e., rea reduzida e baixa energia dinmica de chaveamento.
O projeto de uma porta lgica em GaAs deve incluir as seguintes etapas14:
definio da configurao da porta: normalmente-ON ou -OFF;
otimizao das caractersticas estticas da porta: curva de transferncia, margem de
rudo, etc, objetivando garantir operao correta da funo implementada para as
condies de pior caso de variao de processo e temperatura;
otimizao das caractersticas dinmicas: velocidade, potncia, dependncia de fan-in e
fan-out, etc.
minimizao da rea de leiaute.
13
A otimizao global do projeto de uma porta lgica depende do compromisso entre

todos esses parmetros. No caso de projeto das portas lgicas em GaAs, a otimizao
feita quase sempre visando atingir mxima velocidade, ou em alguns casos, minimizao
do consumo de potncia.
Uma porta lgica esttica em GaAs sempre constituda por um bloco lgico com
i entradas (FI), conectadas a uma fonte de alimentao atravs de uma carga. Este bloco
essencialmente um amplificador de tenso. Segue-se ento um amplificador buffer com
impedncia de sada muito baixa, que fornece maior corrente de sada, ampliando a
capacidade de fan-out da porta. Deve ser capaz de alimentar j portas (FO), conectadas em
paralelo na sada. Em algumas famlias lgicas, este bloco desempenha tambm alguma
funo lgica, ou mesmo atua como deslocador de nvel de tenso em portas lgicas
normalmente-ON.
Como em Si, portas lgicas construdas em GaAs podem ser estticas ou
dinmicas. Esta ltima, tambm chamada de porta lgica de transferncia, emprega o FET
como transistor de passagem, estando atualmente em fase de desenvolvimento. Exemplos
de lgicas dinmicas em GaAs so: a) TTDL (Tricke Transistor Dynamic Logic), b)
SPDL (Split Phase Dynamic Logic) c) TDFL (Two Phase Dynamic FET Logic) d) DPTL
(Differencial Pass-Transistor Logic) e) CCDL (Capacitively Coupled Domino Logic). No
entanto, as lgicas dinmicas no so objetos deste trabalho e portanto no sero
abordadas.
A margem de rudo em uma porta lgica, NM, definida11 a partir de sua curva de
transferncia, Vout x Vin, como apresentado na figura 2.3. Usualmente, a margem de rudo
dada pelo intervalo de tenso de entrada, medido entre o ponto de operao, V(0) ou
dVo
V(1), e o ponto de interseco com a reta de inclinao G = = 1 , i.e., a reta
dVi
correspondente ao ganho unitrio. Duas outras definies comumente empregadas para
NM substituem os pontos de ganho unitrio da definio anterior por a)aqueles onde as
tenses se sada atingem 10% e 90% do valor da excurso lgica, VSW, ou ainda b)os
pontos de interseco da reta tangente ao ponto de inflexo (G > 1) com os nveis de sada
0 e 1.
Observe-se que dependendo do ponto de operao escolhido, V(0) e V(1),
determina-se valores de margem de rudo associado aos pontos de operao, NM0 e NM1,
distintos. Para maximizar a margem de rudo, i.e., NM0 = NM1 = NM, deve-se fazer Vth
no ponto mdio da excurso lgica, VSW, i.e.,:
V ("0") + V ("1")
Vth = (2.1)
2
14
0
NM
V("1")
Vo
G= = -1
Vi
G > 1 (ponto de inflexo)
Vout Vth
V("0")
1
Vsw NM
V("0") Vth V("1")
Vin
Figura 2.3 Curva de transferncia DC para um inversor genrico, mostrando um dos
critrios para obteno da margem de rudo.
Uma vez que a gerao do rudo interno porta lgica aumenta com o incremento
da excurso lgica, o parmetro imunidade a rudo, NI, de uma porta ou mesmo de uma
famlia lgica, empregado muitas vezes para se comparar o desempenho de circuitos
distintos. A imunidade de rudo pode ser expressa por11:
min{NM 1 , NM 0 }
NI = (2.2)
VSW
O projeto otimizado de uma porta lgica deve ter como especificao uma corrente
de carga menor que a corrente mxima atravs do transistor driver de sada. Esta condio
pode ser expressa pelo ganho linear da porta lgica nas proximidades de Vth: deve-se ter
G > 1. Com isto, em uma sequncia de clulas lgicas cascateadas permite-se que
algumas portas sucessivas apresente ganho global ligeiramente menor que 1. Neste caso,
basta restaurar o ganho atravs de um estgio fortemente regenerativo, obtendo-se G > 1.
A margem de rudo maximizada est relacionada excurso lgica e ao ganho
linear ao redor de Vth (assumindo G > 1) da porta lgica atravs de14:
VSW 1
NM 0 = NM 1 = .(1 ) (2.3)
2 G
Por outro lado, a operao em alta velocidade restringe o ganho a valores baixos,
tipicamente da ordem de G = 2, uma vez que a capacitncia de carga na sada da porta
lgica, figura 2.4, composta por14:
Cload = Cwire + FI [ Cgd (1 + 1/G) + CD ] + FO [ Cgs + Cgd (1 + G) ] (2.4)
onde: (1 + 1/G) : efeito Miller da capacitncia de entrada para a sada

(1 + G) : idem, de sada para a entrada
CD : capacitncias associadas ao dreno
15
com G > 1, ento o ganho no pode ser muito grande, pois resultaria em Cload elevado, o
que incompatvel com operao em alta velocidade.
VDD
CARGA FO . C gd
R wire
FI . CD
FI . Cgd
in C wire
FO . C gs
Cload
R e C parasitrios
porta lgica portas conectadas, (FO)
de interconexo
Figura 2.4 Componentes da capacitncia Cload em uma porta lgica.
A exigncia de baixos ganhos implica no conhecimento e controle de todas as

fontes de rudos lgicos. Assim, preocupao bastante pertinente ao projeto de portas
lgicas rpidas refere-se identificao e caracterizao das fontes de rudo associadas ao
circuito, so elas: cross-talk entre portas independentes, correntes transientes presentes
nas linhas de alimentao e as no-uniformidades de processo tecnolgico. Estes fatores
podem causar variao no desempenho da porta, ou mesmo operao imprpria. Como
regra geral, a somatria instantnea para o pior caso das amplitudes de todos os rudos
deve ser menor que a margem de rudo da porta lgica, afim de que o rudo no provoque
comutao de estado lgico da porta lgica.
Vale ressaltar ainda aqui a relao utilizada para a tenso de limiar de conduo do
transistor, Vth, e a tenso de pinch-off, Vp, dado por:
Ids
Vp
n-ON
(D-FET) Vp = Vbi - Vth (2.5)
n-OFF
(E-FET)
Vgs
Vth < 0 0 Vth > 0 Vbi = 0,8V
Figura 2.5 Relao entre a tenso de limiar, de pinch-off e built-in para transistores E-
e D- FETs.
2.3.1 Portas lgicas Normalmente-ON
Um grande nmero de familias lgicas tem sido proposto empregando-se FETs

16
que operam em modo depleo, D-FET. As mais exploradas tm sido: Buffered FET
Logic (BFL), Schottky Diode-FET Logic (SDFL) e Capacitor-Coupled FET Logic
(CCFL). Em geral, famlias lgicas que empregam apenas transistores normalmente-ON
necessitam de duas fontes de alimentao. A fonte negativa alimenta o estgio de sada,
que por sua vez fornece nvel de tenso negativo, necessrio para se obter o corte do D-
FET de entrada da prxima porta. Tenso de limiar para as famlias normalmente-ON
esto na faixa de -3,0 a -0,5V.
Buffered FET Logic (BFL)

A estrutura bsica para uma porta lgica BFL mostrada na figura 2.6.a. Consiste
de duas seces: lgica de entrada e driver / deslocador de nvel de sada. Pode-se
implementar diferentes funes lgicas modificando-se a configurao dos transistores da
seco lgica de entrada, quer seja colocando mais transistores em paralelo (NOR), quer
seja colocando-os em srie (NAND). A combinao de transistores srie e paralelo em
uma mesma porta originar funes lgicas combinatrias mais complexas. J os estgios
driver / deslocador de nvel de sada garantem aumento substancial na capacidade de fan-
out e compatibilidade de nvel lgico de entrada e sada entre portas lgicas. Esta
estrutura emprega fonte de alimentao negativa, VSS, com o objetivo de obter o
chaveamento OFF dos D-FETs (TS) da prxima porta lgica conectada sada,
incrementando o nvel de complexidade da porta. A tenso de limiar dos D-FETs est est
na faixa de -2,5 < Vth < -1,0 V, e os nveis lgicos 1 = +0,5 V, e 0 = -2,0V.
Assim, a famlia lgica BFL emprega um nmero razoavelmente grande de
transistores por porta, tornando-a invivel para projetos VLSI. Por outro lado, a estrutura
BFL considerada uma das mais rpidas, embora esta velocidade seja obtida justamente
s custas de rea e de consumo de potncia do elevados. Como exemplo, portas lgicas
BFL empregando MESFET de Lg = 1 m e fT = 15 GHz apresentaram atraso de
propagao intrnseco da ordem de pd = 60 ps para um comumo de potncia de 12mW17.
Ou ainda, atrasos de propagao da ordem de pd = 34 ps foram relatados8 em portas BFL
com Pdiss = 41 mW e Lg = 0,5 m.
A maior parte desta potncia dissipada no estgio driver de sada. Portanto,
possvel obter uma verso de consumo de potncia reduzido para a estrutura BFL
eliminado-se o transistor de carga do estgio driver, TD, como mostrado na figura 2.6.b.
Esta nova configurao denominada s vezes LBFL (Low Power Buffered FET
Logic), ou s vezes UFL (Unbuffered FET Logic), sendo aplicvel a projetos de
complexidade LSI. A tenso de limiar da lgica LBFL, Vth, aumentada de -2,5V, no
caso da porta BFL, para -1,0V, resultando em uma potncia consumida reduzida,
tipicamente 5mW/porta. No entanto, a ausncia de TD reduz significamente a capacidade
de fan-out e a velocidade da porta.
17
Outra limitao da estrutura LBFL refere-se necessidade de maior controle no

desvio de Vth ao longo da lmina, o que s obtido com processos tecnolgicos maduros
e bem estabelecidos, com os quais so ento possveis obter transistores E-FETs com
caractersticas estveis e reprodutveis.
lgica Driver + Deslocador de nvel lgica Deslocador de nvel
VDD VDD
TL TD TL
+0,5 V
1,6V +0,5 V
-2,0 V -2,0 V
out out
in1 TS in1 TS
TCS TCS
inN inN
VSS VSS
(a) (b)
TL = carga ativa TD = driver: seguidor de fonte TS = chaves lgicas TCS = fonte de corrente
Figura 2.6 a. Porta BFL b. Porta LBFL ou UFL, sem o driver seguidor de fonte.
Schottky Diode-FET Logic (SDFL)

Nesta abordagem de projeto de portas rpidas so empregados diodos schottky na
implementao da funo lgica OR. Uma possvel configurao apresentada na figura
2.7.a. O diodo DS prov um deslocamento de nvel de tenso; finalmente, um estgio
buffer acrescentado com o objetivo de se obter ganho de corrente maior que 1. A
estrutura SDFL bsica apresenta menor consumo de potncia e rea que a BFL, devido
substituio dos transistores de entrada pelos diodos schottky, de rea reduzida, mas com
menor velocidade e capacidade de fan-out.
possvel, no entanto, aumentar a capacidade de fan-out de uma porta atravs do
acrscimo de um estgio seguidor de fonte push-pull na sada, como mostrado na figura
2.7.b.
Os diodos schottky empregados para a realizao da funo OR de entrada so de
alto desempenho. Se a funo combinatria mais complexa e/ou for a funo NAND,
ser implementada em dois nveis lgicos, como visto na figura 2.8.a. Uma porta SDFL
com 3 nveis lgicos de complexidade necessria para implementar a funo OR-
NAND/Wired-AND, figura 2.8.b. Portanto, a estrutura SDFL apresenta a seguinte
caracterstica de conectividade na realizao das funes lgicas:
. apresenta fan-in virtualmente ilimitado para o primeiro nvel lgico;
. para o segundo nvel, fan-in est limitado a 2 ou 3;
18
. por razes de realizao, fan-in no terceiro nvel lgico est limitado a 2.
lgica Driver Porta bsica Seguidor de Fonte

VDD VDD VDD
TL TL TD
in1 out in1 out
DS DS
inN inN
TCS TCS
VSS VSS
(a) (b)
Figura 2.7 a. Porta SDFL bsica b. Porta SDFL com estgio seguidor de fonte.
lgica Driver Driver

VDD VDD
TL TL
OR-2 entr.
in1 out out
DS
VDD VDD
in2
TCS
a in1 in1 f
b in2 OR-NAND in2 g
OR-NAND
VSS c in3 in3 h
in3 out out
d in4 in4 i
DS TCS NAND-2 entr.
e in5 in5 j
in4
in5 OR-3 entr.

OR-NAND
(a) (b)
Figura 2.8 a. OR-NAND em SDFL b. OR-NAND/Wired-AND em SDFL.
Capacitor-Coupled FET Logic (CCFL).

A lgica de transistor acoplado atravs de capacitor permite eliminar a necessidade
de diodos deslocadores de nvel em portas normalmente-ON. A figura 2.9.a apresenta
uma porta CCFL tpica, onde um diodo reversamente polarizado empregado como
capacitor, DCAP, no acoplamento interestgio.
Obtm-se nesta configurao reduo de potncia consumida em relao famlia
BFL e SDFL, uma vez que no h dissipao de potncia nos capacitores. Alm disto,
como o capacitor colocado em srie com a porta do transistor TPD, a capacitncia de
carga reduzida e portanto a velocidade da porta lgica melhorada. Esta configurao
admite enorme faixa de variao na tenso de limiar. Foi reportado15 circuito operando
19
corretamente em 1GHz com variaes de tenso de limiar de -4,0 < Vth < -0,5 V na
mesma lmina.
Lgica Driver Lgica Deslocador de nvel
VDD VDD
TL TD TL
out
DCAP
TPD out
in1 TS in1 TS DCAP
TCS
inN inN
VSS
(a) (b)
DCAP = diodo reversamente polarizado (capacitor)
Figura 2.9 a. Porta CCFL b. Porta CDFL.
No entanto, o uso de capacitor implica em uma frequncia operacional mnima

para o circuito, determinada basicamente pelas correntes de fuga, pelo tamanho relativo
do capacitor de acoplamento e pela polarizao reversa porta-fonte do transistor TPD. Para
tornar tima a eficincia de transferncia da porta lgica, deve-se ter capacitncias de
polarizao reversa elevadas. Para um inversor, a rea ocupada pelo diodo representa
aproximadamente 40 % da rea total do circuito. Tipicamente, a frequncia mnima de
operao de alguns KHz. Em aplicaes onde no aceitvel a existncia de uma
frequncia de corte inferior, pode-se combinar a polarizao reversa e direta de diodos
objetivando o deslocamento de nvel de tenso e o acoplamento capacitivo interestgio. A
figura 2.9.b mostra tal configurao, denominada Capacitor-Diode FET Logic (CDFL). A
desvantagem desta estrutura em relao porta CCFL um aumento da rea, resultado da
adio dos diodos deslocadores de nvel, embora possa ser mantido um baixo consumo de
potncia.
2.3.2 Portas lgicas Normalmente-OFF
Portas lgicas normalmente-OFF em GaAs tornaram-se viveis somente em

meados da dcada de 80, devido ao aperfeioamento dos processos tecnolgicos,
particularmente, pela reduo do desvio mximo da tenso de limiar ao longo da lmina e
de sua reprodutibilidade de lmina para lmina. Complementarmente, algumas famlias
normalmente-OFF foram propostas visando minimizar a dependncia de seu desempenho
(funcionamento e margem de rudo) em relao s variaes de Vth. Este tipo de porta
utiliza FETs de enriquecimento, E-FETs, como dispositivo de chaveamento e D-FETs
como carga ativa, fonte de corrente, etc. Necessitam geralmente de apenas uma nica
20
fonte de alimentao para obter o mesmo desempenho dinmico que a maior parte das
famlias normalmente-ON. Incluem-se aqui as famlias Quasi-FET Logic (QFL), Direct-
Coupled FET Logic (DCFL) e Source Coupled FET Logic (SCFL).
Quasi-FET Logic (QFL)

A estrutura QFL foi proposta visando minimizar a dependncia de desempenho em
relao s variaes de Vth. Como exemplo, permite-se variaes na tenso de limiar na
faixa de -0,4 a +0,1 V com pequeno efeito na margem de rudo da porta. A figura 2.10
mostra a estrutura bsica para a porta QFL. Consiste da seo lgica e de um deslocador
de nvel na sada. Na estrutura QFL, a insensibilidade de desempenho s variaes de
processo devido justamente ao circuito deslocador de nvel. No entanto, como o circuito
opera com altas correntes de sada, e VDD da ordem de 2,5V, resulta em uma dissipao
de potncia considervel.
Lgica Driver
VDD
TL TD
out
in1 TS TCS
inN VSS
Figura 2.10 Configurao bsica para a porta QFL
Direct-Coupled FET Logic (DCFL)

A estrutura bsica DCFL, vista na figura 2.11.a, consiste de um transistor D-FET
funcionando como carga ativa (TL) e um transistor de chaveamento E-FET, conectados da
mesma forma que uma porta NMOS. Necessita por isso de melhor controle no processo
de fabricao do circuito a fim de se obter reprodutividade do Vth ao longo da lmina, que
o fator crtico na maioria das famlias normalmente-OFF.
A topologia DCFL dispensa estgios deslocadores de nveis, resultando em um
nmero mnimo de dispositivos por funo lgica, o que acarreta em dissipao mnima
de potncia, proporcionando uma densidade de integrao VLSI e melhor compromisso
velocidade-potncia. Para tanto, a tenso de alimentao nica deve estar na faixa de 1 a
2 V. O circuito em DCFL opera por acomodao de corrente. A maior parte da potncia
dissipada esttica, eliminando-se o rudo da fonte causado pelo transiente de alta
corrente. Portanto, o consumo de potncia quase que independente da frequncia de
operao e estado lgico. A largura do canal do transistor de carga D-FET deve ser
21
ajustado para se obter suficiente excurso lgica, VSW, e margem de rudo, NM. Este
parmetro tambm influncia o desempenho potncia-velocidade da porta, Pdiss, pd e tf.
Para o clculo da potncia dissipada em uma porta DCFL, figura 2.11.a, devem ser
levados em conta a parcela esttica e a dinmica. A potncia dissipada dada por7,14 :
2
DCFL
Pdiss = VDD . I D + Cload .VSW .f (2.6)
Cload : capacitncia de carga na sada da porta;

f : frequncia de operao, assumindo-se ciclo de trabalho de 50%;
VSW : excurso lgica do sinal sobre Cload;
VDD e ID : tenso e corrente de alimentao DC.
onde o primeiro termo corresponde potncia esttica e o segundo dinmica.
Existe a possibilidade de construo de clulas que compatibilizem suas entradas e

sadas com os nveis lgicos das famlias SCFL, BFL, ECL, TTL, etc. Para se garantir
compatibilidade com a famlia ECL, faz-se necessrio acrescentar uma segunda fonte de
tenso de -2V. Tipicamente, clulas DCFL consomem 20% a 25% da potncia dissipada
por uma clula ECL de mesma funo lgica e mesmo desempenho em termos de atraso
total. Exemplo tpico do produto potncia x atraso de propagao DCFL 100 W/clula
e pd = 100 a 150 ps.
As principais desvantagens da estrutura esto associadas a:
pequena excurso lgica de sada (menor que 0,8 V) e igual altura da barreira de
potencial schottky do transistor E-FET. Isto implica em uma reduzida margem de
rudo. Tipicamente tem-se NM = 100 a 150 mV, para Pdiss = 0,5 mW/clula e VDD =
1,2V.
reduzida capacidade de fan-out, o que limita o desempenho de circuitos muito
complexos ou com linhas de interconexo longas. O atraso total cresce muito
rapidamente em funo da carga: DCFL sem carga apresenta atraso total pequeno,
tipicamente 42 ps, mas, por exemplo, para fan-out = 3 e Lg = 2 m, o atraso cresce para
pd = 200 ps. Isto se deve baixa capacidade de corrente de sada da porta lgica.
intrinsicamente, apenas as funes lgicas inversora e NOR podem ser implementadas
em DCFL. Portanto, todas as demais funes, como por exemplo, AND, seletor 2:1,
flip-flop D, etc. so geradas a partir de inversores e NORs, como pode ser visto na
figura 2.12.
Uma possvel soluo para a pequena capacidade de carga e reduzida margem de
rudo da topologia DCFL empregar uma configurao super buffer/inversor, mostrada
na figura 2.11.b. Esta configurao representa um bom compromisso entre lgicas
normalmente-OFF bufferizadas e no-bufferizadas. Os transistores TD e TPD do estgio
buffer so dimensionados para atender uma determinada carga capacitiva. No entanto,
22
existem problemas com a configurao super buffer. Os transistores TD e TPD estaro

fortemente conduzindo por um curto perodo de tempo toda vez que o nvel lgico na
sada sofrer a transio 1 0. Este spike de corrente causa momentaneamente
uma queda de tenso na linha de alimentao. Assim, a ao conjunta do chaveamento de
muitas clulas em um circuito VLSI produz quedas de tenso na linha de alimentao
elevadas, podendo resultar em operao lgica incorreta ao longo do circuito. Assim,
devem ser tomados cuidados especiais no projeto das linhas de alimentao toda vez que
se usar super buffers. Alm disto, o emprego de super buffers acarreta acrscimo na
capacitncia de entrada e reduzida capacidade de fan-in devido ao aumento da
complexidade da porta.
Lgica Buffer Lgica Seguidor de fonte

VDD VDD
VDD
TL TD TL TD
TL
out
out out
in1 TS TS TS
in TPD in TCS
in k
(a) (b) (c)
Figura 2.11 a. Configurao bsica para a porta DCFL: NOR de k entradas

b. super buffer/inversor c. inversor BDCFL
Outra abordagem para aumentar a margem de rudo e capacidade de fan-out em

DCFL empregar buffers de sada, dando origem s clulas BDCFL (Buffered Direct
Coupled FET Logic), figura 2.11.c. Aqui, um estgio seguidor de fonte, com transistores
dimensionados para atender a uma determinada carga capacitiva, acrescentado sada
de uma clula DCFL, aumentando a margem de rudo para 150 a 200 mV, quando VDD
2,0 V. Portas BDCFL com operao quase independente da variao de temperatura so
mais viveis de serem obtidas do que portas DCFL, considerando uma faixa de
temperatura de 0 a 125 C. O estgio buffer torna a porta BDCFL menos sensvel ao
aumento de fanout, podendo ser projetado para compensar efeito de temperatura at 125
C mais facilmente que para o caso de portas DCFL. Os transistores do buffer operam na
regio de saturao com tenso Vgs mais elevada que em DCFL, resultando em um maior
fluxo de corrente no estgio de sada.
A estrutura BDCFL apresenta as desvantagens de maior complexidade, consumo
de potncia e atraso intrnseco adicionais, quando comparada com a verso no
bufferizada. No entanto, uma porta BDCFL pode ser 50 a 100% mais rpida que uma
23
DCFL, admitindo-se um consumo de potncia da ordem de 6 vezes maior, tipicamente

3,4 mW contra 0,5 mW de uma porta DCFL. Estas desvantagens podem ser amenizadas
mesclando clulas DCFL e BDCFL em um mesmo circuito. Uma possvel abordagem de
projeto seria utilizar clulas DCFL para a realizao das funes lgicas com baixo
requisito de fan-out, bufferizando apenas aqueles ns com elevado carregamento,
devido a fan-out e aos elementos parasitrios de interconexo. Desta forma, pode-se
otimizar o compromisso velocidade-consumo de potncia em circuitos de complexidade
VLSI em GaAs.
inversores NOR
= A.B
(B)
(A)
(C)
Figura 2.12 Funes lgicas implementadas em DCFL: a. AND b. Seletor 2:1

c. flip-flop tipo D
Source Coupled FET Logic (SCFL)

A estrutura SCFL foi inicialmente proposta18 empregando apenas transitores do
tipo depleo. Mais tarde, com o aperfeioamento dos processos tecnolgicos, empregou-
se transistores de enriquecimento com o objetivo de reduzir a amplitude da tenso de
alimentao e o consumo de potncia, mantendo o mesmo desempenho de velocidade. A
figura 2.13.a e 2.13.b mostram uma clula bsica SCFL implementada apenas com
transistores do tipo depleo e com transistores de depleo e de enriquecimento,
respectivamente. Pode-se na verdade substituir alguns ou todos os transistores tipo
depleo pelo tipo enriquecimento14,19,20. A estrutura SCFL21-25 consiste de um estgio
diferencial de entrada, onde composta a funo lgica, seguida de um buffer seguidor
de fonte com diodos deslocadores de nvel. Os sinais de entrada so aplicados nas portas
dos pares de transistores FETs configurados diferencialmente, tornando a operao
lgica do circuito menos sensvel s variaes de Vth dos transistores. Os sinais de sada
24
diferenciais da porta lgica so obtidos das sadas de dois buffers seguidores de fonte. O
estgio diferencial emprega transistores empilhados para a realizao de portas lgicas
com mltiplas entradas, como a AND/NAND da figura 2.14, apresentando tima
funcionalidade. So realizveis at 5 nveis de empilhamento. At quatro nveis de tenso
podem ser obtidos em portas lgicas SCFL, sem degradar excessivamente o atraso
intrnseco de propagao, sendo que na prtica utiliza-se de 2 a 3 nveis. Portanto, o
nmero de diodos deslocadores de nveis na sada de uma clula deve ser igual ao nmero
mximo de transistores empilhados da porta lgica a ser alimentada. Assim, possivel
implementar funes lgicas SSI bastante rpidas e compactas em uma nica clula
SCFL, como por exemplo EX-OR/NOR de 3 entradas, seletor 4:1, latch, somador
completo de 1 bit, etc.
Buffer Lgica Buffer Buffer Lgica Buffer
VDD VDD
R1 R2
T4 A B T6
OUT OUT
in Vref
nv.1 Vin T1 T2 Vnin nv.1
out out
nv.2 nv.2
nv.3
I CS nv.3
T5 T3 T7
-VCS
-VSS
-VSS
(a) (b)
Figura 2.13 Clula bsica inversora SCFL implementada com MESFETs tipo:
a. Depleo b. Depleo/Enriquecimento
Os transistores T3, T5 e T7 na figura 2.13.b constituem fontes de correntes para o

estgio diferencial de entrada e para os buffers de sada. A fonte de corrente formada por
T3 e pelas fontes de tenso -VSS e -VCS fornece uma corrente de polarizao constante,
ICS, para o par de transistores diferencial, T1 e T2. Geralmente, VDD aterrada e -VCS
derivada de -VSS. As tenses de entrada VIN e VNIN determinam a razo entre as correntes
que fluem nos ramos A e B. A corrente constante ICS fluir inteiramente pelo ramo A se
VIN = 1, e VNIN = 0; T1 estar conduzindo, causando uma queda de tenso no n A,
concomitantemente, nenhuma corrente flui atravs do ramo de T2 e a queda de tenso
sobre R2 ser 0 V. Argumento similar se aplica para o caso em que VNIN = 1 e VIN =
0, quando ento a corrente constante ICS estar fluindo inteiramente pelo ramo B.
Assim, a funo de transferncia da entrada para o n A constitui um inversor e para o n
B o seu complemento. No havendo a disponibilidade do sinal complementar de entrada,
uma tenso de referncia DC, VREF, aplicada entrada nin. No entanto, isto requer
transistores de chaveamento T1 e T2 com larguras maiores, ou VSW de entrada duas vezes
maior que para o modo diferencial, com a finalidade de manter o chaveamento completo
25
da corrente ICS atravs dos ramos A ou B. Deste modo, o melhor compromisso

capacitncia de entrada (velocidade) versus margem de rudo obtido empregando-se
entradas com sinais diferenciais.
Os dois estgios seguidores de fonte, compostos por T4, T5 e T6, T7 com seus
respectivos diodos fornecem deslocamento de nvel de tenso e amplificao. Faz-se
necessrio o deslocamento de nveis a fim de manter os transitores de chaveamento do
prximo estgio adequadamemente polarizados. Assim, o par de transistores diferencial,
fisicamente mais prximo da fonte de corrente, dever ser chaveado por tenses lgicas
correspondentes saida de nvel 3, nv.3, figura 2.14; o par imediatamente acima dever
ser conectado s sadas de nv.2, e assim por diante.
Figura 2.14 Porta lgica AND/NAND implementada a partir da famlia SCFL.
Existem inmeras vantagens da estrutura SCFL sobre as demais famlias. Primeiro,

existem propriedades intrnsecas configurao SCFL que contribuem para o alto
desempenho de velocidade. So elas:
a) capacitncia de entrada Cin reduzida: essencialmente pequena, uma vez que a tenso
dreno-fonte, Vds para o estado ON projetada para ser maior que em qualquer outra
famlia21, como por exemplo BFL. Assim, a alta tenso de dreno assegura que o
transistor T1, figura 2.13.b, seja sempre mantido na regio de saturao. A capacitncia
de entrada dada por:
Cin = Cgs1 + (1+ A )Cgd2 (2.7)

onde: Cgs1 = capacitncia porta-fonte de T1
Cgd2 = capacitncia porta-dreno de T2
A = ganho de porta-dreno de T1
A capacitncia Miller, ltimo termo da equao 2.1, (1+ A )Cgd2, essencialmente
pequena uma vez que os transitores de chaveamento so permanentemente mantidos na
regio de saturao devido elevada magnitude da tenso de dreno, regio onde a
26
capacitncia Miller pequena.

Resultados de simulao21 comparando a capacitncia de entrada, Cin, de uma porta
SCFL e DCFL, empregando transistores de mesmas geometria, mostraram que a
capacincia mdia de entrada (para a gama de valores de VG necessria comutao)
da porta SCFL foi reduzida a 66% do valor da capacincia mdia da DCFL.
b) descarga rpida: tempo de descarga de sada do estgio diferencial, ns A e B,
pequeno devido ao domnio da corrente de saturao. Isto no ocorre em outras
famlias. Em BFL, por exemplo, o transistor de chaveamento realiza a descarga de
corrente passando pela regio ohmica, onde ocorre a reduo da corrente de descarga.
Na regio de saturao, a corrente de descarga exibe uma dependncia linear com o
tempo, enquanto que na regio no-saturada, o FET apresenta um comportamento mais
lento, retardando a propagao do sinal at a sada. Alm disto, as capacitncias de
entrada do estgio seguidor de fonte garantem constantes de tempo RC pequenas para
os ns A e B. O comportamento de descarga para os transistores de estgio seguidor de
fonte de uma porta SCFL considerado na figura 2.15. Considera-se a transio das
tenses de dreno correspondentes aos nveis 0 e 1, VDL e VDH , respectivamente, e a
tenso de dreno mnima onde ocorre a saturao, VDS . Nota-se que VDH e VDS esto
localizados na regio de saturao da corrente de dreno, enquanto VDL encontra-se
abaixo desta regio.
Id
Vd
0 VDL VDS VDH
Figura 2.15 Comportamento para o chaveamento do estado ON de um FET.
Assim, pode-se definir uma constante K capaz de expressar a taxa de ocupao da

tenso de dreno na regio de saturao durante o tempo de transio de nvel 1
0, dado por:
VSAT
K= (2.8)
VSAT + VNONSAT
onde: VSAT = VDH VDS ; VNONSAT = VDS VDL
Simulaes eltricas considerando portas SCFL e DCFL mostraram21 que o valor da

constante K para SCFL cerca de 4 vezes maior da obtida em clulas DCFL: KSCFL =
0,75, contra KDCFL = 0,18, confirmando ainda que a taxa de ocupao de tenso na
regio de saturao para uma porta SCFL prxima unidade.
27
c) boa capacidade de fan-out: os buffers seguidores de fonte, devido as suas baixas

impedncias de sada, possibilitam cargas e descargas rpidas das cargas capacitivas
dos estgios seguintes e das linhas de interconexo. Assim, fan-out altos, da ordem de
FO = 4 e fan-in de at FI = 6 so possveis, como em ECL. Devido a essa alta
capacidade de fan-out, a margem de rudo no varia significativamente com a variao
de carga (fan-out de at 3).
d) alta frequncia de transio, fT: parmetro importante quando se considera operao

em alta velocidade, a frequncia na qual o ganho de corrente se torna unitrio, fT, de
um FET maior quando o transistor opera na regio de saturao. Um transistor com
elevado fT poder rapidamente comutar a corrente ICS entre os dois ramos do
amplificador diferencial em uma porta SCFL. Deve-se ento buscar maximizar a
frequnica de transio do FET, que pode ser estimada24 por:
gm
fT = (2.9)
2 (Cgs + Cgd )
onde: gm = transcondutncia do transistor;

Cgs = capacitncia de porta-fonte, depende da tenso de polarizao Vgs;
Cgd = capacitncia de porta-dreno, depende da tenso de polarizao Vgd.
Assim, para incrementar fT deve-se reduzir as capacitncias de porta-fonte e de porta-
dreno. Valor mnimo de Cgd alcanado quando21,24 Vds > Vp, tenso de pinch-off do
FET, condio facilmente obtida por polarizao externa adequada. J Cgs mnima
atinginda quando Vgs < Vth, representando uma condio impossvel de ser atinginda,
uma vez que faz-se necessrio a comutao do transistor para o estado ON. A
capacitncia Cgs cresce com a tenso Vgs at esta atingir valores prximo a Vbi. No
entanto, lgicas baseadas no modo corrente, como a SCFL, no operam com tenses
Vgs extremas, possibilitando obter uma reduo na capacitncia Cgs, quando comparada
com outras estruturas de alta velocidade.
Considerando um mesmo processo tecnolgico, obtm-se frequncias de transio
maiores para a estrutura SCFL, uma vez que essencialmente a capacitncia de entrada,
Cin, funo das capacitncias de porta-fonte e porta-dreno, Cgs e Cgd, mantida menor
em relao a outras topologias, devido maior taxa de ocupao da tenso na regio de
saturao desta famlia. Simulaes com divisores de frequncia binrio mostraram21,23
que pode ser obtido o dobro de frequncia de toggle para um flip-flop SCFL em
relao ao DCFL, considerando uma potncia dissipada 3 vezes maior que em DCFL.
Por exemplo26, para flip-flops construdos com uma mesma tecnologia de MESFET de
GaAs, Lg = 0,8 m, obteve-se frequncia de toggle de 3 GHz para a topologia SCFL e
de 1 GHz para a DCFL.
Segundo, a famlia SCFL apresenta operao lgica quase independente em
28
relao s variaes da tenso de limiar, Vth do FET de chaveamento. Esta larga faixa de
tolerncia variao de Vth devida boa rejeio de modo comum, razo entre o ganho
de modo comum e o ganho diferencial, no estgio diferencial de entrada. O amplificador
diferencial de entrada pode ser projetado para ter alta taxa de rejeio de modo comum
(CMRR) e moderado ganho. Existe o compromisso de projeto que deve minimizar a
corrente de polarizao DC nas entradas e maximizar a resistncia diferencial de entrada
da porta lgica. A tenso de limiar lgica, transio de 0 1 e 1 0, em uma
clula SCFL no dominada diretamente pelo Vth do FET. Assim, a operao correta
obtida para uma ampla faixa de vario de Vth ao longo da lmina, tornando possvel
obter circuitos menos sensveis s variaes de processo de fabricao dos transistores.
Portas lgicas SCFL projetadas com tenso de limiar nominal de Vth = -0,1V
demonstraram15,23 operar adequadamente para -0,6 V Vth +0,4 V. Obtm-se ainda alta
excurso de tenso entre os nveis lgicos "0" e "1", como por exemplo, Vsw=1,2V,
podendo ser diretamente compatvel com ECL e alta margem de rudo, tipicamente,
NM=0,45V para tenso de alimentao nica, VSS = -5.2V. A famlia lgica SCFL
apresenta ainda imunidade parcial s variaes de temperatura:
- atraso de propagao intrnseco x temperatura: cresce muito lentamente em uma
ampla faixa de temperatura (25 a 180C), uma vez que as amplitudes dos sinais
internos clula decrescem juntamente com o tempo necessrio para carregar as
capacitncias parasitrias. Estudo trmico de clulas SCFL indicaram23 que entre 20 e
100C no h acrscimo no atraso de porta, sendo de pd = 240 ps. Entre 100 e 180C,
o acrscimo medido foi prximo de 20 ps. Particularmente, a manuteno do atraso
ao longo da faixa de temperatura ocorre porque o ganho do transistor tambm
reduzido devido corrente de fuga. Finalmente, para temperaturas acima de 180C, o
atraso de propagao intrnseco cresceu rapidamente: de 280ps (200C) para 380ps
(305C).
- nveis de tenso de sada x temperatura: a excurso lgica de tenso,Vsw, e os nveis
de tenso de sada alto e baixo, Voh e Vol, so extremamente estveis para a faixa de
temperatura23 de 50 a 180C.
Terceiro, existe similaridade entre a topologia SCFL e a ECL que emprega

transistores bipolares de Si, uma vez que ambas so baseadas na operao por modo de
corrente27,28, Current Mode Logic (CML), tendo como princpio o sinal diferencial de
entrada e sada. A operao por modo de corrente garante consumo de potncia constante
para toda a faixa de frequncias de operao29, uma vez que os sinais atravs de portas
com princpio de operao CML, comandam fontes de corrente constante, na etapa
diferencial de entrada e na etapa seguidor de fonte de sada, no caso de portas SCFL. No
entanto, durante as transies de nveis lgicos, ocorrem pequenos picos de corrente,
originados da carga e descarga das capacitncias. Estes picos de corrente, quando
comparados com outras famlias, apresentam amplitudes bastante reduzidas, no
29
introduzindo problemas de rudo de fonte de alimentao.

Finalmente, a operao diferencial proporciona um aumento na margem de rudo,
considerando a mesma excurso lgica, VSW. Com isto, pode-se reduzir VSW metade em
portas SCFL em relao s famlias no-diferenciais, mantendo-se a mesma margem de
rudo. Alm disso, sinais diferenciais resultam na realizao da funo lgica, f, e sua
respectiva negao, f, simultaneamente, proporcionando uma superioridade nas
caractersticas DC, AC e transiente da estrutura SCFL em relao s famlias no-
diferenciais.
Como desvantagens da famlia SCFL, pode-se citar que a densidade de integrao
mxima LSI devido ao elevado nmero de transistores empregados na implementao
das funes lgicas bsicas e a necessidade de interconexes diferenciais, que aumentam
a complexidade do roteamento. Desta forma, a rea de CI resultante maior que a obtida
para outras famlias lgicas, como a DCFL.
No entanto, a topologia SCFL permite a implementao de funes complexas em
uma mesma clula. Assim, a minimizao lgica ocorre muitas vezes ao nvel de clula
(configurao dos transistores) e no ao nvel das equivalncias das equaes booleanas,
implicando em atrasos de propagao menores. As figuras 2.14, 2.16, 2.17 e 2.18
apresentam funes lgicas bsicas implementadas a partir da famlia SCFL, em ordem
crescente de complexidade, respectivamente uma porta lgica AND/NAND_OR/NOR,
SELETOR 2:1 e LATCH sem e com reset. Estas configuraes sugerem que muitas
funes lgicas de complexidade SSI podem ser implementadas com apenas um nvel de
atraso de propagao, quando se emprega estruturas SCFL. As fontes de corrente
indicadas so obtidas com transistores, configurados como j mostrado na figura 2.13.b.
Comparando-se as estruturas, verifica-se que funes lgicas da complexidade de um
LATCH com reset podem ser implementadas em SCFL empregando-se um nmero de
transistores e conexes similar ao usado em portas combinatrias simples, como
AND/NAND. Funes lgicas de memria e combinatrias so implementadas
empregando-se de 13 a 20 transistores, diferentemente de outras famlias que utilizam um
nmero de transistores diretamente proporcional complexidade da funo
implementada. Note que, como a estrutura SCFL apresenta as entradas e saidas
diferenciais, a mesma configurao de transistores da clula bsica AND/NAND, figura
2.14, realiza tambm a funo OR/NOR, bastando inverter a designao dos sinais de
entrada e sada em relao aos seus respectivos complementos, como sugere a identidade
de DeMorgan, A+B = A.B, com A e B variveis booleanas.
30
Figura 2.16 Seletor 2:1 implementado a partir da famlia SCFL.
Figura 2.17 LATCH sem Reset implementado a partir da famlia SCFL.
Figura 2.18 LATCH com Reset implementado a partir da famlia SCFL.
31
O consumo de potncia em SCFL elevado. Cada um dos dois estgios seguidor

de fonte consome individualmente mais potncia que o estgio diferencial de entrada; e
mesmo para as funes lgicas mais complexas, possvelmente implementveis atravs
do empilhamento de transistores multi-nveis de entrada, a potncia consumida pela
clula SCFL ainda maior comparada a outras famlias. Assim, a topologia SCFL
indicada para circuitos integrados de baixa e mdia escala de integrao, cujo principal
objetivo seja a maximizao da operao em alta velocidade.
2.3.3 Desempenho em termos de produto velocidade-potncia

O desempenho das portas lgicas dependente principalmente do tempo de
chaveamento do transistor, da carga da porta, do consumo de potncia, da flexibilidade de
projeto da porta, da margem de rudo e da amplitude da excurso lgica, VSW. O
carregamento de porta inclui tanto a carga de entrada, FI, quando a de sada, FO e
capacitncias parasitrias de interconexo. Devido ao estgio deslocador de nveis,
necessariamente presente nas lgicas normalmente-ON, o desempenho em termos de
integrao desta lgica estar limitada a circuitos LSI. Mesmo as verses no-
bufferizadas das lgicas normalmente-ON, mais apropriadas para aplicaes de baixa
potncia, apresentam nveis de dissipao de potncia acima das lgicas que empregam
transistores de enriquecimento. Isto porque o consumo DC nos elementos deslocadores de
nveis tem que ser mantido alto visando permitir condies de alimentao para os
estgios seguintes.
O consumo de potncia de uma porta com transistor de depleo proporcional
diferena das fontes, VDD - VSS, e a Vth. Assim, a nica alternativa para se reduzir o
consumo de potncia empregar tenses de limiar prximo de zero e reduzir a diferena
das tenses de alimentao. Mesmo empregando verses de baixo consumo de potncia,
portas lgicas de modo depleo so cerca de 2 a 10 vezes mais dissipativas que as de
modo enriquecimento.
O quadro 2.2 compara os principais parmetros de desempenho para as famlias
lgicas normalmente-ON e -OFF, implementadas em GaAs empregando FETs com
comprimento de porta Lg = 1m. Analisando o desempenho velocidade-potncia destas
portas, nota-se a superioridade das famlias normalmente-OFF. Particularmente, a famlia
DCFL a que apresenta maiores condies de implementao VLSI.
32
Quadro 2.2 Principais parmetros para famlias lgicas normalmente-ON e -OFF14

FAMLIA LGICA (para Lg = 1m)
PARMETRO
CDFL, LBFL, SDFL DCFL BDCFL SCFL
Vth [V] -0,5 / -0,1 0,1 / 0,2 0,1 / 0,2 0,1 / 0,2
Pdiss [mW] 2 / 10 0,2 / 0,5 1/2 2 / 10
pd(1) [ps] 100 / 50 100 / 70 80 / 60 80 / 50
VSW [V] 0,8 / 1,0 0,5 0,6 0,4 / 0,8
Funes - OR, NOR, NAND NOR NOR e OR, NOR,

Bsicas wired OR AND, NAND
Densidade [cl/mm2] 100 / 200 500 / 1000 100 / 500 10 / 100
(1) para FO = FI = 2
Osciladores em anel e divisores binrios ultra rpidos30-42 so simulados e/ou

construdos a partir de clulas bsicas com o objetivo de se poder avaliar e comparar os
limites de desempenho velocidade-potncia consumida por porta sob o ponto de vista de
processo de fabricao e famlia lgica empregada. A figura 2.19 ilustra a estrutura de um
oscilador em anel empregado na simulao e na caracterizao do desempenho de uma
famlia lgica. um mdodo de avaliao conveniente e largamente empregado na
avaliao do atraso de propagao e dissipao de potncia, uma vez que o oscilador em
anel gera internamente sua prpria fonte de sinal. Osciladores em anel so compostos por
um nmero mpar, m, de inversores com nveis lgicos bem definidos e suficiente ganho
linear, conectados entre s at formarem um elo fechado. Mede-se ento a frequncia de
oscilao15, fosc, relacionada ao atraso de propagao intrnseco por:
1
f osc = (2.10)
2.m. pd
m=
Figura 2.19 Esquema de simulao eltrica para um oscilador em anel empregado na

comparao de desempenho de famlias lgicas.
Os atrasos de propagao obtidos a partir da medida de fosc no podem ser
diretamente usados na caracterizao de circuitos de alta complexidade. No entanto, a
33
perda de desempenho de velocidade em CIs complexos no to grande em GaAs quanto

em circuitos de Si. Para a tecnologia NMOS, h uma diferena de pelo menos 4 a 5 vezes
entre o desempenho de velocidade obtido em um oscilador em anel para um circuito real
de complexidade LSI ou maior fabricado com a mesma tecnologia. Metade desta perda
resulta do carregamento de sada, e o restante das capacitncias parasitrias de leiaute. J
em GaAs, devido tecnologia de interconexes areas, as capacitncias parasitrias de
leiaute so reduzidas. Portanto, h uma correspondncia razoavelmente prxima entre a
medida de pd obtida no oscilador em anel e aquela obtida em circuitos complexos. O
quadro 2.3 apresenta resultados de desempenho de algumas famlias lgicas em
tecnologia GaAs e Si a partir de medidas feitas em osciladores em anel, considerando
carregamento de entrada e sada unitrio, FI = FO = 1, e carregamento devido a
interconexo desprezvel.
Quadro 2.3 Resultados de osciladores em anel para algumas famlias lgicas, para FI =
FO = 114
Tecnologia dimenso pd Pdiss / cl Pdiss x pd
mn. [m] [ps] [mW] [fJ]
SCFL 0,7 40 7,5 300
GaAs DCFL 1,5 42 0,5 21
0,4 16 1,0 16
MESFET BDCFL 0,7 22 3,4 75
BFL 0,5 56 4,5 252
Si Bipolar ECL 0,1 50 3,0 150
0,35 78 2,6 200
Si NMOS 0,3 30 1,5 30
A superioridade de velocidade da famlia SCFL em relao s outras famlias

lgicas em GaAs s efetiva para fan-outs maiores que 2, quando justamente o atraso
total eleva-se bastante em outras lgicas, como por exemplo a DCFL. Em contrapartida,
portas lgicas implementadas em DCFL apresentam baixo consumo de potncia e alta
simplicidade de implementao, sendo possvel obter circuitos VLSI em GaAs; enquanto
que o nvel mximo de integrao atingido com a famlia SCFL LSI. Este desempenho
superior de velocidade da porta SCFL deve-se em parte ao empilhamento de transitores
no estgio amplificador diferencial de entrada, e em parte menor capacitncia de
entrada, Cin, e de porta-dreno, Cgd, resultando em implementaes de funes lgicas
complexas e compactas em uma nica clula com fT superior a maior parte das outras
famlias, e portanto eficientes do ponto de vista de velocidade.
34
J a famlia BFL exibe velocidade compatvel, e s vezes maior que a SCFL,

enquanto consome muito mais potncia devido sua inerente tenso de limiar elevada,
em torno de -2,5V. O decrscimo de potncia consumida na estrutura SCFL deve-se ao
Vth timo estar reduzido a valores prximo de zero, ligeiramente negativo.
Uma vez que a estrutura SCFL emprega topologia balanceada, exibe a vantagem
da no ocorrncia de spikes de correntes nas transies dos nveis lgicos, como ocorre
com o super buffer/inversor DCFL e BFL. Assim, rudos de fonte de alimentao so
minimizados na estrutura SCFL.
Uma comparao do desempenho velocidade-consumo de potncia considerando a
implementao de flip-flops tipo T para ambas as tecnologias resumida no quadro 2.4.
A frequncia mxima de operao, ftoggle, obtida fazendo m = 1 na equao 2.10.
Atualmente, as famlias DCFL e a SCFL esto sendo amplamente empregadas na
implementao de circuitos digitais de GaAs pelas foundries que prototipam CI's. Isto se
deve, como visto anteriormente, a conjuno de dois fatores complementares: a)
caractersticas favorveis destas duas famlias para a construo de CIs em GaAs,
principamente pela altssima escala de integrao obtida pela famlia DCFL, ou pelo
timo desempenho de velocidade atingido pela SCFL; b) maturidade obtida com os
processo de fabricao. Por exemplo, com o processo recente H-GaAs III da Vitesse19,
que emprega transistores com comprimentos de porta Lg = 0,6 m, a foundry garante
disperso mxima para a tenso de limiar dos dispositivos ao longo da lmina, Vth = 60
mV, tanto para E-MESFET, com Vth = 0,220 V, quanto para D-MESFET com Vth = -
0,825V. Para este processo, a Vitesse dispe de uma biblioteca de clulas padro em
DCFL com ftoggle = 1GHz. Como a estrutura SCFL minimiza a dependncia em relao
reprodutibilidade dos parmetros de processo ao longo da lmina, possibilitando a
implementao das diversas funes lgicas mesmo existindo uma variao relativamente
grande da tenso de limiar, Vth, em seus transistores, possvel obter a mesma
funcionalidade com um processo de fabricao no to calibrado. Como exemplo, o
processo QED/A da TriQuint43 apresenta, para ambos os tipos de transistores, Vth = 150
mV, i.e. desvio mximo na variao de Vth maior que o dobro que para o processo da
Vitesse. A famlia SCFL est disponvel atravs da biblioteca de clulas padro QLSI44,
apresentando ftoggle = 2,0 GHz e Lg = 1m. Anteriormente, a TriQuint usava lgica BFL
(Buffered FET logic) com o nome de QLOGIC (Biblioteca de clulas padro). Esta
topologia est sendo grandualmente abandonada devido ao seu alto consumo de potncia
(tipicamente, 12 mW/porta, @pd = 60 ps) e baixa escala de integrao (at MSI).
35
Quadro 2.4 Desempenho velocidade-consumo de potncia de flip-flops tipo T para

GaAs e Si14,32
Tecnologia dimenso VSW N de div. ftoggle Pdiss

m]
mn. [ [mV] por 2 [GHz] [mW]
SCFL 0,51 400 2 11,0 149

9,7 52
GaAs CDFL 0,2 2 14,5 98
BFL 0,2 2 17,9 657
MESFET DCFL 1,0 500 4 5,1 78

3,5 2,9
BDCFL 0,8 500 2 6,6 20
Lgica 1,0 2 1,9 0,25

Dinamica 0,5 2 13,2 115
Bipolar- 0,5 500 2 6,0 45

CMOS 0,2 2 10,0 90
Si
NMOS 0,4 5 2,5 17,5
(1) tecnologia de interconexo area
2.4 FOUNDRIES DE CIs DIGITAIS DE ALTA VELOCIDADE EM GaAs
Uma das primeiras etapas no desenvolvimento de um circuito integrado a seleo

da foundry de GaAs para a prototipagem do CI digital. Assim, foi feita uma avaliao
comparada entre as principais foundries em GaAs existentes que prestam servios
externos. Esse mapeamento leva em considerao parmetros tais como: avaliao dos
tipos de processos disponveis em cada foundry, custos de fabricao e prazos de entrega,
existncia de servios multi-usurios e facilidades de uso para Universidades e Centros de
Pesquisa, softwares necessrios para projeto, padro de testes, encapsulamento, etc.
Assim, para sistematizar a apresentao dos resultados comparados dos servios de
foundry em GaAs, divide-se esta seo em trs partes, nas quais:
. estabelece-se critrios de seleo de foundry de GaAs;
. faz-se uma avaliao comparada das foundries que estejam prestando servios externos
em CI's digitais em GaAs;
. escolha de foundry para a prototipagem do CI projetado, considerando os critrios de
seleo estabelecidos inicialmente.
36
2.4.1 Critrios de seleo de foundry
A seleo de uma foundry para a prototipagem de circuitos integrados deve ser

realizada em funo de um conjunto consistente de critrios. Os principais critrios
visando obter um compromisso entre eficincia, qualidade e flexibilidade na construo
de CI's em GaAs so listados a seguir45:
custos;
frequncia mxima de operao (ftoggle) e a frequncia de transio (fT) associados a
uma determinada famlia lgica e ao processo de fabricao, respectivamente,
empregados pela foundry;
disponibilidade de modelos de foundry precisos que consigam representar bem tanto
o comportamento dos elementos de circuito, como transistores, diodos, resistores,
como os elementos parasitas de leiaute, at vrios Gigahertz. No caso de clulas
padro de uma biblioteca, deve-se esperar modelos lgicos que descrevam com
preciso o comportamento dos parmetros de entrada e sada destas clulas;
flexibilidade de processo, i.e. possibilidade de incorporar em uma mesma lmina
subsistemas digitais e analgicos de alta potncia, bem como de baixo rudo46;
solidez da foundry, uma vez que o mercado consumidor de CI's monolticos em
GaAs mudou bastante nos ltimos anos, com a reduo dos negcios com o setor
militar e a emergncia de novas aplicaes comerciais47-49;
existncia de uma segunda foundry licenciada50 que empregue rotineiramente o
mesmo processo tecnolgico, podendo assim suprir eventual suspenso das
atividades da foundry principal.
Alm dos critrios gerais apresentados acima, outros aspectos devem ser
considerados na seleo da foundry a ser utilizada. Uma foundry deve ser capaz de
fornecer uma boa documentao sobre as regras de projeto e bibliotecas de dispositivos
ou de portas lgicas para o caso de projetos digitais. O usurio deve esperar alta
flexibilidade de projeto para poder incorporar biblioteca de dispositivos estruturas
adicionais tais como FETs, resistores, indutores, capacitores, criadas em seu prprio CAE
(Computer Aided Engineering) a partir de regras de projetos definidas pela foundry.
No caso de circuitos digitais, existem duas grandes abordagens de projeto. Na
primeira, o usurio/projetista tem como pressuposto a existncia de blocos lgicos j
otimizados pela foundry, em velocidade e/ou consumo de potncia, e disponveis na
forma de bibliotecas. Tal abordagem comumente denominada projeto empregando
biblioteca de clulas padro. No caso da foundry fornecer uma biblioteca de clulas
padro importante analisar as restries que a mesma impe ao projeto. Por outro lado,
37
quando o projeto e otimizao das funes lgicas empregadas no CI digital forem

realizadas pelo usurio, a abordagem de projeto ser denominada full-custom ou
projeto ao nvel de transistor. Neste caso, o usurio deve fazer simulaes eltricas,
empregando modelos de transistores fornecidos pela foundry. A vantagem desta filosofia
de projeto em relao adoo de uma biblioteca de clulas-padro est na maior
compactao obtida e minimizao de consumo de potncia, uma vez que o projeto das
funes realizadas pelo usurio pode ser mais dedicado. Por sua vez, a vantagem da
abordagem clula-padro requer menor tempo de projeto, pois no se tem a fase de
simulao eltrica e otimizao das clulas bsicas.
O custo de processamento de CIs em GaAs para um usurio externo da ordem de
US$ 60.000,00, incluindo em geral a confeco de mscaras e processamento de 2
lminas de 76 mm a 100 mm de dimetro. Este custo pode elevar-se caso o cliente utilize
facilidades adicionais de foundry, como reviso de projeto, encapsulamento dos CIs,
caracterizao eltrica, etc.
Universidades e Centros de Pesquisa com atividades na rea de projeto de CIs de
GaAs tm a alternativa de prototipar seus circuitos atravs de processamentos multi-
usurios, oferecidos por algumas foundries. Esses processamentos, compartilhados por
um grupo de usurios com projetos distintos, caracterizam-se por oferecem custos mais
baixos, atendendo aos quesitos de grupos de pesquisa que necessitam de uma pequena
quantidade de chips para avaliar a efetividade de seus projetos.
Quanto ao tempo de fabricao e entrega de CIs em GaAs, normalmente so gastos
14 a 16 semanas na gerao das mscaras e fabricao das lminas do CI. A opo multi-
usurio, quando disponvel, prev a entrega de to somente 10 a 20 chips por projeto,
sendo que parte ou todos destes podem ser encapsulados, de acordo com o interesse do
usurio.
O controle de qualidade do processamento garantido pelo realizao de testes em
estruturas e componentes PCM (Process Control Monitor), distribudas ao longo da
lmina de GaAs. Atravs desse monitoramento extraem-se dados de processo que
permitem controlar variveis de processo, tais como:
- resistividade do substrato GaAs

- isolao entre dispositivos implantados
- parmetros S dos FET's
- parmetros de resistor
- resistncia de metalizao
- valores de capacitncia
- continuidade de via
38
O teste das clulas PCM em lminas processadas uma garantia de

reprodutibilidade de processo. Na opo multi-usurio a foundry garante que os chips
entregues passaram no teste PCM. J o usurio de grande porte pode testar diretamente as
clulas PCM como parmetro de aceitao dos circuitos entregues pela foundry.
Existe ainda disponvel nas foundries o servio de testes DC e RF dos circuitos.
Em geral estes testes so opcionais e devem ser requisitados pelo usurio. O custo deste
servio funo da complexidade do circuito integrado construdo.
As foundries oferecem diferentes processos de fabricao, devendo-se selecionar
uma foundry que satisfaa s necessidades do circuito a ser projetado. Algumas
caractersticas de processo so:
comprimento de porta do transistor que determina a mxima frequncia de operao

dos dispositivos ativos construdos;
"via holes", furos de passagem atravs do substrato que reduzem os parasitas em

altas frequncias, uma vez que minimizam indutncias e roteamento para o terra no
circuito monoltico, reduzindo efeitos indutivos e de acoplamento entre vias de
conexo. Normalmente, esta opo empregada apenas em CIs analgicos de
microondas (MMIC);
"air bridge", linhas de conexo areas que possibilitam maior compactao de

circuito e menores capacitncias parasitrias entre via metlica e substrato;
nveis de interconexo metlica: comum encontrar processos com at 4 nveis de

conexes metlicas, sendo que pelo menos um nvel emprega tecnologia area;
capacitores metal-isolante-metal (MIM), com faixa de valores de capacitncia por

rea e tenso de isolao dependentes do isolante utilizado;
resitores de camada ativa e/ou filme fino.
2.4.2 Foundries selecionadas
Na etapa inicial do trabalho desta dissertao foi realizada uma pesquisa sobre
foundries que ofereciam servios de prototipagem de CIs de GaAs. No perodo de maro
a junho de 1993 foram contactadas 9 foundries de GaAs, obtendo-se informaes precisas
a respeito de tecnologia, opes de processamento, suporte necessrio de software, custos
e prazos de entrega dos servios de fabricao de CIs monolticos digitais e de
microondas em Arseneto de Glio. Estas informaes so apresentadas detalhadamente
na referncia [51]. Sintetiza-se a seguir as informaes relevantes para projetos de CIs
39
digitais obtidas naquele perodo.

Dentre as 9 foundries contactadas, na poca, apenas trs processavam circuitos
digitais em GaAs para clientes externos: Philips Microwave Limeil, TriQuint
Semiconductor Inc e Vitesse Semiconductor Corp. E destas trs, as duas ltimas
ofereciam servios multi-usurios regularmente. Segue-se anlise dos servios prestados e
detalhes de processo de fabricao de cada uma das trs foundries.
PHILIPS MICROWAVE - International Product Centre

A Philips Microwave Limeil (PML) atua na rea de projetos de CIs e processo
tecnolgico em GaAs desde o final da dcada de 70. Atualmente oferece servios52 de
projeto e fabricao de CI digitais e analgicos com base em sete processos distintos de
fabricao.
Em 1993, a Philips Microwave Limeil no oferecia regularmente a opo multi-
usurio, embora esta situao seja revista periodicamente, baseada diretamente na
demanda de servios.
A Philips Microwave LIMEIL possui disponvel hoje 4 processos de fabricao em
GaAs MESFET completamente desenvolvidos, DO7A/M, DO5ML, DO5AL e ERO7AD
e 3 processos em GaAs HEMT: DO5AH, DO2AH, recentemente disponveis e o
EDO2AH, em fase de amadurecimento. Destes, apenas 1 destinado fabricao de CIs
digitais, como descrito a seguir:
ERO7AD - Para circuitos integrados analgicos e digitais de baixo custo e baixo

consumo DC e complexidade de integrao mxima MSI (2000 transistores
por chip). O processo ERO7AD emprega substratos de 200 m de
espessura, sem via holes e sem air bridge, 3 nveis de interconexo com
isolao dieltrica entre nveis. So usados E-MESFET com Vth = 175 mV e
D-MESFET com Vth = -2,0 mV, ambos com Lg = 0,7 m, proporcionando
mesclar circuitos analgicos de baixo rudo com digitais de baixo consumo
de potncia em um mesmo die; fT = 17,0 GHz
A Philips Microwave usa correntemente no desenvolvimento de projetos internos

as seguintes famlias lgicas: DCFL, BDCFL e SCFL.
Para o processo PML ERO7AD, os custos de fabricao de uma lmina, inclundo
o manual de regras de projeto, reviso/verificao de regras de projeto (DRC), suporte
tcnico, conjunto de mscaras, processamento, afinamento e corte da lmina est entre
US$ 54.000 e US$ 65.000, dependendo das opes de mscara e de processo
selecionados.
40
Em 1994 a PLM desenvolveu tambm a opo transistor modo enriquecimento do

processo DO2AH. Este novo processo, denominado EDO2AH, combina transistores
HEMT de Lg = 0,2 m normalmente-ON (Vth = -0,8 V) e -OFF (Vth = 0,0 V) em um
mesmo chip, possibilitando projetos de CIs digitais com taxas acima de 10 GHz. A
previso para o processo entrar na linha de produo da foundry era 1995.
Em meados de 1994 a PML passou a oferecer os processos ERO7AD (digital) e
DO2AH na opo multi-usurio, a qual denominou multichip project (MCP), no
estando disponvel nenhuma biblioteca de clulas padro. Em maio deste mesmo ano, o
processo DO2AH pde ser acessado em opo multi-usurio atravs do programa
acadmico francs CMP (Circuit Multi-Projects). O custo aproximado de US$ 1.110 /
mm2 para 10 a 15 chips no encapsulados.
TRIQUINT SEMICONDUCTOR (TQS)
Os servios externos da foundry da TriQuint incluem projeto e fabricao de

circuitos analgicos e digitais17. disponvel a opo de compartilhamento do conjunto
de mscaras por vrios usurios (multi-projeto), permitindo-se desenvolver
economicamente circuitos monolticos. A TriQuint denomina esta opo de "Prototype
Chip Option" (PCO).
Cinco processos de fabricao (1A, HA, QED, QED/A e 1D) so disponveis na
opo multi-usurio (PCO), sendo que todos estes empregam lminas de dimetro igual a
100 mm. Dentre os processos citados, atualmente dois so utilizados para a fabricao de
CIs digitais de alta velocidade, com as seguintes caractersticas adicionais:
1. Processo GaAs QED

- D-MESFET (Vp = -0,60V); - Manual de regras de projeto QED/A;
- E-MESFET (Vth = 0,15V); - Biblioteca clulas padro QLSI (SCFL)
- Lg = 1,0m; com 50 clulas e ftoggle = 2 GHz;
- fT = 15 GHz ; - elementos padro para FET's, diodos,
- Diodo Schottky; capacitores, indutores, resistores de filme
- Resistores implantados; fino e implantados;
- 12 nveis de mscaras; - Programa de gerao de modelos para o
- ftoggle = 4 GHz; SPICE (QMOD).
41
2. Processo GaAs QED/A

- D-MESFET (Vp = -0,60V); - Manual de regras de projeto QED/A;
- E-MESFET (Vth = 0,15V); - Biblioteca QLSI (SCFL) com 50 clulas
- Disponveis MESFET's:Vp = 0,2 e -2,0V; padro e ftoggle = 2 GHz;
- Lg = 1,0m; - Elementos padro para FET's, diodos,
- fT = 15 GHz ; capacitores, indutores e resistores de filme
- Diodo Schottky; fino e implantados;
- Resistores implantados; - Programa de gerao de modelos para o
- Resitores de filme fino; SPICE (QMOD).
- Capacitores MIM;
- Air-bridge;
- Via holes;
- 13 nveis de mscaras;
- ftoggle = 4 GHz;
Em abril de 1995, a TriQuint introduziu o processo QEDA2, verso melhorada e

tecnologicamente enriquecida do processo QED/A. O processo QEDA2 emprega
transistor MESFET com Lg = 0,7 m com fT = 21 GHz e permite at 4 nveis de
interconexes com dieltrico de baixa constante dieltrica, resultando em capacitncias
parasitrias de at 25% em relao s obtidas no QED/A.
Os custos de processamento na opo multi-usurio dependem basicamente do
processo e do tamanho do chip. Situa-se na faixa de US$ 1.750 a US$ 4.300 por mm2.
Restries de rea so naturalmente impostas pela opo multi-usurio. Em geral, para
cada processo existem pr-definidos 3 tamanhos de die, que permitem processar CIs
com reas entre (1mm)2 e (3mm)2.
Programa Circuit Multi-Projets (CMP) - VITESSE
Existem dois processos de fabricao de CIs digitais oferecidos pela foundry norte-
americana Vitesse Semiconductor Corp. que podem ser acessados em opo multi-usurio
por Universidades e Centros de Pesquisa, atravs do programa acadmico francs CMP.
Esses processos empregam a tecnologia SAGA (Self Aligned Gallium Arsenide)53 e
transistores MESFETs com comprimento de porta de 0,8 e 0,6 m para os processos H-
GaAs II e H-GaAs III, respectivamente.
Resume-se abaixo as principais caractersticas dos processos digitais de alta
velocidade em GaAs da VITESSE e disponveis no programa CMP:
42
Caractersticas do processo 0,8m H-GaAs II

- E e D-MESFETs
- Lg = 0,8m;
- 4 nveis de interconexo (alumnio)
- diodos Schottky
- lminas de 100 mm
- 11 mscaras
- capacidade de integrao: 400K dispositivos ativos
Suporte de projeto:
- Manual de Regras de Projeto
Custos do processo 0,8m SAGA: aprox. US$ 500.00/ mm2 (2700 FF/mm2) para 15
die, no includo custos de encapsulamento e de taxas de importao.
Atualmente a CMP no oferece opes de bibliotecas de clulas padro para o processo
H-GaAs II.
Caractersticas do processo19 0,6m H-GaAs III :

- E-MESFETs Vth(nom)= 220 60 mV;
- D-MESFETs Vth(nom)= -825 60 mV;
- Lg = 0,6m;
- 5 nveis de interconexo (4 metais + 1 metal de porta);
- diodos Schottky;
- lminas de 100 mm;
- 13 mscaras;
- mxima rea de chip: (15 mm)2;
- capacidade de integrao: 1000K dispositivos ativos;
Suporte de projeto:
- Manual de Regras de Projeto;
- biblioteca de clulas padro da famlia DCFL, com ftoggle=1GHz, desenvolvida pela
empresa norte-americana SPEC54 para ferramentas automticas de projetos de CIs
COMPASS. O custo do kit de projetos educacional, GSC10 Educational Design Kit,
destinado a Universidades e Laboratrios de Pesquisa aprox. US$ 3.150
Custos do processo 0,6m H-GaAs III: aproximadamente US$ 500 /mm2 para 15 chips,
no includo custos de encapsulamento e de taxas de importao.
43
2.4.3 Concluses da anlise comparativa dos servios de foundry
Da anlise realizada anteriormente, conclui-se que os servios de prototipagem

multi-usurio de baixo custo para CIs digitais em GaAs so oferecidos atualmente por
um nmero reduzido de foundries, quando comparados com foundries que processam
CIs digitais em Si. Tecnologias baseadas em MESFETs de GaAs esto disponveis
atualmente nas foundries TriQuint Semiconductor Inc, Vitesse Semiconductor Corp. e
Philips Microwave Limeil (PML). A foundry TriQuint organiza suas prprias corridas de
prototipagem multi-usurios duas vezes ao ano. J os servios de foundry da Vitesse
podem ser acessados atravs do programa francs CMP (Circuits Multi Projects). A
foundry PML passou a oferecer processamento de CIs digitais em esquema multi-usurios
apenas a partir de meados de 1995.
O quadro 2.5 resume as informaes da tecnologia MESFET oferecidas pela
TriQuint, Vitesse, e PML para a opo multi-usurio. Note que, preliminarmente, esto
atendidas as necessidades de projeto inicialmente propostas em termos de frequncia e/ou
taxa mxima de operao dos CI's em GaAs que seriam fabricados, uma vez que os
comprimentos de porta de transistor so iguais ou menores de 1m nas trs foundries.
Projetistas de CIs digitais de alta velocidade que empregam a abordagem full-custom,
i.e. projeto ao nvel de transistor, podem acessar atualmente tecnologias baseadas em
MESFETs com comprimentos de porta na faixa de 0,6 a 1,0 m. O projetista tem ainda a
opo de empregar a abordagem de clulas-padro em seus circuitos. Neste caso, as
tecnologias disponveis so mais restritas. A TriQuint oferece a biblioteca QLSI de
clulas padro baseada em transistores MESFETs com comprimento de porta de 1m e
emprega a famlia lgica Source Coupled FET Logic (SCFL) na construo de funes
lgicas combinatrias e de memria, garantindo sua operao at 2,0 Gb/s. Outra opo
acessar a biblioteca de clulas padro da Vitesse baseada na famlia lgica Direct
Coupled FET Logic (DCFL) e taxa de operao mxima de 1,0 Gb/s. Finalmente, a
Philips Microwave Limeil no oferece bibliotecas de clulas padro para a opo multi-
usurios (MCP) .
Quando se faz uma comparao dos custos de projeto e de fabricao dos CI's em
GaAs baseada nas informaes obtidas no inicio deste trabalho, conclui-se que a opo
normal de processamento apresenta custos proibitivos para os oramentos das entidades
acadmicas, j que Universidades e entidades associadas a pesquisa pblica possuem
finalidades experimentais, de investigao e no-comerciais.
Para os custos de fabricao de CI's em GaAs digitais a TriQuint e CMP-Vitesse,
na opo multi-usurio, representavam opes razoveis em termos de oramento
disponvel para o projeto acadmico. A CMP-Vitesse apresentava-se como a melhor
opo. Seu custo de fabricao era inferior ao da TriQuint. No entanto, a opo de
projeto, inicialmente adotada aqui, empregando exclusivamente clulas padro, na poca
decididamente inviabilizou a utilizao do programa da CMP-Vitesse, que no oferecia
44
biblioteca de clulas padro. J os processos QED e QED/A da TriQuint apresentavam-se

como opes razoveis para a fabricao do CI digital proposto neste trabalho.
Quadro 2.5 Caractersticas gerais de processamento de CIs digitais em GaAs para as

foundries TriQuint, Vitesse-programa CMP e PML.
Parmetro Foundry
TriQuint VITESSE - prog. CMP PML
Processo QED/A H-GaAs II e III ERO7AD
Lg do MESFET 1 m ou 0,7 m 0,8 m e 0,6 m 0,7 m
E-MESFETs sim sim sim
D-MESFETs sim sim sim
fT 15 GHz ou n.d. n.d. 17
ftoggle 4 Gb/s ou n.d. n.d. 4
Biblioteca QLSI VCB50K(*)
(Famlia lg. - taxa max.) (SCFL - 2 Gb/s) (DCFL - 1Gb/s) SCFL / DCFL(**)
(SCFL - 3 Gb/s)
(*) A biblioteca VCB50K, associada originalmente ao processo H-GaAs II, no est disponvel na opo multi-usurio do
programa CMP;
(**) No entanto, estas bibliotecas no esto disponveis na opo multi-usurio (MCP) da Philips.
n.d. : dado no disponvel
Escolheu-se ento o processo QED/A da TriQuint para se realizar o processamento

do CI proposto neste trabalho uma vez que para este processo a foundry oferecia:
disponibilidade de uma biblioteca de clulas padro bastante completa em termos de
funes lgicas e verses de potncia disponveis, a QLSI, construda a partir de uma
topologia que reune caractersticas de alta velocidade e consumo de potncia
moderado, a famlia SCFL;
taxa de operao de 2 Gb/s para as clulas da biblioteca QLSI, garantida para toda a
faixa de variao de processo;
servio multi-usurio disponvel;
qualidade e confiabilidade dos servios.
Desta forma, o demultiplexador proposto neste trabalho foi fabricado empregando-

se clulas da biblioteca QLSI da TriQuint baseada em MESFETs de 1m e famlia
lgica SCFL.
45
Captulo 3
3. DEMULTIPLEXADORES DE ALTA VELOCIDADE: TOPOLOGIAS
3.1 INTRODUO
Analisar-se- neste captulo as diversas topologias de demultiplexadores, bem
como os circuitos redirecionadores de bits (skip circuit) encontrados na literatura. Para
efeito de comparao, sero estabelecidos critrios que indiquem a excelncia da
estrutura analisada. So critrios gerais que buscam fixar bases para o projeto de um
circuito demultiplexador de alta velocidade, capazes de apontar, dentre as estruturas
analisadas, aquela que inerentemente possui maior potencial de utilizao do ponto de
vista do compromisso consumo de potncia versus desempenho de velocidade.
Como se pretendia a priori projetar um demultiplexador empregando clulas
padro da biblioteca QLSI44 da foundry TriQuint, as topologias de demultiplexador e
circuito de skip foram analisadas do ponto de vista de realizabilidade atravs das clulas
padro disponveis. Alm disso, estimou-se o consumo de potncia e da rea ocupada
pelas topologias estudadas, caso as mesmas fossem implementadas com clulas padro da
biblioteca QLSI. Embora os parmetros utilizados nessa anlise sejam particulares da
biblioteca QLSI, baseada na famlia lgica SCFL, os resultados obtidos desse
procedimento permitem uma comparao realstica das topologias estudadas em termos
de consumo de potncia e rea ocupada.
3.2 CRITRIOS PARA A SELEO DA TOPOLOGIA DO DEMULTIPLEXADOR
As seguintes caractersticas so desejveis em um demultiplexador de alta

velocidade baseado em elementos de memria :
deve ter um nmero mnimo de entradas e a gerao das subsequentes fases de

relgios deve depender apenas de uma nica lgica de relgio;
todos os dados de sada devem estar alinhados no tempo;
a frequncia do sinal de relgio de entrada deve ser igual a taxa de bit do sinal de
dados de entrada, uma vez que os atuais circuitos de recuperao de relgio
geralmente reconstituem o sinal de relgio a partir do sinal de dados;
integrar recursos adicionais:
- circuito para alinhamento de bit (skip control): empregando um sinal (bit ou
palavra) de controle externo para rotacionar os bits de dados de sada
demultiplexados ou, mais completamente;
3. Demultiplexadores de Alta Velocidade: Topologias
- incluir adicionalmente um circuito para deteco de quadro interno, capaz de

detectar o desalinhamento dos dados de sada demultiplexados e de gerar um sinal
de controle que atue no circuito de alinhamento de bits, resultando, no entanto,
nvel ainda maior de integrao;
apenas a fase relativa entre dados de entrada e relgio de entrada pode ser alinhada
externamente. Nenhum outro atraso externo deve ser usado para ajustar fases
relativas internas ou de sada;
margem de fase extensa e alta sensibilidade dos sinais de entrada do
demultiplexador so desejveis, embora no sejam imprescindveis, pois permitem
eliminar em alguns casos o circuito de deciso, que precede o circuito
demultiplexador em um sistema de recepo ptica de alta capacidade;
finalmente, deve-se aproveitar o limite tecnolgico de um dado processo em termos
da mxima taxa de operao assegurada, obtendo-se um circuito integrado com o
produto custos-velocidade otimizado;
Para quantificar estas caractersticas, foram propostos os seguintes critrios:
3.2.1 Funcionalidade
a) Atraso fsico x atraso lgico: uma topologia que utilize apenas atraso lgico ter um
melhor desempenho em relao quela com atraso fsico em sua estrutura. O uso de
atraso fsico pode se tornar inadequado em altas velocidades, devido aos desvios de
processo de fabricao e/ou quando o demultiplexador operar em mais de uma taxa.
b) Ampla margem de fase de entrada e interna: define-se margem de fase, MF, de

entrada em um demultiplexador faixa de valores possveis para a fase relativa entre
os sinais de relgio e de dados de entrada tal que seja mantida a recuperao correta
dos dados de sada para uma dada taxa de operao. A figura 3.1 mostra a relao das
fases de relgio e dados na determinao da margem de fase genrica, equao 3.1.
Pode-se extender o conceito de MF para os sinais de dados e relgio internos e de sada
em um demultiplexador. Na anlise topolgica de um demultiplexador sempre til
avaliar as margens de fase tericas de entrada e interna. Quanto maior a margem de
fase de entrada, melhor, uma vez que esta reduz a sensibilidade do demultiplexador s
variaes da fase de relgio e ao rudo de fase provenientes do circuito recuperador de
relgio. Por sua vez, as variaes de processo de fabricao, bem como as
especificidades no projeto das interconexes internas ao circuito na fase de leiaute
podem afetar as margens de fase de entrada e interna, e um pouco menos a fase relativa
de sada em demultiplexador de alta velocidade.
47
0
T
CLKIN
MF =
2 - 1 .360
o
(3.1)
1 T
DATAIN ( 1)
2
DATAIN (2 )
Figura 3.1 margem de fase genrica: fase relativa mnima e mxima entre relgio e
dado tal que se possa ainda recuperar corretamente a informao na sada do
demultiplexador
c) Instante da amostragem do sinal nas etapas sncronas de demultiplexagem: para se

obter maior imunidade s variaes de processo de fabricao do CI, a amostragem do
sinal pelos circuitos regenerativos (flip-flop tipo D), nas diversas etapas da
demultiplexagem do sinal, deve ser realizada no instante mdio de durao do sinal
naquela etapa. Desta forma, este procedimento resulta em mxima margem de fase
interna.
d) Alinhamento dos sinais de dados e relgio de sada: todos os sinais de dados

demultiplexados e o de relgio de sada devem estar alinhados no tempo. Alm disto, o
sinal de relgio de sada deve ter ciclo de trabalho igual a 50%, facilitando o
interfaceamento com sistemas sncronos de menor taxa.
3.2.2 Compactao: nmero de elementos ativos necessrios
Evidentemente uma topologia ter melhor desempenho em termos de custo se for

capaz de minimizar a rea ocupada e a potncia consumida na realizao do
demultiplexador para uma dada taxa de operao.
A fim de comparar as diferentes topologias analisadas, assume-se que as mesmas
sero realizadas empregando-se clulas padro da biblioteca QLSI da TriQuint. Quando o
demultiplexador exigir o uso de uma clula no disponvel nessa biblioteca, estima-se a
rea ocupada e a potncia dissipada pela mesma, comparando-a com clulas da biblioteca
QLSI de complexidade similar.
a) rea necessria: para efeito de comparao, emprega-se a medida de unidade de

rea relativa, u.a., da biblioteca de clulas padro QLSI-TriQuint para estimar a rea
total ocupada pelas clulas internas necessria em cada topologia analisada. Esta
unidade de rea relativa est estabelecida para cada clula da biblioteca e leva em
considerao tambm a potncia consumida pela clula.
48
b) Nmero de clulas operando na taxa mxima. Potncia total consumida estimada:

emprega-se dados de consumo de potncia das clulas padro QLSI para avaliao
comparativa da potncia consumida pelas topologias a serem analisadas, uma vez
que um dos parmetros a ser minimizado no projeto do demultiplexador de alta
velocidade o consumo de potncia. Existe relao direta entre consumo de
potncia e taxa de operao das clulas. Topologias de demultiplexador contendo
grande nmero de clulas operando em taxas elevadas apresentaro consumo de
potncia acima daquelas que minimizem o nmero de clulas operando em taxas
elevadas.
3.2.3 Realizao da topologia em termos de clulas padro
Embora o emprego de clulas padro na realizao de uma topologia no implique

necessariamente em melhor desempenho da estrutura, pode significar, como neste caso,
facilidades e reduo no tempo de projeto. Assim, uma vez escolhido o processo QED/A
e a biblioteca de clulas padro QLSI da TriQuint, como visto anteriormente, analisar-se-
nos prximos tens as topologias tambm em funo da possibilidade de realizao em
termos de clulas padro. Topologias que empreguem clulas no disponveis na
biblioteca QLSI, e que necessariamente devam ser projetadas ao nvel de transistor
tambm sero analisadas. Porm, na etapa seguinte sero descartadas em funo dos
critrios de projeto inicialmente adotados neste trabalho.
3.3 TOPOLOGIAS DE DEMULTIPLEXADOR ANALISADAS
Basicamente, existem duas topologias que realizam a funo de demultiplexagem

no tempo de sinais digitais de alta velocidade. A primeira, uma topologia clssica oriunda
dos sistemas de baixa taxa, denominada de registrador de deslocamento. A segunda,
denominada topologia rvore, apresenta algumas vantagens em relao topologia
registrador de deslocamento. Analisar-se- nesta seo as variaes e especificidades de
cada uma das dez topologias encontradas na literatura para demultiplexadores de alta
velocidade, tentando traar um quadro comparativo o mais abrangente possvel.
3.3.1 Registrador de Deslocamento Clssico
A topologia de demultiplexagem de sinais no tempo baseada em registradores de

deslocamento bastante utilizada em sistemas de baixa taxa. Embora apresente algumas
desvantagens em relao topologia rvore, como ser visto mais adiante, ela tem sido
empregada com sucesso tambm em altas taxas55-58. Considere-se um demultiplexador
com 2N sadas de dados, onde N a ordem de demultiplexagem. Os sinais de dados,
49
inicialmente multiplexados no tempo, alimentam um registrador de deslocamento que est

sincronizado por um sinal de relgio com taxa CK, como apresentado na figura 3.2. Aps
2N bordas do sinal CK, as sadas Qs dos flip-flops estaro com os respectivos dados de
entrada demultiplexados. O conjunto de latchs de sada permite amostrar e alinhar no
tempo os dados demultiplexados. A figura 3.3 apresenta as formas de onda idealizadas
para um demultiplexador de ordem N=3 sem considerar atrasos intrnsecos e de
carregamento das portas lgicas. Em topologias de registrador de deslocamento que
empreguem latchs para obter o alinhamento dos sinais de sada, o ciclo ativo, DC, do
sinal LOAD inversamente proporcional ordem de demultiplexagem N, sendo dado
por:
100
DC = [%] (3.2)
2N
Mesmo quando N cresce, tem-se associado ao ramo LOAD a exigncia de uma

reduzida largura mnima de pulso, tpw, para as clulas combinatrias, ou alta ftoggle para as
clulas de memria (2N latchs), ou seja a mesma banda de passagem exigida para clulas
que operam em taxa de CK/2, o que caracteriza uma desvantagem em termos de
minimizao de consumo de potncia.
N
D(2N ) D(2 -1) D2 D1
Q Q Q Q Q Q Q Q
Latch CK Latch CK Latch CK Latch CK
D D D D
N
2 LATCH's
DATA D Q D Q D Q D Q
[D1...D(2 N )] D-FF D-FF D-FF D-FF
CK Q CK Q CK Q CK Q
REGISTRADOR DESLOCAMENTO (2 N ) D-FF

CLKIN
LOAD
CONTROLE
CKIN
N
(DIVISORES) CK/(2 ) CKOUT
(Duty Cycle=50%)
Figura 3.2 Diagrama de blocos de um Demultiplexador de ordem genrica N que

emprega topologia registrador de deslocamento clssico
Define-se condio de amostragem tima nos elementos de memria em qualquer

etapa de demultiplexagem captura do dado no instante mdio de sua durao,
sincronizado pelo sinal de relgio da respectiva etapa. possvel obter amostragem tima
nos latchs de sada atravs da introduo de atraso adicional no ramo do sinal LOAD.
Pode-se enumerar as seguintes caractersticas para um demultiplexador baseado
50
em registrador de deslocamento clssico:

- todas os D-FLIP-FLOP do registrador de deslocamento operando em taxa de CK;
- portanto, apresenta consumo de potncia elevado;
- a porta que alimenta o ramo CKIN apresenta fan-out elevado;
- as clulas associadas ao ramo LOAD devem satisfazer a mesma exigncia de
largura mnima de pulso que as que operam em taxa de CK/2;
- expansvel para qualquer N;
- nmero de latchs necessrios para a lgica de demultiplexagem: 3.2N;
- realizvel empregando apenas clulas da biblioteca QLSI-TriQuint.
DATA D1-1 D2-1 D3-1 D4-1 D5-1 D6-1 D7-1 D8-1 D1-2 D2-2 D3-2 D4-2 D5-2 D6-2 D7-2 D8-2 D1-3 D2-3 D3-3 D4-3
CK
CK/8
LOAD
Latch transparente em "0" duty cycle = 12,5%
Q8 D1-1 D2-1 D3-1 D4-1 D5-1 D6-1 D7-1 D8-1 D1-2 D2-2 D3-2 D4-2 D5-2 D6-2 D7-2 D8-2 D1-3 D2-3 D3-3
Q7 D1-1 D2-1 D3-1 D4-1 D5-1 D6-1 D7-1 D8-1 D1-2 D2-2 D3-2 D4-2 D5-2 D6-2 D7-2 D8-2 D1-3 D2-3
Q6 D1-1 D2-1 D3-1 D4-1 D5-1 D6-1 D7-1 D8-1 D1-2 D2-2 D3-2 D4-2 D5-2 D6-2 D7-2 D8-2 D1-3
Q1 D1-1 D2-1 D3-1 D4-1 D5-1 D6-1 D7-1 D8-1 D1-2 D2-2 D3-2 D4-2
D8 D8-1 D8-2
D7 D7-1 D7-2
D6 D6-1 D6-2
D1 D1-1 D1-2
Figura 3.3 Carta de tempos idealizada para o Demultiplexador 1:8 que emprega a
topologia registrador de deslocamento clssico
O Circuito de Controle (Divisores + sinal Load) de um demultiplexador baseado

em registradores de deslocamento pode ser implementado basicamente atravs de
contadores tipo Ripple e Binrio. Avalia-se na seco 3.3.4 algumas implementaes
do circuito de controle que empregam os dois tipos de contadores.
51
3.3.2 Registrador de Deslocamento Modificado I
uma variao da topologia do tem anterior. Emprega o conceito rvore de

demultiplexagem em um nico nvel para qualquer N, combinado a dois registradores de
deslocamento de comprimento 2N-1 bits.
A ttulo de exemplo, apresenta-se na figura 3.4 um diagrama de blocos de um
demultiplexador de ordem N=2 que emprega topologia registrador de deslocamento
modificado I59. Na figura 3.5 tem-se a correspondente carta de tempos idealizada para o
exemplo apresentado.
D Q D1
LATCH
CK Q
IV II
DATA D Q D Q D Q D3
D-FF D-FF LATCH
CK Q CK Q CK Q
D Q D4
LATCH
CK Q
O III I
D Q D Q D Q D Q D2
D-FF LATCH D-FF LATCH
CK Q CK Q CK Q CK Q
CK/2 CIRCUITO DE CONTROLE LOAD
CKIN CK (DIVISORES) CK/4 CKOUT
Figura 3.4 Diagrama de blocos de um Demultiplexador de ordem N=2 que emprega

topologia registrador de deslocamento modificado I.
O demultiplexador 1:4 em topologia registrador de deslocamento modificado I

consiste de dois registradores de deslocamento em paralelo e sincronizados por ambas as
bordas do sinal de relgio, com metade da taxa do sinal de relgio original. Assim, um
dos registradores de deslocamento sensvel borda de subida enquanto o outro, borda
de descida do sinal de relgio CK/2.
O sinal de sincronismo dos dados de sada demultiplexados, LOAD, apresenta taxa
de CK/2N e ciclo ativo como referenciado na equao 3.2; para este caso, CK/4 e 25%,
respectivamente. O sinal LOAD responsvel pela amostragem dos bits demultiplexados
dos registradores. Os latch's de sada atuam como elementos de memria os quais retm
os dados demultiplexados no tempo at a prxima amostragem. Dito de outra forma, os
dados de sada esto alinhados no tempo e sincronizados ao sinal de relgio de sada,
52
CKOUT, que igual a CK/4 neste caso.

Garante-se amostragem tima nesta etapa para todos os dados, uma vez que atraso
adicional no sinal de dados de TCK/2 obtido atravs do latch do registrador de
deslocamento inferior, como pode ser observado pelas formas de onda 0 e III da figura
3.5.
DATA IN D1-1 D2-1 D3-1 D4-1 D1-2 D2-2 D3-2 D4-2 D1-3 D2-3 D3-3 D4-3 D1-4 D2-4 D3-4 D4-4 D1-5 D2-5 D3-5 D
CK/2
CK/4
CK/4 + 90
LOAD
O D2-1 D4-1 D2-2 D4-2 D2-3 D4-3 D2-4 D4-4 D2-5
III D2-1 D4-1 D2-2 D4-2 D2-3 D4-3 D2-4 D4-4
I D2-1 D4-1 D2-2 D4-2 D2-3 D4-3 D2-4 D4
IV D1-1 D3-1 D1-2 D3-2 D1-3 D3-3 D1-4 D3-4 D1-5
II D1-1 D3-1 D1-2 D3-2 D1-3 D3-3 D1-4 D3-4 D
D4 D4-1 D4-2 D4-3 D4
D3 D3-1 D3-2 D3-3 D3
D2 D2-1 D2-2 D2-3 D
D1 D1-1 D1-2 D1-3 D1-4
Figura 3.5 Carta de tempos idealizada para o Demultiplexador 1:4 da figura 3.4
Esta arquitetura resulta em menor consumo de potncia, quando comparada com a

topologia registrador de deslocamento clssico, na qual todos os flip-flop's do registrador
de deslocamento em si operam em taxa de relgio. Nesta topologia apenas uma pequena
parcela das clulas operam em taxa mxima: somente o divisor por dois esttico,
necessrio obteno do sinal de CK/2. Obtm-se demultiplexador de ordem maior que
dois atravs do aumento do nmero de divisores de relgio, do nmero de elementos de
memria dos dois registradores de deslocamento e dos respectivos latch's de sada.
Pode-se apontar as seguintes caractersticas gerais para a topologia registrador de
deslocamento modificado I:
- todos os flip-flops e latchs do registador de deslocamento operam em taxa de
CK/2;
- melhor desempenho de consumo de potncia/rea em relao topologia anterior
quando N cresce (N 3);
53
- as clulas associadas ao ramo LOAD devem satisfazer a mesma exigncia de

largura mnima de pulso que as que operam em taxa de CK/2;
- nmero de latchs necessrios para a lgica de demultiplexagem: 3.2N+1;
- implementvel empregando apenas clulas da biblioteca QLSI-TriQuint.
3.3.3 Registrador de Deslocamento Modificado II
Outra variao da topologia registrador de deslocamento clssico a topologia

apresentada na figura 3.6, que tambm reduz a taxa de operao para CK/2 nos dois
registradores de deslocamento de 2N-1 bits.
D8 D6 D4 D2
Q Q Q Q Q Q Q Q
Latch CK Latch CK Latch CK Latch CK
D D D D
4b-Latch
d8r d6r d4r d2r
DO4 DO3 DO2 DO1
DIN
D Q D Q D Q D Q
D-FF D-FF D-FF D-FF
CK Q CK Q CK Q CK Q
Dpar Dmpar
CK
4b-SR
DATA D Q D Q
D-FF D-FF
CK Q CK Q CK
4b-SR
CLKIN
2b-SR
DIN
DO4 DO3 DO2 DO1
CIRCUITO DE CONTROLE CK/2
CKIN (DIVISORES) 4b-Latch

LOAD
CK/8
D7 D5 D3 D1
CKOUT
Figura 3.6 Diagrama de blocos de um demultiplexador de ordem N=3 que emprega

topologia registrador de deslocamento modificado II
Diferentemente da variao topolgica anterior, nesta estrutura faz-se necessrio o

uso de um registrador de 2 bits, para qualquer ordem N, operando em taxa de CK.
Higashisaka et al60 implementaram o par Mux/Demux de 16 bits e taxa de 2,5 Gb/s
empregando a topologia de registrador de deslocamento modificado II para o
demultiplexador.
O registrador de deslocamento de 2 bits faz uma pr-demultiplexagem separando
54
os dados pares dos mpares em dois canais, Dpar e Dmpar. A partir deste ponto, tem-se a
mesma estrutura de demultiplexagem do registrador de deslocamento clssico. A figura
3.7 apresenta a carta de tempos para o diagrama de blocos do demultiplexador 1:8 da
figura 3.6.
CK
Dpar D1-1 D2-1 D3-1 D4-1 D5-1 D6-1 D7-1 D8-1 D1-2 D2-2 D3-2 D4-2 D5-2 D6-2 D7-2 D8-2 D1-3 D2-3 D3-3 D4-
Dmpar D1-1 D2-1 D3-1 D4-1 D5-1 D6-1 D7-1 D8-1 D1-2 D2-2 D3-2 D4-2 D5-2 D6-2 D7-2 D8-2 D1-3 D2-3 D3
CK/2
d8r D2-1 D4-1 D6-1 D8-1 D2-2 D4-2 D6-2 D8-2 D2-3
d6r D2-1 D4-1 D6-1 D8-1 D2-2 D4-2 D6-2 D8-2
d4r D2-1 D4-1 D6-1 D8-1 D2-2 D4-2 D6-2
d2r D2-1 D4-1 D6-1 D8-1 D2-2 D4-2

Latch transparente em "1"
LOAD
duty cycle = 12,5%
D8 D8-1 D8-2
D6 D6-1 D6-2
D4 D4-1 D4-2
D2 D2-1 D2-2
CKOUT
Figura 3.7 Carta de tempos idealizada para um demultiplexador 1:8 que emprega
topologia registrador de deslocamento modificado II
Pode-se enumerar as seguintes caractersticas para essa topologia:

- consumo de potncia intermedirio em relao s duas topologias anteriores;
- 2 registradores de 2N-1 bits operando em taxa de CK/2;
- 1 registrador de 2 bits operando em taxa de CK.
- exigncia de largura mnima de pulso para as clulas associadas ao ramo LOAD so
as mesmas que nas topologias anteriores;
- nmero de latchs necessrios para a lgica de demultiplexagem: 3.2N+4;
55
3.3.4 Circuito de Controle (Divisores)
Conclundo a anlise das topologias de demultiplexadores que empregam

registradores de deslocamento, discute-se neste tem o circuito de controle necessrio
gerao dos sinais CK/2, LOAD e CKOUT. Estes sinais podem ser obtidos atravs de
contadores em anel ou a partir de contadores ripple, acrescidos de uma lgica de
controle de baixa complexidade. A diviso digital sncrona e a assncrona possuem suas
vantagens e desvantagens, que sero vistos a seguir. O sinal LOAD obtido a partir de
combinaes das fases de relgio disponveis nos contadores empregando tanto elementos
combinatrios como de memria. A seguir so apresentadas, a ttulo de exemplo, duas
possveis configuraes para cada princpio de contagem binria.
3.3.4.a Contador Sncrono (ou Anel)
A figura 3.8 e 3.10 apresentam divisores em anel simples e torcido de mdulo 4,

respectivamente. Este tipo de contador constitudo por um registrador de deslocamento
realimentado, de tal forma a permitir a circulao de um bit (1 ou 0) direita. Dentre
os contadores digitais estticos, os mais rpidos so os em anel61, alm de apresentarem a
vantagem da gerao sncrona das fases de relgio. A frequncia mxima de operao
obtida com um contador em anel dado por:
1
f toggle = (3.3)
pd + t setup
Nos contadores em anel, somente um flip-flop muda a cada borda de subida de relgio.
Assim, a ftoggle limitada pelo tempo de propagao, pd, do dado de entrada em D at a
sada Q. Alm disso, esta mudana deve ser efetivamente transferida ao prximo flip-
flop. Portanto, o dado deve permanecer estvel na entrada por um tempo mnimo igual ao
tempo de preparao, tsetup.
Este tipo de contador possui a desvantagem do elevado consumo de potncia. Uma
vez que todos os flip-flops operam em taxa de CK, o critrio minimizao rea/consumo
de potncia, muito importante quando N e a taxa de operao so elevados, torna-se
impossvel de ser atendido utilizando-se a configurao A, apresentada a seguir. J com a
configurao B, obtm-se algum ganho em termos de reduo da rea/consumo de
potncia.
Configurao A
Apresenta-se na figura 3.8 o diagrama de blocos de um circuito de controle para
um demultiplexador com registrador de deslocamento de ordem N=2. Esta configurao
56
utiliza flip-flops tipo D no contador em anel e um flip-flop tipo R/S20,57 para gerar os
sinais de LOAD e CKOUT com ciclos ativo de 100.2-N % e 50%, respectivamente. Na
figura 3.9 apresenta-se a carta de tempos ideal para o exemplo da figura 3.8. O sinal
RESET necessrio para que haja a correta inicializao do contador com nico 1 e o
restante (trs, neste caso) 0. Assim , o 1 circula atravs do contador em anel a cada
borda de subida do sinal de CLK.
S Q CK/4
R/S
R Q
A C
D Q D Q D Q D Q LOAD
D-FF D-FF B D-FF D-FF
CK Q CK Q CK Q CK Q
S R R R
RESET
CLK
Figura 3.8 Diagrama de blocos do circuito de controle que emprega contador em anel
para um Demultiplexador 1:4 topologia registrador de deslocamento
RESET
CK
A
Tck
B
C
LOAD
duty cycle = 25%
CK/4
Figura 3.9 Carta de tempos idealizada para o circuito de controle da figura 3.8
Como caractersticas gerais desta configurao de contador sncrono pode-se citar:

- todos os flip-flops tipo D do contador por 2N operam na taxa de CK;
- latchs necessrios: (2N+1 +1);
- gerao sncrona dos sinais LOAD e CKOUT;
- faz-se necessrio sinal assncrono RESET para a correta inicializao do contador;
- tempo mnimo para alterao do dado de entrada em cada flip-flop: um perodo de
relgio,Tck, isto , DC(LOAD) = 100. 2-N %
57
Configurao B
A figura 3.10 apresenta outra configurao para a realizao do circuito de
controle com contador em anel torcido ou Johnson. necessrio menor nmero de latchs
em relao configurao A. Na figura 2.11 est representada a respectiva carta de
tempos.
CK/4
A B C LOAD
D Q D Q D Q
D-FF LATCH LATCH
CK Q CK Q CK Q
R R R
RESET
CLK D-FF
Figura 3.10 Diagrama de blocos do circuito de controle que emprega contador em anel
torcido. Configurao B.
RESET
CK
CK/4
LOAD
Figura 3.11 Carta de tempos idealizada para o circuito de controle da figura 3.10
Para esta configurao de contador sncrono pode-se citar as seguintes

caractersticas gerais:
- todos os flip-flops tipo D do contador por 2N operam na taxa de CK;
- nmero de latchs necessrios: (2N +1);
- gerao sncrona dos sinais LOAD e CKOUT;
- sinal assncrono RESET para a correta inicializao do contador;
- tempo mnimo para alterao do dado de entrada em cada flip-flop: 2N-1.Tck
obs: no clculo do nmero de latchs necessrios considerou-se que em SCFL a rea
ocupada por um porta AND, OR, NAND, NOR praticamente a mesma que
aquela de um latch para as mesmas especificaes de entrada, sada e de
velocidade. Assim, a porta AND foi considerada de mesma rea que a de um
latch para fins de estimativa da rea ocupada pelo contador.
58
3.3.4.b. Contador Ripple (ou Assncrono)
Outra forma de se implementar divisores por 2N atravs de contadores

assncronos ou ripple, pois o sinal de relgio de entrada no aplicado
simultaneamente a todos os flip-flops. A vantagem em relao aos contadores em anel
est no fato da taxa de operao sofrer uma reduo pelo fator de 2 a cada etapa de
diviso binria. Assim, para valores de N elevados, a estrutura apresenta considervel
reduo de consumo de potncia/rea, quando comparada ao contador sncrono. Outra
vantagem refere-se ausncia do sinal de controle set/reset. No contador assncrono, a
fase relativa entre sinal de LOAD e CK/N independe do estado inicial dos flip-flops tipo
T.
A desvantagem dos contadores ripple deve-se ao progressivo atraso de sinal de
relgio de entrada, CK, em relao s fases de relgio de sada, CK/2, CK/4, ... CK/N,
causado pelos atraso de propagao, pd, cumulativo dos flip-flop tipo T. No caso do
contador sncrono este atraso de apenas pd para todos as fases de relgio de sada.
A seguir so apresentados dois exemplos de implementao de divisores
assncronos para N = 2.
Configurao A
A figura 3.12 e 3.13 apresentam um contador assncrono e a correspondente carta

de tempos. O sinal de controle LOAD obtido fazendo-se um NOR lgico entre as fases
de relgio CK/2 e CK/2N.
CK/2
LOAD
pd1 pd2
D Q D Q CK/4
D-FF D-FF
CK CK Q CK Q
Figura 3.12 Diagrama de blocos do circuito de controle para um demultiplexador 1:4

que emprega contador assncrono. Configurao A.
CK
pd1 pd1
CK/2
pd2
CK/4
pd2
LOAD
Figura 3.13 Carta de tempos considerando tempos de propagao dos flip-flop tipo T do
contador assncrono, N=2, para o circuito de controle da figura 3.12.
59
A acumulao de atrasos de propagao causar problemas de decodificao

quando for necessrio avaliar simultaneamente os sinais de sada. Neste caso, podero ser
introduzidos erros de decodificao nos instantes em que a pulsao estiver se
propagando atravs da cadeia de flip-flops tipo T. No entanto, na utilizao do contador
assncrono como parte do circuito de controle em um demultiplexador, esse acmulo de
atrasos no afetar a lgica de controle na gerao do sinal LOAD, figura 3.13, uma vez
que atraso semelhante magnitude de pd1 tambm ocorre entre CKIN e as sadas Qs dos
registradores de deslocamento das figuras 3.2, 3.4 e 3.6. Essa caracterstica do contador
assncrono tambm no afeta o desempenho dos demultiplexadores baseados em
topologia rvore que empregam divisores ripple como ser visto mais adiante, nos tens
3.3.6 e 3.3.7.
A configurao A apresenta as seguintes caractersticas gerais:
- taxa de operao decrescente ao longo das etapas de diviso: Ck/2k, k = 1, 2,3 ... N;
- nmero de latchs necessrios: (2.N+1);
- reduo consumo de potncia/rea em relao aos divisores em anel;
- gerao assncrona dos sinais LOAD e CKOUT;
- ausncia de sinal reset/set para a inicializao do contador.
Configurao B
uma configurao mista. Na gerao do sinal LOAD emprega-se sinais de

relgio sncronos e assncronos. Este sinal deve apresentar ciclo ativo porcentual igual a
100.2-N. As figuras 3.14.a e 3.15 mostram respectivamente o diagrama de blocos e carta
de tempos do circuito de controle para N=2. J na figura 3.14.b, tem-se o diagrama de
blocos do circuito de controle para N=3. Como caractersticas desta configurao pode-se
citar:
- taxa de operao decrescente: Ck/2k, k = 1, 2,3 ... N;
- nmero de latchs necessrios: (2.N+1);
- reduo consumo de potncia/rea em relao aos divisores em anel;
- gerao assncrona dos sinais LOAD e CKOUT;
- ausncia de sinal reset/set para a inicializao do contador.
60
LOAD
CK/2 A
D Q D Q D Q CK/4
D-FF LATCH LATCH
CLK CK Q CK Q CK Q
D-FF
Figura 3.14.a Diagrama de blocos do circuito de controle que emprega contador

assncrono para N=2. Configurao B.
LOAD
CK/4 A
D Q D Q D Q D Q CK/8
D-FF D-FF LATCH LATCH
CLK CK Q CK Q CK Q CK Q
CK/2
D-FF
Figura 3.14.b Diagrama de blocos do circuito de controle que emprega contador

assncrono para N=3. Configurao B.
CK
CK/2
CK/4
A
LOAD
Figura 3.15 Carta de tempos idealizada para o circuito de controle da figura 3.14.a
3.3.5 rvore com flip-flop tipo D
Diferentemente do que ocorre em demultiplexadores baseados em registradores de

deslocamento, nos demultiplexadores tipo rvore com razo de demultiplexagem N, i.e.,
com 2N dados de sada, faz-se necessrio obter fase e taxa de relgio apropriada para cada
uma das N etapas de demultiplexagem.
A topologia rvore com flip-flop tipo D, para N=2, apresentada na figura 3.16.
Esta topologia aproveita ambas as bordas do sinal de relgio para realizar a
demultiplexagem no tempo do sinal de alta velocidade. Desta forma, opera com taxa de
CK/2 j na primeira etapa de demultiplexagem. Como mostrado na figura, o flip-flop tipo
D superior amostra o dado de entrada na borda de subida, enquanto o flip-flop tipo D
inferior faz a amostragem do dado na borda de descida do sinal de CK/2. O princpio
61
repetido para as demais etapas, tendo como clula bsica o bloco Dmx 1:2 mostrado na
figura 3.16. Na figura 3.17 apresenta-se a carta de tempos correspondente. Esta topologia
regenerativa, com timo desempenho em termos de rea/consumo de potncia e com
margens de fase de entrada e interna timizadas nas N etapas, uma vez que o sinal de
dados sempre amostrado no instante mdio de sua durao. No entanto, a topologia
rvore com flip-flop tipo D no apresenta dados de sada alinhados no tempo. Mesmo
assim, encontra-se na literatura62-67 inmeras implementaes, em diferentes tecnologias,
de demultiplexadores de altssima velocidade (at 24 GHz) e modesta ordem de
demultiplexagem (at N=3).
Como caractersticas gerais da topologia demultiplexadora tipo rvore com flip-
flop tipo D pode-se listar:
- instante de amostragem nas N etapas de demultiplexagem otimizado, ocorrendo no
centro da durao do dado, o que maximiza a margem de fase interna, embora seja
necessrio atraso adicional nas etapas N 2;
- reduzido consumo de potncia quando comparado com a topologia registrador de
deslocamento: aqui, apenas o primeiro divisor opera na taxa de relgio, e para cada
etapa de demultiplexagem subsequente, a taxa reduzida pelo fator de 2;
- Dados de sada no esto alinhados no tempo;
- facilmente expansvel para qualquer N;
- latchs necessrios: divisores de relgio: 2N
lgica de demultiplexagem: 4.(2N-1);
62
D Q D1
I D-FF
D Q
CK Q
D-FF
CK Q
D Q D3
D-FF
DATA CK Q
Dmx 1:2
D Q D4
II D-FF
D Q
CK Q
D-FF
CK Q
D Q D2
D-FF
CK Q
C2 C4
C4+90
CLK/2
Q D Q D Q CLKOUT
T-FF LATCH LATCH
CLK CK Q CK Q CK Q

topologia rvore com flip-flop tipo D
DATA D1-1 D2-1 D3-1 D4-1 D1-2 D2-2 D3-2 D4-2 D1-3 D2-3 D3-3 D4-3 D1-4 D2-4 D3-4 D4-4 D1-5 D2-5 D3-5 D4-
CLK
C2
C4
C4+90
I D1-1 D3-1 D1-2 D3-2 D1-3 D3-3 D1-4 D3-4 D1-5
II D2-1 D4-1 D2-2 D4-2 D2-3 D4-3 D2-4 D4-4 D2-5
D1 D1-1 D1-2 D1-3 D1-4
D2 D2-1 D2-2 D2-3 D2-4
D3 D3-1 D3-2 D3-3 D3-4
D4 D4-1 D4-2 D4-3 D4-4
Dout's desalinhados
Figura 3.17 Carta de tempos idealizada para um Demultiplexador 1:4 que emprega
topologia rvore com flip-flop tipo D
63
3.3.6 rvore com flip-flop tipo D e Tristage
Encontra-se na literatura68-74 extensa realizao de demultiplexadores de alta taxa

construdos a partir da topologia rvore com flip-flop tipo D e Tristage. uma estrutura
bastante promissora, uma vez que otimiza os parmetros consumo de potncia e
velocidade em cada etapa de demultiplexagem, combinado com a simplicidade na
gerao das fases de relgio, modularidade de expanso, alinhamento dos dados de sada,
alm de maximizar a margem de fase interna.
Esquematiza-se na figura 3.18 o diagrama de um demultiplexador 1:4 em topologia
rvore empregando flip-flop tipo D e Tristage. A demultiplexagem no tempo dos dados
de entrada realizada basicamente pelo bloco DEMUX 1:2. O fato do DEMUX 1:2
aproveitar os dois semi perodos do sinal de relgio no processo de demultiplexagem no
tempo do sinal de entrada torna esta topologia bastante eficiente e de fcil expanso.
Apresenta-se na figura 3.19 o bloco DEMUX 1:2. Este bloco composto por um
flip-flop tipo D e outro denominado Tristage, configurados de tal forma a aproveitar os
dois semi perodos do sinal de relgio, baixo e alto (Ckhigh e Cklow), para a realizao da
demultiplexagem no tempo do sinal de entrada. A principal vantagem da configurao
flip-flop D/Tristage na formao de um DEMUX 1:2 a obteno dos sinais
demultiplexados de sada alinhados no tempo.
O1 D1
DEMUX
IN
1:2
CLK O2 D3
B
O1
DEMUX
DATA IN
1:2 A
CLK O2
O1 D2
DEMUX
IN
1:2
CLK O2 D4
CK2 CK4
Q Q CKOUT
T-FF T-FF
CKIN CK Q CK Q

topologia rvore com flip-flop tipo D e Tristage
Analisemos os blocos constituintes do DEMUX 1:2. A demultiplexagem no tempo

do sinal de entrada realizada pelo primeiro latch do flip-flop tipo D e do tipo Tristage.
Como apresentam transparncia complementar ao sinal de entrada (Ckhigh e Cklow,
respectivamente), tem-se j nos pontos (1) e (2), figura 3.19, a separao do sinal de
entrada em dois canais. Por sua vez, o segundo latch do Tristage realiza um atraso de
64
meio perodo de relgio no sinal presente no ponto 2. Finalmente, os dois latchs de saida
fazem o "retiming" dos sinais j demultiplexados no tempo, obtendo-se assim o
alinhamento destes sinais na sada (canal O1 e O2). Este bloco bsico usado para
expandir a ordem de demultiplexagem. Para se obter um demultiplexador de 1:4 basta
associar trs blocos bsicos DEMUX 1:2 com suas respectivas taxas e fases de relgio
(clk), como visto na figura 3.18. Para um demultiplexador 1:8, ou ordem N=3, so
necessrios 7 blocos DEMUX 1:2. Para um demultiplexador de ordem genrica, N, so
necessrias 2N-1 blocos bsicos e N divisores estticos tipo Toggle, constituindo um
contador binrio assncrono.
retiming
transparncia
complementar
atraso de 0.5Tck
(a)
IN D1-1 D2-1 D1-2 D2-2 D1-3 D2-3 D1-4 D2-4 D1-5
tipo-D tipo-D
clk tristage tristage
(1) transp. em "1" D1-1 D2-1 D1-2 D2-2 D1-3 D2-3 D1-4 D2-4 D1-
O2 retiming D2-1 D2-2 D2-3 D2-4
(2) transp. em "0" D1-1 D2-1 D1-2 D2-2 D1-3 D2-3 D1-4 D2-4 D1-5
(3) atraso de 0.5 Tck D1-1 D1-2 D1-3 D1-4 D
O1 retiming D1-1 D1-2 D1-3 D1-4
Dout's alinhados
(b)
Figura 3.19 Blocos bsico DEMUX 1:2: (a) diagrama esquemtico constituido por 1
flip-flop tipo D e 1 Tristage; (b) carta de tempos idealizada.
Os divisores de relgio so do tipo esttico assncrono, baseados em flip-flop tipo

T, como pode ser deduzido das formas de onda da figura 3.20 que relaciona os sinais das
duas etapas (N=2) de demultiplexagem com as respectivas fases de relgio do
demultiplexador 1:4, figura 3.18. Obtm-se fases de relgio adequadas alimentao dos
blocos bsicos DEMUXs 1:2 na figura 3.20 quando mudanas de nvel do sinal de
relgio na sada de um divisor esttico por 2 forem ocasionadas pelas bordas de subida do
65
sinal de relgio precedente aplicado entrada do divisor. Note que a demultiplexagem

nos DEMUXs 1:2 concluda a cada borda de descida do sinal de relgio
correspondente quela etapa.
A expanso na ordem de demultiplexagem imediata. Basta conectar clulas
bsicas nas sadas precedentes at obter 2N sadas, minimizando o consumo de
potncia/rea em cada etapa em funo da taxa de operao decrescente (fator de 2).
Mesma observao vale para os divisores estticos tipo T. Deve-se ter N divisores com
potncia/rea otimizados em funo da taxa de operao. Assim, obtm-se um projeto de
demultiplexador robusto e de consumo de potncia minimizado em cada etapa.
Nos contadores ripple, a acumulao de atrasos de propagao dos flip-flops tipo
T, pd, ao longo das suscessivas fases de relgios, CK/2, CK/4, .... CK/N, no afeta o
desempenho do demultiplexador. Ao contrrio, contribui na obteno da amostragem
tima no tempo do sinal de dado nas respectivas etapas de demultiplexagem, pois esses
sinais no interior das estruturas demultiplexadoras bsicas DEMUXs 1:2. sofrem atrasos
de propagao similares.
Em uma topologia rvore com flip-flop tipo D/Tristage existem duas condies
para se obter margem de fase interna mxima. So elas: a) sinais de dados, nos
respectivos blocos bsicos DEMUXs 1:2, e sinais de relgio, nos respectivos divisores
por 2 assncronos, devem estar sincronizados por bordas complementares. A figura 3.21
mostra esta condio, considerando uma etapa genrica de demultiplexagem e sua
respectiva carta de tempos. b) em cada etapa de demultiplexagem deve-se ter tempos de
propagao intrnseco, pd, aproximadamente iguais para os caminhos dos sinais de dados
e de relgio, nos respectivos divisores assncronos, ou seja: pd(div.2) pd(D-ff).
DATA D1-1 D2-1 D3-1 D4-1 D1-2 D2-2 D3-2 D4-2 D1-3 D2-3 D3-3 D4-3 D1-4 D2-4 D3-4 D4-4 D1-5 D2
CKIN
tipo-D
CK2 tristage
tipo-D
CK4 tristage
B D1-1 D3-1 D1-2 D3-2 D1-3 D3-3 D1-4 D3-4
A D2-1 D4-1 D2-2 D4-2 D2-3 D4-3 D2-4 D4-4
D1 D1-1 D1-2 D1-3
D3 D3-1 D3-2 D3-3
D2 D2-1 D2-2 D2-3
D4 D4-1 D4-2 D4-3
Figura 3.20 Carta de tempos idealizada para o demultiplexador 1:4 em topologia rvore
e flip-flop tipo D /Tristage
66
Uma das vantagens da estrutura rvore reside na minimizao do consumo de

potncia. Demultiplexadores em Gb/s de ordem elevada, como por exemplo N=5 ou
mesmo 6, so perfeitamente realizveis em GaAs empregando topologia rvore e
consumindo algumas unidades de watts. O que j no vlido se for empregada topologia
registrador de deslocamento, uma vez que todos os flip-flop operam em taxa de CK, ou
na melhor das hipteses em CK/2, elevando bastante o consumo de potncia quando
comparado com o obtido na estrutura rvore.
DEMUX 1:2 O1
t pd(D-ff) DEMUX
IN
IN B 1:2
D Q CLK O2
D-FF
CK Q
A
D Q D Q O1
LATCH D-FF DEMUX
IN
CK Q CK Q 1:2
CLK O2
t pd(div2)
bordas complementares CK4
Q
CK2
T-FF
CK Q
(a)
IN D1-1 D3-1 D1-2 D3-2 D1-3 D3-3
tipo D
CK2 tristage
A D1-1 D1-2 D1-3
B D3-1 D3-2 D3-3
tpd(D-ff)
CK4
tpd(div.2)
(b)
Figura 3.21 Condies para a maximizao da margem de fase interna em uma estrutura
rvore com flip-flop tipo D/Tristage. a) etapa genrica de demultiplexagem
b) respectiva carta de tempos
Como caractersticas gerais da estrutura rvore com flip-flop tipo D e Tristage

pode-se enumerar:
- timo desempenho de consumo de potncia/rea quando N cresce;
- reduo exponencial do consumo de potncia quando comparado com a topologia
67
registrador de deslocamento clssico;

- instante timo de amostragem do sinal em todas as etapa, ou seja instante mdio da
durao do sinal;
- garantindo mxima margem de fase de entrada, interna;
- em cada etapa de demultiplexagem: fase nica de relgio;
- DEMUX 1:2 emprega os dois semi-perodos do sinal de relgio;
- sinais demultiplexados em cada etapa esto alinhados no tempo;
- facilmente expansvel para qualquer N;
- latchs necessrios: divisores de relgio (assncrono): 2N
lgica de demultiplexagem: 5.(2N-1);
- implementvel a partir de clulas padro da biblioteca QLSI-TriQuint.
3.3.7 rvore com flip-flop tipo Tristage e latch tipo Freeze
Esta topologia de demultiplexagem em Gb/s apresenta uma configurao de flip-

flops tipo D e Tristage na primeira etapa e um tipo de latch denominado Freeze75 nas
demais etapas.
As figuras 3.22.a e 3.22.b apresentam uma possvel implementao do latch tipo
Freeze empregando a famlia lgica de alta velocidade SCFL e a sua respectiva carta de
tempos idealizada para um sinal de dados genrico de entrada, assumindo-se Tck2 = 2Tck1.
O latch tipo Freeze sincronizado pelos dois sinais, Ck1 e Ck2. Enquanto o sinal Ck2
atua como um sinal de seleo, Ck1 opera como um sinal de relgio. A aquisio de
dados no latch tipo Freeze feita somente quando Ck1 e Ck2 esto em 1. Para as 3
outras possveis combinaes, a sada permanece latched, ou seja, retm o ltimo dado
do modo aquisio.
Note que a figura 3.22.b est reprentando a melhor escolha para a fase relativa
entre os sinais de relgio, Ck1, Ck2, e o dado de entrada, D, em um latch freeze, i.e.
aquela que maximiza a margem de fase interna em um demultiplexador. No entanto,
como se trata de um elemento de memria tipo latch, na sada Q do freeze aparecer um
dado falso (D4-1) por um curto perodo, neste caso Ck1, a cada mudana de dado
vlido.
68
Figura 3.22.a Diagrama esquemtico de um latch tipo Freeze implementado em SCFL e

empregado na topologia rvore com latch tipo Freeze e flip-flop tipo
Tristage.
D D1-1 D2-1 D3-1 D4-1 D1-2 D2-2 D3-2 D4-2
Ck1 (relgio)
Ck2 (seleo)
modo transparente
Q D1-1 D1-2
D4-1
incio da fase de RETENO do latch Freeze
Figura 3.22.b Carta de tempos idealizada para o latch tipo Freeze
A implementao ao nvel de blocos de um demultiplexador 1:4 pode ser vista na

figura 3.23. Latchs tipo Freeze em nmero de trs so configurados de tal forma a
constituirem a clula bsica de demultiplexagem 1:2 para essa topologia, Freeze_Dmx1:2.
Na figura 3.24 apresenta-se a carta de tempos idealizada para o demultiplexador
1:4. Note que nesta topologia obtm-se tambm dados de sada alinhados e alta margem
de fase interna. Em todas as etapas, o incio da fase de reteno do latch Freeze deve
ocorrer no instante mdio da durao do dado para se obter margem de fase interna
otimizada.
69
C4+180 C4
Freeze_Dmx1:2
CK2
D Q Q4
LATCH
FREEZE
Q
CK1
I CK2 III CK2

Q2
D Q D Q D Q
D-FF LATCH LATCH
FREEZE FREEZE
C2 CK Q Q Q
CK1 CK1
DATA
C2+180
C4+180 C4
Freeze_Dmx1:2
II CK2
Q3
D Q D Q
LATCH
TRISTAGE FREEZE
CK Q Q
CK1
CK2 IV CK2
Q1
D Q D Q
C2+180 LATCH LATCH
FREEZE FREEZE
Q Q
CK1 CK1
C2+180
C2 C4
Q Q CKOUT
T-FF T-FF
CKIN CK Q CK Q
C2+180 C4+180

topologia rvore com flip-flop tipo Tristage e latch tipo Freeze.
Para se obter um demultiplexador de ordem N genrica empregando essa

topologia, basta associar blocos Freeze_Dmx1:2 de modo a terem uma formao em
rvore. A figura 3.25 esboa o diagrama de blocos do demultiplexador para N=3. Mais
uma vez, para se obter um demultiplexador de alta taxa com bom desempenho faz-se
necessrio minimizar o consumo de potncia das clulas bsicas em cada etapa. Escolhe-
se em uma biblioteca de elementos j otimizados, ou projeta-se e otimiza-se, ao nvel de
transistor, os latchs tipo Freeze levando-se em considerao a frequncia de toggle
associada, tal que seja suficiente para operar em uma determinada etapa de
demultiplexagem.
70
DATA D1-1 D2-1 D3-1 D4-1 D1-2 D2-2 D3-2 D4-2 D1-3 D2-3 D3-3 D4-3 D1-4 D2-4 D3-4 D4-4 D1-5 D2-5 D3-5
CKIN
C2
C2+180
final da aquisio ( ou incio da reteno)
(I) + D2-1 + D4-1 D2-2 D4-2 D2-3 D4-3 D2-4 D4-4 D2-5
( II ) + D1-1 + D3-1 D1-2 D3-2 D1-3 D3-3 D1-4 D3-4 D1-5

final da aquisio ( ou incio da reteno)
C4
C4+180
Q4 D4-1 D4-2 D4-3 D4-4
( III ) D2-1 X D2-2 D2-3 D2-4
D2-1 D2-2 D2-3 D2-4

Q2
Q3 D3-1 D3-2 D3-3 D3-4
( IV ) D1-1 X D1-2 D1-3 D1-4
Q1 D1-1 D1-2 D1-3 D1-4
M.F. : (+) mxima (X) alta DOUT's alinhados
Figura 3.24 Carta de tempos idealizada para o Demultiplexador 1:4 da figura 3.23
timo desempenho de rea/consumo de potncia obtido nesta topologia em

relao topologia registrador de deslocamento ou mesmo em relao rvore com flip-
flop tipo D/Tristage, uma vez que a rea relativa das clulas bsicas reduzida de 5 para
3 no Freeze_Dmx1:2.
Pode-se apontar as seguintes caractersticas gerais para a topologia rvore com
flip-flop tipo Tristage e latch tipo Freeze:
- uma modificao da topologia rvore com flip-flop tipo D e Tristage;
- apresenta dados de sada alinhados no tempo ;
- alta margem fase interna, porm no mxima;
- timo desempenho de rea/potncia para N2;
- necessita de um grande nmero de fases de relgio para alimentar os blocos
Freeze_Dmx1:2;
- latchs necessrios: divisores de relgio (assncrono): 2N
lgica de demultiplexagem: 3.2N-1;
- latch tipo Freeze no existente na biblioteca QLSI-TriQuint.
71
C8+180 C8
ck2+180 ck2
O1 Q8
in Freeze_Dmx1:2
C4+180 C4
O2 Q4
ck1
ck2+180 ck2
O1
C4
D Q in Freeze_Dmx1:2 C8+180 C8
D-FF
O2
C2 CK Q
ck1 ck2+180 ck2
O1 Q6
C2
in Freeze_Dmx1:2
O2 Q2
ck1
C4
DATA
C8+180 C8
ck2+180 ck2
O1 Q7
in Freeze_Dmx1:2
C4+180 C4
O2 Q3
ck1
ck2+180 ck2
O1
C4
D Q in Freeze_Dmx1:2 C8+180 C8
TRISTAGE
CK
O2
Q
ck1 ck2+180 ck2
O1 Q5
C2
in Freeze_Dmx1:2
C2+180
O2 Q1
ck1
C2 C4 C8 C4
Q Q Q CKOUT
T-FF T-FF T-FF
CKIN CK Q CK Q CK Q
C2+180 C4+180 C8+180

topologia rvore com flip-flop tipo freeze e Tristage
3.3.8 rvore com seletores 1:2
Nubling et al76 implementaram o par Mux/Demux de 8 bits e taxa de operao

mxima de 6 Gb/s em tecnologia bipolar HBT de AlGaAs/GaAs empregando uma
topologia bastante peculiar. Esta topologia, a qual denominamos rvore com seletor
1:2, quando comparada com outras analisadas neste trabalho apresenta primeira vista a
72
vantagem de ocupar rea bastante reduzida. No entanto, a arquitetura rvore com seletor
1:2 no atende boa parte dos critrios inicialmente estabelecidos para demultiplexadores.
A figura 3.26 apresenta o diagrama de blocos de um demultiplexador de ordem
N=3 com os seletores 1:2. A reduo de rea/consumo de potncia obtido pelo uso
recursivo da clula bsica, SEL1:2. Uma implementao em SCFL do seletor 1:2 e a
respectiva carta de tempos podem ser vistas nas figuras 3.27.a e 3.27.b. Note que o seletor
no regenerativo, de modo que as variaes das entradas so imediatamente transferidas
para a sada selecionada sem que haja realimentao interna clula, necessria
realizao de qualquer elemento de memria.
Pelo fato do seletor 1:2 ser um clula combinatria que apenas distribui para uma
das sadas a informao de entrada, em funo do nvel lgico na entrada SEL, a margem
de fase inerente ao seletor 1:2 bastante reduzida, ficando o demultiplexador muito mais
susceptvel s variaes de processo de fabricao. Alm disso, exige-se um maior
nmero de fases de relgio distintas nas entradas de seleo dos seletores 1:2, sel, com o
objetivo de compensar a ausncia da caracterstica de reteno da informao no tempo,
prprio dos elementos de memria.
Parte da reduo de rea e de consumo de potncia alcanada pelo uso da clula
bsica ento perdida. Exigncias de fase de relgio impem o emprego de contador
ripple, o qual deve operar na taxa de CK/2, sobrecarregando assim o consumo de
potncia quando N cresce (N > 3).
4
2
5
3
D
ff-T

topologia rvore com seletores 1:2
73
Finalmente, deve-se ajustar todas as fases de relgio utilizadas atravs de atrasos

fsicos a fim de contornar o problema da no-regenerao introduzido pelos seletores 1:2
nas N etapas de demultiplexagem. Isto implica no aumento da complexidade de leiaute,
em maior dependncia aos desvios tecnolgicos, alm dos dados de sada estarem
desalinhados no tempo.
Figura 3.27.a Diagrama esquemtico do seletor 1:2, SEL 1:2, implementado em SCFL e
empregado na topologia rvore com seletores 1:2
IN D1-1 D2-1 D1-2 D2-2 D1-3 D2-3 D1-4
SEL
OUT1 D1-1 D1-2 D1-3 D1-4
OUT2 D2-1 D2-2 D2-3
Figura 3.27.b Carta de tempos idealizada para o circuito seletor 1:2 da figura 3.27.a
A ttulo de exemplo, apresenta-se nas figura 3.29 a carta de tempos idealizada para
o demultiplexador 1:4 com seletores 1:2 da figura 3.28. A carta de tempos permite
visualizar a necessidade do ajuste, via atraso fsico, das fases de relgio. Alm disto, os
sinais nas sadas dos seletores 1:2 da ltima etapa de demultiplexagem no so
otimamente amostrados, e portanto apresentam margem de fase interna bastante reduzida.
Os sinais de sada s so vlidos na borda de subida de CKOUT.
74
D Q D4
demultiplexagem 6 LATCH
O1 CK Q
SEL
IN
1:2 5 5L
2 O2 D Q D Q D2
O1 SEL
LATCH LATCH
SEL
DATA IN CK Q CK Q
1:2 1
O2
SEL 3 3L
O1 D Q D Q D1
SEL LATCH LATCH
IN
1:2 4 CK Q CK Q
O2
SEL
D Q D3
LATCH
CK Q
C2 C4 C4+90
atraso
retiming
C2 C4 C4+90 0.5 Tc4
D Q D Q
LATCH LATCH
Q CK Q CK Q
T-FF
CKIN CK Q
CKOUT
Figura 3.28 Diagrama de blocos de um Demultiplexador de ordem N=2, topologia

rvore com seletores 1:2
Resume-se abaixo as caractersticas gerais da topologia rvore com seletores 1:2:

- a clula SEL 1:2 no regenerativa;
- esta clula apresenta rea reduzida quando comparada ao bloco DEMUX 1:2 com
flip-flop tipo D;
- necessrio ajuste de todas as fases de relgio por meio de atrasos fsicos;
- resultando em aumento na complexidade de leiaute e
- operao do demultiplexador bastante dependente das variaes de processo
tecnolgico;
- dados de sada no esto alinhados no tempo e apenas so vlidos em uma das
bordas de CKOUT;
- necessita de contador sncrono para obter todas as fases de relgio;
- latchs necessrios: divisores de relgio (em anel): 2N
lgica de demultiplexagem: 5.2N-1-1;
- a clula SEL 1:2 no est disponvel na biblioteca QLSI-TriQuint.
75
CK
C2
C2
C4
aquisio
C4 (atraso 0.5 Tc4 )
C4+90 aquisio
(atraso 0.5 Tc4 )

aquisio
C4+90+ (retiming)
1 D1-1 D3-1 D1-2 D3-2 D1-3 D3-3 D1-4 D3-4 D1-5 D3-5
(C2)
2 D2-1 D4-1 D2-2 D4-2 D2-3 D4-3 D2-4 D4-4 D2-5 D4-
3 D1-1 D1-2 D1-3 D1-4 D1-5

(C4+90)
4 D3-1 D3-2 D3-3 D3-4 D3-5
(C4+90) 3L D1-1 D1-2 D1-3 D1-4 D1-5
5 D2-1 D2-2 D2-3 D2-4 D2-5

(C4)
6 D4-1 D4-2 D4-3 D4-4 D4-
(C4) 5L D2-1 D2-2 D2-3 D2-4 D2-5
D1 D1-1 D1-2 D1-3 D1-4 D1-5
D2 D2-1 D2-2 D2-3 D2-4 D2-5
D3 D3-1 D3-2 D3-3 D3-4 D1-5
D4 D4-1 D4-2 D4-3 D4-4
CKOUT
Dout's apenas so vlidos na borda de subida de CKOUT
Figura 3.29 Carta de tempos idealizada para um Demultiplexador 1:4 que emprega
topologia rvore com seletor 1:2
3.3.9 Paralela
A estrutura paralela de demultiplexagem utilizada na construo de

demultiplexadores de alta velocidade capaz de realizar a separao dos dados
multiplexados em uma nica etapa, onde todos os elementos de memria esto
conectados em paralelo ao sinal de entrada e sincronizados por fases apropriadas de
relgio. Tais sinais de relgio so responsveis pela amostragem do sinal de alta taxa em
uma nica etapa.
Encontra-se na literatura duas formas de se obter estruturas paralelas de
demultiplexagem: a que emprega apenas flip-flop tipo D como elemento de memria e a
que combina flip-flop tipo D e Tristage. Algumas vezes ainda, a topologia paralela
aparece associada a uma estrutura rvore para dar origem a um demultiplexador de ordem
76
superior. Representa uma soluo mista para o problema da demultiplexagem no tempo,

incorporando os princpios de demultiplexagem de ambas as topologias. A estrutura a ser
discutida no tem 3.3.10, a qual denominamos topologia rvore-Paralela com flip-flop
tipo D/Tristage representa essa tendncia. Analisa-se a seguir essa trs formas de
construo.
3.3.9.a Paralela com flip-flop tipo D
M. Lang et al publicaram77 os resultados de um demultiplexador 1:4 operando em

11,6 Gb/s, construdo a partir de transistores HEMT com Lg = 0,3 m, baseados na
heteroestrutura GaAs/AlGaAs, e que emprega o princpio de demultiplexagem paralela. A
figura 3.30 apresenta o diagrama do demultiplexador em si e dos divisores de relgio.
Essa topologia utiliza todas as fases de relgio de um divisor em anel de taxa
CK/N para amostrar os respectivos canais de dados diretamente do sinal de entrada
multiplexado. Em uma nica etapa obtm-se a separao dos dados. Um flip-flop tipo D
adicional deve ser introduzido em qualquer um dos quatro canais demultiplexados com a
finalidade de se introduzir defasagem adicional e assim permitir que os dados deste canal
sejam amostrados na etapa seguinte de retiming com razovel margem de fase. O
nmero das fases de relgio utilizadas na etapa de demultiplexagem paralela pode ser
reduzido metade caso se utilize flip-flops tipo D sincronizados por ambas as bordas do
sinal de relgio. Finalmente, a etapa de retiming acrescentada s sadas j
demultiplexadas com o intuito de se obter dados alinhados no tempo.
No entanto, a vantagem obtida pela demultiplexagem em uma nica etapa, em
termos de rea, parcialmente anulada pela reduzida margem de fase interna inerente
topologia, uma vez que os flip-flop tipo D da etapa de retiming no amostram os dados
no instante timo, como pode ser visto na carta de tempos da figura 3.31. Apenas 1 dos 4
canais amostrado no instante mdio de durao do dado.
Outro fator associado perda de eficincia da estrutura refere-se aos requisitos de
tempo de preparao e manuteno, tsetup e thold, dos flip-flops da etapa de
demultiplexagem paralela. Embora sejam sincronizados pelos sinais de relgio com taxa
de CK/N e ciclo ativo igual a 50%, todos esses flip-flops devem ter tempos de
preparao e manuteno compatveis com a taxa elevada do sinal de entrada, de perodo
TDATA, o que aumenta as exigncias de ftoggle para todos esses flip-flops, e portanto deve-
se ter o parmetro rea/consumo de potncia desses elementos de memria aumentado a
fim de atender este requisito. Supondo que os dados de entrada (DATA) sejam
amostrados no ponto timo, ter-se- como limite para os tempos de preparao e
manuteno :
77
thold + tsetup < TDATA (3.4)
o que implica em se ter flip-flops rpidos, ou seja, com elevado consumo de potncia.
demultiplexagem retiming
DATA A E
D Q D Q D Q D1
D-FF D-FF D-FF
CK Q CK Q CK Q
B
D Q D Q D2
D-FF D-FF
C4_2 CK Q CK Q
C
D Q D Q D3
D-FF D-FF
C4_3 CK Q CK Q
D
D Q D Q D4
D-FF D-FF
C4_4 CK Q CK Q
C4_1
CKOUT
C4_3
CK2 D Q D Q C4_4
Q
LATCH LATCH
T-FF
CK Q C4_1 CK Q C4_2
CKIN CK Q

topologia paralela com flip-flop tipo D
Resumindo as caractersticas gerais da topologia paralela com flip-flop tipo D,

pode-se enumerar :
- margem de fase interna reduzida: na etapa de retiming no feita a amostragem
no instante timo, isto , instante mdio da durao do dado naquela etapa;
- todos os flip-flops tipo D da etapa de demultiplexagem operam com taxa de CK/N;
- no entanto, deve-se ter estes flip-flops com requisitos de ftoggle de mesma ordem dos
flip-flops que operam com taxa de CK/2;
- emprego de divisores de relgio sncrono a partir do segundo divisor por 2; isto
implica que para qualquer ordem de demultiplexagem estes divisores operam em
taxa de CK/2, resultando em um razovel aumento de consumo de potncia para N
elevado, quando comparado com divisores assncronos empregados em algumas
topologias tipo rvore;
- implementvel empregando clulas padro QLSI-TriQuint.
78
CLK

CK2

C4_3
C4_4
C4_1
C4_2
A D1-1 D1-2 D1-3 D1-4
B D2-1 (*) D2-2 D2-3 D2-4
C D3-1 D3-2 D3-3 D3-4
D (*) D4-1 D4-2 D4-3 D4-4
E D1-1 D1-2 D1-3 D1-4
D1 D1-1 D1-2 D1-3 D1-4
D2 D2-1 D2-2 D2-3 D2-4
D3 D3-1 D3-2 D3-3 D3-4
D4 D4-1 D4-2 D4-3 D4-4

Dout's alinhados
(*) Dado amostrado no apresenta M.F. tima
Figura 3.31 Carta de tempos idealizada para o demultiplexador da figura 3.30
3.3.9.b Paralela com flip-flop tipo D/Tristage
Uma variao da estrutura paralela anterior pode ser vista na figura 3.32. uma
estrutura de demultiplexagem paralela de 4 canais que aproveita o atraso adicional de
perodo de relgio obtido com o flip-flop Tristage para realizar o alinhamento dos dados
de sada. Como pode ser visto na carta de tempos, figura 3.33, a etapa nica de
demultiplexagem paralela apresenta mxima margem de fase interna. Na entrada, os
quatro canais serializados de alta velocidade so amostrados no instante mdio de suas
duraes. No entanto, na etapa final de alinhamento dos dados de sada a margem de fase
no otimizada. Apenas em 2 dos 4 canais a margem fase maximizada. Essa
desvantagem no das mais graves, uma vez que na etapa de retiming os sinais so de
baixa taxa, tendo longa durao. Assim sendo, esta etapa bem menos sensvel s
variaes de processo tecnolgico e s particularidades de realizao de leiaute que a
etapa de demultiplexagem paralela, realizada em alta taxa.
79
A
DATA D Q D Q D1
D-FF TRISTAGE
CK Q CK Q
B
D Q D Q D2
D-FF TRISTAGE
CK Q CK Q
C
D Q D Q D3
D-FF D-FF
CK Q CK Q
D
D Q D Q D4
D-FF D-FF
CK Q CK Q
retiming
demultiplexagem
C4 C4+90
CK2
Q D Q D Q
T-FF LATCH LATCH
CKIN CK Q CK Q CK Q CKOUT
Figura 3.32 Diagrama de uma estrutura paralela de demultiplexagem com flip-flop

D/Tristage de 4 canais.
Em um demultiplexador de ordem genrica N, 2N-1 canais no sero amostrados

otimamente na etapa de retiming. Esta topologia emprega rea equivalente de latchs
em relao anterior.
As caractersticas gerais da topologia paralela com flip-flop tipo D/Tristage so
praticamente as mesmas da Paralela com flip-flop tipo D, vista no tem anterior.
Destacam-se:
- todos os flip-flops tipo D empregados nas etapas de demultiplexagem operam com

taxa de CK/N;
- requisitos de ftoggle para os flip-flops da etapa paralela so os mesmos daqueles que
operam com taxa de CK/2;
- margem de fase interna reduzida: na etapa de retiming, 2N-1 canais no so
otimamente amostrados;
- emprego de divisores de relgio sncronos a partir do segundo divisor por 2; isto
implica que para qualquer ordem de demultiplexagem estes divisores operam em
taxa de CK/2, resultando em um razovel aumento de consumo de potncia para N
elevado, quando comparados com divisores assncronos empregados em algumas
80
topologias tipo rvore;

- implementvel a partir de clulas padro QLSI-TriQuint.
CKIN
CK2
C4
C4+90 tipo D
tristage
A D1-1 (*) D1-2 D1-3 D1-4
B D2-1 D2-2 D2-3 D2-4
C D3-1 (*) D3-2 D3-3 D3-4
D D4-1 D4-2 D4-3 D4-4
D1 D1-1 D1-2 D1-3 D1-4
D2 D2-1 D2-2 D2-3 D2-4
D3 D3-1 D3-2 D3-3 D3-4
D4 D4-1 D4-2 D4-3 D4-4

Dout's alinhados
(*) dado amostrado na etapa de retiming no apresenta M.F. tima
Figura 3.33 Carta de tempos idealizada para a estrutura paralela com flip-flop
D/Tristage de 4 canais.
3.3.10 rvore-Paralela com flip-flop tipo D/Tristage
Outra soluo78,79 para a demultiplexagem no tempo combina o princpio da

topologia rvore ao nvel de sub-blocos com a estrutura paralela a nvel das conexes dos
elementos de memria no interior de cada sub-bloco. A figura 3.34 esquematiza o
diagrama de um demultiplexador 1:8. A demultiplexagem ocorre em duas etapas. A
primeira emprega um demultiplexador 1:2, o sub-bloco DMX1:2; enquanto a segunda
emprega dois demultiplexadores 1:4, sub-blocos DMX1:4s. Os sub-blocos DMX1:2 e
DMX1:4 so estruturas paralelas de demultiplexagem interconectados da mesma forma
que na topologia rvore.
O DMX1:4 basicamente a mesma estrutura apresentada no tem 3.3.9.b, figuras
3.32 e 3.33. J o sub-bloco DMX1:2 foi analisado no tem 3.3.5, figura 3.16 e 3.17. Uma
alternativa de implementao para o DMX1:2 seria utilizar flip-flop D combinado com
81
Tristage, configurados como apresentado no tem 3.3.6, figura 3.19.

A combinao das estruturas rvore e paralela apresenta as mesmas limitaes da
topologia paralela. Note que, tambm aqui, em um demultiplexador de ordem genrica N,
mais de 2N-1 canais no sero amostrados no instante timo na etapa de retiming, como
pode ser visto na figura 3.35. O emprego das vrias fases de relgio com taxa CK/N na
segunda etapa de demultiplexagem, sub-bloco DMX1:4, exige que o contador seja em
anel (ou sncrono), o que acarreta, como j dito anteriormente, um overhead de
consumo de potncia/rea.
A estrutura rvore-paralela ter aplicao em demultiplexadores de ordem N3.
Arranjos para N=1 ou 2 recaem, evidentemente, em configuraes topolgicas analisadas
anteriormente nos tens 3.3.5, 3.3.6 e/ou 3.3.9.
A
IN D Q D Q Di
D-FF TRISTAGE
CK Q CK Q
D2 B
I D4 D Q D Q Di+1
D Q in DMX 1:4
D6 D-FF TRISTAGE
D-FF
+90 rtg. D8 CK Q CK Q
CK Q
90 180 180
DMX1:4
DATA C
DMX 1:2 D Q D Q Di+2
D-FF D-FF
D1 CK Q CK Q
II D3
D Q in DMX 1:4
D5 D
D-FF D Q D Q Di+3
+90 rtg. D7
CK Q D-FF D-FF
CK Q CK Q
45 135 180
C2
+90 Retiming
C2 C8 C8+45 C8+90 C8+135
Q D Q D Q D Q D Q
T-FF LATCH LATCH LATCH LATCH
CKIN CK Q CK Q CK Q CK Q CK Q CKOUT
C8+180

topologia rvore combinada com a estrutura Paralela.
Resume-se abaixo as principais caractersticas da estrutura rvore-paralela com

flip-flop tipo D/Tristage:
- aplicao em demultiplexador de ordem elevada, N3;
82
- nmero de fases de relgios elevado;

- instante de amostragem do sinal no timo em todas as etapas;
lgica de demultiplexagem: 40, para N = 3; 84, para N = 4.
CK
C2
(I) D2-1 D4-1 D6-1 D8-1 D2-2 D4-2 D6-2 D8-2 D2-3 D4-3
( II ) D1-1 D3-1 D5-1 D7-1 D1-2 D3-2 D5-2 D7-2 D1-3 D3-3
C8
C8+45
C8+90
C8+135
C8+180 tristage D-ff
(I.a) D2-1 (*) D2-2 (*) D2-3
(I.b) D4-1 D4-2
(I.c) D6-1 (*) D6-2
(I.d) D8-1 D8-2
D8 D8-1
D6 D6-1
D4 D4-1
D2 D2-1
(II.a) D1-1 (*) D1-2 (*) D1-3
(II.b) D3-1 (*) D3-2 (*) D3-3
(II.c) D5-1 (*) D5-2
(II.d) D7-1 (*) D7-2
D7 D7-1
D5 D5-1
D3 D3-1
D1 D1-1
(*) D2, D6, D7, D5, D3 e D1 no so otimamente amostrados nos pontos (a), (b), (c) e (d)
Figura 3.35 Carta de tempos idealizada para o Demultiplexador de ordem N=3 que
combina topologia rvore e Paralela
83
3.3.11 Primeiro Divisor por 2: implementaes alternativas
Exceto a topologia registrador de deslocamento clssico (tem 3.3.1), todas as

demais topologias de demultiplexadores de alta velocidade analisadas aqui apresentam
um nico subloco operando em taxa de CK. Este bloco o primeiro divisor por 2 esttico.
Todos os demais sublocos ou clulas operam em taxas menores, tais como CK/2
(topologias registrador de deslocamento modificado I e II), ou progressivamente menores,
CK/2, CK/4 ... CK/N, como ocorre nos demultiplexadores baseados na estrutura rvore e
divisores assncronos.
Desta forma, o primeiro divisor de relgio por 2 o circuito de realizao mais
crtica, limitando a mxima taxa de operao de um demultiplexador com dados de
entrada NRZ. Torna-se assim importante buscar formas alternativas de implementao
para primeiro divisor por 2, de tal forma a permitir ao mesmo operar em taxas superiores
ftoggle, limite para um divisor por 2 esttico, considerando ainda o mesmo processo
tecnolgico.
Essas implementaes alternativas esto baseadas nos princpios de diviso de
frequncia puramente analgica (regenerativa) ou analgica/digital (dinmica). possvel
obter um ganho na frequncia mxima de operao nestes divisores em torno de 2,5 em
relao aos divisores estticos fabricados a partir de um mesmo processo tecnolgico e
comprimento de porta de transistor. Em contrapartida, a faixa de operao destes
divisores restrita, reduzindo consequentemente a faixa de operao do demultiplexador.
Diferentemente do divisor esttico que opera desde DC at teoricamente a ftoggle,
divisores regenerativos ou dinmicos possuem faixa de utilizao restrita. Valores entre 1
oitava a 1 dcada de faixa, dependendo do tipo de divisor e tcnica de projeto, so
possveis de se obter.
A seguir, discute-se ambos os princpios alternativos para se obter o primeiro
divisor por 2 de frequncias em demultiplexadores de alta taxa.
3.3.11.a Divisor por 2 Regenerativo
Apresenta-se um resumo das principais caractersticas do divisor por 2

regenerativo40,64,80,81, bem como uma comparao com o divisor esttico.
O princpio de diviso de frequncia regenerativo foi proposto por Miller em 1939.
empregado quando no for possvel obter, via processo tecnolgico padro, a
frequncia dividida empregando-se divisor esttico. Normalmente, obtm-se, com
divisores de frequncia regenerativo, um ganho de 2 em termos de mxima frequncia de
operao em relao ao divisor esttico, considerando-se um mesmo processo tecnolgico
e comprimento de porta de transistor. Alm disso, esse tipo divisor apresenta consumo de
84
potncia menor que o divisor esttico. Outra vantagem refere-se inexistncia da auto-
oscilao na ausncia de sinal na entrada, como normalmente acontece nos divisores
estticos. O princpio renerativo pode ser aplicado em divisores de ordem maior que 2.
Basta colocar divisores por 2 regenerativos em cascata, minimizando o consumo de
potncia de cada estgio, em funo de sua taxa mxima de operao;
Como desvantagem, o princpio de diviso regenerativa quando empregado em
demultiplexadores de alta velocidade resulta em restries na faixa de operao, uma vez
que o divisor regenerativo de banda larga no pode operar desde DC.
A figura 3.36 apresenta o diagrama bsico para um divisor de frequncia
regenerativo. O princpio de diviso de frequncia regenerativo baseia-se em um
misturador rpido duplamente balanceado tendo em uma das entradas o sinal a ser
dividido e na outra o sinal de sada realimentado. Se o misturador for otimamente
balanceado, ter-se- na sua sada apenas os produtos mpares, (1, 3, 5 ....) f. Os produtos
(3, 5,...) f so filtrados sendo amplificado apenas o sinal f. Um amplificador
transimpedncia pode substituir o conjunto filtro passa-baixas + amplificador devido
sua caracterstica intrnseca de amplificador passa-baixas.
AMPL. TRANSIMPEDNCIA
MIXER
Fin = f f/2; 3f/2; ... f/2 Fout = f/2
FILTRO
AMPL. Buffer
PASSA-BAIXAS
f/2
Figura 3.36 Diagrama bsico do divisor de frequncia regenerativo
A frequncia mnima de operao do divisor regenerativo, fmin, est limitada

1 3
teoricamente a fmax, pois o produto f, presente na sada do mixer, no poder ser
3 2
suprimido pelo filtro passa-baixas se a frequncia do sinal de entrada cair abaixo daquele
valor.
A frequncia mxima de operao, fmax, determinada principalmente pela
frequncia de corte da malha, incluindo as frequncias de corte do misturador e do
amplificador. No entanto, se o atraso de malha (loop delay) for excessivamente grande,
poder ocasionar instabilidade em algum ponto da faixa de operao inicialmemente
definida pelas frequncias de corte superior e inferior da malha, fmax e fmin, ocasionando
uma reduo na faixa de frequncias de entrada utilizvel. Assim, faz-se necessrio
minimizar a influncia dos elementos parasitrios da malha, tais como indutncias de
interconexo e capacitncias dos pads.
J a frequncia mxima de um divisor por 2 esttico limitada pelo atraso dos 2
latchs, como mostra a equao 3.3, que maior que o atraso de malha no divisor
85
regenerativo. Assim, para um mesmo processo tecnolgico de fabricao, a frequncia

mxima de operao obtida com o divisor regenerativo 2 a 2,5 vezes maior que a
alcanada no divisor esttico. A limitao do divisor regenerativo est no fato das
1
frequncias de operao estarem restritas faixa fmax a fmax, enquanto que no divisor
3
esttico esta limitao de 0 a ftoggle.
3.3.11.b Divisor por 2 Dinmico
Divisores de frequncia dinmicos30,71,82-84 podem operar em taxas maiores que os

estticos uma vez que o atraso de propagao de malha menor, como tambm ocorre no
divisores regenerativos.
A estutura de um divisor de frequncia apresentada na figura 3.37 utiliza
amplificadores diferenciais, seguido de um estgio seguidor de fonte, duplo lao de
realimentao e um circuito de auto-polarizao na entrada. uma estrutura melhorada
em relao s primitivas que empregam amplificadores no-diferenciais, duas tenses de
alimentao e apresentam restrio flutuao de VDD em 10% . Permite com isto:
- operao com uma nica fonte de alimentao;
- conexo dos amplificadores diferenciais em duplo lao permite operao estvel e
livre de flutuaes da fonte de alimentao; flutuaes absolutas de tenso nos pontos
a e a no afetam a correta operao do divisor;
- auto-polarizao permite obter um correto nvel DC quando a tenso de alimentao
sofre flutuaes;
- divisores multi-estgio so facilmente implementados uma vez que a partir desta
estrutura esto disponveis as fases 0 e 180 no sinal de sada.
source
follower
a gt2 gt1
CK/2
a'
CK/2
gt2' gt1'
CK auto
polarizao
CK
Figura 3.37 Diagrama bsico do divisor de frequncia dinmico com estrutura de lao
duplo e amplificadores diferenciais
O limite superior da frequncia de operao em um divisor dinmico cerca de 2

vezes maior que aquela obtida com o mesmo processo tecnolgico para um flip-flop tipo
T. Em ambos os casos, a frequncia mxima de operao limitada pelo tempo de
86
propagao do sinal de entrada at a sada, mas pd do inversor dinmico cerca de 2

vezes menor que no caso do divisor por 2 esttico. J o limite inferior da frequncia de
operao definido pelo tempo de descarga do estgio amplificador diferencial. Os
transistores de transmisso da figura 3.37, gt1, gt1 e gt2, gt2, podem ser de depleo ou
enriquecimento. Empregando-se transistores depleo obtm-se divisores com frequncia
mxima maior para as mesmas condies de processamento. Veja exemplo de
implemetao de divisores com ambos os tipos de transistores no quadro 3.1, referncia
[82].
No quadro 3.1 abaixo faz-se uma comparao entre algumas implementaes
encontradas na literatura de divisores regenerativos, dinmicos e estticos. Vale ressaltar
que as principais vantagens obtidas com os divisores dinmico e regenerativo em relao
ao esttico so: aumento na frequncia mxima de operao (fator de 2 a 2,5) para um
mesmo processo tecnolgico, acompanhado por uma reduo do consumo de potncia.
Como desvantagem, a existncia de uma frequncia mnima de operao, tipicamente 2
oitava a 1 dcada abaixo de fmax, o que em aplicaes de (de)multiplexadores de alta
velocidade no chega a ser uma limitao.
87
Quadro 3.1 Comparao de desempenho entre divisores regenetativo, dinmico e

esttico
Divisor por 2 Frequncia Potncia Tecnologia, Topologia fT fmax / Pot. Ref.

[GHz] [mW] e Lg [GHz] [GHz/W]
Regenerativo 1,4 a 5,3 135 + Si Bipolar tradicional, 5,3 39,3 [40],

(<2 oitavas) 55 (driver) emissor de 2 m [64]
Regenerativo 2,0 a 7,3 124 Si Bipolar tradicional, 8,0 58,9

[80]
(<2 oitavas) emissor de 2m
Regenerativo 1,5 a 3,65 42 Si Bipolar tradicional, 8,0 86,9

[80]
(>1 oitava) emissor de 2m
Dinmico 2,0 a 8,8 1m GaAs MESFET, 23,8

(~2 oitavas) SCFL;
370
[84]
6,0 a 10,5 duplo loop,
X 28,4
(<1 oitava) Amplif. Diferencial
Esttico 0 a 6,5 mesmo processo
Dinmico 0,5 a 10,2 130 1m GaAs MESFET, 78,5

[82]
(>4 oitavas) BFL
N-ON Div.2 (c/ buffer)
Dinmico 0,1 a 2,5 0,5 mesmo processo 500

[82]
(>4 oitavas)
N-OFF Div.2
X mesmo processo, 200

[82]
0 a 2,0 10 (6 NORs) E-MESFET
Esttico
Dinmico 0,9 a 12,7 105 0,7m GaAs MESFET, 121,0

[83]
(~4 oitavas) BFL
X
Esttico 0 a 4,8 84 mesmo processo 57,1 [83]
Dinmico 1,5 a 15 0,5um GaAs MESFET 40

[71]
(1 dcada)
Esttico 0 a 5,0 550 0,8um GaAs MESFET, 9,1

[30]
SCFL com I/O ECL
(c/ buffer)
88
3.3.12 Comparao entre Topologia rvore e Registrador de Deslocamento
Para uma mesma topologia, a rea a ser ocupada pelo demultiplexador

proporcional ao nmero de latchs. No entanto, quando se compara arquiteturas com
filosofias muito distintas, como topologias rvore e registrador de deslocamento, pode
ocorrer, para uma mesma ordem de demultiplexagem N, uma topologia que exija maior
nmero de latchs ocupando uma rea total menor, caso esses latchs operem em taxas
decrescentes (topologia rvore), e principalmente essa tendncia reforada se N for
elevado.
Quantificar-se- nessa seo o parmetro rea e consumo de potncia para os
demultiplexadores apresentados anteriormente. Acrescentar-se- aos critrios j
estabelecidos, tais como margem de fase interna, alinhamento dos dados de sada, etc, o
critrio de rea relativa e de consumo de potncia, aplicados quelas estrututras, tomando-
se como base as informaes contidas no manual de projeto da biblioteca QLSI-
TriQuint.44 Este dois ltimos, so critrios particulares, referentes a uma biblioteca e
processo tecnolgico especficos, que no entanto permitem estabelecer uma comparao
quantitativa da rea ocupada e do consumo de potncia. Ter-se- ento estabelecido um
amplo quadro comparativo para as nove topologias de demultiplexadores de alta
velocidade encontradas na literatura.
Uma biblioteca de clulas padro digital, como a QLSI-TriQuint, apresenta um
elenco de elementos lgicos combinatrios e de memria nos quais encontram-se
otimizados o produto velocidade x consumo de potncia. Tem-se ento para cada funo
lgica verses operando em diferentes taxas mximas. A grande desvantagem em se
trabalhar com biblioteca de clulas padro a limitao do elenco. Algumas vezes no se
encontra entre os elementos disponveis a funo desejada. Ou s vezes preciso associar
clulas para se obter a funo desejada, perdendo-se na maioria das vezes aquela
otimizao do produto velocidade x consumo de potncia.
Com o objetivo de se obter os parmetros consumo de potncia e rea, compara-se
a seguir, para cada estrutura, o nmero de latchs necessrios implementao do
demultiplexador em funo da ordem de N, que fornece uma medida da complexidade
relativa das estruturas. A seguir ento apresentado o consumo de potncia de cada
topologia em funo de N, tendo como base dados de consumo de potncia e mxima
taxa de operao de cada clula da biblioteca QLSI-TriQuint. Assume-se que as
topologias de demultiplexador aqui comparadas operam em taxa de 2 Gb/s, que a
mxima taxa garantida para as clulas da biblioteca QLSI.
89
a) Nmero de Latchs
Resume-se no quadro 3.2 as expresses analticas, em funo da ordem de
demultiplexagem N, para o clculo do nmero de latchs necessrios obteno das
estruturas de demultiplexadores analisadas anteriormente. No foram considerados neste
clculo os buffers e conversores de nveis nas entradas e sadas dos demultiplexadores,
uma vez que sua contribuio no cmputo da rea no depende da topologia, mas do
nmero de entradas e sadas do circuito e das taxas de operao envolvidas.
Quadro 3.2 Nmero de latchs das topologas de demultiplexadores em funo da ordem N
DEMUX 1:2N Lgica de Demultiplexagem Divisores de Relgio
Reg. Desloc. Clssico 3.2N 2N+1
Reg. Desloc. Modif. I 3.2N + 1 2N+1
Reg. Desloc. Modif.II 3.2N + 4 2N+1
rvore ff-D 4.(2N - 1) 2N
rvore ff-D/Tristage 5.(2N - 1) 2N
rvore Freeze/Tristage 3.2N - 1 2N
Paralela ff-D
9.2N-1 2N
ff-D/Tristage
rvore-Paralela 40 @N=3; 84 @N=4 2N
rvore seletor 1:2 5.2N-1 - 1 2N
A figura 3.38 apresenta grficamente o resultado do clculo para o quadro 3.2,

considerando as dez topologias e 2 N 5, necessrios para se obter os sublocos de
demultiplexagem e divisores de relgio, sem considerar as clulas de entrada e sada e a
lgica de controle.
Note que, entre as topologias analisadas ocorre disparidade significativa na
complexidade quando a ordem cresce (N 3). A estrutura vore com flip-flop tipo
D/Tristage a que apresenta maior nmero de latchs das dez analisadas. rvore com Sel
1:2, rvore-Paralela e as trs arquiteturas de registrador de deslocamento, so as
estruturas que apresentam menor nmero de latchs, em ordem crescente.
90
160
Reg.Desl. Cls.
Reg.Desl Mod.I
140
Reg.Desl Mod.II
120 rv. ff-D
Nmero de Latch's rv. ff-D/Tris.
100 rv. Freeze/Tris.
Paralela
80 rv.-Paralela
rv. Sel 1:2
60
40
20
2 3 4 5
Ordem de Demultiplexagem, N
Figura 3.38 Comparao do nmero de latchs necessrios lgica de demultiplexagem,

em funo da ordem N para as topologias analisadas
b) Consumo de Potncia
Parmetro bastante importante, o consumo de potncia de um demultiplexador
decisivo quando o objetivo atingir maiores nveis de integrao em taxas de Gb/s. Deve-
se sempre ter em mente que a condutividade trmica do GaAs menor que a do Si.
Assim, inerentemente, ter-se- menor grau de integrao em GaAs para a mesma
estrutura lgica implementada. Buscar estruturas que intrinsicamente apresentem taxas de
operao internas reduzidas, quando a funo lgica permitir, como o caso da
demultiplexagem no tempo, resultar em reduo nos custos de processamento, devido
menor rea ocupa pelo chip e permitir ampliar o nvel de integrao incorporando outras
funes lgicas em uma mesma rea.
Estima-se, na figura 3.39, o consumo de potncia das clulas internas para duas
representantes significativas das topologias rvore e registrador de deslocamento. Essa
comparao foi particularmente feita tomando-se como base dados de consumo de
potncia das clulas da biblioteca QLSI-TriQuint. Para elementos combinatrios e de
memria, selecionou-se, a partir das clulas da biblioteca, a clula de funo lgica
apropriada, buscou-se em seguida a verso de menor potncia dentre a famlia de clulas
de mesma funo que ainda apresentasse frequncia de toggle maior ou igual taxa
exigida para a respectiva clula na estrutura e que ainda satisfizesse os requisitos de tsetup e
thold daquela clula na estrutura. Para se calcular a menor largura de pulso (tpw) permitida
na entrada de uma clula combinatria ou, equivalentemente, a ftoggle em um elemento de
memria para cada verso de clula da biblioteca QLSI44, utilizou-se o seguintes
critrios:
91
a) tpw 1,5.pd + 2,6.Loading Delay.Cload , ou (3.5.a)
1
f toggle (3.5.b)
3. pd + 5,2. LoadingDelay . Cload
onde :
pd : atraso de propagao intrnseco da clula padro; funo do consumo
de potncia da clula;
tpw : largura mnima de pulso, composta pelo atraso intrnseco da clula
padro, pd, e pelo atraso devido ao carregamento capacitivo de sada.
Cload : capacitncia total de carga na sada da clula;
Loading Delay : fator de sensibilidade ao carregamento de sada da clula,
expressa o quanto Cload afeta os tempos de subida e descida do
sinal na sada; tambm funo do consumo de potncia da
clula.
b) fan-out = 2 e clulas idnticas (mesmo Cload)
600
rvore: ff-D + Tristage
500
Reg. Deslocamento
Potncia Estimada [mW]
(clulas internas)
400
300
200
100
1 2 3 4
Ordem de Demultiplexagem, N
Figura 3.39 Comparao do consumo de potncia das clulas internas em funo da

ordem N para as topologias de demultiplexador tipo rvore com flip-flop
D/Tristage e registrador de deslocamento clssico.
O critrio a) deriva diretamente da regra largura mnima de pulso contida no

manual de projeto da biblioteca QLSI-TriQuint44. J no critrio b), assumiu-se que cada
clula do demultiplexador tenha fan-out igual a 2 com capacitncias de entrada idnticas
da clula alimentadora, com o intuito de simplificar o trabalho de clculo. Mesmo com
essa simplificao obtm-se uma razovel representao para o carregamento de entrada
92
das clulas em ambas as topologias. A equao 3.5, bem como os parmetros envolvidos
no clculo de tpw sero explorados detalhadamente nos tens 4.5.1 e 4.5.2. Os valores
assim obtidos para a potncia consumida pelas clulas internas do demultiplexador
correspondem a uma primeira aproximao, na qual se super-estima a potncia
consumida no caso da topologia rvore.
Mesmo com a aproximao adotada, verifica-se que a topologia registrador de
deslocamento clssico apresenta consumo de potncia estimado maior que a topologia
rvore com flip-flop D/Tristage e que o comportamento desse consumo de potncia tende
a crescer muito mais rapidamente quando N cresce. Reafirma-se, do ponto de vista do
consumo de potncia/integrao o melhor desempenho da topologia rvore em relao
registrador de deslocamento, para N elevado.
Finalmente, agrupa-se no quadro 3.3.a as principais caractersticas das variantes
topolgicas da estrutura rvore de demultiplexagem analisadas.
Quadro 3.3.a Principais caractersticas das variantes da topologias rvore
Parmetro flip-flop flip-flop Freeze e Paralela Paralela Seletores

D D/Trist. Tristage D/Tristage
flip-flop D 1:2
Tipo de divisor anel ripple ripple anel anel anel
2 na primeira;
Nmero de
2N - 1 1 por 2, @N=2 6, @N=3 2N - 1
3 por etapa,
fases de relgio
etapa
nas demais
M.F. Interna mxima mxima alta mdia mdia reduzidssima
Alinhamento de
no sim sim sim sim no
Douts
Observao - - - - - ajuste fsico das

fases de relgio
implementao
sim sim latch freeze sim sim SEL 1:2
c/ biblioteca
no existente no existente
QLSI-TriQ.
J no quadro 3.3.b esboa-se uma comparao entre as duas vertentes topolgicas

de demultiplexadores de alta velocidade. So caractersticas gerais que permitem apontar
a estrutura rvore como a potencialmente mais adequada para a realizao da
demultiplexagem no tempo em taxas de Gb/s.
93
Quadro 3.3.b Comparao entre as topologias rvore e Reg. Deslocamento
Parmetro Registrador Deslocamento rvore
Elevada. Devido caracterstica

intrnseca retiming da maioria das
estruturas analisadas. Algumas,
Complexidade Baixa
como a D/Tristage incorporam
retiming adicional para obter
dados alinhados em cada etapa
No Otimizada. Toda a estrutura de

Taxa de
demultiplexagem opera na mxima taxa Otimizada Estrutura opera com
Operao
(CK ou CK/2, para o Modificado): taxa decrescente: fator de 2 a cada
etapa.
das sobrecarga na distribuio do CK.
1 etapa: CK/2, com reduzido fan-
Clulas problemas de timing ao longo do
out.
registrador
Reduzido. Elementos de memria

Consumo Todos os flip-flop tipo D operam na taxa
operam em taxas decrescentes.
mxima. Pdiss por porta elevada:
de
Requisitos de consumo de potncia
PTOT.(reg.desl.) > PTOT.(rv.)
Potncia so menores.
Mxima. Em algumas variantes

Margem de
Boa. Dados de entrada so capturados topolgicas (D/Tris., p.ex.) mx
Fase
por flip-flop tipo D, e dados de sada so M.F. de entrada e interna. Na
(Entrada e intrinsicamente alinhados no tempo. maioria das variantes analisadas,
Interna) dados de sada so alinhados.
3.4 TOPOLOGIAS DE CIRCUITO DE SKIP ANALISADAS
O recurso de rotao de bits extensamente utilizado e incorporado ao circuito

demultiplexador quando este encontra-se inserido em sistemas de comunicao de alta
velocidade que atendam a padres, como por exemplo, o SDH e o SONET.
No processo de recuperao de quadro desses padres, existe, no lado receptor, um
sistema inteligente de baixa taxa que, gerando um bit ou palavra de controle, atua
diretamente sobre o circuito de Skip que por sua vez efetiva a rotao dos bits dos dados
de sada em um demultiplexador de alta taxa. Obtm-se assim, aps um conjunto de
dados de sada invlido, a consolidao do redirecionamento dos canais de sada
demultiplexados para os terminais de sada adequados. Dependendo da concepo do
94
circuito de Skip, podem ser necessrios mais de uma atuao do sinal de controle para se
obter a desejada rotao dos bits de sada.
A concepo do circuito de Skip pode ser tal que no momento da atuao ocorra
alteraes nas fases de relgio, internas ao demultiplexador, ou, alternativamente, possa
ocorrer a modificao direta na ordem dos dados no interior das etapas de
demultiplexagem, ocasionando o redirecionamento lgico simultneo de todos os dados
de sada de uma ou mais posies.
Basicamente existem duas abordagem para a realizao do circuito responsvel
pela rotao de bits: a abordagem srie e a paralela. Na srie, a cada atuao do bit de
controle obtm-se o redirecionamento simples, ou seja os canais lgicos alocados em
determinadas sadas fsicas so redirecionados para os canais fsicos adjacentes, ou seja:
D1 D2; D2 D3; ..... D(2N) D1, ou vice-versa. J na segunda abordagem, a
paralela, tem-se o redirecionamento desejado de k bits diretamente em uma nica atuao
da palavra de controle, ou seja: D1 D(1+k); ........ D(2N-k) D(2N); D(2N+1-k) D1;
D(2N+2-k) D2; ........ D(2N) D(k); onde k pode assumir os valores k = 1, 2 .... (2N-1).
Normalmente a palavra de controle possui N bits. Ainda dentro da abodagem paralela
existem dois modos de implementao. Um, que ser visto no tem 3.4.4, atua
diretamente sobre o sinal de dados, enquanto o outro, a ser analisado no tem 3.4.5, opera
exclusivamente a seleo das fases de relgio.
Abaixo, explora-se possveis realizaes topolgicas dessas duas filosofias de
circuito de Skip.
3.4.1 Skip Srie empregando seletores 2:1 ou XOR

Nas figuras 3.40.a e 3.40.b apresenta-se uma das topologias bsicas do circuito de
Skip srie e respectiva carta de tempo idealizada encontrada na literatura59. As estruturas
destas figuras so muito semelhantes: pode-se trocar o seletor 2:1 da figura 3.40.a por
uma porta XOR, cuja propriedade lgica consiste em inverter sua sada em relao a uma
das entradas quando a outra, entendida como entrada de controle (SKP), est fixada em
nvel lgico 1. Caso a entrada de controle assuma nvel lgico 0, a sada segue o sinal
de entrada. Apresenta-se na figura 3.41 a respectiva carta de tempos para a topologia de
Skip srie empregando porta XOR. O sinal de entrada SKP assncrono e sensvel a
nvel, atuando diretamente na entrada de controle s do seletor 2:1, ou alternativamente, na
de controle da porta XOR. Nas entradas do seletor esto presentes sinais de relgio de
entrada dividido por dois, com defasagem relativa de 180. Uma mudana de nvel lgico
na entrada de controle do seletor far com que a sada do circuito de Skip apresente
localmente uma mudana de fase de 180 no sinal de Ck/2. O sinal de relgio de entrada,
devidamente atrasado, sincroniza a fase de Ck/2 selecionada, Xso, com o objetivo de se
remover qualquer rudo oriundo da comutao das duas fases de Ck/2. O bloco atrasador
95
implementado usando-se portas lgicas.

Assim, toda vez que uma rotao de um bit na sada dos dados demultiplexados
faz-se necessria, o circuito de SKIP deve atuar atravs do sinal de entrada SKP. Uma
transio de nvel nesta entrada selecionar a fase de relgio dividido (Ck/2) em oposio
anteriormente ativa. Com isto, todos os subsequentes sinais de relgio divididos estaro
afetados por um aumento nas suas larguras de 0,5Tck. O resultado final na sada dos dados
demultiplexados representa um redirecionamento lgico de um bit nas sadas. A sada
fsica que comportava o dado demultiplexado D1 passa a demultiplexar D2, D2 passa a
D3, e assim sucessivamente para todos os dados de sada. A cada mudana de nvel do
sinal de entrada SKP, ter-se- ento a rotao de um bit na sada dos dados
demultiplexados.
Neste esquema, o sinal de sada re-sincronizado na taxa de relgio, tornando-se
necessrio um flip-flop tipo D e portas lgicas atrasadoras operando na taxa mais alta do
sistema. Esta exigncia torna o projeto mais sensvel s variaes de processo,
principalmente quando se est projetando um sistema com taxa de operao prevista
prxima ftoggle.
SKP
Xso CKO_SKP
SKP
Ck/2 s D Q
Q a CKO_SKP D-FF
SEL Xso
T-FF o D Q Q Ck/2 CK Q
2:1
CK Q b D-FF T-FF
Ck+
CK Q CK Q
Ck+ CKIN
CKIN
portas lgicas atrasadoras portas lgicas atrasadoras
(a) (b)
Figura 3.40 Topologia bsica para o circuito de Skip srie: a. com seletor 2:1 b.com
porta XOR
SKP
CK_IN
Ck/2
NCk/2
Xso
Ck+
CKO_SKP
Figura 3.41 Carta de tempos para o circuito de SKP srie com Sel 2:1 ou XOR
Deve-se salientar que os dados de sada demultiplexados, bem como o sinal de

relgio dividido de sada, tornam-se invlidos durante as transies do sinal de entrada
SKP.
96
3.4.2 Skip Srie empregando registrador de deslocamento
Outra forma de se implementar um circuito que realiza a rotao de bits

serialmente em uma estrutura demultiplexadora atravs da combinao do sinal de
relgio com um sinal de controle previamente sincronizado e atrasado por exatos
perodos de relgio76.
A estrutura apresentada na figura 3.42 realiza o cancelamento de um pulso
individual do sinal de relgio ( perodo de CK) quando ocorrer uma borda de descida do
sinal de entrada assncrono, SKP, resultando na omisso de leitura, ou estado latched de
um bit de dado de entrada a ser demultiplexado. Como pode ser visto na figura 3.43, uma
borda de descida do sinal de SKP produz um pulso no ramo 3. O pulso ento
sincronizado com o sinal de relgio, atravs de atraso adequado, a fim de se obter o
cancelamento de perodo de CK na sada. Aqui faz-se necessrio ajustar o tempo de
propagao dos sinais nos ramos 1 e 2, e principalmente entre o ramo 3 em relao ao
sinal de CKIN na entrada da AND II, objetivando minimizar ou mesmo eliminar
possveis spikes, uma vez que no se emprega flip-flop tipo D para se obter o
retiming no sinal de sada (CKOUT). Este ajuste pode ser obtido atravs de portas
lgicas atrasadoras (ajuste grosso) e/ou via comprimento da interconexo (ajuste fino), o
que em muitos casos torna-se uma soluo no muito compacta e dependente dos desvios
de processso de fabricao. A verso com sinal de sada sincronizado (retimed) requer
mais um flip-flop tipo D operando em taxa de CK.
1
3
I CKOUT
II
2
SKP D Q D Q
D-FF D-FF
CK Q CK Q
CKIN
Figura 3.42 Diagrama esquemtico para o circuito de SKIP que emprega registrador de
deslocamento para o sinal de entrada assncrono SKP.
SKP
CKIN
(1)
(2)
(3)
CKOUT
"spike/glitch" "spike/glitch"
Figura 3.43 Carta de tempos idealizada para o circuito de SKIP da figura 3.42
97
A presena de sinais esprios do tipo spike na sada de um circuito Skip pode

afetar drasticamente a correta recuperao de quadro em um sistema de comunicao de
alta velocidade. Principalmente em topologias rvore, onde as fases de relgio com taxas
menores so diretamente derivadas da sada do circuito de Skip srie, os sinais esprios
podem causar problemas. Spikes com amplitudes e larguras razoveis no sinal de CK
ou CK/2 acabam por acionar os subsequentes divisores, causando indesejveis mudanas
nas fases de relgio. O efeito global nas sadas dos dados demultiplexados o incorreto
redirecionamento dos bits de sada.
3.4.3 Skip Srie empregando contador no mdulo 3
Uma terceira variante para o circuito de Skip srie pode ser obtida atravs de um
contador mdulo 2 que comandado por um sinal de controle comuta para mdulo 3, e
imediatamente deve voltar para o mdulo original. Esquematiza-se na figura 3.44 o
diagrama de um contador mdulo 2 e 334-36,85,86.
Quando o sinal de controle MOD = 1, a sada do segundo flip-flop tipo D estar
sempre em 0, deixando o primeiro flip-flop tipo D configurado como flip-flop tipo T.
CKOUT nestas condies igual a CKIN/2, com ciclo de trabalho de 50%. Porm,
quando MOD = 0, o segundo flip-flop realimentar os nveis lgicos da sada do
primeiro atrasados de um perodo de relgio (T), via ramo C, para a entrada do mesmo
primeiro flip-flop. O resultado, mostrado na figura 3.45, o acrscimo de um perodo de
relgio ao sinal de relgio de sada, passando a ter um perodo com durao 3T.
CKOUT MOD "1" > 2
"0" > 3
C
A
D Q D Q
D-FF D-FF
B
CK Q CK Q
CKIN
Figura 3.44 Diagrama esquemtico para um contador mdulo 2 e 3.
MODO
T
CKIN
CKOUT
2T
3T
Figura 3.45 Carta de tempos idealizada para o contador mdulo 2 e 3

98
Observe que para a correta obteno da rotao de 1 bit nos dados de sada do
demultiplexador, o sinal de controle MOD deve permanecer em 0 por um perodo no
mximo igual a 3T. Para tanto, faz-se necessrio um circuito adicional que condicione o
sinal de controle externo SKP, uma vez que este sinal de baixa taxa e assncrono.
A principal vantagem do circuito de Skip com contador no mdulo 3 consiste na
ausncia de spikes, uma vez que o circuito sncrono. Abaixo, resume-se as principais
caractersticas da topologia.
- 2 flip-flop tipo D operando em taxa de CK;
- portas NORs introduzindo atrasos de propagao adicionais, o que reduz a ftoggle
do divisor em relao a um divisor por dois esttico simples;
- elimina-se spikes, uma vez que o circuito sncrono;
- necessrio circuito adicional que condicione o sinal de controle externo SKP,
pois este sinal de baixa taxa e assncrono;
- portanto, rea total relativa necessria: mdia;
- compatvel com estruturas rvore e registrador de deslocamento.
3.4.4 Skip Paralelo com seletores 2:1 e remultiplexagem
Como dito anteriormente, a abordagem paralela no redirecionamento dos sinais de

sada em um demultiplexador possui a vantagem da atuao direta da palavra de controle,
que, em uma nica etapa, possibilita a obteno do desejado redirecionamento dos dados
de sada, tornando bastante rpido o processo de rotao dos dados de sada. Esta rapidez
pode ser particularmente til quando N for grande.
A concepo dessa topologia57, baseada na atuao direta da palavra de controle
sobre o sinal de dados de entrada, examinada na figura 3.46, onde N = 2. Para se obter o
redirecionamento, o sinal de entrada passa por um reposicionamento relativo determinado
pela palavra de controle atravs do seletor SEL 4:1, antes de ser efetivamente
demultiplexado no Demux 1:4, Observe que as entradas dos seletores 2:1, que compem
o SEL 4:1, so alimentadas pelos N sinais demultiplexados via registrador de
deslocamento. uma remultiplexagem do sinal onde se escolhe o incio da posio
relativa da nova sequncia dos dados de entrada. O efeito global nas sadas do Demux 1:4
o desejado redirecionamento dos bits de sada.
A figura 3.47 apresenta a respectiva carta de tempos do Skip paralelo com
seletores 2:1, para N = 2. Se todos os bits da palavra de controle (N bits), S0 e S1,
assumirem valor 0, as sadas lgicas demultiplexadas, D1 a D4, coincidiro com as
sadas fsicas DO1 a DO4. Se agora S0 = 1 e S1 = 0, as sadas lgicas sero
rotacionadas de 1bit. Caso as mudanas nos nveis lgicos da palavra de controle fossem,
99
S0: 01 e S1: 01, ter-se-ia o redirecionamento mximo, 3 bits (2N-1). Observe

ainda que imediatamente aps a atuao da palavra de controle, S0 e S1, os dados de
sada demultiplexados tornam-se invlidos por um perodo igual ao dos sinais de dados de
sada, confirmando o presssuposto inicialmente assumido para quaisquer das topologias
de circuito de Skip.
DO1
DO2
DEMUX 1:4 DO3
DO4
CKOUT
D_SEL
o
s SEL 2:1
S1
a b
SEL 4:1
o o
S0 s SEL 2:1 s SEL 2:1
a b a b
DS3 DS2 DS1 DS0
DATA D Q D Q D Q D Q
D-FF D-FF D-FF D-FF
CKIN CK Q CK Q CK Q CK Q
Figura 3.46 Diagrama esquemtico para o circuito de Skip paralelo que emprega
seletores 2:1 para um demultiplexador de ordem N=2.
CK
S0
S1
(DS3) D1-1 D2-1 D3-1 D4-1 D1-2 D2-2 D3-2 D4-2 D1-3 D2-3 D3-3 D4-3 D1-4 D2-4 D3-4 D4-4 D1-5 D2-5 D3-5 D4-5
(DS2) D1-1 D2-1 D3-1 D4-1 D1-2 D2-2 D3-2 D4-2 D1-3 D2-3 D3-3 D4-3 D1-4 D2-4 D3-4 D4-4 D1-5 D2-5 D3-5 D4
(DS1) D1-1 D2-1 D3-1 D4-1 D1-2 D2-2 D3-2 D4-2 D1-3 D2-3 D3-3 D4-3 D1-4 D2-4 D3-4 D4-4 D1-5 D2-5 D3
(DS0) D1-1 D2-1 D3-1 D4-1 D1-2 D2-2 D3-2 D4-2 D1-3 D2-3 D3-3 D4-3 D1-4 D2-4 D3-4 D4-4 D1-5 D2
D_SEL D1-1 D2-1 D3-1 D2-2 D3-2 D4-2 D1-3 D1-4 D2-4 D3-4 D4-4 D4-4 D1-5 D2-5 D3-5 D4
D4-1 D1-2 D2-3 D4-3 D3-4
(redireciona de 1 bit) (redireciona de 2 bits) (redireciona de 1 bit)
SADAS FSICAS DO DEMUX
DO1 D1 D2 D2/D4 (invlido) D4/D3 (invlido) D3

D2 D3 D1 D4 D4
DO2
D3 D4 D2 D1 D1
DO3
(invlido) D4/D1 D1 D3 D2 D2
DO4
Figura 3.47 Carta de tempos para o circuito de Skip paralelo da figura 3.46.
100
No existe, nessa topologia, problemas devido a spikes, que podem ocasionar a

obteno incorreta do nmero de bits rotacionados, uma vez que a atuao do circuito de
Skip ocorre apenas sobre os sinais de dados. No entanto, esta abordagem apresenta o
grande inconveniente do elevadssimo overhead de rea/consumo de potncia.
Como principais caractersticas desse tipo de circuito de Skip pode-se citar:
- atua diretamente sobre o sinal de dados de entrada (remultiplexagem);
- elevado overhead de rea/potncia: inclui um demultiplexador baseado na
topologia registrador de deslocamento para obter o redirecionamento dos dados;
- nica atuao da palavra de controle (S0, S1) possibilita obter o redirecionamento
das sadas;
- no existe problemas causados por spikes;
- compatvel tanto com demultiplexador em topologia rvore quanto com
registrador de deslocamento, uma vez que neste circuito de Skip feita a
remultiplexagem do sinal de dados atravs dos seletores 2:1, independentemente
das fases de relgio e do prprio demultiplexador em si;
- no afeta a margem de fase interna do demultiplexador.
3.4.5 Skip Paralelo empregando XOR nos ramos dos sinais de relgio
Finalmente, tem-se um circuito de Skip paralelo que atua diretamente sobre as

fases dos sinais de relgio para obter, em uma nica etapa, o desejado redireciomento de
at 2N-1 bits nas sadas demultiplexadas.
Esta topologia baseia-se na inverso de fase dos diversos sinais de relgios
empregados nas etapas de demultiplexagem em um demultiplexador de topologia tipo
rvore. Para obter esta inverso de fase do sinal de relgio, atravs da atuao de um sinal
de controle externo, aproveita-se a caracterstica lgica da porta XOR, como visto no tem
3.4.1. Evidentemente, poder-se-ia empregar seletores 2:1 no lugar das portas XORs
tendo em suas entradas os correspondentes sinais dos divisores estticos (sadas Q e /Q).
Quando a palavra de controle S1, S2, ...SN, figura 3.48, for composta apenas por 0s,
todas as fases dos sinais de relgio de sada, que alimentaro todas as etapas de
demultiplexagem em uma topologia rvore, sero as mesmas que as de entrada;
assumindo valor lgico 1em qualquer bit da palavra de controle, ocorrer a inverso de
fase na sada do sinal de relgio correspondente quela etapa .
A figura 3.49 apresenta as fases de relgio obtidas a partir de sinais de controle
arbitrrio, S1 e S2 (N = 2).
101
CK2 CK4 CK4+90
S1
S2
C2 C4 C4 + 90
D Q D Q
LATCH LATCH
Q CK Q CK Q
T-FF
CKIN CK Q
Figura 3.48 Diagrama esquemtico para o circuito de Skip paralelo, para N=2, que
emprega portas XORs.
CLK
C2
C4
C4+90
S1
S2
CK2
CK4
CK4+90
Figura 3.49 Carta de tempos para o circuito de Skip paralelo com XORs.
A seguir, analisa-se a atuao dos sinais de controle S1 e S2 no redirecionamento

dos sinais dos dados demultiplexados para duas implentaes66,73 de demultiplexador 1:4.
A primeira emprega topologia rvore com flip-flop tipo D e a segunda rvore com flip-
flop tipo D e Tristage. Note que as fases de relgio necessrias so distintas para as
topologias analisadas. Para um demultiplexador 1:4 em topologia rvore com flip-flop
tipo D, figura 3.16, as fases de relgio necessrias so aquelas j apresentadas na figura
3.49. Quando se emprega topologia rvore com flip-flop D e Tristage, figura 3.18, basta
eliminar a sada de relgio CK4+90 ou CK4, figura 3.48, dependendo se o retiming
dos blocos DEMUX 1:2, figura 3.18, seja feito na borda de descida ou subida do sinal de
relgio, respectivamente. Qualquer demultiplexador que empregue topologia tipo rvore,
para qualquer N, compatvel com o skip paralelo descrito neste tem.
A caracterstica de amostragem tima em todas as etapas de demultiplexagem
obtida com a topologia rvore com flip-flop tipo D, figura 3.17, torna-se invlida quando
associada ao circuito de Skip paralelo com XORs da figura 3.48. Pela carta de tempos da
102
figura 3.50, verifica-se que aps a atuao da palavra de controle (S1, S2), os dados, tanto
na primeira quanto na segunda etapa de demultiplexagem, passam a ser amostrados
sistematicamente ou no final ou no inicio de sua respectiva durao. Com isto, reduz-se
drasticamente a margem de fase interna do demultiplexador.
Comentrio similar vlido em relao topologia rvore com flip-flop tipo D e
Tristage. Sua associao ao circuito de Skip paralelo com XORs da figura 3.48 faz com
que tambm os dados nas etapas de demultiplexagem sejam amostrados ou no inicio ou
no final da respectiva durao, como mostra a figura 3.51.
CLK
C2
C4
C4+90
S1
S2
CK2

CK4
CK4+90
I D1-1 D3-1 D1-2 (*) D2-2 (*) D4-2 D2-3 D4-3 D2-4 D4-4 D1-5
II D2-1 D4-1 D1-2 (*) D3-2 (*) D1-3 D3-3 D1-4 D3-4 D4-4 D2-5
D1 D1-1 D2-2 D2-3 D4-3 D4-4
D2 D2-1 D3-2 D3-3 D1-4 D4-4
D3 D3-1 D4-2 D2-3 D2-4 D1-5
D4 D4-1 D1-3 D3-3 D3-4 D2-
Dout desalinhados rotao de 1 bit rotao de 2 bit's rotao de 1 bit
(*) Margem de Fase no mxima
Figura 3.50 Carta de tempos para um Demux 1:4, topologia rvore com flip-flop tipo
D da figura 3.17, considerando a atuao do circuito de SKIP paralelo no
redirecionamento das sadas.
Com relao aos efeitos de spikes, inerentes associao da lgica combinatria

das portas XORs aos sinais de controle assncronos de entrada, S1...SN, estes afetam
apenas localmente os dados demultiplexados, originando dados de sadas invlidos
durante um perodo do sinal de relgio de sada, como no Skip srie. No entanto, mesmo
neste caso de Skip paralelo no existe a possibilidade de erro em qualquer uma das
combinaes das fases de relgio e portanto de redirecionamento dos dados, uma vez que
103
as fases so selecionadas diretamente pela palavra de controle. Assim, teramos, do ponto

de vista da necessidade de minimizao dos spikes, uma vantagem em relao ao skip
srie com registrador de deslocamento (tem 3.4.2), embora estejam presentes em ambos
os circuitos.
Data_in D1-1 D2-1 D3-1 D4-1 D1-2 D2-2 D3-2 D4-2 D1-3 D2-3 D3-3 D4-3 D1-4 D2-4 D3-4 D4-4 D1-5 D2-5 D3-5 D4
CK_in
CK/2
CK/4
S1 (a) (c)
(b)
S2
tipo-D
CK2 tristage
CK4 tristage tipo-D
B D1-1 D3-1 D1-2 D2-2 (*) D4-2 (*) D2-3 D4-3 (*) D2-4 D4-4 D1-5
A D2-1 D4-1 D1-2 D3-2 (*) D1-3 (*) D3-3 D1-4 (*) D3-4 D4-4 D2-5
(*)
D1 D1-1 D1-2 D4-2 D2-3 D4
D3 D3-1 D2-2 D2-3 D4-3 D1
D2 D2-1 D1-2 D1-3 D3-3 D4
D4 D4-1 D3-2 D3-3 D1-4 D2
(*) Margem de Fase drasticamente afetada (a) rotao de 1 bit (b) rotao de 2 bit's (c) rotao de 1 bit
Figura 3.51 Carta de tempos para um Demux 1:4, topologia rvore com flip-flop tipo
D e Tristage (figura 3.18), considerando a atuao do circuito de Skip
paralelo no redirecionamento das sadas.
Como caractersticas gerais da topologia de Skip que emprega portas XORs,

pode-se enumerar:
- no existe problemas causados por spikes;
- compatvel apenas com a topologia rvore;
- reduo na margem de fase interna nas topologias rvore que apresentam este
parmetro maximizado em funo da alterao da amostragem para o inicio ou
final da durao do dados nas N etapas de demultiplexagem;
- parmetro rea/consumo de potncia relativo necessrio: baixo.
104
3.4.6 Comparao entre circuitos de Skip analisados
O quadro 3.4 resume as principais caractersticas das cinco estruturas de Skip

analisadas. Parmetro importante na avaliao de um circuito Skip, a presena de spike
acarreta operao deficiente de um demultiplexador que tenha incorporado o circuito
redirecionador dos dados de sada.
Quadro 3.4 Comparao entre as topologias de Skip
SKIP SRIE SKIP PARALELO
Parmetro Sel 2:1 ou Registrador Contador Sel N:1 e XOR nos

XOR deslocamento mdulo 3 remultiplexage sinais de CK
m
problemas com no sim no no no

spikes
altssimo; baixo; XORs

mdio;
N flip-flop tipo D operando nas
rea/consumo de 2 flip-flop tipo D operando em taxa de CK
operando em taxa taxas CK/2,
potncia
de CK + Sel N:1 CK/4,...CK/2N
relativos
Compatibilidade topologia rvore e Registrador de rvore e Reg. apenas com

Demultiplexador Deslocamento Deslocamento top. rvore
elevado perde-se a
N-1
at 2 atuaes podem ser necessrias para overhead de maxima M.F.
Desvantagem
se obter o desejado redirecionamento rea ou consumo interna
de potncia
necessrio existncia de
circuito multiplexador
necessrio
adicional ordem N,
atraso lgico e
Observao para topologia Reg.
fsico
condicionar
Deslocamento
sinal controle
Implementao todas as variantes srie e paralela so implementveis completamente empregando

clulas da biblioteca QLSI-TriQuint.
A principal desvantagem da estrutura paralela, como j avaliada, refere-se ao

elevado acrscimo de rea ou consumo de potncia, no caso de se empregar seletores SEL
N:1 e remultiplexagem dos dados, ou a reduo drstica da margem de fase interna do
demultiplexador, no caso de se adotar a soluo de skip paralelo com portas XORs nos
ramos de relgio. Em alguns casos, os requisitos de sistema podem exigir a estrutura
paralela para a realizao da rotao dos bits de sada. Nos casos em que existe
105
possibilidade de escolha, deve-se optar pela estrutura srie. Embora sejam necessrios
mais tempo e maior nmero de atuaes do sinal de controle para se obter o mesmo efeito
quando se emprega circuito paralelo, a estrutra srie mais compacta e no afeta a
margem de fase interna do demultiplexador, alm de ser sempre compatvel com as
arquiteturas rvore e registrador de deslocamento.
3.5 CONCLUSES
Nesta seo foram analisadas diversas topologias tanto de demultiplexadores de

alta velocidade quanto de circuitos de Skip que podem ser integrados a esses
demultiplexadores. A partir de critrios inicialmente estabelecidos foi possvel definir
vrios requisitos de excelncia para se poder avaliar as dez estruturas demultiplexadoras e
os cinco circuitos de Skip encontrados na literatura. Os quadros comparativos 3.3.a, 3.3.b
e 3.4 sintetizam os resultados da avaliao daquelas estruturas.
Obteve-se melhor desempenho da estrutura rvore em relao registrador de
deslocamento em termos dos seguintes parmetros:
M rea ocupada ou consumo de potncia, uma vez que as estruturas rvores de
demultiplexagem operam em taxas decrescentes a cada etapa;
M maior imunidade aos desvios de processo de fabricao e aos elementos parasitas de
leiaute, atravs da maximixao da margem de fase interna;
M facilidade de implementao empregando apenas clulas da biblioteca QLSI-TriQuint;
M alm, evidentemente, da mxima margem de fase de entrada.
Quando no existirem restries de sistema, circuitos de Skip srie representam

melhor opo na implementao do redirecionamento de dados de sada em um
demultiplexador. As implementaes de Skip paralelo possuem a desvantagem do
elevado consumo de potncia ou da drstica reduo da margem de fase interna quando
associados a demultiplexadores de arquitetura rvore. Obtm-se melhor desempenho em
termos dos parmetros consumo de potncia, manuteno da margem de fase interna e
ausncia de spikes escolhendo-se as estruturas de Skip srie com SEL 2:1 ou com
Contador mdulo 3.
106
Captulo 4
4. PROJETO DO DEMULTIPLEXADOR
4.1 INTRODUO
Neste captulo apresenta-se o projeto de um demultiplexador com taxa de operao

prevista para at 2,488 Gb/s. As especificaes gerais do projeto foram geradas pela
equipe tcnica do CPqD-Telebrs, visando o uso do circuito no processamento de sinais
eltricos de receptores pticos em desenvolvimento nessa entidade. Como citado
anteriormente, o circuito demultiplexador foi projetado empregando-se elementos da
biblioteca de clulas padro QLSI da foundry TriQuint Semiconductor Inc.. Esta
biblioteca baseada na famlia lgica SCFL com MESFETs que possuem comprimento
de porta de 1 m e taxa de operao garantida at 2,0 Gb/s. Essa limitao da taxa de bit
foi um fator decisivo no projeto do demultiplexador, direcionando o enfoque do trabalho
no estudo de topologias que propiciassem operao em alta velocidade com um mnimo
de clulas operando em taxas de relgio e que fosse possvel utilizar a tecnologia
disponvel. Simultaneamente, buscou-se realizar um projeto que minimizasse o consumo
de potncia. Para superar essa limitao de taxa de bit foram adotados os seguintes
procedimentos:
a) empregou-se a topologia tipo rvore para demultiplexagem do sinal de dados de
entrada, obtendo-se a minimizao do nmero de elementos que operam em taxa de
relgio;
b) foi proposto um novo circuito de Skip empregando-se sincronismo em taxa de Ck/2;
c) acrescentou-se um bypass lgico no primeiro divisor de relgio, permitindo-se
alimentar diretamente o demultiplexador com sinal de CK/2 ao invs do sinal de CK.
Este procedimento visou garantir o funcionamento do circuito caso o primeiro divisor
por 2 de relgio no operasse adequadamente em 2,488 Gb/s, devido s variaes de
processo.
Assim, como resultado do estudo comparativo entre as diversas variaes da
topologia rvore e da registrador de deslocamento, encontradas na literatura, foi
escolhida a topologia rvore baseada em blocos Demux 1:2. A anlise apresentada no
captulo 3 teve por objetivo definir a topologia que apresentasse melhor compromisso
entre consumo de potncia, rea de chip e operao em alta velocidade. Ao todo, foram
analisadas 10 arquiteturas distintas. A topologia rvore baseada em flip-flop tipo
D/Tristage, tem 3.3.6, apresentou melhor desempenho global e foi adotada na construo
do demultiplexador.
4. Projeto do Demultiplexador
4.2 ESPECIFICAES DO CI
Foram propostas as seguintes especificaes tcnicas e funcionais para o

demultiplexador a ser projetado.
a) o CI deve operar em 2 modos alternativos de demultiplexagem: 1:4 e 1:16,
selecionveis atravs de um bit de controle, com o objetivo de atender aos padres
STM-04 (622Mb/s) e STM-16 (2,488Gb/s) nos modos 1:4 e 1:16, respectivamente;
b) incorporar um modo desabilitador de demultiplexagem. Quando ativado, este
modo deve ser capaz de manter todos os sinais de sada, dados e relgio,
constantes (ausncia de transio de nveis lgicos), objetivando a eliminao de
possveis efeitos de crosstalk nos estgios posteriores do sistema;
c) quando no modo 1:4 deve-se ter tambm ausncia de transies lgicas nas 12
demais sadas de dados;
d) fase relativa entre dados e relgio de sada deve ser de 180 com desvio mximo
de 10% sendo que a borda de subida do sinal de relgio de sada ocorre no centro
da durao do dado, como mostrado na figura 4.1;
e) como especificao de entrada, garante-se que o sinal de dados multiplexados de
alta taxa, DATA, ter fase relativa em relao ao sinal de relgio de entrada,
CKIN, tambm igual a 180 com desvio mximo de 10%, sendo que a borda de
subida do sinal de relgio ocorre no centro da durao do dado.
f) o sinal de dados de entrada do tipo NRZ (Not Return to Zero);
g) o demultiplexador deve incorporar um circuito de Skip que a partir da atuao de
um bit de controle (Skip srie) seja capaz de rotacionar os dados de sada do
demultiplexador de uma posio;
h) todos os sinais de controle de entrada necessrios ao acionamento do circuito de
Skip, opes de modo de demultiplexagem e desabilitao do demultiplexador so
assncronos e de baixa taxa;
i) nveis de tenso de entrada e sada devem ser compatveis com nveis ECL (0 = -
1,8V; 1= -0,8V).
Note que o circuito demultiplexador dever ser projetado para operar
exclusivamente no modo de demultiplexagem 1:4, ou no modo 1:16, dependendo do
sistema de comunicao ptica no qual esse for inserido.
108
cko
CKOUT
nom
D1 a D16
o
= 180 +/- 10% -10% +10%
Figura 4.1 Especificao da fase relativa entre sinais de dados e relgio de sada
4.3 SELEO DA FOUNDRY E CONSEQUENTES RESTRIES
Aps contactos e anlise dos servios externos de prototipagem de CIs de alta

velocidade em GaAs prestados por 11 foundries, como descrito no captulo 2, decidiu-se
pela utilizao dos servios da foundry norte-americana TriQuint. Os servios oferecidos
por essas foundries foram comparados quanto aos seguintes tens:
disponibilidade de processamento multi-usurio;
disponibilidade de biblioteca de clulas padro;
possibilidade de integrar circuitos digitais e analgicos no mesmo chip;
mxima taxa de operao da tecnologia oferecida pela foundry;
custo de processamento.
A TriQuint Semiconductor atendeu praticamente a todos os requisitos tcnicos

desejados, apresentando-se, na poca, na nica foundry que oferecia simultaneamente
biblioteca de clulas padro para o projeto de CI's digitais em GaAs e servio multi-
usurio. Alm disso, o processo de fabricao para CIs digitais empregado, o QED/A,
est em uma fase bastante madura e confivel. Assim sendo, selecionou-se a TriQuint
para prototipagem do demultiplexador de alta velocidade.
4.3.1 Caractersticas da foundry TriQuint Semiconductor
O processo de fabricao43 oferecido pela TriQuint Semicondutor utiliza

transistores tipo MESFET com comprimento de porta de 1m, operando em modo de
depleo ou de enriquecimento, conforme a dopagem de camada ativa selecionada. Uma
opo para MESFETs de mdia potncia tambm disponvel. Resistores de camada
ativa e de Nquel Cromo, bem como diodos, indutores planares e capacitores MOM
podem ser integrados aos transistores para gerar circuitos analgicos e/ou circuitos
digitais projetados ao nvel de transistor.
109
A TriQuint Semiconductor dispe de uma biblioteca de clulas padro para CIs

Digitais de Alta Velocidade, denominada QLSI. Essa biblioteca baseada na famlia
lgica SCFL (Source Coupled FET Logic) que associa alta velocidade e baixo consumo.
A famlia lgica SCFL emprega estruturas diferenciais e esta, particularmente, apresenta
trs nveis de tenso de sada, destacando-se de outras famlias lgicas em GaAs por
apresentar menor sensibilidade disperso dos parmetros do transistor causados por
variaes de processo de fabricao de CIs em GaAs.
A biblioteca de clulas padro QLSI contm clulas internas (core) para a
realizao de operaes lgicas, e clulas de entrada e sada (I/O), as quais possiblitam
a converso dos nveis lgicos SCFL para ECL, CMOS e TTL, e vice-versa. O quadro 4.1
resume as principais funes lgicas disponveis na biblioteca. Tanto as clulas internas
como as de entrada e sada esto disponveis em diferentes verses de consumo de
potncia. Dessa forma, o projetista tem a possibilidade de otimizar cada circuito projetado
ao nvel de clulas padro de modo a obter alta velocidade de operao com o mnimo
consumo de potncia.
No projeto do demultiplexador consideramos como objetivo final a obteno de
uma taxa de operao de 2,488 Gb/s. Portanto, ateno especial foi dada ao projeto dos
sub-circuitos do demultiplexador que operassem em taxas acima da taxa mxima
garantida para a biblioteca de clulas padro QLSI.
Quadro 4.1 Funes lgicas disponveis na biblioteca QLSI-TriQuint.
CLULAS INTERNAS CLULAS DE ENTRADA e SADA
OR 2, 3, 4, 5 ou 6 entradas
AND 2 ou 3 entradas de entrada de sada
OR-AND 2-1 entradas
SELETOR 2:1, 3:1, 4:1 ou 8:1 ECL ECL
XOR 2 ou 3 entradas Rload = 50 ou 25 ; diferencial ou single
Carry Generator
Half Adder
Full Adder TTL SCFL TTL
RS Latch
Master Latch simples, c/ set ou c/ reset
Toggle Flip-Flop c/ reset CMOS CMOS
Flip-flop D c/ set ou c/ reset
BUFFERS seguidores de fonte
110
4.3.2 Limitaes da taxa de operao das clulas padro da TriQuint
A taxa mxima de operao garantida pela foundry para as clulas padro internas
da biblioteca QLSI 2,0 Gb/s, considerando pior caso de variao nos parmetros de
processo, variao de temperatura de 0 C a +85 C e na tenso de alimentao. Nessas
condies, os valores nominais dos tempos de atraso que caracterizam as clulas podem
variar de 0,7 a 1,5 vezes, sendo que essa faixa de variao deve-se principalmente aos
desvios tecnolgicos, tendo a variao da temperatura ambiente um papel secundrio
sobre os mesmos44.
Circuitos operando em taxas mais altas podem ser projetados empregando
elementos desta biblioteca, mas deve-se esperar um decrscimo no rendimento do
processo de fabricao para tais taxas. Este pequeno incremento na taxa mxima de
operao de uma clula padro pode ser obtido durante a etapa de projeto do circuito,
minimizando-se o carregamento capacitivo conectado sada da mesma. Verificou-se
durante a etapa de back-annotation que a reduo no valor de Cwire, capacitncia
parasita devido s trilhas de interconexo, pode chegar at a 33% do valor tpico
estimado. Assim, para caminhos crticos que operem em taxa alta, onde a capacitncia de
interconexo deve ser minimizada, o projetista especifica ento ns prioritrios na etapa
de roteamento. Com esta minimizao de caminhos de interconexo, reduo de at 35%
na largura mnima de pulso, ou, equivalentemente, aumento na mxima taxa de operao
pode ser obtida, dependendo das clulas envolvidas na interconexo e do respectivo fan-
out.
Para cada funo lgica de biblioteca, a TriQuint oferece uma famlia de clulas
padro com diferentes valores de consumo de potncia e tempos de atraso, permitindo ao
projetista escolher a clula padro que melhor atenda ao compromisso potncia
consumida versus taxa de operao. O quadro 4.2 resume as caractersticas citadas acima
para algumas das clulas disponveis na bibilioteca QLSI. Neste quadro, a largura de
pulso mnima, equivalente a uma banda passante BW, das clulas obtida para diferentes
fan-outs e para valores tpicos e valores minimizados de capacitncia parasita de
interconexo. Note a reduo na largura mnima de pulso obtido apenas com a reduo de
Cwire. O clculo da mxima taxa de operao ou, alternativamente, da largura mnima de
pulso de cada clula envolve parmetros caractersticos da clula, tais como atraso de
propagao intrnseco (Base Delay), fator de carregamento (Loading Delay Factor),
capacitncia caracterstica de entrada da clula (Cin) e parmetros associados s
interconexes entre clulas, tais como capacitncia parasita de interconexo (Cwire), a
quantidade e o tipo de clulas conectadas ao n de sada da clula analisada. Todos estes
parmetros sero discutidos no tem 4.5.1.
Quadro 4.2 Consumo de potncia, rea ocupada e mxima taxa em funo do fan-out
para algumas verses de clulas da biblioteca QLSI-TriQuint.
111
Clula Consumo Unid. Banda Passante Equivalente (BW)

QLSI-TriQuint Potncia rea
a
[GHz]
Funo Nome [mW] [u.a.] FO=1c FO=2c FO=4c
Buffer SM10 8 1 1,47 / 1,85d 0,98 / 1,25 0,58 / 0,75

e
Buffer SMBUFL2 24 1
And SM01 8 1 1,78 / 2,00 1,39 / 1,61 0,97 / 1,17
Sel 2:1 SL2MUX 2 1 0,94 / 1,28 0,64 / 0,90 0,39 / 0,56
SF2MUX 24 2 2,99 / 3,20 2,28 / 2,46 1,53 / 1,68
Latch SLDDML 2 1 0,73 / 0,91 0,53 / 0,70 0,35 / 0,47
SMDDML 8 1 1,49 / 1,64 1,21 / 1,37 0,94 / 1,04
SFDDML 24 1 1,89 / 1,96 1,57 /1,65 1,18 / 1,26
flip-flop D SSDDFF 8 2 0,89 / 1,04 0,66 / 0,79 0,43 / 0,53
SPDDFF 12 2 1,40 / 1,53 1,10 / 1,23 0,76 / 0,88
SJDDFF 32 2 1,79 / 1,86 1,45 / 1,52 0,42 / 1,11
flip-flop T SMTFFR 16 2 1,22 / 1,32 0,95 / 1,05 0,65 / 0,74
SLTFFR 4 2 0,60 / 0,72 0,43 / 0,52 0,27 / 0,34
I/O de ISES1 12 1,79 / 2,08g 1,33 /1,60g 0,88 / 1,09
g
entrada IMES2 24
b
2,62 / 2,92g 2,30 /2,40g 1,49 / 1,78g
f
I/O de OLSE1 40 0,30
saida OSSE2 78 1,00f
(a) u.a.: ou unidade de area de clula: uma unidade relativa que reflete a rea ocupada pelas clulas
individuais. A rea total ocupada pelo circuito depender do nmero total de interconexes entre
clulas e da homogeneidade do leiaute. Uma estimativa da rea de die pode ser obtida atravs dos
dados contido no manual QLSI44 e reproduzidos no apndice A4.1.a.
(b) rea total ocupada pelas clulas de I/O funo direta do nmero de clulas, sendo dada por: AI/O
[40+2.i]2, em [mils]2, onde i = nmero de clulas de I/O e i 10. Veja ainda o apndice A4.1.a.
(c) assume-se que a clula alimenta outra(s) com mesma(s) caractersticas, i.e., mesmo Cin.
(d) Com Cwire estimado / Cwire mnimizado. Considera-se, para efeito de exemplo, uma reduo no valor
de Cwire de 50% obtido na fase de otimizao de leiaute para caminhos crticos. A reduo de 50%
representa bem o limite mximo: problemas de acesso s sadas e entradas e as dimenses fsicas da
clula impossibilitam reduo maior na interconexo.
(e) buffer seguidor de fonte. No devem ser cascateados, pois apresentam ganho menor que 1. Possuem
altssima capacidade de fan-out. So empregados na distribuio dos sinais de relgio. Por exemplo,
BW = 2,54 GHz , @FO = 10.
(f) @Rload = 50 e Cload = 1pF.
(g) @FO = clulas com Cin = 35fF, uma vez que clulas de I/O de entrada devem alimentar clulas
internas. A capacitncia de uma clula I/O de entrada muito elevada em comparao com a da
clula interna.
112
4.3.3 Limitaes do projeto devido ao uso da foundry TriQuint
Devido s limitaes de taxa de operao das clulas padro da TriQuint, foram

realizadas inmeras consideraes no projeto do demultiplexador, visando a obteno de
um circuito capaz de operar com taxa de relgio de 2,5 Gb/s. Entre essas consideraes
destacam-se:
escolha de topologia de demultiplexador que minimizasse o nmero de clulas

operando na taxa de relgio;
minimizao de carregamento capacitivo das clulas padro que operam em taxa de
relgio;
implementao de um modo alternativo de operao do circuito, no qual o mesmo
aceita como entrada o sinal de relgio divido por 2 (CK/2) no lugar do sinal de
relgio, realizando-se um "by-pass" do primeiro divisor de relgio;
no utilizao de etapas de retiming na taxa de 2,5 Gb/s. Se fosse possvel, o uso
de "retiming" tornaria o circuito menos sensvel a desvios de processo de
fabricao do chip, particularidades de implementao do leiaute e s variaes de
temperatura.
4.3.4 Sub-Blocos integrantes do demultiplexador especificado

A figura 4.2 apresenta o diagrama geral de blocos para o demultiplexador
especificado levando em conta a escolha da topologia rvore e do circuito de Skip srie,
baseada nos resultados dos critrios de excelncia propostos no captulo 3. O diagrama
reflete tambm as limitaes de taxa impostas pela escolha da foundry. A necessidade de
se ter uma entrada de controle adicional (sel ck/2) que possibilite sinal de relgio de
entrada com metade da taxa original no modo 1:16, ou seja 1,244 Gb/s, resultado direto
da limitao da taxa mxima garantida para a biblioteca QLSI.
Como sugerido na figura 4.2, o demultiplexador pode ser dividido ao nvel
funcional em quatro sub-blocos. So descritos a seguir brevemente a funo de cada um
desses sub-blocos.
Sub-bloco "DEMULTIPLEXADOR 1:4/1:16"

Este sub-bloco realiza a demultiplexagem do sinal de entrada serial, gerando as
sadas D1 a D16, ou D1 a D4, conforme o modo selecionado, a partir do sinal de dados de
entrada e dos sinais de relgio CK/2, CK/4, CK/8 e CK/16, com fases relativas
adequadas. A estrutura empregada na demultiplexagem do tipo rvore com flip-flop tipo
D e Tristage.
113
CONTROLE Sadas
Demux 1:4
DATA Sadas
DEMUX 1:4/1:16
Demux 1:16
CK/2 CK/4 CK/8 CK/16
CKIN
Circ. SKIP DIV. RELGIO CKOUT
Skp
sel ck/2
sel modo
CONTROLE
1:4/1:16
Desabilita
Demux
Figura 4.2 Diagrama de blocos do demultiplexador especificado.
Sub-bloco "circuito de SKIP"

Este sub-bloco incorpora o circuito de Skip propriamente dito, o primeiro divisor
de relgio e circuitos de controle que permitem alimentar o demultiplexador com o sinal
de relgio dividido por dois. As funes realizadas por este sub-bloco so as seguintes:
a) Diviso do sinal de relgio por 2, gerando o sinal CK/2;
b) Atua nos sinais de relgio CK/2, CK/4, CK/8, CK/16 entregues ao sub-bloco
"Demultiplexador 1:4/1:16", de modo a ocasionar o deslocamento dos sinais
presentes nas sadas D1 a D16 para as sadas subsequentes, quando a entrada de
controle SKP passa por uma transio de nvel lgico.
Sub-bloco "DIVISORES de RELGIO"

Em conjunto com o sub-bloco "CIRCUITO DE SKIP", este sub-bloco gera as fases
relativas da base de tempo entregue ao sub-bloco "Demultiplexador 1:4/1:16", realizando
a diviso do sinal CK/2 por 2, 4, 8, gerando os sinais CK/4, CK/8 e CK/16 com fases
apropriadas.
Sub-bloco "CONTROLE"
Este sub-bloco contm os circuitos de controle que realizam as seguintes funes:
a) seleo do modo de operao do CI como demultiplexador de 4 canais ou de 16
canais;
b) Concomitantemente, seleciona o sinal de sada de relgio, alimentando o pino de
CKOUT com CK/4, quando o CI opera como demultiplexador de 4 canais, ou
com CK/16, na operao como demultiplexador de 16 canais;
114
c) "By-pass" da primeira etapa de diviso de relgio, quando se deseja alimentar o

demultiplexador diretamente com o sinal de CK/2;
d) Desativa as sadas do demultiplexador (D1 a D16) e o relgio de sada (CKOUT).
4.3.5 Caractersticas globais de entrada e sada do demultiplexador
Tendo por base as clulas padro disponveis e as exigncias de entrada e sada

impostas pelas especificaes do projeto, definiu-se o nmero mnimo de pinos do CI. A
composio destes dois fatores determinaram:
tipo de sinal de entrada e sada: individual ou diferencial;
tenso de alimentao: compatibilidade com a alimentao das clulas de

entrada/sada e internas; tenso de referncia associada s celulas de entrada e
sada adaptadoras de nveis lgicos (ECL SCFL);
nmero de entradas de controle minimizado, salvaguardado o gerenciamento das
funes incorporadas ao demultiplexador.
Segue-se na figura 4.3 o diagrama de entradas e sadas do demultiplexador, bem

como a descrio de cada pino.
Figura 4.3 Diagrama de entradas e sadas do demultiplexador especificado
115
DATA, NDATA Entrada de dados diferencial, composta pelo sinal digital NRZ a ser
demultiplexado. Este sinal atende aos padres STM-4 ou STM-16,
dependendo do modo de operao do circuito demultiplexador.
CKIN, NCKIN Sinal de entrada diferencial de relgio. A taxa de relgio nominal de

622 Mb/s quando o demultiplexador opera no modo 1:4 e de 2,488 Gb/s
quando no modo de operao 1:16. A mesma entrada fsica permite
alimentar o demultiplexador com o sinal de relgio divido por dois,
quando esta opo selecionada impondo-se nvel lgico "1" na entrada
de seleo "CK2M".
D1 a D16 Sadas de dados do demultiplexador. Quando selecionado o modo de

operao Demultiplexador 1:16, todas as sadas D1 a D16 ficam ativas.
Quando selecionado o modo de operao Demultiplexador 1:4, quatro
sadas, correspondentes aos pinos D16, D8, D12 e D14, so ativas e as
demais permanecem estveis em nvel lgico "0" ou "1", dependendo
do ltimo nvel antes da atuao do modo Demultiplexador 1:4, sem
sofrer transies.
CKO, NCKO Sinal de sada diferencial de relgio. A taxa de relgio de sada, na

condio nominal de operao, de 155 Mb/s, correspondendo ao
padro STM-1, para ambos os modos de demultiplexagem.
Observe-se que dessa forma, quatro dos pinos de sada dos sinais demultiplexados,
bem como os pinos de dados de entrada, relgio de entrada e relgio de sada so
compartilhados pelos modos 1:4 e 1:16 de demultiplexagem.
Os sinais de entrada e sada de relgio, bem como o de entrada de dados, so
diferenciais devido elevada taxa de operao. Por motivos de compatiblidade com os
demais estgios do sistema de recepo ptica, o sinal de sada de relgio tambm
diferencial.
Existem quatro sinais de entrada que fazem o controle do demultiplexador. As
possibilidades de operao so selecionadas por meio de sinais assncronos de baixa taxa
(dezenas de Mb/s) aplicados s entradas de controle do circuito, como segue:
SEL1 Sinal de controle assncrono. O nvel lgico nesta entrada determina a

operao do circuito como demultiplexador de 4 canais (nvel "0") ou
de 16 canais (nvel "1").
SEL2 Sinal de controle assncrono. Quando assume nvel lgico "0" essa
entrada de controle inibe transies de sinal nos terminais de sada D1 a
D16 e impe nvel "0" ao sinal de sada de relgio, CKO.
116
CK2M Sinal de controle assncrono. Esta entrada permite optar entre alimentar
a entrada de relgio do demultiplexador (CKIN, NCKIN)
alternativamente com o sinal de relgio (CK) ou com o sinal de relgio
j dividido por dois (CK/2).
SKP Sinal de controle assncrono. Quando o sinal presente nesta entrada

muda de 10 ou 01 os sinais presentes nas sadas D1 a D4
(DMX 1:4), ou alternativamente D1 a D16 (DMX 1:16) so deslocados
para as sadas subsequentes, como segue:
D1D4; D4D3; D3D2 e D2D1 ou
D16D15; D15D14; D14D13; ....... D1D16
A atuao dos sinais de controle resumida nos quadros 4.3.a e .b
Quadro 4.3.a Atuao dos sinais de controle SEL1 e SEL2.

SEL1 SEL2 funo
X 0 desativa Demux
0 1 ativa Demux 1:4
1 1 ativa Demux 1:16
Quadro 4.3.b Atuao do sinal de controle CK2M.

CK2M entrada de relgio
0 CK IN
1 CK/2 IN
VEE, VDD e VDDP A alimentao do demultiplexador realizada atravs dos pinos

VEE, tenso de fonte, VDD, tenso de dreno e VDDP que prov
um caminho adicional para correntes de dreno elevadas e aumenta a
imunidade do CI a descargas eletrostticas. A conexo dos pinos de
alimentao assim definida:
VEE = -5,2 V, 10% tenso de alimentao;
VDD = 0 V, terra;
VDDP = 0 V, conectado externamente a VDD.
117
4.4 TOPOLOGIA DE DEMULTIPLEXADOR E DE SKIP ESCOLHIDAS
Escolheu-se uma arquitetura de demultiplexador de alta velocidade baseada nos

resultados da anlise comparativa feita no captulo 3. Devido filosofia de projeto
adotada, a escolha da topologia deveria atender ainda s limitaes impostas pela
biblioteca de clulas padro disponvel, a QLSI-TriQuint, em termos de elementos de
memria e combinatrios disponveis. Como pode ser visto na figura 4.4, esta
topologia87,88 emprega flip-flops tipo D e Tristage com verses de potncia
progressivamente menores na obteno dos diversos blocos Demuxs 1:2. Permite com
isto combinar alta velocidade com minimizao do consumo de potncia. Nesta figura
pode ser visto ainda os principais sub-blocos necessrios para acomodar os modos 1:4 e
1:16 de demultiplexagem.
O demultiplexador emprega quatro nveis de demultiplexagem. constitudo pela
repetio do bloco bsico Demux 1:2, composto por flip-flops tipo D e tipo Tristage68.
Para o modo de demultiplexagem 1:16, todas as sadas de dados D1 a D16 so habilitadas
e o sinal de Ck/16 est presente na sada de CKOUT. Quando o modo de
demultiplexagem 1:4 selecionado, as sadas do segundo nvel de demultiplexagem so
conectadas s sadas de dados D4, D8, D12 e D16 atravs dos seletores S1 a S4. Os dados
de sada restantes so desativados e o sinal de relgio dividido por 4, Ck/4, conectado,
via seletor S5, sada de relgio, CKOUT. Introduziu-se um atraso no caminho do sinal
de dados de entrada, ramo C na figura 4.4, com o objetivo de garantir amostragem tima
do sinal de dados no primeiro bloco Demux 1:2. Este atraso foi otimizado visando a
operao do circuito em 2,5 Gb/s, combinando atraso lgico, obtido atravs de inversores,
e atraso fsico devido aos parmetros parasitas associados aos metais de interconexo.
Os divisores de relgio so assncronos, i.e., divisores por 2 estticos conectados
em cascata. Existe uma unidade de controle para acomodar os dois modos de
demultiplexagem (1:4 e 1:16), bem como permitir a entrada de relgio com taxa de CK/2
ou desativar o demultiplexador. Finalmente, o circuito de Skip srie que atua na fase do
sinal de relgio com taxa de CK/2 foi incorporado ao demultiplexador.
A figura 4.5 apresenta a topologia proposta87,88 para o circuito rotacionador de bits
de sada. Este circuito foi obtido modificando-se o circuito de Skip srie da referncia
[59], tendo sido especialmente desenvolvido para melhorar o desempenho quando o
demultiplexador opera em taxas elevadas. Recentemente, o circuito de Skip proposto
recebeu um depsito de pedido de patente nacional89.
Evitou-se etapas de sincronismo em taxas de relgio devido limitao de
velocidade das clulas padro QLSI-TriQuint. No seria possvel realizar o retiming do
sinal de sada na taxa de relgio, 2,5 Gb/s. A simples alternativa de eliminar o flip-flop de
retiming do circuito de Skip apresentado no tem 3.4.1 causaria srios problemas de
spikes. Todas as portas lgicas do circuito de Skip proposto operam em taxa de Ck/2,
118
exceto o primeiro divisor de relgio que alimentado pelo sinal de relgio de entrada,
Ck. Desta forma, o primeiro divisor de relgio o elemento que limita a operao em alta
velocidade do circuito de Skip e do demultiplexador. Esta limitao pode se tornar crtica
quando o atraso de propagao intrnseco da clula padro aumenta devido
principalmente s variaes no processo de fabricao do circuito. Para contornar o
problema causado por esta limitao, providenciou-se um by-pass para o primeiro
divisor por 2 de relgio, o qual permite alimentar o circuito de Skip diretamente com o
sinal de Ck/2 no lugar do sinal de relgio, Ck, quando se opera em taxas altas. Desta
forma, aumenta-se o rendimento de processo de fabricao do demultiplexador.
Nas sees 4.5.3 a 4.5.7, so analisados em detalhes o projeto de todos os sub-
blocos que compem o CI demultiplexador especificado
ramo C
atraso lgico
Figura 4.4 Diagrama do demultiplexador mostrando a arquitetura rvore com flip-flop

tipo D/Tristage e os principais blocos para acomodar os modos 1:4 e 1:16.
119
SKP D Q
D-FF ramo B
ck/2
CK Q
skp_sync
o ramo D2 s
CK2M s SEL 2:1 ramo D1 a
a b ck/2_dly SEL
o skp2
ck/2_ext 2:1
b
ck/2_int nck/2_dly
"by-pass" atraso lgico
ramo A2
atraso lgico ramo A3
D Q
D-FF
CKIN CK Q
ramo A1
Figura 4.5 Diagrama esquemtico para o circuito de SKIP srie modificado.
4.5 CONSIDERAES DE PROJETO EMPREGANDO CLULAS PADRO QLSI-

TriQuint
4.5.1 Consideraes Gerais
Um importante aspecto a ser considerado no projeto de CIs em alta velocidade o

atraso de propagao do sinal ao longo das interconexes metlicas internas ao CI. Em
um modelamento eltrico mais geral, estas tiras de interconexo devem ser consideradas
como linhas de transmisso, especialmente se forem tiras longas, transportando sinais de
alta velocidade.
O modelamento eltrico das tiras de interconexo por meio de linhas de

transmisso no , no entanto, diretamente utilizvel em programas usuais de simulao
de CIs digitais. Assim, torna-se necessrio modelar as interconexes metlicas por meio
de elementos concentrados tipo RC. Essa simplificao do modelo das interconexes
vlida se os tempos de subida e descida, tr e tf, dos sinais envolvidos forem pelo menos
uma ordem de grandeza maiores que os tempos de propagao destes sinais nas trilhas de
interconexo mais longas, tw(max). Para exemplificar a simplificao do modelo, considere
CIs de alta velocidade e complexidade MSI construdos em substato GaAs. Os tamanhos
de chip envolvidos esto entre 2 e 4 mm. Assumindo-se ento que a mxima interconexo
interna no ultrapassa metade do tamanho do chip, tem-se:
lmax = lchip/2 = 2 mm; r = 4,5(a);
(a)
Este valor de constante dieltrica relativa refere-se ao processo H-GaAs III da Vitesse.
120
lmax r
resulta em: t wmax = 14 ps (4.1)
co
Considerando-se que valores tpicos de tr e tf esto entre 100ps a 300ps, tem-se:
tr, tf > 10 t w max

(4.2)
Portanto, os atrasos de propagao nas interconexes metlicas podem ser representados

por meio de circuitos RC em vez de linhas de transmisso, quando se considera
comprimentos de interconexo de alguns milmetros. Assim, pode-se modelar essas
interconexes por meio de elementos concentrados7,14,90, como visto na figura 4.6.
C12
tira metlica de interconexo w
Rwire
1 2 1 2
= s
Rshunt Cwire h Cwire
r=13 dieltrico
substrato semi-isolante GaAs inter-nvel
Figura 4.6 Interconexo metlica modelada por elementos concentrados RC.
Adicionalmente, pode-se introduzir as seguintes simplificaes:

condutncia shunt, Rshunt: modela as perdas no substrato semi-isolante; pode ser
desprezada para a maior parte da aplicaes digitais de alta velocidade (f < 5 GHz);
capacitncia de linha, Cwire: a capacitncia formada entre o metal de interconexo e o

plano terra do circuito. Seu clculo funo da espessura mdia do dieltrico inter-
nvel, do substrato e da geometria dos metais de interconexo, os quais possuem
largura mnima dependente do processo de fabricao. Como a constante dieltrica
relativa do GaAs elevada (r 12,9), a minimizao de Cwire torna-se crucial para
operao em alta velocidade. Para tanto, emprega-se um dieltrico inter-nvel de r
menor, ou mesmo emprega-se frequentemente metal areo (conexes air-bridge),
reduzindo-se ainda mais o valor de Cwire por unidade de comprimento. A capacitncia
total de inteconexo, Cwire, formada pelas contribuies da capacitncia de placa
paralela, a capacitncia de borda e a capacitncia formada pelo cruzamento entre
linhas. Geralmente, esta ltima capacitncia pode ser ignorada. Para o processo
QED/A esto disponveis dois metais de interconexo, figura 4.7, sendo os valores de
Cwire, sintetizados no quadro 4.4:
Quadro 4.4 Capacitncia de linha, Cwire, para o processo QED/A TriQuint

Via de Interconexo m]
Cwire [fF/ m]
wmin [
Metal 1 (sobre Si3N4) 0,15 2
Metal 2 (areo) 0,07 3

121
3 m
METAL 2
passivao Si 3N4
1 m
METAL 1
2 m
r = 1
t = 0,2 m
Si 3 N 4
r = 7,5
H = 508 m
substrato semi-isolante GaAs, r = 13
Figura 4.7 Metais de interconexo, Metal 1 e 2 (areo) para o processo QED/A:

larguras mnimas, espessura do dieltrico Si3N4 inter-nvel e do substrato.
resistncia srie, Rwire: depende do processo tecnolgico. Resistncias de folha da

ordem de 0,02 / podem ser obtidas. A resitncia srie torna-se uma limitao severa
apenas para dispositivos de altssima velocidade capazes de entregar na sada sinais
com tr, tf < 10ps. A resistncia de folha deve ser da ordem de 0,03 / para no
degradar os tempos de subida e descida6. Para o processo QED/A, tem-se:
RS1ME = 0,085 / ; para metal 1 e wmin = 2m
RS2ME = 0,020 / ; para metal 2 e wmin = 3m (metal areo)
Portanto, considerando-se a tecnologia QED/A da TriQuint e utilizando-se metal areo
para as interconexes longas em um CI de complexidade MSI, pode-se desprezar a
contribuio de Rwire no modelamento eltrico das interconexes. Assim, as linhas de
interconexo podem ser consideradas puramente capacitivas.
Pode-se estimar o valor de Rwire mximo considerando-se resistncia de folha do metal

empregado na interconexo, Rsheet, comprimento mximo, lmax, e largura mnima do
metal, wmin:
Rsheet .lmax
RwME = (4.3)
max
wmin
Adicionalmente, Bakoglu91 mostrou que a contribuio de Rwire pode ser desprezada

se:
Rwire 2,3 Ron (4.4)
onde: Ron = resistncia dreno-fonte do transistor em conduo; para a famlia SCFL,

figura 4.8, a magnitude de Ron leva em conta as resistncias do transistor em
conduo e dos diodos deslocadores de nvel, dependendo do nvel de
interconexo de sada considerada, A, B ou C.
122
Esta formulao advm da anlise temporal em uma rede RC. Sob excitao a um
degrau de tenso, o tempo t0-90% necessrio para que a tenso de sada em uma rede
RC, considerando elementos distribudos e concentrados, varie de 0 a 90% de seu valor
final de 1,0RC e 2,3RC, respectivamente. Uma boa aproximao para o atraso de
interconexo pode ser obtido combinando-se o efeito de elementos capacitivos e
resistivos concentrados, Ron e Cin , e distribudos, Rwire, Cwire91,92:
t0-90% = 1,0 Rwire Cwire + 2,3 (Ron Cwire + Ron Cin + Rwire Cin) (4.5.a)
que pode ainda ser aproximado, com erro menor que 4% em toda a faixa dos
parmetros, por:
t0-90% Cwire (2,3 Ron + Rwire) (4.5.b)
VDD
VDD
Ron
Rwire
A
=
Cwire Cin
B
Sadas SCFL Entrada SCFL
Figura 4.8 Modelo com parmetros RC para o atraso de interconexo em clulas

internas SCFL.
Analisando a influncia de Rwire, Cwire e Ron no modelamento RC de interconexo em

funo da densidade de empacotamento em CIs, Bakoglu obteve, para diferentes
materiais de interconexo (Al, WSi2 e Si Poly), diferentes larguras de transistores MOS
de sada (Ron) e distintos comprimentos de interconexo, a largura tima das fitas de
interconexo, parcialmente reproduzido na figura 4.9. Para cada comprimento de
interconexo, material e Ron existe uma largura mnima de interconexo a partir da qual
o atraso de propagao RC torna-se praticamente constante (mnimo) e independente
de acrscimos na largura da fita de interconexo. Este ponto representa o canto da
curva, e corresponde a Rwire 2,3 Ron.
A resistncia de sada do transistor em conduo, Ron, depende da largura do canal do
transistor, Wg, da dopagem e espessura da camada ativa, da tenso de alimentao e
frequncia de operao. A figura 4.10 reproduz43 valores de Rds para transitores de
enriquecimento da TriQuint, com largura de porta de 300 m. Para o pior caso de
operao das clulas padro, Vgs = +0,6 V e Vds = +0,5 V, Rds vale aproximadamente
150 e as resistncias de fonte e dreno correspondentes valem Rs = 0,77 e Rd =
3,36 . Neste caso, a resistncia dreno-fonte, Rds, uma boa estimativa para Ron.
123
Escalonando-se esses valores para MESFETs com 30 m de largura de porta,

utilizados como seguidor de fonte nas sadas das clulas padro de maior potncia da
biblioteca QLSI, resulta em uma estimativa para Ron(min) = 1500 , Rs = 7,7 e Rd =
33,6 .
Assim, na maior parte das aplicaes de CIs digitais de alta velocidade e
complexidade MSI a equao 4.4 pode ser satisfeita, e portanto, as linhas de
interconexo podem ser modeladas apenas por Cwire.
10-5
Poly
10-6
Atraso de Interconexo [seg]
WSi2
10-7 Ron=10K
Al
10-8
Ron=1K
Rwire = 2,3Ron
10-9
0,1 1 10 100
Largura da Fita de Interconexo [um]
Figura 4.9 Atraso de interconexo em funo do w de trs materiais, duas larguras

de transistor MOS de sada e comprimento de interconexo de 5mm.
Figura 4.10 Rds para transistores E-MESFET, processo QED/A da TriQuint43.
124
rudo de crosstalk: os efeitos de crosstalk em um chip so ocasionados

dominantemente por acoplamento capacitivo. Problemas com crosstalk surgem em CIs
com tamanhos de die elevados, quando ento existem linhas de interconexes longas
e paralelas transportando sinais distintos de alta velocidade, fisicamente muito
prximos. Existe ainda rudos de crosstalk ocasionados pelo encapsulamento. Esta
fonte de crosstalk em CIs de alta velocidade pode ser controlada atravs do
reposicionamento relativo dos sinais de entrada e sada. Neste tipo de crosstalk, o
acoplamento entre os sinais dos pads capacitivo e indutivo, devido aos fios de
interconexo longos entre pad e terminal da cpsula.
Devido alta constante dieltrica do substrato semi-isolante de GaAs, ter-se-ia, a
princpio, maiores problemas com rudo devido a crosstalk em GaAs que em substrato
de Si. Tomando-se como exemplo duas linhas de interconexo, depositadas
diretamente sobre o substrato, de largura w = 2m e separadas por s = 2m, figura 4.6,
o rudo devido ao acoplamento entre as duas linhas14 da ordem de 30% em substrato
de GaAs, mas de apenas 2% em substrato de Si com xido de passivao SiO2, o qual
apresenta r = 3,9. Pela mesma razo, a capacitncia de linha-linha, C12, tambm
muito maior no substrato de GaAs. No entanto, o rudo de crosstalk pode ser reduzido
para 17% usando-se dieltrico inter-nvel de constante baixa. Pode-se mesmo reduzir
ainda mais o crosstalk para valores em torno de 8% empregando-se vias de
interconexo areas (air-bridge). O processo tecnolgico QED/A emprega tanto metal
areo (metal 2) quanto uma via de interconexo (metal 1) separada do substrato pelo
dieltrico Si3N4 de constante r = 7,5 com o intuito de reduzir a magnitude da
capacitncia de crosstalk. Assim, o uso de metal areo em GaAs reduz em muito as
magnitudes das capacitncias de linha, Cwire, e de crosstalk, C12.
Empregando-se a equao de microlinhas, obtm-se capacitncias de interconexo
menores em substrato de GaAs com tecnologia de interconexo area do que para
linhas depositadas sobre uma camada de xido de silcio de espessura t = 1 m sobre
substrato de silcio. Na figura 4.11 encontra-se sintetizado o clculo de Cwire em funo
da largura w da linha de interconexo para trs substratos distintos. Obtm-se, para w =
3 m, Cwire estimado em 0,060 fF/m para Cwire em substrato de GaAs, com espessura
H = 250 m e linha de interconexo diretamente depositada sobre substrato, e 0,155
fF/m para substrato de Si. Para w = 1 m, estes valores so reduzidos a 0,052 e 0,079
fF/m, respectivamente. Alm disto, o comportamento de Cwire em relao a largura de
linha apresenta crescimento mais acentuado para substratos de Si.
J a figura 4.12 apresenta a capacitncia total, de uma linha central em relao a
duas outras adjacentes, Ctotal = Cwire + 2C12, separadas por uma distncia s,
considerando-se trs tecnologias de interconexo: metal areo, linha sobre dieltrico e
linha imersa em dieltrico e largura de linha w igual ao espaamento entre linhas, s.
Obteve-se14, para w = 1m e H = 250 m, Ctotal = 0,25 fF/m para linha imersa em
125
dieltrico de r = 6 depositado sobre substrato de GaAs. Este valor reduzido para

0,080 e 0,050 fF/m para linhas sobre dieltrico inter-nvel de r = 4 e linha area,
respectivamente. Assim, pode-se obter valores de Ctotal menores para substratos de
GaAs empregando-se tecnologias de interconexo area ou de linhas depositadas sobre
dieltricos inter-nvel com baixo r.
Figura 4.11 Cwire calculada em funo da largura da linha de interconexo para:

substrato de Si com espessura de xido t = 1 m; substrato de GaAs e
Safira14.
Figura 4.12 Capacitncia total entre linhas fortemente acopladas14 .
Na tecnologia de interconexo area, a influncia da capacitncia de crosstalk

sobre Ctotal praticamente desprezvel face ao valor de Cwire, como pode ser verificado
comparando-se os valores de Cwire e Ctotal nas figuras 4.11 e 4.12. Note ainda que Ctotal
126
obtida para a linha imersa em SiO2 e substrato de Si maior que para GaAs com
tecnologia de interconexo area ou imersa em dieltrico de baixa constante dieltrica
relativa.
Atualmente, os processos de fabricao de CI em Si no dispem da tecnologia de
interconexo area, uma vez que a filosofia destes processos leva em conta grande
volume de produo e reduzidssimo custo de fabricao. Com o aumento de interesse
em circuito de alta velocidade e o consequente escalonamento dos processos, pode-se
esperar a incorporao da tecnologia de interconexo area em alguns processos em
Silcio. No entanto, para o estado atual da arte de ambas as tecnologias, possvel
obter capacitncias de interconexo menores em CIs com substrato de GaAs do que
em Si se as vias de interconexo no forem depositadas diretamente sobre o substrato
de GaAs.
4.5.2 Parmetros Potncia-Velocidade e Carregamento Capacitivo
Uma vez escolhida a arquitetura do demultiplexador, faz-se necessrio selecionar

as clulas padro a serem utilizadas na implementao do circuito. Neste ponto, deve-se
levar em considerao a taxa de operao da clula, sua interao com outros elementos
do circuito e tambm a minimizao do consumo de potncia. As principais
consideraes na seleo das clulas padro so:
a) taxa mxima de operao, ftoggle, para as clulas de memria, ou, alternativamente, a
largura mnima de pulso associada a uma banda de passagem equivalente, BW, para
clulas combinatrias, deve ser maior que a taxa nominal de operao da clula no
circuito.
A taxa mxima de operao da clula padro depende da capacitncia total associada
ao n de sada da mesma, Cload, relacionada pela equao 4.6:
Cload = Cwire + Cfan-out (4.6)
onde:
Cfan-out : a capacitncia devido ao fan-out.
Cwire :capacitncia de interconexo
A capacitncia de fan-out a somatria de todas as capacitncias de entrada, Cin, das

clulas padro conectadas ao n de sada:
Cfan-out = Cin (4.7)
A capacitncia de interconexo, Cwire, surge das capacitncias parasitrias existentes

entre as trilhas de interconexo e o substrato de GaAs, resultando em uma carga
127
adicional para as sadas das clulas. A capacitncia de interconexo deve ser

cuidadosamente considerada em CIs de alta velocidade. Para se ter uma estimativa do
valor de Cwire, antes mesmo da fase de leiaute, pode-se empregar a seguinte frmula
emprica sugerida pela TriQuint44, vlida para o processo QED/A:
Cwire = CFO (FO + 1)1,1 (4.8)
onde: FO = n de clulas conectadas ao n de sada;

CFO= fator de capacitncia; assume valores entre 25fF a 35 fF, dependendo
da complexidade do circuito; por exemplo, para um projeto com n de
clulas 300, CFO = 25 fF.
Em tecnologias baseadas em MESFETs de GaAs, Cwire apresenta a mesma ordem de
grandeza que Cin, devendo ser minimizada durante a etapa de leiaute do circuito. O
quadro 4.5 apresenta valores tpicos estimados de Cwire, obtidos a partir da equao 4.8,
em funo do fan-out, comparando este valores com as capacitncias de entrada, Cin,
das diferentes verses de potncia de clulas-padro QLSI. A capacitncia de
interconexo por unidade de comprimento depende do processo de fabricao do CI.
Para o processo QED/A da TriQuint, empregado para fabricar o demultiplexador,
existem duas camadas de metais de interconexo, com magnitudes por unidade de
comprimento apresentadas no quadro 4.4. A reduo de Cwire obtida atravs da
otimizao do posicionamento relativo das clulas interconectadas e do emprego da via
area de interconexo a qual reduz metade a Cwire, para w = wmin, em relao a via de
metal de interconexo depositada sobre dieltrico inter-nvel Si3N4. Designa-se ento
prioridade mxima aos ramos que operam em alta taxa na fase de roteamento afim de
se obter comprimentos de interconexo mnimos.
Uma vez conhecida a capacitncia total associada ao n de sada da clula, Cload, a taxa
mxima de operao, ftoggle, para o pior caso de variao de processo e de temperatura
pode ser calculada considerando o caso limite para as equaes 3.5.a e 3.5.b, que
resultam nas equaes 4.9.a e 4.9.b44:
tpw = 1,5.pd + 2,6.Loading Delay.Cload , ou (4.9.a)
1
f toggle = (4.9.b)
3. pd + 5 ,2. LoadingDelay . Cload
Para a mesma funo lgica esto disponveis na biblioteca QLSI clulas com distintas
verses de consumo de potncia, associadas a diferentes taxas mximas de operao
para clulas inseridas em um mesmo circuito. O apndice A4.2 apresenta as folhas de
dados, com os parmetros mencionados acima, de todas as clulas, e respectivas
verses de consumo, empregadas no projeto do demultiplexador.
128
Quadro 4.5 Valores tpicos de Cwire e Cin para o processo QED/A

FO Cwire (fF) Famlia de potncia Cin (fF)
1 54 SF 105
2 84 SM 35
3 115 SS 18
4 147 SL 17
b) A energia dinmica de chaveamento, Pdiss x pd, deve ser minimizada com o objetivo de
se obter menor consumo de potncia e, consequentemente, maiores nveis de
integrao. Deve-se ter o produto Pdiss x pd < 0,1pJ para se obter circuitos LSI
operando em taxas de Gb/s7, figura 2.1.
Clulas padro SCFL de baixo consumo de potncia apresentam capacitncias de
entrada, Cin, menores que as clulas de consumo de potncia elevado, quadro 4.5.
Assim, a escolha de clulas de consumo de potncia mais baixo, quando possvel,
reduzir tambm o carregamento capacitivo dos ns onde as mesmas so conectadas, o
que importante para operao em alta velocidade.
c) Ateno especial deve ser dedicada capacidade de fan-out das clulas padro que
alimentam simultaneamente um grande nmero de entradas de relgio. Neste caso, as
bordas do sinal de relgio tornam-se lentas devido a este alto fan-out. Isto pode ser
desastroso para flip-flop tipo master-slave, onde o latch slave deve entrar em
estado de reteno antes do latch master tornar-se transparente. O parmetro que
expressa essa capacidade de alimentao, ou sensibilidade ao carregamento de sada de
cada clula o fator Loading Delay, expresso em unidade de tempo por unidade de
capacitncia. Clulas de potncia/capacidade elevada apresentaro reduzidos fatores
de atraso de carregamento. Reproduz-se, no quadro 4.6, a capacidade de fan-out para
cada uma das principais verses de clula disponveis na biblioteca QLSI TriQuint44.
Quadro 4.6 Nmero mximo de flip-flops que podem ser alimentados por uma nica
porta lgica para as diferentes verses de potncia de clula.
verso da clula verso da clula alimentada
alimentadora SM SS SL
SF 18 26 26
SM 6 8 8
SS 0 3 3
SL 0 1 1
SMBUFLn 27 39 39
Obs: valores de capacitncia de interconexo estimados em 1,5 .Cwire
129
Quando se implementa um circuito com clulas padro da biblioteca QLSI, o atraso de

carregamento devido ao fan-out e s capacitncias parasitrias de interconexo no
deve exceder 300 ps, para quaisquer portas lgicas que alimentem entradas de relgio,
de set ou de reset, como definido pela equao 4.10.
Load Delay = 2.6 . Loading Delay .Cload 300 ps (4.10)
Este valor mximo para atraso de carregamento total est diretamente relacionado ao
mximo slew rate permitido nos ramos de relgio dos flip-flops. Existe relao
direta entre slew rate e atraso de carregamento. Quanto maior o fan-out, maior ser o
atraso devido s capacitncias associadas ao ramo analisado e, portanto, mais lentas
sero as transies dos nveis lgicos.
Fan-outs muito grandes so problemticos se alimentados por uma nica porta,
particularmente quando associado a ramos de relgio. A transio completa dos nveis
torna-se muito lenta. Em flip-flops tipo D, onde o mesmo sinal de relgio alimenta dois
latchs, deve-se ter o bloco slave em estado trancado (latched) antes do bloco
master tornar-se transparente.
A capacidade de "fan-out" de uma clula SCFL essencialmente limitada pelas

capacitncias associadas ao n de sada, Cload, uma vez que as impedncias de entrada
so bastante elevadas devido s caractersticas da montagem diferencial desta famlia
lgica.
O quadro 4.7 resume os principais parmetros para as diferentes verses de potncia

das clulas padro QLSI-TriQuint. Note que para uma verso de clula de maior
potncia, est associado um menor tempo de atraso bsico, menor sensibilidade ao
carregamento, maior rea ocupada e uma taxa de operao mxima mais elevada.
Quadro 4.7 Parmetros caractersticos das clulas QLSI considerando as diferentes

verses de potncia.
Famlia Potncia Atraso bsico Sensibilidade ao
FI=3, FO=1 carregamento
SF 24 mW 65/ - / - ps 16 ps/FO
SM 8 mW 83/123/163 ps 16 ps/FO
SS 4 mW 115/160/205 ps 21 ps/FO
SL 2 mW 110/160/210 ps 35 ps/FO
d) Como visto no tem 2.3.2, figuras 2.13, 2.14 e 3.16 a 3.18, clulas padro SCFL
possuem entradas e sadas multi-nveis devido ao fato da implementao de funes
lgicas combinatrias e de memria ser realizada atravs do empilhamento de
130
transistores em um amplificador diferencial. Assim, faz-se necessrio o uso de diodos

deslocadores de nveis de tenso nos buffers de sada. Apenas entradas e sadas
operando com mesmo nvel de tenso podem ser interconectadas devido a razes de
compatibilidade:
(sada entrada): Y1 A1; Y2 B2; Y3 C3.
Entradas com diferentes nveis tero diferentes atrasos intrnsecos, pd, que devem ser
corretamente computados quando se calcula a taxa mxima de operao da clula
atravs da equao 4.9.
No quadro 4.8 esto relacionadas todas as clulas padro da biblioteca QLSI-

TriQuint empregadas no projeto, bem como a funo e os nomes das entradas e sadas de
cada uma dessas clulas.
Quadro 4.8 Relao de todas as clulas QLSI-TriQuint empregadas na construo do

demultiplexador com as respectivas funes e nomes das entradas e sadas.
Apelido TriQuint Funo Entradas Sadas Alimentao
AND2 SM01 And a1, na1, b2, nb2 y1, ny1, y2, ny2, y3, ny3 VEE, VDD
B70 SM10 Buffer a1, na1 y1, ny1, y2, ny2, y3, ny3 VEE, VDD
BS2 SMBUFL2 Buffer a2, na2 y2, ny2 VEE, VDD
FLD SLDDFF Flip-flop d, nd, ck, nck q1, nq1, q2, nq2, q3, nq3 VEE, VDD
FMD SMDDFF Flip-flop d, nd, ck, nck q1, nq1, q2, nq2, q3, nq3 VEE, VDD
FPD SPDDFF Flip-flop d, nd, ck, nck q1, nq1, q2, nq2, q3, nq3 VEE, VDD
FSD SSDDFF Flip-flop d, nd, ck, nck q1, nq1, q2, nq2, q3, nq3 VEE, VDD
FJDR SJDDFFR Flip-flop c/ reset d, nd, ck, nck q1, nq1, q2, nq2, q3, nq3 VEE, VDD
FMDR SMDDFFR Flip-flop c/ reset d, nd, ck, nck, r, nr q1, nq1, q2, nq2, q3, nq3 VEE, VDD
FMT SMTFFR Flip-flop toggle ck, nck, r, nr q1, nq1, q2, nq2, q3, nq3 VEE, VDD
IND IMES2 I/O de entrada in, nin y1, ny1, y2, ny2 VEE, VDD, VDDP
INS IMES1 I/O de entrada in, vref y1, ny1, y2, ny2 VEE, VDD, VDDP
ODL OLSE2 I/O de sada a2, na2 out, nout VEE, VDD, VDDP
OTL OLSE1 I/O de sada a2, na2 out VEE, VDD, VDDP
FLL SLDDML Master Latch d, nd, ck, nck q1, nq1, q2, nq2, q3, nq3 VEE, VDD
FML SMDDML Master Latch d, nd, ck, nck q1, nq1, q2, nq2, q3, nq3 VEE, VDD
FSL SSDDML Master Latch d, nd, ck, nck q1, nq1, q2, nq2, q3, nq3 VEE, VDD
SELL SL2MUX Mux 2:1 a1, na1, b1, nb1, s2, ns2 y1, ny1, y2, ny2, y3, ny3 VEE, VDD
SELM SM2MUX Mux 2:1 a1, na1, b1, nb1, s2, ns2 y1, ny1, y2, ny2, y3, ny3 VEE, VDD
131
Note-se que entradas e sadas de quaisquer clulas estaro sempre referenciadas

pelos ndices 1, 2 ou 3. Na biblioteca QLSI-TriQuint dispem-se de clulas padro de
diferentes verses e mesma funo lgica, cujos componentes diferenciam-se quanto
potncia dissipada, tempos de atraso, capacitncias de entrada, sensibilidade ao
carregamento capacitivo de sada e capacidade de fan-out, como pode ser visto no
apndice A4.2.
Analisa-se a seguir a escolha das clulas padro QLSI-TriQuint para cada sub-
bloco integrante ao demultiplexador do ponto de vista de funcionalidade, consumo de
potncia e velocidade luz dos critrios apresentados neste tem.
4.5.3 Projeto do Demultiplexador 1:4 e 1:16
Para uma anlise do demultiplexador 1:16 basta ampliar o conceito de

demultiplexagem de quatro canais empregando blocos Demux 1:2, anteriormente
analisado no tem 2.3.6. A figura 4.13 apresenta esquematicamente a expanso do
demultiplexador 1:4 para 1:16.
DEMUX 1:4
DATA
Figura 4.13 Expanso da ordem de N=2 para N=4 em um demultipexador rvore com
flip-flop tipo D/Tristage.
Como a taxa de operao a cada etapa de demultiplexagem decresce pelo fator de

2, deve-se otimizar a escolha dos flip-flops tipo D e latch que compem o Demux 1:2 em
132
cada etapa, levando-se em conta o consumo de potncia versus mxima taxa de relgio
desses flip-flops. O quadro 4.9 resume a escolha das composies de flip-flop tipo D e
Latch para cada uma das 4 etapas, baseada nas clulas disponveis na biblioteca QLSI-
TriQuint. O clculo da ftoggle segue a equao 4.9; a obteno de Cwire nesta fase
preliminar estimada a partir da equao 4.8.
Deve-se notar ainda que os atraso de propagao ao longo dos blocos Demux1:2
nas 4 etapas de demultiplexagem devero ser aproximadamente iguais aos respecitvos
atrasos dos divisores de relgio assncronos para que na haja reduo na margem de fase
interna em nenhuma das etapas.
Quadro 4.9 Escolha das verses de clulas para o sub-bloco demultiplexador 1:4 e 1:16
considerando os parmetros consumo de potncia versus velocidade.
Etapa Latch Flip-flop tipo D Fnom. [Mb/s]

(N) apelido clula Fmxa [Mb/s] apelido clula Fmxa [Mb/s] na etapa
1 FML SMDDML 1486 FMD SMDDFF 1271 1244
2 FML SMDDML 1486 FPD SPDDFF 1339 622
3 FSL SSDDML 982 FSD SSDDFF 773 311
b
4 FLL SLDDML 725 FLD SLDDFF 586/590 155
1 B70 SM10 1712 1244
1,1
(a) Cwire estimado equalizado = 25 (FO + 1) [fF] (b) para Cin de I/O / Sel 2:1
Estima-se no quadro 4.10 a potncia consumida e a rea relativa ocupada prevista

pelo sub-bloco Demultiplexador 1:4/1:16 a partir dos dados contidos no manual QLSI-
TriQuint.
Quadro 4.10 Potncia consumida e rea relativa (u.a) para as clulas do circuito
Demultiplexador 1:4 e 1:16
Apelido Clula Funo Quant. Potncia Pot. Total u.a u.a.total

B70 SM10 Buffer 1 8 8 1 1
FLL SLDDML Latch 8 2 16 1 8
FSL SSDDML Latch 4 4 16 1 4
FML SMDDML Latch 3 8 24 1 3
FLD SLDDFF Flip-flop 16 4 64 2 32
FMD SMDDFF Flip-flop 2 16 32 2 4
FPD SPDDFF Flip-flop 4 12 48 2 8
FSD SSDDFF Flip-flop 8 8 64 2 16
Consumo de potncia e rea Relativa para o DEMUX 272 mW 76
133
4.5.4 Projeto dos Divisores de Relgio
O circuito Divisores de Relgio emprega contador assncrono tendo como

elemento bsico o flip-flop tipo D, para o primeiro divisor por 2, e o tipo Toggle nos
demais divisores de relgio. Esses dois tipos de flip-flops so disponveis na biblioteca
QLSI-TriQuint em verses distintas de consumo de potncia e velocidade. Para o
Demultiplexador 1:16, deve-se usar quatro divisores por dois em cascata a fim de se obter
as respectivas fases e taxas de relgio, CK/2, CK/4, CK/8 e CK/16, empregadas nas
etapas de demultiplexagem da topologia tipo rvore. O mesmo circuito gera os sinais de
relgio CK/2 e CK/4 empregados no modo de demultiplexagem 1:4. A sada do divisor
por 4, CK/4, ou a sada do divisor por 16, CK/16, conectada sada de relgio (CKO,
NCKO) mediante a seleo do modo Demultiplexador 4 ou modo Demultiplexador 16, a
ser descrito mais adiante. A figura 4.14 apresenta a configurao dos divisores de relgio
empregando clulas padro QLSI-TriQuint. Deve-se observar que o segundo, terceiro e
quarto estgios, que geram respectivamente os sinais CK/4, CK/8 e CK/16, empregam
flip-flop tipo T da biblioteca. No entanto, devido a no disponibilidade de flip-flop's tipo
T de alta velocidade na biblioteca, foi necessrio adotar outro procedimento para se obter
o primeiro divisor de relgio que deve operar em taxa de 2,5 Gb/s. Este divisor, contido
no sub-bloco de SKIP, foi obtido empregando-se um flip-flop tipo D de alta potncia,
disponvel na biblioteca, e minimizando as capacitncias de carregamento do mesmo com
o objetivo de maximizar a taxa de operao.
As fases relativas dos sinais de relgio obtidas nas sadas dos divisores estticos
so mostradas na figura 4.15. Bordas de descida na entrada de relgio, ck, tanto dos flip-
flops tipo Toggle quanto dos tipo D ocasionam mudana de estado nas sadas q e nq dos
respectivos elementos de memria. Nesta condio, SEL1 e SEL2 assumem valor lgico
1 estando todos os divisores ativos. A mesma figura ilustra ainda a atuao do sinal de
controle SKP sobre o segundo, terceiro e quarto divisor de relgio. Note-se que o
alargamento de meio perodo do sinal de relgio Ck/2_skp, proveniente da atuao do
circuito de Skip, ser transferido s taxas mais baixas de relgio.
O quadro 4.11 apresenta a escolha da verso das clulas-padro para o circuito
Divisores de Relgio em funo da minimizao do consumo de potncia. A coluna Fmax
apresenta a frequncia mxima de operao estimada para a clula a partir da equao
4.9, para a pior condio de variao de processo e temperatura. Essa frequncia foi
calculada para duas condies: capacitncia Cwire estimada pela equao 4.8 e Cwire
reduzida a metade desse valor. Note-se que h pelo menos um ramo onde Cwire deve ser
minimizado nas etapas de leiaute. Neste sub-bloco tambm aparece a limitao do
processo tecnolgico quando se analisa a mxima taxa de operao prevista do flip-flop
tipo D, SJDDFFR, empregado no primeiro divisor por 2: 2,0 Gb/s, com Cwire minimizado.
Note-se que para condies nominais de processo este flip-flop dever operar como
divisor por 2 at 3,0 GHz, atendendo necessidade de projeto. No entanto, prevendo a
134
degradao dessa taxa mxima devido a desvio de processo, um caminho alternativo para
CKIN foi incorporado justamente para contornar tal limitao. A soluo adotada ser
analisada no tem 4.5.5.
Figura 4.14 Divisores Estticos de Relgio e parte do circuito de controle empregando

clulas-padro QLSI-TriQuint
Atuao do circuito de Skip
Ck/2_Skp
CK/4
CK/8
CK/16
1/2TCK
Figura 4.15 Carta de tempos ideal para os divisores estticos de relgio
Quadro 4.11 Escolha das verses de clulas para o sub-bloco Divisor de Relgio
considerando os parmetros consumo de potncia versus velocidade.
Etapa Divisor por 2 esttico e Buffers Fnom [Mb/s]

Funo
(N) apelido clula Fmxa [Mb/s] na etapa
1 FJDR SJDDFFR 1840 / 2000b,c 2488 1 div. 2
2 FMT SMTFFR 1177 /1333c 1244 2 div. 2
3 FMT SMTFFR 1359 622 3 div. 2
4 FMT SMTFFR 1177 311 4 div. 2
2 2933 622 buffers para
3 BS2 SMBUFL2 2308 311 as fases de
4 1202 155 relgio
(a) Cwire estimado equalizado = 25 (FO + 1)1,1 [fF];
(b) limitao do processo tecnolgico, j previsto;
(c) Cwire / Cwire(50%): minimizar Cwire na etapas de placement e roteamento.
135
O quadro 4.12 resume o consumo de potncia e a rea relativa ocupada pelo

circuito divisores de relgio em funo das clulas padro escolhidas.
Quadro 4.12 Potncia Consumida pelas clulas do Circuito Divisores de Relgio

Apelido Clula Funo Quant. Pot. Pot. Total u.a. u.atotal
FJDR SJDDFFR Flip-flop c/ reset 1 32 32 2 2
BS2 SMBUFL2 Buffer 3 24 72 1 3
FMT SMTFFR Flip-flop toggle 3 16 48 2 6
Consumo de Potncia e rea Relativa - Divisor de Clock 152 mW 11
O quadro 4.13 apresenta os tempos de propagao intrnseco dos flip-flop tipo D

empregados nos blocos Demux 1:2 com os atrasos dos flip-flop tipo T dos divisores de
relgio assncronos. Verifica-se que para a segunda, terceira e quarta etapas de
demultiplexagem, o tempo de propagao intrnseco dos Demux 1:2 est equalizado ao
atraso de propagao do respectivo divisor por 2. J para a primeira etapa de
demultiplexagem, obteve-se, como justificado anteriormente, mxima margem de fase
empregando-se atrasos lgicos e fsicos. Finalmente, associa-se no quadro 4.13 o menor
perodo de dado nominal na etapa, mostrando que a influncia do pd sobre o margem de
fase interna decresce ao longo das diversas etapas de demultiplexagem .
Quadro 4.13 Comparao entre os atrasos de propagao intrnseco dos flip-flop dos
divisores e dos Demuxs 1:2.
ETAPA pd(div2) pd(D-ff) menor Tdado
2 154 ps 1600 ps
3 175 ps 196 ps 3200 ps
4 210 ps 6400 ps
1 M. F. otimizada via atraso lgico + fsico
4.5.5 Projeto do Circuito de Seleo de Modo Demultiplexador 1:4/1:16 e do Circuito

Desabilitador das Sadas
O circuito de seleo de modo demultiplexador 1:4 ou 1:16 atua no

redirecionamento de parte dos dados demultiplexados na segunda ou quarta etapa para as
sadas. Uma vez que a estrutura tipo rvore expansvel e repetitiva, obtm-se um
demultiplexador de 1:16 pela simples expanso do Demultiplexador 1:4. Assim, no modo
Demultiplexador 1:4 (SEL1 = "0") as 4 sadas da segunda etapa de demultiplexagem de
dados so redirecionadas para os terminais de sada atravs de quatro seletores 2:1, como
esquematizado na figura 4.16. Adicionalmente, o sinal de controle SEL1 = "0" inibe a
transio de nveis das doze demais sadas, uma vez que a sada da porta AND2 impe a
136
condio de reset para o 3 e 4 divisor (Div 8 e 16), figura 4.14, estabelecendo a

condio de ausncia de transies lgicas para as sadas demultiplexadas.
Concomitantemente, outro seletor 2:1 conecta o sinal de CLK/4 ao terminal de CKO. J
no modo Demultiplexador 1:16 (SEL1 = "1"), todas as 16 sadas esto habilitadas, atravs
da atuao das fases de relgio, e o sinal de relgio dividido (CKO) est conectado ao
ltimo divisor de relgio que fornece o sinal na taxa de CK/16.
Alm da seleo de modo Demultiplexador 1:4/1:16, existe o sinal de controle
desabilitador da funo Demultiplexador, SEL2. Mantendo-se esta entrada de controle em
nvel lgico "0", inibe-se as transies de nveis em todas as 16 sadas de dados (D1 a
D16), pois SEL2 = 0 impe condio de reset em todos os 4 divisores por dois
assncronos. Assim, o sinal de sada de relgio dividido, CKO, permanecer em nvel
lgico "0", reduzindo o problema de crosstalk nos circuitos subsequentes.
etapas
3e4

etapas
1e2
Ck/2 Ck/4 Ck/8

Ck/16
Figura 4.16 Diagrama de blocos do demultiplexador enfatizando o circuito de Seleo

de Modo 1:4/1:16 e o circuito Desabilitador de Sadas
A figura 4.17 apresenta uma carta de tempos que ilustra a atuao do circuito de
Seleo de Modo 1:4 e 1:16 combinado com a atuao do circuito Desabilitador das
Sadas. Vale salientar que em condies normais de uso, a escolha do modo de
demultiplexagem feita apenas uma nica vez, por ocasio da insero do circuito
demultiplexador no sistema de recepo ptica, sendo esta escolha de modo configurado
por hardware. No entanto, faz-se aqui uma breve descrio do comportamento dos sinais
de sada em funo da atuao dos sinais de controle, SEL1 e SEL2. Inicialmente, as
entradas de sinais de controle do modo de demultiplexagem, SEL1, e o desabilitador de
sada, SEL2, esto ambas em nvel lgico "1", e portanto a funo Demultiplexador est
ativada e o modo de demultiplexagem 1:16 est selecionado. Assim, todas as 16 sadas de
dados esto habilitadas e o terminal de relgio de sada, CKO, est conectado ao sinal de
137
relgio dividido por 16, CK/16. A partir do instante em que for selecionado o outro modo
de demultiplexagem, Demultiplexador 1:4 (SEL1 = "0"), apenas 4 das 16 sadas
permanecem ativas, como indicado na figura 4.17. As demais permanecero estveis com
valor do ltimo nvel lgico vlido antes da atuao do sinal de controle SEL1 em tA.
Note que, agora, o sinal de relgio de sada est conectado internamente ao sinal de
relgio dividido por 4.
Observe-se ainda, na mesma figura, que o sinal de relgio de sada, CKO, e o
conjunto de bits de dados de sada, D1 a D16, esto todos alinhados no tempo. Note-se
que a borda de subida do sinal de relgio de sada deve coincidir com o centro da durao
dos sinais de dados de sada, caracterizando uma fase relativa de 180 entre dados e
relgio. Finalmente, a atuao do sinal desabilitador da funo demultiplexador, SEL2 =
"0", em tB, ocasionar ausncia de transies em todos sinais de dados de sada,
mantendo-os estveis com o ltimo nvel lgico vlido antes da atuao do sinal de
controle SEL2. Para o sinal de relgio de sada, SEL2 = "0" funciona como um "reset". O
sinal CKO manter-se- em nvel lgico "0" enquanto SEL2 permanecer em "0".
O quadro 4.14 resume a avaliao da mxima taxa de operao para as clulas
padro escolhidas para o sub-bloco Seletor de Modo e Desabilitador de Sada. J o quadro
4.15, estima o consumo de potncia e rea relativa empregados nos sub-blocos
mencionados.
tA tB
SEL1 Modo DMX 1:16 Modo DMX 1:4
SEL2 Desativa Funo DMX
CK/4
CK/16
D16 (D1) D16-1 D16-2 D16-3 D16-4 D1-1 D1-2 D1-3 D1-4 D1-5 D1-6 D1-7 D1-8D1-9 D1-10 Ausncia de transies (D1-10)
D12 (D2) D12-1 D12-2 D12-3 D12-4 D2-1 D2-2 D2-3 D2-4 D2-5 D2-6 D2-7 D2-8 D2-9 D2-10 Ausncia de transies (D2-10)
D14 D14-1 D14-2 D14-3 D14-4 D14-5 Ausncia de transies (D14-5) Ausncia de transies (D14-5)
D1-1 D1-2 D1-3 D1-4 D1-5 Ausncia de transies (D1-5) Ausncia de transies (D1-5)
D1
CKO
Figura 4.17 Carta de tempos ideal: Seleo de Modo 1:4/1:16 e Desabilitador de Sadas
do demultiplexador
138
Quadro 4.14 Escolha das verses de clulas para o circuito de Seleo de Modo
1:4/1:16 e Desabilitador de Sadas considerando parmetros consumo de
potncia versus velocidade.
Etapa Seletor de Modo + Desabil. Saida Fnom [Mb/s]

(N) apelido nome Fmxa [Mb/s] nas etapas
control AND2 SM01 113c baixa taxab
e
4 SELL SL2MUX 930 155
4 SELL SL2MUX 930 155
1,1
(a) Cwire estimado equalizado = 25 (FO + 1) [fF];
(b) sinal de controle assncrono com taxa de alguns Mb/s;
(c) embora aqui a porta no esteja alimentando a entrada de relgio de um flip flop,
adotou-se Loading Delaymax = 300ps.
Quadro 4.15 Potncia Consumida e rea relativa das clulas de Seleo de Modo
1:4/1:16 e Desabilitador de Sadas
Apelido TriQuint Funo Quant. Potncia Pot. Total u.a. u.atotal

AND2 SM01 And 1 8 8 1 1
SELL SL2MUX Mux 2:1 4 2 8 1 4
SELL SS2MUX Mux 2:1 1 2 2 1 1
Consumo de Potncia e rea Relativa -
18 mW 6
Clulas de Seleo de Modo + Desabilitador de Sadas
4.5.6 Projeto do Circuito de Skip Srie empregando Seletor 2:1 Modificado
Representa-se na figura 4.18 o diagrama esquemtico do circuito de Skip

modificado empregando clulas-padro QLSI-TriQuint e sua respectiva carta de tempos
est mostrada na figura 4.19. O primeiro divisor esttico por 2 foi realizado empregando-
se o flip-flop tipo D de mais alta potncia e velocidade, disponvel na biblioteca QLSI-
TriQuint.
O circuito de Skip sensvel a mudanas de nveis lgicos do sinal de controle
assncrono SKP. Este sinal ento sincronizado pelo sinal Ck/2 empregando-se um flip-
flop tipo D, aps o que atua na entrada de seleo, s, do seletor SELM, conectando ou
ck/2_dly ou seu complemento, nck/2_dly, sada do seletor. A fase relativa entre o sinal
de relgio, Ck/2, ramos D1, D2, e o sinal de controle de Skip, skp_sync, ramo B, foi
cuidadosamente ajustada durante as etapas de projeto do circuito, empregando-se atraso
lgico e fsico. Como resultado, metade do ciclo do sinal presente na sada do seletor,
skp2, omitido, ou, equivalentemente, o sinal de sada sofre rotao de 180, toda vez
139
que o sinal de controle de entrada SKP muda de nvel lgico 10 ou de 0 1,

como pode ser visto na figura 4.19. Obteve-se na fase de simulao lgica reduo
significativa na largura e amplitude do spikes: 30ps e 4%, respectivamente. O ajuste da
fase relativa, entre o sinal ck/2 e skp_sync, foi obtido empregando-se dois "buffers" em
cascata. Complementarmente, ajustou-se, ao nvel de leiaute, o comprimento das
conexes metlicas associadas aos dois ramos de entrada do segundo seletor 1:2 de sada,
SELM. Atravs da avaliao das capacitncias de conexo desses ramos nas etapas de
leiaute e ressimulao ps-leiaute foi possvel controlar o tempo de propagao dos sinais
naqueles dois ramos obtendo-se a condio de operao projetada. Note-se que o ajuste
desta fase relativa deve tambm levar em conta a diferena no tempo de propagao
intrnseco dos sinais de entrada a1 e b1 em relao ao sinal de controle no seletor SELM,
s2, respectivamente, pd = 78 ps e 138 ps, como pode ser visto no Apndice A4.2 (clula
SM2MUX).
ramo D1 ramo D2
** ++
Ck/2_Dly
Ck/2_ext Ck/2_in
Figura 4.18 Diagrama esquemtico do circuito de SKIP e parte do circuito de Controle

(CK2M) empregando clulas-padro TriQuint
O quadro 4.16 apresenta as frequncias mximas estimadas para as clulas do

circuito de Skip e parte do circuito de Controle. O flip-flop tipo D com reset, FJDR, faz
parte do circuito Divisores de Relgio e foi anteriormente analisado. Note-se que todas as
clulas operam com boa margem de segurana, para condies crticas de variao de
processo.
Finalmente, o quadro 4.17 resume o consumo de potncia e a rea relativa
necessrios ao circuito de Skip e parte do circuito de controle.
140
skp
ckin
Ck/2
NCk/2
skp_sync
diferena de propagao intrnseca dos sinais no SELM : 60 ps
Ck/2_dly
NCk/2_dly
skp2
"spike"
30 ps
Figura 4.19 Carta de tempos para o circuito de SKIP modificado apresentando em

detalhe a ocorrncia de spikes, empregando-se clulas-padro TriQuint
Quadro 4.16 Escolha das verses de clulas para o circuito de SKIP e parte do circuito
de Controle considerando os parmetros potncia versus velocidade.
Etapa SKIP + parte do CONTROLE Fin
[Mb/s]
(N) apelido nome Fmxa [Mb/s]
1(*) B70 SM10 2325 1244

(**)
1711 1244
1 (+) BS2 SMBUFL2 7641 2488
(++) 4276 1244
1 SELM SM2MUX 2247 1244
1 FMDR SMDDFFR 1453 1244
(a) Cwire estimado equalizado = 25 (FO + 1)1,1 [fF]
Quadro 4.17 Consumo de potncia e rea Relativa das clulas de Skip e parte do
Controle
Apelido TriQuint Funo Quant Pot. Pot. Total u.a. u.atotal
B70 SM10 Buffer 4 8 32 1 4

BS2 SMBUFL2 Buffer 2 24 48 1 2
SELM SM2MUX Mux 2:1 2 8 16 1 2
FMDR SMDDFFR Flip-flop c/ rst 1 16 16 2 2
Consumo de Potncia e rea Relativa - 112 mW 10

Clulas de SKIP + parte do CONTROLE
141
4.5.7 Projeto do Circuito Habilitador do Modo de Relgio CK/2
ltimo sub-bloco a ser considerado, o circuito habilitador do modo de relgio

CK/2 permite alimentar a entrada de relgio do demultiplexador alternativamente com o
sinal de relgio normal, CK, ou com o sinal de relgio dividido por 2, CK/2.
Essa opo foi incorporada ao demultiplexador a fim de se estabelecer um
caminho alternativo de teste de funcionamento geral do circuito para a taxa de 2,5 Gb/s,
caso o primeiro divisor de relgio no respondesse a essa taxa. Deve-se lembrar que as
clulas padro QLSI-TriQuint tem operao garantida at 2,0 Gb/s, fato este que pode
comprometer o funcionamento do divisor de relgio que gera o sinal de CK/2. Deve-se
destacar ainda que a opo de alimentar o demultiplexador diretamente com o sinal de
relgio na taxa CK/2 s possvel devido ao sinal de entrada de dados ser do tipo NRZ.
Desta forma, a maior taxa de relgio utilizada nas etapas de demultiplexagem de 1,244
Gb/s. Na figura 4.20 est esquematizado o circuito de seleo de modo para o sinal de
relgio, contido no sub-bloco SKIP. Este circuito constitudo pelo seletor 2:1 (SELM)
que permite a seleo do sinal de relgio dividido por 2, interna ou externamente ao
demultiplexador, atravs do sinal de controle CK2M. Dois "buffers" atrasadores so
includos com o propsito de prover um tempo de percurso para o sinal de relgio de
entrada na taxa de CK/2 (CK2M = "1") bastante prximo ao tempo de atraso do sinal no
outro ramo de entrada do seletor 2:1, quando se considera taxa de relgio de entrada igual
a CK.
Finalmente, analisa-se na figura 4.21 o comportamento do sinal de CK/2 na sada
do Seletor 2:1 face s mudanas do sinal de controle de modo, CK2M, e do sinal de reset,
derivado do sinal de controle de entrada, SEL2. Assim, quando o sinal de controle CK2M
= "0", estando o demultiplexador habilitado (SEL2 = "1"), seleciona-se o modo de relgio
de entrada normal, i.e., com taxa de CK. Neste modo, est sendo gerado internamente o
sinal de relgio de taxa CK/2 . J no outro modo, sinal de controle CK2M = "1",
seleciona-se diretamente do terminal de relgio de entrada (CKIN, NCKIN), o sinal de
relgio que deve ter taxa igual a CK/2. Notar que se o demultiplexador for desabilitado
(SEL2 = "0"), o sinal de CK/2 interno ao circuito de Skip ser "resetado" se o modo de
seleo de relgio for normal, CK2M = "0". Para o outro caso, no ser imposto a
condio de "reset".
142
Figura 4.20 Circuito de seleo de modo para o sinal de relgio de entrada
sel2 Desabilita funo DMX
ck2m Modo Clk_in Modo Clk/2_in
ckin
Ck/2
(saida do sel. 2:1)
Figura 4.22 Carta de tempo idealizada para o modo de seleo de relgio de entrada.
Pode-se ver na figuras 4.22 o diagrama esquemtico completo do demultiplexador

integrando o circuito de Skip, empregando-se clulas padro QLSI-TriQuint. O contedo
do bloco Skip j foi apresentado na figura 4.18.
143
Figura 4.22 Diagrama esquemtico completo do demultiplexador empregando clulas

padro QLSI-TriQuit
144
Resume-se no quadro 4.18 a escolha e frequncia mxima de operao estimada

para as clulas padro de entrada/sada empregadas no demultiplexador. Observe que a
clula de entrada/sada IMES2, associada aos sinais de relgio de entrada, CKIN e
NCKIN, deve ter suas conexes de sada minimizadas a fim de atingir a taxa de operao
para o relgio de entrada, 2,488 Gb/s.
J o quadro 4.19 resume o consumo de potncia e rea relativa para as clulas de
entrada/sada e para os resistores de polarizao que geram, internamente, a partir da
tenso de alimentao VEE, a tenso de referncia para as clulas de entrada do tipo
single, VREF = -1,3 V. Como estes resistores apresentam rea reduzida em relao a
uma clula, desprezou-se a contribuio desta rea no cmputo geral das reas relativas.
Parte considervel da potncia das clulas de I/O de sada dissipada pelo resistor de
carga, Rload, de 50, conectado para VTT= -2,0 V, como especificado no manual QLSI e
reproduzido no apndice A4.2. A potncia mdia dissipada no resistor, PRload, pode ser
estimada tendo como hiptese um sinal de sada com nveis de tenso ECL e ciclo ativo
de 50%, ilustrado na figura 4.23. Assim, tem-se:
Vtt = -2 V 0V
CI -0,8
"1" -1,8
PRload
Rload = 50 -2,0 V
"0"
PRload
PRload = 14,8 mW
Figura 4.23 Estimativa da potncia mdia dissipada no resistor de carga, Rload, para as
clulas de I/O de sada
Sintetiza-se nos quadros 4.20 a potncia total consumida e rea relativa das clulas
internas e de entrada/sada e o nmero de clulas padro empregadas no CI projetado.
Notar que as clulas de I/O respondem por mais da metade da potncia total consumida
pelo circuito.
Quadro 4.18 Escolha das verses de clulas de Entrada/Sada considerando os

parmetros consumo de potncia versus velocidade.
Etapa Clulas de I/O Fin [Mb/s]

(N) apelido clula Fmxa [Mb/s] nas etapas
1 INS IMES1 - baixa taxab

1 IND IMES2 2100c, 2621 2488, 1244
4 OTL OLSE1 300d 155
4 ODL OLSE2 300d 155
(a) Cwire estimado equalizado = 25 (FO + 1)1,1 [fF] (b) sinal de controle assncrono c/ alguns Mb/s
(c) minimizar Cwire na etapa de leiaute (d) @Rload = 50 para -2V; Cload = 1pF
145
Quadro 4.19 Potncia consumida pelas clulas de I/O e circuito de polarizao
Apelido Clula Funo Quantidade Pot. Pot. Total N I/Ototal
IND IMES2 I/O de entrada 2 24 48

INS IMES1 I/O de entrada 4 24 96
OTL OLSE1 I/O de sada 16 40 640
ODL OLSE2 I/O de sada 1 64 64
R1; R2 RNL5 Polariz. (Vref) 1; 1 13,5 13,5
Potncia e rea Relativa das Clulas de I/O + Polarizao 861,5 mW 23
Quadro 4.20 Potncia consumida estimada, rea relativa e nmero de clulas padro
utilizados no demultiplexador
Consumo e rea relativa das Clulas de I/O + Polarizao 861,5 mW 23 I/O 23 cl. I/O
Consumo e rea relativa do SKIP + parte do CONTROLE 112,0 mW 10 u.a. 9
Consumo e rea relativa do Sel de Modo + Desabitador de Sada 18,0 mW 6 u.a. 6
Consumo e rea relativa do Divisor de Relgio 152,0 mW 11 u.a. 7
Consumo e rea relativa do DEMUX 1:4 e 1:16 272,0 mW 76 u.a. 46
Total para Potncia Consumida, rea Relativa e Clulas 1415,5 mW 103 u.a. 68 cl inter.
Internas
Como mostrado no quadro 4.20, foram necessrios 68 clulas internas e 23 clulas

de entrada/sada, sendo que a rea relativa ocupada pelas clulas internas foi de 103 u.a.
Considerando que uma clula SCFL do tipo AND/NAND, LATCH, ou uma outra clula
interna de rea relativa igual 1 u.a., emprega em mdia 17 transitores, pode-se estimar o
nmero total de transistores utilizados nas clulas internas do demultiplexador em torno
de 1750 transitores.
4.5.8 Avaliao da rea necessria

Uma vez definidas as clulas padro QLSI-TriQuint a serem utilizadas no
demultiplexador, foi realizado um estudo preliminar da rea a ser ocupada pelo circuito, a
partir de arranjos das clulas considerando minimizao de interconexes nos caminhos
crticos e restries de localizao dos terminais. A determinao preliminar da rea a ser
ocupada pelo CI teve as seguintes finalidades:
determinar qual das opes de rea de chip oferecidas pela foundry no processamento
multiusurio PCO-QED/A a ser empregada. As opes de rea de dieso trs: (1,5
mm)2, (3,0 mm)2 ou (3,8 mm)2;
146
avaliar limites impostos pelo QLSI SC Design Manual para mxima dissipao de
potncia x tamanho do "die", baseado na temperatura de corpo do mesmo. Obtm-se,
a partir do apndice A4.1.b, o quadro 4.21 para a mxima dissipao de potncia, tal
que a temperatura de pico na regio do canal do transistor no ultrapasse 150 C,
considerando-se as cpsulas disponveis.
adequar a rea estimada de die s cpsulas de alta frequncia disponveis no
processo multi-usurio da TriQuint. Notar que a numerao das cpsulas, no quadro
4.21, indica o nmero de pinos / nmero de sinais
Quadro 4.21 Mxima dissipao de potncia versus tamanho do die e

correspondentes cpsulas de alta frequncia disponveis
rea de Chip Mx. Dissipao, @ die Cpsula compatvel Disponvel
Disponvel Tcase = 125C Tcase = 85C designao rea mx. de die
(1,5 mm)2 0,9 W 1,2 W MLC44/24 (2,0 mm)2

(3,0 mm)2 2,1 W 4,7W MLC68/40 (3,0 mm)2
(3,8 mm)2 3,2W 6,2W MLC132/64 (4,0 mm)2
Apresenta-se na figura 4.24 um arranjo preliminar em escala de todas as clulas

empregadas no projeto, considerando rea de (3,0 mm)2, a fim de se obter uma previso
da rea necessria construo do demultiplexador. Neste esboo, tentou-se distribuir as
clulas o mais regularmente possvel ao longo da rea de chip, respeitando as restries
de posicionamento dos terminais e os caminhos dos sinais de alta velocidade. Por
exemplo, o bloco do circuito de Skip foi disposto bastante prximo do terminal de CKIN.
J as clulas divisoras por 2 foram posicionadas no centro e ao longo do chip at a sada
de CKO, objetivando-se simetria na distribuio dos sinais de relgio.
Complementarmente, outros estudos de floorplanning indicaram a impossibilidade de
utilizao da rea imediatamente inferior disponvel para o processamento na foundry,
(1,5 mm)2, para acomodar todas as clulas padro empregadas no demultiplexador.
Assim, pelo critrio de esboo de floorplanning em escala constatou-se que o
demultiplexador poderia ser acomodado na rea de (3,0 mm)2, disponvel no
processamento multiusurio PCO-QED/A da TriQuint.
Alternativamente, tomando-se os totais de unidades de rea relativa ou o nmero
de clulas de I/O contabilizados nos tens 4.5.2 a 4.5.6, obtm-se a partir do apndice
A4.1.a uma estimativa da rea total ocupada pelo demultiplexador, sintetizado no quadro
4.22. O grfico do apndice A4.1.a mostra que a rea mnima do CI para acomodar 23
clulas de I/O, justapostas nas quatro laterais do die, de (2,03 mm)2, no caso do
circuito ser pad limited. No entanto, considerando agora a rea relativa ocupada pelas
clulas internas do demultiplexador, o mesmo grfico estima uma rea mnima para o CI
147
de (2,78 mm)2. Evidentemente, a rea final ocupada pelas clulas internas e de I/O
depender da densidade das interconexes e da regularidade do leiaute.
Figura 4.24 "Floorplanning" do demultiplexador projetado. Viabilidade de leiaute

considerando rea de (3,0 mm)2. Cpsula a ser usada: MLC68/40.
Quadro 4.22 Estimativa da rea do chip a partir da rea relativa das clulas internas ou
do nmero de clulas de entrada/sada.
Clulas Unidade de rea relativa Tamanho do die mnimo

Entrada e sada 23 I/O 2,03 mm (a)
Internas 103 u.a. 2,78 mm (b)
rea Total do Die Estimada (2,78 mm)2
"pad limited"
CLULAS DE I/O
2,78 mm
CLULAS
CLULAS
2,03 mm
INTERNAS
INTERNAS
CLULAS DE I/O
(a) (b)
148
Considerando-se a rea para processamento multi-usurio imediatamente superior

disponvel na TriQuint, quadro 4.21, concluiu-se preliminarmente, tambm por este
critrio, pela viabilidade de se construir o circuito demultiplexador utilizando rea de (3,0
2
mm) .
Como visto anteriormente, o manual QLSI-TriQuint especifica a mxima potncia
dissipada permitida em um CI em funo da rea do mesmo, baseado na temperatura de
encapsulamento, assumindo-se temperatura mxima de canal de 150C e cpsulas padro,
apndice A4.1.b. Assim, para a rea preliminarmente avaliada para a ocupao do
demultiplexador, (3 mm)2, a referida figura aponta os limites de aproximadamente 2,1W,
@Tcase = 125C, ou 4,7W, @Tcase = 85C. Portanto, a potncia total consumida pelo
demultiplexador, avaliada em 1,42W, quadro 4.20, est abaixo dos limites estabelecidos
pela foundry.
Finalmente, na figura 4.25 apresenta-se o diagrama dos pad's de entrada e sada do
demultiplexador. Tal disposio foi definida visando a insero do circuito em um
mdulo multichip em desenvolvimento, o qual contm um receptor de comunicao
ptica e subsistemas de processamento do sinal digital de alta velocidade. Alm desta
restrio, seguiu-se o critrio de posicionar as clulas que so alimentadas com sinais de
alta taxa o mais prximo possvel dos pad's de entrada. Em relao ao posicionamento
dos pinos de alimentao tambm foram seguidas orientaes propostas no manual
QED/A da TriQuint a fim de viabilizar a montagem do chip em alguma das cpsulas
disponveis na foundry, particularmente a cpsula MLC68/40.
Figura 4.25 Diagrama dos pad's de entrada e sada do demultiplexador.
149
4.6 SIMULAES LGICAS
As consideraes apresentadas no tem 4.5.1 e 4.5.2 foram utilizadas na seleo

das clulas padro empregadas na implementao do demultiplexador e do circuito de
Skip. O desempenho do circuito foi ento simulado e otimizado atravs do simulador
lgico Lsim, integrante do software de projetos de CIs digitais GDT-V.5.2, Mentor
Graphics.
A simulao de circuitos digitais de alta velocidade usualmente feita em duas
etapas. A primeira fase denominada pr-back-annotation, e a segunda,
frequentemente, denominada simulao ps-leiaute ou back-annotation. Na primeira
etapa, o circuito simulado antes de se ter informaes a respeito do leiaute. No entanto,
as capacitncias parasitrias de interconexo que surgem a partir das interconexes
metlicas no podem ser negligenciadas em alta velocidade, sendo estimada a partir de
frmulas apropriadas, como aquela apresentada na equao 4.8. Adicionalmente, supe-
se que as conexes de sinal e sinal-complementar, em projetos que empreguem famlias
lgicas diferenciais, possuam o mesmo carregamento capacitivo (Cwire equalizados).
A simulao preliminar permite ao projetista verificar a funcionalidade da
arquitetura do circuito e avaliar seu desempenho global quanto taxa de operao
mxima. Durante esta fase, foram implementadas descries funcionais para cada clula
padro empregada no demultiplexador, considerando-se as magnitudes dos parmetros
que descrevem o atraso bsico e de carregamento associados a cada clula. Estes
parmetros so mostrados no apndice A4.2. J o apndice A4.3 apresenta algumas das
implementaes funcionais, escritas em linguagem de alto nvel, utilizada pelo simulador
lgico Lsim. Note que so realizados os clculos do atraso de carregamento e da largura
mnima de pulso, tpw , associados ao n de sada em cada clula. Durante a simulao
lgica sinaliza-se sempre que o atraso devido a carregamento em qualquer n do circuito
for maior que 300 ps (violao de Load Delaymax 300ps). Caso o n associado
violao estiver alimentando a entrada de relgio de algum elemento de memria, ento
deve-se necessariamente substituir a porta alimentadora do n por uma verso de potncia
imediatamente superior.
Ainda na primeira fase de simulao, foram realizadas simulaes de desempenho
do circuito considerando a influncia das variaes de processo de fabricao e de
temperatura, apontando para a viabilidade da fabricao do CI com um rendimento de
processo aceitvel. Parmetros como pd, Cin e Cwire so afetados pelas variaes de
processo e temperatura; portanto devem ser alterados durante as simulaes a fim de
descreverem tais variaes. O conjunto de simulaes lgicas ou eltricas cuja
abrangncia das variaes dos parmetros cobre a totalidade das variaes de processo e
de temperatura comumente designada por simulao de corners de processo e
temperatura.
150
Uma vez obtidos os resultados desejados na primeira etapa de simulao, pode-se

iniciar a fase de leiaute do circuito. Aps a realizao de um leiaute preliminar, faz-se a
extrao das capacitncias parasitrias, calculadas a partir dos parmetros geomtricos
comprimento e largura da via de interconexo e da estrutura dieltrico/substrato sob a
mesma, aps o que a etapa de simulao ps-leiaute pode ser feita. Nesta segunda fase de
simulaes, o projetista pode ento verificar com mais certeza o desempenho do circuito
e, se necessrio, realizar mudanas no leiaute e/ou, mais raramente, no projeto lgico com
o objetivo de melhorar o desempenho do circuito em altas taxas. Nesta segunda fase
tambm possvel avaliar a equalizao entre as conexes do sinal e de seu
complemento, realimentando a etapa de leiaute. Para tanto, basta comparar as resistncias
ohmicas, Rwire, e as capacitncias parasitrias, Cwire, do sinal e do sinal complementar.
Note que muitos dos procedimentos contidos nestas duas etapas no puderam ser
automatizados, uma vez que as ferramentas de leiaute e de captura esquemtica e
simulao lgica no estavam integradas em um nico ambiente.
Em ambas as fases de simulao, de suma importncia obter um conjunto de
estmulos convenientes, capaz de cobrir seno todas pelo menos a maioria das
combinaes possveis para os sinais de entrada, internos e de sada. Em circuitos digitais
de pequena e/ou mdia complexidade, como o demultiplexador aqui projetado, sabe-se
ser possvel gerar um conjunto de estmulos factvel que simule exaustivamente as
variaes dos sinais de entrada.
4.6.1 Vetores de Testes Longos
Em ambas as etapas de simulao, preliminar e ps-leiaute, faz-se necessrio o

desenvolvimento de um conjunto de estmulos convenientes. Os vetores de testes devem
ser capazes de representar o maior nmero possvel de combinaes dos sinais a serem
aplicados nas entradas do circuito. Quando o circuito simulado apresenta complexidade
baixa ou mdia, como no caso de demultiplexadores, razovel gerar vetores de testes
longos que simulem exaustivamente as variaes dos sinais de entrada sem no entanto
consumir tempo excessivo de CPU. Assim, vetores de testes longos so gerados para
verificar o desempenho local e global dos sub-circuitos, para uma dada taxa de operao.
Foram feitas inmeras simulaes lgicas em ambiente GDT-V.5.2 empregando-se
o simulador lgico Lsim93. Os vetores de testes apresentam durao total da ordem de
1000 ns, contendo estmulos de entrada sncronos e assncronos cujas taxas variam desde
quase DC, caso dos sinais de entrada de controle assncronos (SKP, SEL2, SEL1,
CK2M), at a taxa de 2,5 Gb/s para o sinal de entrada de relgio, CKIN .
Foram realizadas simulaes completas das funes do demultiplexador
empregando-se vetores de testes longos para simular todas as combinaes nas seguintes
situaes:
151
a) fase relativa nominal entre sinal de dados de entrada (DATA, NDATA) e de

relgio (CKIN, NCKIN) para as clulas padro com caractersticas nominais;
b) desvio de at 20% na fase relativa entre os sinais de dados de entrada e
relgio de entrada, em relao ao valor nominal e clulas padro com
caractersticas nominais;
c) defasagem nominal entre sinal de dados de entrada e de relgio considerando-se
que as variaes de processo e de temperatura afetam as caractersticas
nominais das clulas padro e as capacitncias parasitrias de leiaute de 0,7 a
1,5 vezes;
d) defasagem entre sinal de dados de entrada e de relgio desviando-se at 20%
do valor nominal, considerando-se que as variaes de processo e de
temperatura afetam as caractersticas nominais das clulas padro e as
capacitncias parasitrias de leiaute de 0,7 a 1,5 vezes.
O efeito das variaes de temperatura nos tempos de atraso total das clulas
padro, segundo a TriQuint, so menos significativos que aqueles causados pelas
variaes de processo. Para considerar esses efeitos, o manual de projeto das clulas
padro QLSI da TriQuint especifica que os tempos de atraso das clulas padro podem
variar de 0,7 a 1,5 vezes seu valor nominal. Os efeitos das variaes de processo e de
temperatura foram incorporadas simulao atravs do parmetro p. Assim, nas
simulaes lgicas, o tempo de atraso intrnseco, pd, o tempo de preparao e
manuteno dos flip-flops, tsetup e thold , o fator de atraso de carregamento, Loading Delay,
e a capacitncia de entrada, Cin, de cada clula padro foram multiplicados pelo fator p,
bem como os valores nominais das capacitncias parasitas, Cwire, presentes nas conexes
dos sinais inter-clulas, tambm incorporaram o parmetro p. Dessa forma, fazendo-se p
= 1 realizou-se a simulao lgica do demultiplexador em condies nominais. Tomando-
se ento valores de p no intervalo 0,7 p 1,5 cobre-se todos os casos de desvio de
processo e temperatura especificados para o processo QED/A.
Para gerar um vetor de testes longo que permitisse uma simulao quase-exaustiva
do circuito, incorporou-se ao arquivo de simulao um gerador de sequncia pseudo-
aleatria94 descrito ao nvel de clulas padro genricas e ideais, isto , sem atrasos. Este
procedimento facilitou sobremaneira a verificao e a avaliao dos vetores de teste
longos, possibilitando a agilizao dos testes funcionais do demultiplexador em condies
pr-estabelecidas de desvio de fase entre os sinais de entrada de relgio e de dados. A
topologia do gerador empregado e respectivas conexes ao circuito demultiplexador so
mostradas na figura 4.26.
152
Gerador Sequncia Pseudo-Aleatria sel1 sel2 skp ck2m
sinais de controle
d1
ck d2
d
Registrador q Data
d3
Deslocamento d4
1 n controle da fase relativa DEMUX
entre Relgio e Dados
d16
Ck_in Ck/16 Ckin
Div. Registradores (Latch's) cko
4 ou 16
d16m d1m
Dados Demultiplexados
Dados Multiplexados
( n sadas)
Figura 4.26 Arranjo de simulao lgica do demultiplexador incluindo o gerador de

sequncia pseudo-aleatria.
Basicamente, o gerador de sequncia pseudo-aleatria consiste de um registrador

de deslocamento com 4 ou 16 flip-flop's tipo D operando na mesma taxa de relgio de
entrada do demultiplexador. O registrador de deslocamento realimentado por uma
XNOR de 2 at n entradas; particularmente, foi empregada uma XNOR de 2 entradas.
Alm disto, 4 ou 16 Latchs com taxa de CKIN/4 ou CKIN/16, respectivamente, fazem o
registro dos dados paralelos de entrada [d1m, d2m ....d16m]. Estes sinais tambm esto
presentes na sada q do registrador de deslocamento, mas multiplexados no tempo,
constituindo os dados de entrada do demultiplexador em simulao. A operao correta
do demultiplexador pode ento ser verificada pela simples comparao entre o vetor de
dados de sada do demultiplexador [d1, d2, d3....d16] e o vetor de dados do gerador [d1m,
d2m .... d16m], ambos paralelos e, teoricamente, apenas atrasados no tempo por alguns
ciclos do sinal de sada de relgio, Cko.
O deslocador de fase, , colocado entre o gerador e o circuito demultiplexador
permite ajustar, durante a fase de simulaes, a fase relativa entre os sinais de dados e de
relgio de entrada do demultiplexador.
O arquivo de simulao contendo o gerador de sequncia pseudo-aleatrio e o
demultiplexador foi empregado na simulao de desempenho dos circuitos do
demultiplexador e de Skip, considerando fase relativa de 180 20% entre as entradas de
dados e de relgio. Os parmetros das clulas padro foram variados de 70% a 150% de
seus valores nominais a fim de simular o comportamento do circuito sob influncia das
variaes de processo e de temperatura.
Os resultados de desempenho do demultiplexador simulado nos modos 1:4 e 1:16
com atuao dos sinais de controle so sintetizados nos quadros 4.23.a e 4.23.b. Estes
resultados so baseados nas cartas de tempo obtidas no simulador lgico Lsim.
Considera-se variaes de processo e de temperatura, expressos atravs do parmetro p.
Esses quadros sintetizam as condies de recuperao dos dados no
demultiplexador 1:4 e 1:16 considerando variao de processo entre 70% e 150%, alm
153
da variao relativa entre relgio e dados de entrada, CKIN e DATA, respectivamente,

em at 20%. Procurou-se testar, via simulao lgica, todas as variaes quer sejam
intrnsecas, as de processo e aquelas devida temperatura, reunidas no parmetro p,
desvio de processo, quer sejam extrnsecas ao circuito, i.e. aquelas oriundas do mximo
desvio de fase entre o sinal de dados e relgio de entrada no demultiplexador, parmetro
20%. O parmetro ck2,dat apresentado nesses quadros expressa a fase relativa entre o sinal
de relgio dividido por 2 e o sinal de dados de entrada, ambos presentes na entrada do
primeiro Demux 1:2, DX2m do diagrama esquemtico, figura 4.22. Cuidado na
monitorao desta fase relativa fez-se necessrio uma vez que no foi possvel obter o
"retiming" do sinal de relgio dividido por 2 na sada do circuito de Skip e assim garantir
uma fase relativa tima entre dados e relgio no primeiro Demux 1:2, uma vez que este
retiming deveria ser feito na taxa de 2,5 Gb/s.
Os mesmos quadros permitem ainda visualizar a dependncia da amplitude do
"spike" com relao aos desvios de processo e de temperatura. A figura 4.27 ilustra a
ocorrncia de "spikes" no sinal SKP2 que basicamente o sinal de relgio divido por 2, j
incorporando a atuao do sinal de controle SKP. A amplitude porcentual do "spike" na
sada do circuito de Skip (sinal SKP2) est relacionada ao desvio de processo e causado
pela restrio de no se poder fazer o "retiming" do sinal de relgio dividido por 2, CK/2,
aps passar pelo circuito de Skip.
Quadro 4.23.a Condies de recuperao dos dados no modo 1:4 considerando desvio
de processo e variao da fase relativa entre dados e relgio de entrada.
Demux - Modo 1:4 ck2,dat [ps]

parmetro p spike nom = 800 ps +20% = 960 ps -20% = 640 ps
70% 40% 480 630 310

75% 32% 490 650 340
85% 20% 570 730 420
100% 4% 700 840 540
110% 3% 770 930 610
120% 11% 850 1000 680
135% 22% 1000 1160 850
145% 28% 1070 1240 920
Conclui-se pelas simulaes lgicas e pelo quadro 4.23.a que para o modo de
demultiplexagem 1:4, os dados previamente multiplexados via seqncia pseudo-aleatria
devero ser total e completamente recuperados para toda a faixa de variao de processo
e temperatura, considerando-se defasagem relativa dos sinais relgio e dados de entrada
de 180 20%.
154
SKP
"spikes"
SKP2
H
h
amplitude porcentual do spike:
30 ps h .100%
H
Figura 4.27 Ocorrncia de "spikes" no sinal skp2
J para o modo de demultiplexagem 1:16, a recuperao dos dados, previamente

multiplexados via seqncia pseudo-aleatria, sintetizada na quadro 4.23.b, no
completa para toda a faixa de variao de processo/temperatura e faixa de defasagem
relativa dos sinais de relgio e dados de entrada. Pode-se concluir que para este modo de
demultiplexagem, a faixa de funcionamento estimada via simulao de
aproximadamente 0,92 < p < 1,23. Essa faixa de funcionamento ligeiramente expandida
quando se restringe para 10% a variao na fase relativa entre sinal de relgio e dados
de entrada. Assim, as simulaes indicaram que para taxas de operao prximas a 2,5
Gb/s deve ser adicionado um atraso externo no caminho de dados de entrada quando os
parmetros das clulas padro desviarem mais que -8% / +23% de seus valores nominais
para se obter a correta demultiplexagem do sinal de entrada.
Quadro 4.23.b Condies de recuperao dos dados no modo 1:16 considerando desvio
de processo e variao da fase relativa entre dados e relgio de entrada.
Demux- Modo 1:16 ck2,dat [ps]
parmetro p spike nom = 200 ps +20% = 240 ps -20% = 160 ps
70% 40% 360 10 320

75% (*) 32% 0 40 360
80% (**) 26% 30 70 390
85% (*) 20% 80 110 40
90% 15% 110 150 70
100% 4% 200 240 160
110% 3% 270 320 240
120% 11% 360 10 330
125% (*) 16% 10 50 380
135% 22% 90 130 50
145% 28% Op. incorreta Op. incorreta Op. incorreta
(*) Falha: erro de 1 bit em alguns bytes de dados recuperados: Err = 4/160 bits = 2,5%
(**) Falha: idem: Err = 9/160 bits = 5,6% .
155
Valem as seguintes observaes sobre as quadros 4.23.a e 4.23.b:

1. Condies ideais de operao: a) Spike : 0% b) ck2,dat = 800 ps e 200 ps, para os
modos 1:4 e 1:16 respectivamente;
2. Todos os tempos em [ps], medidos de centro-a-centro (50% dos tempos de subida e
descida);
3. "Falha": Dados inicialmente multiplexados no tempo via Gerador de Seqncia
Pseudo-Aleatria, no foram totalmente recuperados/alinhados no Demux 1:16 pela
simples atuao do sinal de SKP;
4. "Op. incorreta": Modo 1:16, Primeiro Divisor por 2 no atua corretamente ( ck2
800 ps).
Ressalte-se que as condies de fase relativa entre dados e relgio no primeiro

Demux 1:2, ck2,dat, previamente simuladas foram confirmadas pelos resultados obtidos na
etapa de simulao ps-leiaute considerando as capacitncias parasitrias de leiaute.
Assim, os resultados globais obtidos nas simulaes ps-leiaute mostraram que as
condies de recuperao dos dados nos demultiplexadores 1:4 e 1:16 so adequadamente
representados pelos resultados sintetizados nas quadros 4.23.a e 4.23.b.
4.7 CONSIDERAES DE LEIAUTE

O leiaute do circuito foi realizado pelo CPqD-Telebrs empregando-se ambiente
de projeto Mentor V.8. Lanou-se mo de procedimentos manuais de posicionamento e
de roteamento com o intuito de satisfazer os requisitos complexos de leiaute do
demultiplexador. Clulas de entrada e sada compatveis com nveis lgicos ECL foram
integradas a todas as entradas e sadas do circuito, resultando em uma rea de chip de 2,5
mm x 2,5 mm.
Ferramentas de back-annotation foram usadas na extrao das capacitncias
parasitrias de interconexo durante a etapa de leiaute. Os valores destas capacitncias
foram empregados na re-simulao do circuito completo, substituindo-se os valores das
capacitncias estimadas, obtidos atravs da equao 4.8, por aqueles obtidos diretamente
da geometria das trilhas de interconexo na etapa de leiaute. A re-simulao por sua vez
determinou pequenas modificaes de leiaute que foram feitas visando a otimizao da
operao do circuito em alta velocidade.
A verificao do leiaute versus esquemtico, LVS, e a das regras de projeto, DRC,
foram ento realizadas.
156
4.7.1 Procedimento geral de leiaute
A elaborao do leiaute seguiu as recomendaes gerais da foundry, tendo sido

implantadas as regras de projeto fornecidas pela TriQuint Semiconductor43 bem como os
arquivos para extrao de parasitas de leiaute e realizao de "back-annotation".
Foi realizado um leiaute preliminar do circuito, extraindo-se os valores de
capacitncia parasita dos metais de interconexo. Considerando-se esses valores de
capacitncia, realizou-se uma simulao ps-leiaute, determinando-se alteraes a serem
introduzidas no leiaute para otimizar o desempenho do circuito. Aps a realizao dessas
alteraes, o procedimento foi repetido mais duas vezes at a obteno de um leiaute
satisfatrio.
As simulaes lgicas preliminares foram importantes na definio dos principais
requisitos de leiaute, citados a seguir:
determinao de ns crticos no circuito simulado, onde as capacitncias parasitrias de
interconexo devem ser mantidas em valores mnimos com o objetivo de se garantir a
operao do circuito em alta velocidade, e;
a determinao do comprimento timo para alguns caminhos de sinais, garantindo-se a
fase relativa entre sinais onde isto for crucial para a obteno de um bom desempenho.
Estes dois requisitos de leiaute podem ser identificados no circuito de Skip da figura 4.5.
Os ramos A1, A2 e A3 representam ns crticos, e portanto, devem ter prioridade mxima
na reduo dos comprimentos das trilhas de interconexo, alm do uso de metal 2 que
apresenta menor Cwire. J para os ramos D1, D2 em relao ao B, devem ser obtidos
comprimentos timos para as trilhas de interconexo envolvidas, uma vez que deve ser
garantida fase relativa adequada entre o sinal interno skp_sync em relao a ck2_dly e
nck2_dly, presentes nas entradas do seletor SEL 2:1. Adicionalmente, dois outros
critrios foram adotados durante a etapa de leiaute:
minimizao das capacitncias parasitrias de todas as conexes, Cwire, associadas aos
ns de sinais de alta velocidade, isto , sinais com taxas de relgio, Ck ou Ck/2, e;
equalizao dos caminhos: as conexes metlicas de cada par diferencial de entrada ou
de sada das clulas padro devem ser equalizadas, ou seja, a linha do sinal e de seu
complemento devem apresentar o mesmo valor de capacitncia parasitria.
A ltima considerao aplica-se especialmente a leiautes que empreguem clulas
SCFL, pois estas usam o sinal e seu complemento na conexo inter-clulas. Deve-se
ento ter o cuidado de manter equalizadas as capacitncias parasitrias de interconexo
referentes s linhas metlicas de sinal e de seu complemento, principalmente nas
interconexes que suportam sinais de alta velocidade. A equalizao destas linhas, em
termos de carga capacitiva Cwire, reduz o atraso diferencial a um valor desprezvel. A
157
principal consequncia do desbalanceamento de Cwire entre a conexo de sinal e de seu

complemento a reduo no nvel de margem de rudo interno. Quando isto ocorrer,
deve-se esperar uma reduo de desempenho do circuito em altas velocidades.
A minimizao das capacitncias de interconexo pode ser obtida basicamente
atravs de dois procedimentos:
a) substituio do metal de interconexo: devido caracterstica area de construo do
metal 2 no processo QED/A, sua capacitncia parasitria por unidade de rea reduz-
se metade em relao ao metal 1, considerando larguras mnimas para as
interconexes:
metal 1 0,15 fF/m, wmin = 2 m metal 2 0,07 fF/m, wmin = 3 m
b) rearranjo de clulas: permite obter, em casos onde o posicionamento das clulas

ainda no est otimizado, reduo dos comprimentos das interconexes.
O ramo mais crtico onde todos os esforos foram necessrios para se obter a
menor capacitncia parasita de interconexo encontra-se no bloco de Skip. As figuras
4.28.a e 4.28.b ilustram os ramos onde foram necessrias as otimizaes.
- bloco Skip: ramo A; uso de metal 2 e minimizao dos comprimentos das
interconexes. Objetivo: elevar a ftoggle do primeiro divisor por 2.
Foram realizados ajustes de fase relativa em 2 pontos do circuito empregando-se

atrasos lgico e fsico, este ltimo obtido atravs do ajuste do comprimento fsico das
interconexes. Os ramos envolvidos nestes dois pontos do circuito so:
- bloco Skip: ramos B e D. Uso de metal 1 no ramo D e de atrasadores lgicos
(dois buffers B70). Avaliao do par de capacitncia de conexo nas etapas de
leiaute e re-simulao ps-leiaute. Uso de metal 2 no ramo B. Objetivo: ajuste da
fase relativa a fim de minimizar "spike" na sada skp2.
- bloco Demultiplexador: ramo C; uso de metal 1. Ajuste do comprimento do
metal de interconexo. Controle de Cwire: valor moderado; adicionalmente,
empregou-se atraso lgico (um buffer B70). Objetivo: ajuste da fase relativa entre
sinal de Ck/2 e Data, ck2,dat, no primeiro DMX 1:2 para 180, no modo Demux
1:16 para condio nominal de operao.
158
ramo B
ramo D
ramo A3
ramo A2
ramo A1
Figura 4.28.a Ramos do Bloco Skip onde foram realizadas a otimizao de fase relativa e
a minimizao das capacitncias de interconexo na 2 etapa de leiaute.
ck2,dat ramo C
Figura 4.28.b Ramo do Bloco Demux onde foi realizada a otimizao de fase relativa
atravs da manipulao das capacitncias de interconexo e de
atrasadores lgicos na fase de back-annotation.
159
4.7.2 Consideraes sobre o "floorplanning" utilizado
O "floorplanning" do demultiplexador foi realizado manualmente, uma vez que o

uso de ferramentas automticas de posicionamento no permitiriam satisfazer os
requisitos de leiaute do circuito devido a sua elevada taxa de operao. A prpria foundry
TriQuint alerta para a necessidade do procedimento manual de posicionamento e
roteamento quando a taxa de operao atinge a faixa de Gb/s.
Para dirigir o "floorplanning" do demultiplexador foram realizadas as seguintes
atividades:
- elaborou-se uma lista de restries de leiaute, visando atender s consideraes
apresentadas no item 4.7.1, definindo-se assim quais as conexes cujo comprimento
deveria ser minimizado, bem como a prioridade a ser dada na minimizao do
comprimento das mesmas;
- dado que a maior parte das conexes a ser minimizada estava contida no sub-bloco
Skip, estudou-se cuidadosamente o posicionamento das clulas padro desse sub-
bloco at se obter um resultado satisfatrio;
- as clulas de I/O, correspondentes s entradas de dados e de relgio, foram
posicionadas de forma a minimizar o comprimento das conexes metlicas
associadas s suas sadas;
- definiu-se o posicionamento das clulas padro que compem os sub-blocos Demux
1:2 de forma a minimizar o comprimento das conexes metlicas internas ao
mesmo;
- definiu-se o posicionamento geral das clulas padro que compem o CI,
considerando-se a) distribuio de "pads" de entrada e sada, apresentado na figura
4.25; b) reproduo no leiaute da simetria natural da estrutura rvore de
demultiplexagem; c) simetria na distribuio de sinais de relgio de mesma taxa; d)
caminhos com comprimentos semelhantes para os sinais de relgio e de dados em
cada etapa de demultiplexagem.
Dessa forma chegou-se a um "floorplanning" preliminar do demultiplexador, o
qual necessitou de poucas alteraes nas etapas de otimizao de leiaute. Aps a
otimizao de leiaute, obteve-se uma reduo na rea final de chip. A rea inicialmente
estimada em (2,78 mm)2 foi reduzida nas etapas de floorplanning e leiaute para (2,5
mm)2.
4.7.3 Roteamento
O roteamento do demultiplexador tambm foi realizado manualmente, procurando-

se atender ao objetivo geral de minimizar os comprimentos das conexes metlicas entre
160
as clulas padro, de acordo com uma lista de prioridades previamente estabelecida. Por
outro lado, algumas conexes deveriam ter seus comprimentos fsicos ajustados. Por
exemplo, na primeira etapa de demultiplexagem, figura 4.28.b, ramo C, o comprimento
das conexes metlicas entre a clula de I/O do sinal de dados de entrada e a entrada do
primeiro Demux 1:2, DX2m, foi ajustado de modo a permitir que o sinal de dados de
entrada NRZ fosse amostrado no ponto timo, ou seja no ponto mdio da durao do
dado.
Como resultado desse procedimento de roteamento, as simulaes ps-leiaute
indicaram que o demultiplexador deveria operar de modo adequado no modo 1:4,
independentemente das variaes das caractersticas das clulas padro da TriQuint
devido a desvios de processo ou temperatura. No caso do modo 1:16, poder ser
necessrio o uso de um defasador conectado entrada de dados ou de relgio, caso as
caractersticas das clulas padro desviem abaixo de 92% ou acima de 123% de seus
valores nominais, devido a variaes de processo e/ou de temperatura de corpo do CI.
4.7.4 Resultados da extrao de parasitas - back-annotation
As figuras 4.29.a e 4.29.b sintetizam os resultados das extraes das resistncias

srie e das capacitncias parasitrias de interconexo para o leiaute final do CI
demultiplexador, feitas durante a etapa de back-annotation. Regra geral, as vias de
interconexo podem ser compostas pela associao dos metais 1 e 2, com caractersticas
de resistncias de folha, Rsheet, e capacitncia parasita por unidade de comprimento,
Cwire/m, distintos. Todas as conexes de sinais internos foram realizados empregando-se
larguras mnimas de via, isto , w = 2 m e 3 m, para metal 1 e 2, respectivamente.
12
10
Nmero de Ocorrncias
0
0 10 20 30 40 50 60 70 80 90 100
Resistncia Srie de Interconexo, Rw, [Ohm]
Figura 4.29.a Valores de Rwire para as interconexes internas do demultiplexador obtidos

durante a etapa de back-annotation.
161
Nmero de Ocorrncias
5
0
0 50 100 150 200 250 300 350 400 450 500
Capacitncia Parasitria de Interconexo, Cwire, [fF]
Figura 4.29.b Valores de Cwire para as interconexes internas do demultiplexador obtidos

durante a etapa de back-annotation.
Verifica-se ento que, mesmo para o pior caso de resistncia srie de interconexo,
Rwire(max) = 104 , tem-se:
Rwire(max) < 0,1 Ron(min) = 150 (4.11)
que um critrio mais conservativo que aquele proposto na equao 4.4. O erro no tempo
de subida t0-90% ao se desprezar Rwire durante a etapa de simulao de no mximo 3%,
quando se adota a equao 4.5.b. Assim, os valores de Rwire obtidos para este circuito em
particular permite a adoo do modelo puramente capacitivo para representar as linhas de
interconexo.
Finalmente, no foi verificado, para os valores obtidos de Cwire durante a etapa de
simulao ps-leiaute, violao da equao 4.10. Com isto, garante-se que nenhum n de
sinal de relgio possui atraso devido a carregamento capacitivo na sada maior que 300
ps.
4.7.5 Pontos crticos no desenvolvimento do leiaute
As maiores dificuldades encontradas no desenvolvimento do leiaute do chip

estiveram relacionadas elevada taxa de operao do circuito, sendo listadas a seguir:
- o posicionamento das clulas padro foi realizado manualmente, dado que o uso de
ferramentas automticas de "placement" no conduzia necessria minimizao de
capacitncias parasitas de leiaute;
- foram necessrias anlises elaboradas para se compatibilizar a minimizao de
parasitas de leiaute com os requisitos de simetria de distribuio de relgio e de
distribuio dos pads ao longo do chip.
162
Finalmente, a figura 4.30 apresenta uma microfotografia do demultiplexador

processado, onde podem ser vistos o "die" e os fios de conexo internos cpsula.
Figura 4.30 Microfotografia do demultiplexador com circuito de Skip construdo.
163
Captulo 5
5. RESULTADOS EXPERIMENTAIS DO DEMULTIPLEXADOR
5.1 INTRODUO
Como visto no tem 4.2, o demultiplexador projetado deve operar alternativamente

com 4 canais de sada e taxa de relgio nominal de 622 Mb/s ou com 16 canais de sada e
taxa de relgio de 2,488 Gb/s. Um circuito de Skip integrado ao chip foi projetado com o
objetivo de executar o rolamento dos dados nas sadas do demultiplexador para fins de
alinhamento de quadro. Os prottipos foram acondicionados em cpsulas cermicas
MLC68/40.
Os testes do demultiplexador em altas taxas foram realizados no DDS/DEOR
(Depto de Desenvolvimento de Sistemas / Diviso de Enlaces pticos e Radioeltricos)
do CPqD Telebrs e no LSI-EPUSP (Laboratrio de Sistemas Integrveis da Escola
Politcnica da USP), empregando equipamentos de medida disponveis nos mesmos.
5.2 CARACTERIZAO DE DEMULTIPLEXADORES DE ALTA VELOCIDADE
A caracterizao de circuitos de alta velocidade envolve medidas DC, medidas em

taxas baixas, usualmente dezenas de Mb/s, e medidas em taxas altas que atingem a faixa
dos Gb/s. Os parmetros medidos dependem da funo lgica desempenhada pelo circuito
a ser testado. No caso de demultiplexadores, os principais parmetros a serem
caracterizados em funo das amostras so discutidos a seguir.
Resune-se abaixo, os principais parmetros a serem considerados na caracterizao
de um demultiplexador de alta velocidade em funo da faixa de frequncias em que
esses parmetros so medidos. Todos estes parmetros so avaliados em funo do
conjunto de amostras recebido.
Medidas em taxas baixas (dezenas ou centenas de Mb/s)

avaliao preliminar da funcionalidade dos prottipos: teste dos sub-blocos
integrantes, incluindo operao do circuito divisores de relgio, modos de
demultiplexagem, circuito de skip, atuao dos sinais de controle, etc. Nesta fase de
caracterizao pode-se tambm avaliar a integridade da superfcie das amostras
recebidas atravs de inspeo visual em microscpio. Os resultados funcionais obtidos
nesta primeira fase em conjunto com a inspeo visual das conexes, clulas, pads,
etc. do chip permite obter um mapeamento preliminar de possveis problemas de
projeto, leiaute ou mesmo de processamento nos circuitos, nos casos onde a
complexidade do CI no for muito elevada.
5. Resultados Experimentais
taxa mnima de operao do demultiplexador. Se a topologia empregada no incluir

sub-blocos analgicos ou dinmicos, mas apenas clulas digitais estticas, ento o
limite inferior de operao praticamente DC. No entanto, a presena de sub-blocos
analgicos, particularmente divisores de frequncia regenerativos, ou dinmicos, vistos
no tem 3.3.11, ou mesmo clulas digitais dinmicas, limitar a taxa mnima de
operao do CI a centenas de MHz ou mesmo GHz.
Medidas em taxas altas (Gb/s)

taxa do divisor de relgio: obtm-se com esta medida a mxima taxa em que pode
operar corretamente os divisores de relgio;
taxa de operao do demultiplexador: A mxima taxa de operao do demultiplexador,
em condies nominais de fase relativa entre dados e relgio de entrada,
evidentemente, ser menor ou igual maxima taxa do divisor de relgio. Deve-se
esperar a correta demultiplexagem dos dados para uma dada taxa de erro de bit
mxima, BER (Bit Error Rate), pr-definida para cada padro de comunicao;
margem de fase nominal (para um BER pr-definido): estando o demultiplexador
operando na sua taxa nominal, este teste permite obter a faixa para fase relativa entre o
sinal de relgio e dados de entrada tal que ainda seja possvel demultiplexar
corretamente os dados nas sadas com uma taxa de erros de bit mxima menor que um
BER pr-estabelecido. Normalmente, a margem de fase nominal para demultiplexador
em Gb/s situa-se na faixa de 120 a 330, podendo aproximar-se de 360, dependendo
do projeto topolgico, do processo tecnolgico empregado e da taxa nominal de
operao;
margem de fase em funo da taxa de operao (@BER): para cada taxa de operao,
obtm-se a margem de fase do demultiplexador levando-se em considerao a taxa de
erro de bit pr-estabelecida. Espera-se que a margem de fase decaia com o aumento da
taxa de operao;
BER em funo da taxa de operao: parmetro importante para a visualizao da
estabilidade de operao de demultiplexadores e multiplexadores. A relao BER
versus taxa de operao permite detectar a taxa de operao limite onde ocorre
acrscimo abrupto na taxa de BER. Acrscimos tpicos de 4 a 5 ordens de grandeza no
BER (por ex., 10-11 para 10-7) ocorrero para um reduzidssimo acrscimo na taxa de
operao (por ex., 1 a 5 MHz)60;
margem de fase nominal em funo da temperatura (@BER): para uma ampla faixa de
temperatura em que se deve garantir correta operao do demultiplexador, pelo menos
entre 5 C e 85 C, deve-se esperar mudanas na margem de fase para taxa de operao
nominal e taxa mxima de BER pr-estabelecida;
165
mxima taxa de operao em funo da temperatura (@BER): tambm para uma

mesma faixa de temperatura, pode-se esperar uma reduo na mxima taxa de
operao do demultiplexador, mantido o mesmo desvio de fase relativa entre dados e
relgio de entrada e BER. Medidas da taxa de operao e margem de fase em um par
Mux/Demux de 16 bits, construdos a partir de tecnologia MESFET de GaAs com Lg =
0,7 m e operao nominal de 2,5 Gb/s, mostraram60 uma reduzida influncia da
temperatura na taxa de operao. Por outro lado, a dependncia da margem de fase em
relao variao da temperatura do circuito bastante pronunciada. Os autores
reportaram para a faixa de 5 C a 105 C uma decrscimo de apenas 20 MHz na taxa
de operao mxima do multiplexador, enquanto que a margem de fase de entrada do
demultiplexador medida sofreu acrscimo de 100 para a mesma faixa de temperatura.
Medidas realizadas em Baixa e Alta Taxa

consumo de potncia em condies normais de operao, i.e., todas as sadas
devidamente terminadas e entradas corretamente excitadas;
caracterizao dinmica das formas de onda de entrada e sada: tenses
correspondentes aos nveis 0e 1, VL e VH, tempo de subida e descida, tr e tf , e
excurso lgica, VSW, sensibilidade das entradas de dados e de relgio;
corners para VDD: deve-se determinar os limites para a variao da tenso de
alimentao tal que ainda seja mantido a funcionalidade do demultiplexador, para
condies nominais de operao;
fase relativa entre Ckout e Dout: deve-se medir a fase relativa entre o sinal de relgio
de sada e os dados demultiplexados para as condies nominais de operao. O
resultado para todos os dados de sada deve estar dentro dos limites estabelecidos nas
especificaes.
Todas estas medidas devem ser feitas tanto para condies nominais de
temperatura ambiente, de tenso de alimentao e de fase relativa entre relgio e dados de
entrada, quanto para a faixa de variao completa especificada para cada um destes
parmetros.
5.3 MEDIDAS
Foram recebidas da foundry 15 amostras encapsuladas e 15 amostras em die do

demultiplexador projetado. Para a avaliao funcional do demultiplexador foram
realizadas, at o presente momento, medidas nas amostras encapsuladas relativas a:
166
- caractersticas DC das amostras, como corrente de alimentao e potncia dissipada

total;
- caracterizao dos nveis lgicos: VL, VH, tr, tf, e VSW;
- verificao da funcionalidade dos blocos lgicos projetados, como: modo de
demultiplexagem 1:4 e 1:16, divisor de relgio (por 4 e 16), atuao do circuito de
Skip, desabilitao das sadas do demultiplexador e atuao do modo CK2M;
- medidas de fase relativa entre dados e relgio de sadas;
- medidas preliminares da margem de fase nominal para ambos os modos de
demultiplexagem.
Durante a caracterizao do demultiplexador projetado aplicou-se ao circuito

vetores de teste similares aos utilizados na etapa de simulao lgica do mesmo. Esses
vetores foram adaptados visando a caracterizao das funes descritas acima,
considerando as facilidades de medidas disponveis no CPqD da Telebrs e no LSI-
EPUSP.
A realizao das medidas dos parmetros apontados acima envolveu trs faixas de
taxa de bits:
- taxa de 10 Mbit/s, para avaliao das caractersticas DC dos 15 prottipos
encapsulados do demultiplexador recebidos;
- at 622 Mb/s, para avaliao funcional do demultiplexador operando como DMX
1:4, bem como tempos de subida e descida, excurso lgica, etc;
- at 2,488 Gb/s, para avaliao funcional do demultiplexador operando como DMX
1:16, bem como tempos de subida e descida, etc.
Deve-se observar que todas as medidas aqui relatadas foram realizadas

temperatura ambiente de 25 C.
5.3.1 Setup de Medidas
Dois tpicos importantes na caracterizao de circuitos de alta velocidade so o

conjunto de equipamentos de medidas e a placa de testes (test fixture) para operao em
Gb/s. A primeira observao a ser feita refere-se minimizao das capacitncias
parasitrias e indutncias, frequentemente presentes em placas de testes e nos
equipamentos de medidas. Estes elementos parasitas, desprezados em frequncias baixas,
provavelmente mascararo o comportamento do circuito na faixa de frequncias de
Gigahertz se no forem cuidadosamente reduzidos.
O segundo ponto a ser considerado o comportamento distribudo das trilhas
metlicas e cabos usados para conectar o circuito aos instrumentos de medidas. Em
167
frequncias de GHz estes elementos comportam-se como linhas de transmisso que

transportam os sinais digitais e necessitam estar adaptados s impedncias internas dos
equipamentos de medidas usados. Esta adaptao de impedncias deve ser observada para
que se possa garantir a correta transferncia de potncia dos geradores de sinais para as
entradas do circuito e tambm das sadas do mesmo para o equipamento de medida.
Geradores de sinais, osciloscpio, medidores de BER e outros equipamentos que operam
em taxas de Gb/s geralmente apresentam impedncia de entrada bem controlada de 50 .
Portanto, as trilhas metlicas que conduzem os sinais digitais de alta velocidade no
interior do test fixture devem ser linhas de transmisso com impedncia caracterstica
de 50 , geralmente do tipo microlinha (microstrip lines). As conexes entre as sadas
do test fixture e o equipamento de medida devem ser feitas com cabos coaxiais de 50
e empregar conectores de alta frequncia, como os padres SMA e APC3.5.
O CI demultiplexador foi montado em uma cpsula cermica multi-camada
MLC68/40. O circuito encapsulado foi inserido na placa de testes ETF-MLC68, a qual
conecta os terminais da cpsula a linhas com impedncia controlada de 50 atravs de
um processo de montagem por presso que no usa solda. As linhas dos sinais de entrada
foram terminadas para VTT = -2,0V atravs de resistores de 50, como recomendado para
circuitos compatveis com ECL. Estes resistores de 50 so colocados o mais prximo
possvel ao encapsulamento com o intuito de evitar reflexo de sinais devido
desadaptao de impedncias entre o gerador de sinais e o circuito. Este foi polarizado
com tenso de alimentao VDD = -5,2V, apresentando um consumo de potncia total de
1,4W e sinais de sada compatveis com nveis de tenso ECL. As tenses de alimentao,
VEE e VTT, so capacitivamente desacopladas.
Foram desenvolvidos terminadores ECL visando criar uma interface entre as
sadas do demultiplexador, compatveis com padro ECL, e as entradas dos instrumentos
de medidas, as quais apresentam impedncia de 50 conectadas ao terra. Como
mostrado na figura 5.1, o terminador ECL apresenta uma impedncia de entrada de 50
para VTT quando a sada do mesmo conectada ao osciloscpio. O apndice A5.1
apresenta o diagrama esquemtico, bem como os principais parmetros caractersticos do
terminador construdo, medidos na faixa de DC a 3,0 GHz.
polariz. DC
CI GaAs
Terminador OSCILOSCPIO
OUT
(compatvel c/ ECL)
ECL (50 p/ GND)
(50 p/ -2V)
50
Vtt
Figura 5.1 Diagrama de conexes para o terminador ECL.
Para a atuao do circuito de Skip foi desenvolvido um circuito anti-bounce que

permite gerar manualmente o sinal de controle SKP com transies de nveis livres de
168
rudos (glitch's) por meio de uma chave "push-botton". O apndice A5.2 mostra o
diagrama esquemtico do circuito anti-bounce montado.
A figura 5.2 apresenta a montagem bsica de equipamentos usados na
caracterizao do demultiplexador em 2,488 Gb/s. Esta montagem inclui um gerador de
padro pseudo-aleatrio e determinstico de alta velocidade, o qual alimenta a entrada de
dados e de relgio do demultiplexador. Um osciloscpio digital de alto BW permite medir
as formas de onda dos sinais de sada do circuito. Cabos coaxiais de 50 conectam o
gerador de padres e o osciloscpio ao test fixture, contendo o demultiplexador
encapsulado. Os equipamentos empregados nas medidas foram:
(*)
- Gerador de Padres SDH Anritsu ME3620A
- Gerador de Pulsos HP8133A (3,3 GHz)
- Osciloscpio Digital de Amostragem HP52120A, BW = 20GHz
- Osciloscpio Digital de Amostragem Tektronix 11801B, BW = 20GHz
- Plotter com padro GPIB / HPIB
- Ampermetro Minipa ET-2001
- Terminadores ECL
- Circuito anti-"bounce"
- Fonte alimentao -5.2V, -2V, +5V, -4V, GND
- Cabos flexveis com conectores SMA
- Atenuadores de 3, 6, 10 e 20 dB
- Test Fixture TriQuint, modelo ETF-MLC68, para cpsulas MLC68/40
(*) as sadas DATA e CLOCK so do tipo "single"
VDD VTT
polarizao DC
Cabo "Test Fixture" D1

Coaxial CKIN
Vtt
Gerador D2
50 Osciloscpio
de Padres
D3
Digital
DATA Vtt Cpsula
MLC68/40
50 BW=20GHz
50
SKP D16
Circuito Vtt
Anti-bounce conector SMA CKO
Linha Transmisso 50 Ohms

Terminador
ECL
Figura 5.2 Montagem bsica dos equipamentos e do test fixture para a caracterizao
de CI em taxas de Gb/s.
169
Na figura 5.3 esto associados os pinos do demultiplexador encapsulado

(numerao interna) com os conectores SMA do "test fixture" TriQuint (S1 a S40). So
mostrados tambm a configurao de terminao para as entradas e sadas do
demultiplexador empregando-se terminadores ECL nas sadas. A atuao dos sinais de
controle SEL1, SEL2, CK2M foi apresentada no tem 4.3.5, quadros 4.3.a e 4.3.b. A
terminao das portas foram assim configuradas:
- Entradas: resistor de 50 em chip conectado a VTT (-2V)
- Sadas: terminador ECL, ou ento resistor de 50 em chip conectado a VTT (-2V)
VEE (-5.2V) VTT (-2V)

S19 S18 S17 S16 S15 S14 S13 S12
VTT (-2V)
50 50
50
50
50
50
50 50 50
34 33 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18
35 D4 D8 SEL2 SEL1 17
36 D12 D16 SKP CK2M 16
37 15 50 50 50 50
Polariz DC (-4 V) S22 38 D2 14
39 S8
CKIN 13
S23 40 D6 S7
NCKIN 12
Terminador S24 41 D10 11
ECL 42
DEMUX
10
S25 43 D14 DATA 9 S5
S26 44 NCKO 8
cpsula: MLC68/40 NDATA
45 7 S4
50 S27 46 CKO 6
S28 47 D9 5
Osciloscpio 48 4 do Gerador
Baixa Impedncia
S29 49 D1 3 de Padres
BW = 20 GHz D5 D3
50 2 (terminao -2V)
D13 D11 D15 D7
51 1
52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68
Rload = 50
Atuao do Skip
D16 D15 D14 ....... D1
50
50
50
"TEST FIXTURE"
VTT (-2V)
S31 S32 S33 S34 S35 S38
VDD (GND)
Figura 5.3 Identificao e configurao das terminaes de entrada e sada do

demultiplexador encapsulado quando montado no test fixture.
5.3.2 Parmetros Medidos e Resultados
A funcionalidade do demultiplexador foi comprovada medindo-se, em temperatura

ambiente, o desempenho de 15 amostras do CI em taxa baixa (10Mb/s), e de 3 amostras
do CI em altas taxas (622 Mb/s e 2,488 Gb/s). O circuito foi alimentado com sinais de
relgio e de dados NRZ com fase relativa de 180 e nveis de tenso compatveis com
ECL. As funes do chip testadas independentemente so descritas a seguir.
170
a - Consumo de potncia e funcionalidade
O consumo de potncia do demultiplexador foi medido com tenso nominal de

alimentao (VEE = -5,2 V), temperatura ambiente de 25 C, com portas de entrada e
sada terminadas nas condies nominais de uso, isto , todas as entradas e sadas
terminadas em 50 para Vtt = -2 V.
Foram feitas medidas em baixa taxa (10Mbits/s) no LME/EPUSP visando avaliar a
funcionalidade dos prottipos do demultiplexador construdos na foundry e medidas em
altas taxas no CPqD/Telebrs e LSI-EPUSP, comparando os resultados experimentais
com os de simulao do projeto. Dentre 15 amostras encapsuladas testadas em baixa taxa
apenas uma (6,7%) apresentou falha geral, e as demais apresentaram funcionalidade
compatvel com a esperada. A potncia mdia dissipada em alta taxa para onze amostras
medidas apresentada no quadro 5.1. Verifica-se que o consumo de potncia total
muito prximo ao obtido em baixa taxa e ao valor de potncia estimado na fase de
projeto.
Quadro 5.1 Consumo de correntes e potncia mdias em baixa e alta taxa para os
prottipos do demultiplexador construdos na foundry TriQuint.
Taxa
10 Mb/s 2,488 Gb/s
Consumo
IEE [mA] 177,1 181,5
IEE [mA] 6,9 6,4
ITT [mA] 259,1 233,5
ITT [mA] 10,3 3,8
PTOT [mW] 1419,1 1410,8
PTOT [mW] 12,4 7,4
Obs: - Demultiplexador operando no modo 1:16
- Padro DIN = 101010 .... (determinstico, 32 bits)

- Potncia Total estimada de projeto: P = 1415 mW
TOT
O circuito demonstrou completa funionalidade em 10 Mb/s, ou seja:

- demultiplexagem adequada do sinal de entrada;
- correta atuao do sinal de controle SKP;
- atuao do sinal de controle CK2M como especificado no projeto;
171
- atuao do sinal de controle SEL1, seleo de modo DMX1:4 ou DMX1:16, como

especificado no projeto;
- correta atuao do sinal de controle SEL2, desativao das sadas do demultiplexador;
- fase relativa do sinal de dados de sada e relgio de sada como especificado (180o e
borda de subida).
b - Caracterizao das formas de onda de sada
As tenses correspondentes aos nveis lgicos "0" e "1" foram medidas nas sadas
do demultiplexador em condies nominais de operao, variando-se a taxa de relgio de
155Mb/s a 2,488 Gb/s. Obteve-se excurso lgica de sada de VSW = 1V e nveis lgicos
compatveis com ECL ("1"= -0.8V e "0"= -1.8V). Adicionalmente, foram medidos os
tempos de subida e descida dos dados demultiplexados, como mostram a figura 5.4, para
um Dout tpico, e o quadro 5.2.a que apresenta tr e tf para uma amostra operando no modo
1:16 e taxa de relgio nominal. Alguns canais de sada apresentaram tr e tf um pouco
acima do esperado, devido existncia de ripple, causado provavelmente por crosstalk
internos gerados na quarta etapa de demultiplexagem, j que para o modo 1:4 no ocorreu
acrscimo no tempo de subida esperado, como mostra o quadro 5.2.b.
Dout
Figura 5.4 Demux 1:4, Dout tpico. Tempo de Subida e Descida medidos: tr = 700 ps, tf
= 600 ps, (@ 10% e 90%), VSW = 1V, @Rload = 50.
Quadro 5.2.a Tempos de subida e descida dos sinais demultiplexados para uma
amostra, modo 1:16.
amostra B12 DEMUX 1:16 - CKIN = 2,488 Gb/s
Dout D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 D16
S29 S22 S33 S19 S32 S23 S38 S17 S28 S24 S34 S18 S31 D25 S35 S16
trise1 [ps] 750 820 730 700 730 998(2) 910(2) 740 930(2) 943(2) 870 780 910(2) 950(2) 880 820
tfall1 [ps] 520 730 564 550 540 552 760 570 602 725 680 600 768 830 675 600
(1) 10% e 90% (2) sinal com ripple prximo a 10% e tempo de subida levemente afetado
172
Quadro 5.2.b Tempos de subida e descida dos sinais demultiplexados para uma
amostra, modo 1:4.
amostra B12 DEMUX 1:4 - CKIN = 622 Mb/s
Dout D1 D2 D3 D4
(S16) (S18) (S17) (S19)
trise1 [ps] 740 745 745 718
tfall1 [ps] 568 560 680 555
(1) 10% e 90%
Deve-se ressaltar que o Gerador de Padres SDH da Anritsu ME3620A utilizado

na caracterizao do demultiplexador no apresenta sadas diferenciais para o sinal de
dados e de relgio. Assim, as entradas de dados e relgio diferenciais foram alimentadas
com sinais "single" (fazendo-se Vsw = 2V e Vth = -1,3V) e as respectivas entradas
complementares foram conectadas a -2V via resistores de 50 , o que representa uma
condio possvel, mas no ideal de teste. Posteriormente, a mesma medida foi repetida
empregando-se um gerador de pulsos HP8133A com sinais difereneciais e nveis ECL,
obtendo-se resultados equivalentes.
Embora no tenha sido feitas medidas especficas de sensibilidade do
demultiplexador, obteve-se correto funcionamento do modo 1:4 em 622 Mb/s para sinais
de relgio e de dados de entrada do tipo no-diferencial com amplitudes de 590 mV e 380
mV, respectivamente, sinais estes conectados a -2V via resistores de 50 .
c - Divisor de relgio
O funcionamento do divisor de relgio foi verificado aplicando-se o sinal de

relgio na entrada CKIN e observando-se o sinal na sada CKOUT dividido por 16. Este
teste permitiu verificar a funcionalidade do divisor de relgio quanto a mxima taxa de
operao especificada e caractersticas das formas de onda de sada, tais como nveis de
tenso, tempo de subida e descida, e excurso lgica. As formas de onda da figura 5.5.a
mostram que os divisores de relgio operam pelo menos at 2,488 Gbit/s.
A figura 5.5.b apresenta as formas de onda do divisor de relgio para taxa do sinal
de entrada, CKIN = 622 MHz e de sada, CKOUT = 155 MHz (CKIN/4).
Empregando-se o gerador de pulos HP8133A verificou-se que a mxima taxa para
a qual os divisores de relgio funcionam adequadamente de 2,73 Gb/s, medidas
realizadas em duas das amostras, tendo como entradas sinais diferenciais e nveis ECL.
173
CKIN
CKOUT
Figura 5.5.a Formas de onda dos sinais de relgio de entrada e de sada para o
demultiplexador no modo 1:16; taxas de 2488 e 155 Mbit/s,
repectivamente.VSW = 1V, @Rload = 50.
CKIN
CKOUT
Figura 5.5.b Entrada e sada dos sinais de relgio no Demultiplexador, modo 1:4; taxas
de 622Mb/s e 155 Mbit/s, respectivamente. VSW = 1V, @Rload = 50
d - modo CK/2
Testou-se tambm o circuito demultiplexador na condio de bypass do primeiro

divisor de relgio, fazendo-se a entrada de controle CK/2M = 1 e alimentando-se
diretamente a entrada de relgio com sinal de taxa Ck/2 no lugar de Ck. Nesta condio, o
circuito apresentou o desempenho desejado em todas as amostras testadas, sendo
verificado que a taxa do sinal de sada CKOUT 1/8 ou 1/2 da taxa do sinal aplicado
entrada CKIN, dependendo do modo de demultiplexagem selecionado. Este modo de
operao pode ser usado no caso de variaes de processo tecnolgico causarem a falha
de operao do primeiro divisor por 2 na taxa de 2,488 Gb/s.
e - Demultiplexador 1:4
Atravs da entrada de controle SEL1 selecionou-se o modo de operao do

demultiplexador 1:4. Aplicou-se tanto sequncia de dados NRZ determinstica, como
174
pseudo-aleatria de padro de repetio de ordem 27-1 a 223-1 na entrada DATA do

circuito, observando-se as sadas D1 a D16. Nessas condies verificou-se a
funcionalidade do Demux 1:4, atravs dos sinais presentes em suas sadas (Da, Db, Dc e
Dd). Adicionalmente, verificou-se que as demais sadas (De, Df,...) apresentaram nveis
lgicos/eltricos constantes, consoante com o especificado. Esse teste foi realizado para
sinais de relgio de entrada com taxas de 155 e 622 Mb/s. Portanto, obteve-se com este
teste a comprovao da funcionalidade em alta taxa e das caractersticas das formas de
onda de sada do demultiplexador no modo demultiplexador 1:4.
A figura 5.6.a, 5.6.b apresentam formas de onda tpicas para os sinais de relgio e
de um canal de dados demultiplexado para o CI operando no modo 1:4 e taxa de relgio
de 622 Mb/s, quando padres determinsticos do tipo 7/8 e 1/8, respectivamente, so
aplicado entrada de dados. Os tempos de subida e descida para o sinal de dado de sada
mostrado na figura so 630 e 430 ps, respectivamente. Para o mesmo sinal, a fase relativa
entre relgio e dado de sada de 192.
Dout
CKOUT
CKIN
Figura 5.6.a Demux 1:4 - Dout tpico (S17), CKout com taxa de 155Mb/s, ambos os
canais com 500mV/div e CKIN com taxa de 622Mb/s, 1V/div; dados de
entrada com padro 7/8
Dout
CKOUT
Figura 5.6.b Demux 1:4 - Dout tpico (S17), CKout com taxa de 155Mb/s, e CKin com
taxa de: 622Mb/s, ambos canais com 500mV/div; dados de entrada com
padro 1/8
175
J a figura 5.7 apresenta formas de onda de sada do demultiplexador operando no

modo 1:4, tendo como entrada um sinal de dados com padro pseudo-randmico 223-1.
Dout
CKOUT
Figura 5.7 Demux 1:4 - Dout tpico (S17) e CKout com taxa de 155Mb/s, ambos
canais com 500mV/div; dados de entrada com padro pseudo-randmico
223-1 e Ckin com taxa de 622Mb/s.
f - Demultiplexador 1:16
Atravs da entrada de controle SEL1 selecionou-se o modo de operao do

demultiplexador 1:16. Uma sequncia de dados NRZ pseudo-aleatria de mesmo padro
que a anterior foi aplicada entrada DATA IN do demultiplexador, observando-se as
sadas D1 a D16. O desempenho do CI operando no modo 1:16, com taxa de relgio de
2,488 Gb/s mostrado nas figuras 5.8. So mostrados formas de onda do sinal de relgio
de sada, Ckout, e de um canal de dados demultiplexado tpico, D12.
CKOUT
Dout
Figura 5.8 Demux 1:16 CKOUT com taxa de 155Mb/s, Dout (S18). Tem-se Ckin com
taxa de 2488 Mb/s e Din com padro pseudo-randmico 217-1. VSW = 1,0V
Esse teste foi realizado para sinais de relgio de entrada com taxas de 155, 622 e
2488 Mb/s. A funcionalidade, taxa de operao nominal e caractersticas das formas de
onda de sada, tais como nveis de tenso, excurso lgica, tempos de subida e descida
foram verificadas para o modo 1:16.
176
g - Circuito de Skip
Verificou-se ainda a atuao do circuito de Skip integrado ao demultiplexador para

ambos os modos de demultiplexagem e taxa mxima de relgio de entrada de 2,488 Gb/s.
Provocando-se uma transio de nvel lgico 10 ou 01 na entrada de controle do
circuito de Skip, os sinais presentes nas sadas D1 a D16 deslocaram-se para as
respectivas sadas adjacentes, como mostrado na figura 5.9, caracterizando o correto
funcionamento do circuito de Skip. Para realizar transies de nveis na porta de entrada
SKP do demultiplexador, utilizou-se do circuito digital de baixa taxa anti-"bounce",
comandado manualmente pelo usurio.
D16 D15 D14 ....... D1
Figura 5.9 Sequncia de deslocamento dos dados de saida em funo da atuao do

circuito de Skip
h - Desabilitao das sadas
Atravs da entrada de controle SEL2 o modo de operao com sadas desabilitadas

foi selecionado. No foram observadas transies nas sadas D1 a D16, e CKOUT
manteve-se em nvel lgico 0, independente dos sinais aplicados s entradas de relgio
e de dados, comprovando-se as especificaes de projeto. Esse teste foi realizado com o
demultiplexador operando nos modos 1:4 e 1:16, na ausncia e na presena de sinais de
"skip" e ainda em operao no modo CK/2.
i - Fase Relativa entre CLKout e Dout ()
A figura 5.10 abaixo apresenta os limites mximos e mnimos da fase relativa entre
o sinal de relgio e de dados de sada, para as condies nominais de operao, impostos
nas especificaes de projeto.
cko
DMX 1:16 DMX 1:4
CKO
Tcki [ps] 401,9 1607,7
NCKO
Tcko [ps] 6430,8 6430,8
nom
lim [ps] 2893 a 3536 2893 a 3536

D1 a D16
o
= 180 +/- 10%
Figura 5.10 Especificao da fase relativa mnima e mxima entre CKO e D1 a D16.
177
Realizou-se a medida da fase relativa entre dados e relgio de sada, com o

demultiplexador operando em 2,488 Gb/s, modo de demultiplexagem 1:16 e 622 Mb/s,
modo 1:4. Essas medidas de fase relativa foram realizadas nos 16 canais de sada, em
duas amostras, obtendo-se valores para med compatveis com a especificao. As figuras
5.11 apresenta o desvio percentual para as fases relativas de sada, %, obtidas para os
dois modos de demultiplexagem, em duas amostras medidas. As diferenas das
magnitudes destas fases deve-se s diferenas de caminho percorridos pelos sinais entre o
ltimo Demux 1:2 e a respectiva clula de I/O: existem quatro canais onde esto presentes
seletores 2:1, ou ainda, conexes metlicas mais longas devido ao posicionamento
relativo dos pads. Valores de desvio percentual da fase relativa de sada, %, indicados
na figura 5.11, mostraram que nas duas amostras medidas, para os dois modos de
demultiplexagem, houve um deslocamento positivo na fase relativa de sada em relao
ao especificado. Para operao do demultiplexador no modo 1:16, a fase relativa de sada
variou entre = 206 8,7 %, e para o modo 1:4, 200 5,0 %. A menos deste
deslocamento no tempo, o desvio percentual da fase relativa de sada medido foi sempre
menor que % = 10%, quando considerado todos os dados de sada em duas amostras.
Este deslocamento no tempo pode ser eliminado reduzindo-se o tempo de percurso do
sinal de relgio de sada.
Na determinao da fase relativa entre o sinal de relgio de sada e os sinais de
dados demultiplexados foram consideradas as diferenas de percurso realizados por esses
sinais, entre os terminais da cpsula e os conectores SMA do test fixture. Diferenas de
at 190 ps podem ser introduzidas dependendo dos terminais SMA do test fixture
considerados.
Amostra B12 Amostra B13
15
25
Amostra B12 14
Amostra B13 13
12
20
11
10 +10
%
%
15 +15 9
8
7
10 +10 6
5
4
5 3
D1 D2 D3 D4 D5 D6 D7 D8 D9 D10D11D12D13D14D15D16 D1 D2 D3 D4
Dados Demultiplexados, Ckin = 2,488 Gb/s Dados Demultiplexados, Ckin = 622 Mb/s
Figura 5.11 Desvio Percentual da fase relativa entre dados e relgio de sada, %,
realizado em duas amostras. Demux modo 1:16 e 1:4, respectivamente.
j - Margem de Fase Nominal

Um dos principais parmetros que caracteriza um demultiplexador de alta
178
velocidade, a Margem de Fase Nominal de Entrada, MFnom, deve ser avaliada na taxa de
operao nominal de entrada (622 e 2488Mb/s) para uma dada taxa mxima de erro de bit
(BER)max, previamente definida para os padres STM-16 (2,488 Gb/s) e STM-4 (622
Mb/s). A definio genrica para M.F. foi apresentada no tem 3.2.1, figura 3.1. Assim, a
MFnom a margem de fase considerando-se taxa de operao nominal e BER abaixo de
um valor previamente definido. Quanto mais prxima a margem de fase estiver de 360,
melhor ser o desempenho do demultiplexador.
Assim, faz-se necessrio realizar a medida do BER95nas sadas demultiplexadas.
Um dos possveis esquemas para a realizao desta medida est esboado na figura 5.12.
A medida da Margem de Fase de Entrada ento obtida variando-se a fase relativa entre
DATA e CKIN atravs dos controles do gerador de dados/pulso. A faixa de variao da
fase relativa da entrada tal que a taxa de BER no exceda a taxa de erro pr-definida para
os padres STM-16 e STM-4 corresponder M.Fnom para o demultiplexador no modo
1:16 e 1:4, respectivamente.
Deve-se escolher um padro determinstico para DATA tal que maximize a
possibilidade de "crosstalk" interno aos canais demultiplexados. Para o demultiplexador
de 16 canais, basta uma palavra de pelo menos 32 bits para se reproduzir a condio de
interferncia interna entre canais, ou seja todos os canais demultiplexados adjacentes
realizando transies em oposio de fase. Desta forma, garante-se a medida de BER nos
canais de sada na pior condio. Esta taxa de erro de bit medida em cada canal
demultiplexado por um perodo que pode ser curto (ordem de segundos), ou longo (ordem
de minutos ou mesmo horas).
- 5.2 V -2V
ajuste da fase relativa
-4V
( Dados e Relgio)
ETF-MLC68
D1
Gerador de
CKIN
Pulsos/Dados
D2
(*) Medidor
HP8133A DATA
(ou equivalente) de
Cpsula D3
BER
MLC68/40
- 5.2 V 5V (@155Mb/s)
SKP
Circuito palavra de
Anti-"Bouce" D16 identificao
(Test Fixture TriQuint) CKO de sequncia
Terminadores (16 bits)
(*) Dados NRZ;
ECL
Padro determinstico; palavra de 32 bits
Figura 5.12 Possvel configurao para a medida de Margem de Fase de Entrada do

demultiplexador projetado.
Uma alternativa para o setup da figura 5.12 utiliza um multiplexador padro,

MUX, para a caracterizao em alta taxa do demultiplexador. Neste caso, o MUX deve
apresentar caractersticas de desempenho muito acima do dispositivo sob teste: representa
179
um golden part do setup de medidas96 A figura 5.13 mostra a configurao do par

MUX padro e o DEMUX sob teste.
O testador de taxa de erro de bit, BERT (Bit Error Tester) comercial deve ser
capaz de produzir uma sequncia de bit pseudo-aleatria com taxas desde centenas de
Mb/s at, neste caso, pelo menos 2,5 Gb/s, formato NRZ. O setup de medidas como um
todo controlado por computador com interface GPIB (General Purpose Interface Bus),
ou equivalente.
O padro de entrada do MUX deslocado, no registrador de deslocamento, de 1
bit a cada CK/16 ou CK/4, dependendo do modo de demultiplexagem selecionado. Este
mtodo de aplicao do estmulo na entrada, segundo Runge et al95 maximiza o crosstalk
interno.
Pode-se monitorar a variao da fase relativa entre dados e relgio de entrada do
demultiplexador atravs de um osciloscpio, de BW 12,5 GHz (pelo menos at a quinta
harmnica da maior taxa), conectado nas entradas DATA e CKIN do Demux sob teste.
Ajustando-se a linha de atraso DLY1, obtm-se variaes na fase relativa de entrada.
Basta ento monitorar o BER de todos os canais para cada fase relativa de entrada,
previamente ajustada, para se ter o mapeamento da margem de fase nominal do
demultiplexador sob teste.
Os esquemas esboados nas figuras 5.12 e 5.13 permitem ainda medir, para uma
dada BERmax :
. mxima taxa de operao do demultiplexador;
. mxima taxa de operao em funo da temperatura;
. margem de fase de entrada em funo da taxa de operao;
. margem de fase de entrada em funo da temperatura ambiente;
. margem de fase de entrada em funo da variao da tenso de alimentao.
Durante a caracterizao do demultiplexador no foi possvel ter a disponibilidade

dos esquemas para a medida de margem de fase apresentados nas figuras 5.12 e 5.13.
Assim, realizou-se uma medida simplificada, dispensando-se o uso de medidores de BER,
que permitiu estimar a margem de fase do circuito, embora com menor preciso. O setup
de medidas utilizado foi similar ao da figura 5.12, trocando-se o medidor de BER por um
osciloscpio digital. Para o sinal de dados foi empregado um padro determinstico
conveniente, do tipo DATAIN = 101010....10. Variou-se ento a fase relativa entre dados
e relgio de entrada, observando-se o sinal de dados demultiplexado no osciloscpio.
Estimou-se a margem de fase observando-se o intervalo de fase relativa entre dado e
relgio de entrada para o qual o dado de sada observado mantinha-se estvel. Obteve-se
margem de fase estimada de 185 em 2,488 Gb/s, modo 1:16, e aproximadamente 360
em 622 Mb/s, modo 1:4.
180
OSCILADOR
-1,3V VARREDURA -1,3V
DLY1
Polariz. Polariz.
DC DC - 5.2 V -2V
Power Splitter -4V
CK
A16 D1
ETF-MLC68
CKIN
D2
DT_MX NRZ DATA
REG.
MUX Cpsula D3
DESLOC.
MLC68/40
Modo
SEL1
(1:4/1:16)
SKP
RST (Test Fixture TriQuint)
DAT
A1 D16
CK Data Transf. CKO
Terminadores
ECL
Sistema de
Controle

TxExt Ck RxCk
BERT
TxDat (NRZ) RxDat
Figura 5.13 Configurao alternativa para a caracterizao da Margem de Fase de

Entrada e de outros parmetros.
k - Caracterizao em funo da temperatura
Para completar a caracterizao do demultiplexador, deve-se repetir as medidas

anteriormente citadas variando-se a temperatura ambiente na faixa de 0 C a 85 C,
limites para a temperatura ambiente especificado pelo manual de projeto QLSI-TriQuint.
Durante a fase de caracterizao do demultiplexador no foi possvel reunir em um
mesmo ambiente os equipamentos de caracterizao eltrica em taxa de Gb/s e
equipamentos para variao de temperatura ambiente de operao do circuito, como
cmara climtica. Dessa forma, a caracterizao do circuito ficou restrita a temperatura
ambiente em torno de 25 C.
Sintetiza-se no quadro 5.3 os principais parmetros para o demultiplexador
caracterizado.
181
Quadro 5.3 Medidas dos principais parmetros do demultiplexador.

Caracterstica Medida Unid.
Taxa mxima de relgio de entrada 2,70 Gb/s

Taxa mxima de dado de entrada (NRZ) 1,35 Gb/s
Taxa nominal de relgio de entrada, modo 1:4 / 1:16 622 / 2488 Mb/s
Taxa nominal de dado de entrada, modo 1:4 / 1:16 311 / 1244 Mb/s
Resultado de uma mudana de nvel no sinal de D16D15, D15 -
controle SKP sobre os dados de sada D14, .... D1D16
Tempo de subida/descida dos sinais de sada tpico 771 / 580 ps
(a)
Defasagem mxima entre dados e relgio de sada 206 8,7 % Graus
Margem de Fase de Entrada Demux 1:16 185 Graus

Demux 1:14 360
Compatibilidade entrada / sada ECL -
Excurso lgica de sada, Vsw 1,0 V
Tenso de alimentao negativa, VEE -5,2 10% V
Corrente de alimentao tpica, IEE 181 mA
Tenso de alimentao negativa, VTT -2,0 10% V
Corrente de carga de sada tpica, ITT 233 mA
Consumo de Potncia Total tpico 1,41 W
Faixa de temperatura de operao 0 a 85 C
tamanho do "die" 2,5 mm
(a) @Rload = 50 para -2V
5.4 COMPARAO DOS RESULTADOS COM OS DA LITERATURA
No quadro 5.4.a relaciona-se os resultados da literatura atual referentes

implementao de demultiplexadores e multiplexadores. Parmetros caractersticos como
rea, potncia, mxima taxa de operao, margem de fase, relao de demultiplexagem
e/ou multiplexagem e algumas informaes de processo de fabricao de chip foram
agregadas. Note que esto includas topologias realizadas em Si-bipolar para efeito de
simples comparao com as arquiteturas que empregam MESFET em GaAs. Os mesmos
parmetros caractersticos obtidos neste trabalho so mostrados no quadro 5.4.b. A figura
4.14 relaciona graficamente a taxa de operao e a potncia dissipada dos
demultiplexadores 1:16 e 1:8 implementados em GaAs MESFET e Si-Bipolar HBT,
182
mostrados nos quadros 5.4.a e 5.4.b.

Quadro 5.4.a rea de chip, consumo, margem de fase, taxa de operao, relao de
(de)multiplexagem e parmetros de processo para alguns Mux's e Demux's
implementados nos ltimos anos
LGICA TOP Vth Lg TAXA RELA M.F N REA POT REF
2
(V) m)
( (Gb/s) O graus Trans. (mm) (W)
DCFL rg 0,05 0,7 3,2 16:1 220 1200 m 3,3x3,3 1,3 60
1:16 1000 d m d m d
BFL rg * * 2 16/8:1 * clulas <1,9x1,9 2,0 96
1:8/16 padro m, d md
LSCFL arv 0,07 0,5 4,0 m 16:1 * 371 m 3.5x4.1 1,6 68
4,6 d 1:16 379 d (m+d) m d
SCFL / * Vitessea 0,6 2,5 1:16 * * * 1,22 98
DCFL H-GaAs
SCFL arv -0,2 0,5 11,4 m 8:1 260 1800 -d 3x3 -m 3,8 71
+sk 10,4 d 1:8 230 (elem) 3x3 -d m d
DCFL rg -0,047 s 0,5 8 8:1 260 348 -m 2,7x1,7 m 1,5 m 79
-0,884 l 1:8 180 382 -d 2,7x 2,4 d 1,9 d
SCFL arv -0,2 0,5 20 1:8 * 1800 2,6x3,2 7,5 97
SCFL arv -1,6 0,73,8 m 4:1 75 * 2,0x2,3 3,0 m 20
4,0 d 1:4 72 m d 3,7 d
CML arv Si 0,4 larg. 10 1:16 290 2500 3,2x3,2 2,0 73
(HBT) +sk bipolar emissor
CML arv Si 1,2x7,0 5,0 m 8:1 * gate 3,7x3,7 2,6 m 56
(ECL) bipolar emissor 4,2 d 1:8 array m, d 2,8 d
CML arv Si 1,4x3,0 6 8:1 * 600 1,9x1,4 m, 1,5 76
(HBT) +sk bipolar emissor 1:8 240 m, d d m, d
CML arv Si varivel 10 8:1 * 1000 2,5x1,6 3,8 m 83
(HBT) bipolar 1:8 m d m d 4,3 d
CML arv Si 2x4 12,5 d 1:4 230 370 d 1,5x1,5 1,9 d 66
CML rg Si 1,4x3 11,6 d 1:4 270 * 1,9x1,6 1,4 59
(HBT) bipolar emissor
CML rg Si 0,5 larg. 5,0 m 4:1 * * 1,5x1,5 m 0,6 m 55
(HBT) bipolar emissor 4,8 d 1:4 1,5x2,5 d 1,2 d
CML arv Si 0,4 larg. 12 4:1 200 350 2,0x2,0 1,8 99
CML arv Si 1,5x4 15 m 2:1 * 120 m 1,5x1,7 0,9 m 70
(HBT) bipolar emissor 19 d 1:2 200 d md 1,4 d
m = Mux d =Demux sk = circuito de Skip arv = topologia rvore rg = reg. Deslocamento
l = transistor de carga s = transistor de chaveamento (*) no cita (a) produto comercial
Quadro 5.4b rea de chip, consumo, margem de fase e taxa de operao para o
demultiplexador realizado neste trabalho.
SCFL arv processo 1,0 2,488 1:16 185 clulas 2,5x2,5 1,41 -
+sk QED/A 0,622 1:4 360 padro
183
8
Dmx 16 (GaAs, MESFET) 10.10-8 [J/bit] 5.10-8 [J/bit] SCFL [97]
Dmx 8 (GaAs, MESFET)
7 Dmx 16 (Si-Bipolar, HBT) 3.10-8 [J/bit]
Dmx 8 (Si-Bipolar, HBT)
CONSUMO de POTNCIA [W]
6
Energia/Bit
ESTE TRABALHO
4 SCFL CML [83]
SCFL [71]
3 CML [56]
2 BFL [96] CML [73]

LSCFL [68]
DCFL [79]
DCFL /
SCFL [98] DCFL [60] CML [76]
1
2 4 6 8 10 12 14 16 18 20
TAXA DE OPERAO [Gb/s]
Figura 5.14 Grfico de desempenho (relao Consumo de Potncia/Taxa de operao)

para demultiplexadores implementados nos ltimos anos
Em geral, a implementao de demultiplexadores empregando clulas DCFL

apresenta melhor desempenho em termos de consumo de potncia / taxa de operao
quando comparado com estruturas que empregam exclusivamente clulas SCFL e BFL,
nesta ordem. No entanto, para um mesmo comprimento de porta e processo tecnolgico,
obtm-se taxas mais altas de operao quando se emprega clulas SCFL. Basta comparar
o desempenho dos demultiplexadores de relao 1:8 no quadro 5.4.a, referncia [71] e
[79]. Para o mesmo comprimento de gate Lg = 0,5 m, o par Mux/Demux da referncia
[79] , implementado com DCFL e topologia registrador de deslocamento consome menos
potncia que o da referncia [71], implementado em SCFL e topologia rvore. Note, no
entanto, a superioridade de velocidade do par implementado em SCFL.
Circuitos implementados em Si-Bipolar que empregam heteroestruturas
(transistores HBT) apresentam ndice de desempenho consumo de potncia / taxa de
operao similar aos circuitos (de)multiplexadores implementados a partir de transistores
MESFET. Mas, para taxas de operao muito elevadas (acima de 10 Gb/s), justamente
onde a reduo de consumo obtida com a lgica DCFL no pode exercer seus efeitos,
estruturas implementadas em HBT Si-Bipolar resultaro em melhor desempenho
consumo de potncia / taxa de operao.
A figura 5.14 e os quadros 5.4a e 5.4.b mostram ainda que os resultados obtidos
neste trabalho, em termos de consumo de potncia / taxa de operao, so compatveis
com aqueles reportados na literatura internacional. Deve-se ressaltar que um ganho real
adicional em termos de potncia/taxa e de reduo da rea de chip poderia ser obtido:
184
- adotando-se mudana na abordagem de projeto para clulas full-custom, em vez

de clulas-padro;
- mesclando-se clulas SCFL, empregando-as nas partes do circuito onde a taxa for
elevada, com clulas DCFL, em partes onde a taxa for mdia ou baixa. A adoo da
estratgia de emprego intensivo de clulas DCFL, onde a taxa de operao
permitisse, levaria a uma reduo ainda maior do consumo de potncia em CIs que
empreguem internamente distintas taxas, como o caso de (de)multiplexadores.
5.5 CONCLUSES
M as medidas realizadas apresentam boa concordncia com os resultados de simulao do

circuito, atendendo as especificaes inicialmente propostas;
M o desempenho consumo de potncia / taxa de operao do demultiplexador deste

trabalho compatvel com os resultados reportados na literatura internacional;
M a caracterizao do demultiplexador deve ser completada medindo-se com mais rigor o

parmetro margem de fase de entrada e determinando-se o desempenho do circuito
com a temperatura;
M melhoria no desempenho consumo de potncia / taxa de operao pode ser obtido

adotando-se abordagem full-custom no projeto e utilizao da estrutura DCFL para
as clulas que operem em taxas intermedirias e baixas.
185
Captulo 6
6. CONCLUSES E SUGESTES PARA TRABALHOS FUTUROS
6.1 CONCLUSES
Os objetivos propostos inicialmente para esta dissertao de mestrado foram

atingidos, tendo-se alcanado uma experincia de projeto em circuito digitais de alta
velocidade em GaAs, enfatizando questes referentes a arquitetura de circuitos, leiaute,
servios de foundies e caracterizao de CI em taxas de Gb/s. Foram percorridas as
seguintes etapas:
M capacitao no uso de foundry externa que processa CI de alta velocidade em GaAs.

Entre outras, pode-se destacar a implementao de ambiente de projeto para o software
GDT V.5.2 baseado em biblioteca de clulas-padro e ferramentas de captura
esquemtica e simulao lgica.
M projeto de um demultiplexador de baixo consumo de potncia, com operao

selecionvel tanto para o modo 1:4 como para 1:16 e que atende aos padres de
comunicao SDH STM-4 ( SONET OC-12) e STM-16 (SONET OC-48). Um circuito
de Skip srie empregando uma topologia modificada original foi integrado ao circuito
demultiplexador, tendo gerado um pedido de depsito de patente;
M construo do CI projetado empregando-se clulas padro SCFL com tecnologia de

MESFET de comprimento de porta de 1m, utilizando-se servios de foundry
comercialmente disponvel.
M capacitao em medidas digitais em taxas de Gb/s.
M caracterizao do demultiplexador projetado, que operou corretamente at pelo menos

2,7 Gb/s com consumo de potncia de 1,4 W. Os resultados experimentais
demostraram boa concordncia com as especificaes inicialmente propostas para o
circuito de Skip e para o demultiplexador. O demultiplexador caracterizado foi inserido
em um sistema de recepo ptica operando em 622 Mb/s (padro STM-4), tendo
operado corretamente neste sistema.
M anlise crtica do projeto realizado, conclundo-se que o desempenho global do

demultiplexador pode ser aprimorado reduzindo-se ainda mais seu consumo de
potncia, reprojetando-se o circuito ao nvel de transistor e empregando-se estruturas
DCFL nas partes do circuito que operam em taxas intermedirias e baixas.
6. Concluses e Sugestes para Trabalhos Futuros
6.2 SUGESTES PARA TRABALHOS FUTUROS
Os resultados obtidos neste trabalho so um estmulo para a continuidade na rea

de projeto de CIs digitais de alta velocidade em GaAs. Para a continuao desse trabalho,
sugere-se o projeto otimizado de estruturas de alta velocidade, mesclando a abordagem ao
nvel de transistor e a abordagem empregando clulas padro. Tal otimizao tem por
objetivo maximizar a taxa de operao, ou, alternativamente, minimizar o consumo de
potncia das clulas projetadas ao nvel de transistor. Entre outras estruturas de interesse,
pode-se destacar:
M prescalers de mdulo varivel com parmetros consumo de potncia x velocidade

otimizados;
M projeto, otimizao e caracterizao de divisores mdulo 2 regenerativo e/ou dinmico

integrados a um demultiplexador, com dado de entrada NRZ;
M implementao de estruturas MUX/DEMUX empregando topologia rvore com flip-

flop tipo freeze.
187
7. APNDICES
APNDICE A4.1.a Tamanho do die estimado em funo do nmero de clulas

de I/O ou das unidades de rea relativa das clulas internas44
APNDICE A4.1.b Dissipao de potncia mxima versus tamanho do die em

funo da temperatura do substrato44
7. Apndices
APNDICE A4.2 Folha de dados das clulas padro empregadas no projeto do

demultiplexador44
189
7. Apndices
190
7. Apndices
191
7. Apndices
192
7. Apndices
193
7. Apndices
194
7. Apndices
APNDICE A4.3 Descrio do comportamento lgico de algumas clulas padro

QLSI-TriQuint associadas ao simulador lgico do Lsim do GDT-
V.5.2, escritas em linguagem de alto nvel e empregadas no projeto
do demultiplexador.
SM01
MODULE and2(p)
double p;
{
IN a1,b2;
OUT y,ny;
NODE LOGIC intA;
NODE LOGIC intB;
MEMORY gTime Hdly,Ldly,Xdly,Hdlyn,Ldlyn,Xdlyn;
MEMORY double bDlyA=0.078*p; /* em nS*/
MEMORY double bDlyB=0.118*p; /* em nS*/
MEMORY double LOAD_DLY= .456*p;
MEMORY double MIN_PW_A;
MEMORY double MIN_PW_B;
MEMORY int a1oldv, b2oldv;
MEMORY gTime Astamp, Bstamp;
BUILD{
SET_CAPACITANCE(a1, .035);
SET_CAPACITANCE(b2, .035);
}
INITIALIZE {
double Cap = GET_CAPACITANCE(y);
double Capn = GET_CAPACITANCE(ny);
Hdly=LOAD_DLY*Cap;
Ldly=LOAD_DLY*Cap;
Xdly=(Hdly+Ldly)/2;
Hdlyn=LOAD_DLY*Capn;
Ldlyn=LOAD_DLY*Capn;
Xdlyn=(Hdlyn+Ldlyn)/2;
MIN_PW_A = 1.5*bDlyA + 2.6*LOAD_DLY*GET_CAPACITANCE(y);

MIN_PW_B = 1.5*bDlyB + 2.6*LOAD_DLY*GET_CAPACITANCE(y);
Astamp = 0;
a1oldv = UNKNOWN;
Bstamp = 0;
b2oldv = UNKNOWN;
}
SIMULATE {
if(a1 == UNKNOWN || b2 == UNKNOWN)

{ y{Xdly}=UNKNOWN;
ny{Xdlyn}=UNKNOWN;
}
else {
intA={a1 @ bDlyA};
intB={b2 @ bDlyB};
y{Hdly:Ldly} = intA & intB;
ny{Hdlyn:Ldlyn} = intA ~& intB;
}
if (a1 != a1oldv && a1!=UNKNOWN) {
if (Time - Astamp < MIN_PW_A)
PRINT ("Violacao na Largura Minima de Pulso na entrada A, %.3fnS",MIN_PW_A);
Astamp = Time;
a1oldv = a1;
}
if (b2 != b2oldv && b2!=UNKNOWN) {
195
7. Apndices
if (Time - Bstamp < MIN_PW_B)

PRINT ("Violacao na Largura Minima de Pulso na entrada B, %.3fnS",MIN_PW_B);
Bstamp = Time;
b2oldv = b2;
}
}
}
SM2MUX
MODULE selm(p)
double p;
{
IN a1,s2,b1;
OUT y,ny;
NODE LOGIC intA;
NODE LOGIC intB;
NODE LOGIC intS;
MEMORY gTime Hdly,Ldly,Xdly,Hdlyn,Ldlyn,Xdlyn;
MEMORY double bDlyA= .078*p; /* em nS*/
MEMORY double bDlyB= .078*p; /* em nS*/
MEMORY double bDlyS= .138*p; /* em nS*/
MEMORY double LOAD_DLY= .456*p;
MEMORY double MIN_PW_AB;
MEMORY double MIN_PW_S;
MEMORY int a1oldv, b1oldv, s2oldv;
MEMORY gTime Astamp, Bstamp, Sstamp;
BUILD{
SET_CAPACITANCE(b1, .035);
SET_CAPACITANCE(s2, .035);
}
INITIALIZE {
double Cap = GET_CAPACITANCE(y);
double Capn = GET_CAPACITANCE(ny);
Hdly=LOAD_DLY*Cap;
Ldly=LOAD_DLY*Cap;
Xdly=(Hdly+Ldly)/2;
Hdlyn=LOAD_DLY*Capn;
Ldlyn=LOAD_DLY*Capn;
Xdlyn=(Hdlyn+Ldlyn)/2;
MIN_PW_AB = 1.5*bDlyA + 2.6*LOAD_DLY*GET_CAPACITANCE(y);

MIN_PW_S = 1.5*bDlyS + 2.6*LOAD_DLY*GET_CAPACITANCE(y);
Astamp = 0;
a1oldv = UNKNOWN;
Bstamp = 0;
b1oldv = UNKNOWN;
Sstamp = 0;
s2oldv = UNKNOWN;
SIMULATE {
if(a1 == UNKNOWN || s2 == UNKNOWN || b1 == UNKNOWN)

{ y{Xdly}=UNKNOWN;
ny{Xdlyn}=UNKNOWN;
}
else {
intA={a1 @ bDlyA};
intB={b1 @ bDlyB};
intS={s2 @ bDlyS};
y{Hdly:Ldly} = intA & intS | intB & ~intS;
ny{Hdlyn:Ldlyn} = ~(intA & intS |intB & ~intS);
if (a1 != a1oldv && a1!=UNKNOWN && s2) {

196
7. Apndices
if (Time - Astamp < MIN_PW_AB)

PRINT ("Violacao na Largura Minima de Pulso na entrada A, %.3fnS",MIN_PW_AB);
Astamp = Time;
a1oldv = a1;
}
if (b1 != b1oldv && b1!=UNKNOWN && !s2) {
if (Time - Bstamp < MIN_PW_AB)
PRINT ("Violacao na Largura Minima de Pulso na entrada B, %.3fnS",MIN_PW_AB);
Bstamp = Time;
b1oldv = b1;
}
if (s2 != s2oldv && s2!=UNKNOWN) {
if (Time - Sstamp < MIN_PW_S)
PRINT ("Violacao na Largura Minima de Pulso na entrada de Controle, S, %.3fnS",MIN_PW_S);
Sstamp = Time;
s2oldv = s2;
}
}
}
SSDDML
#define D_SETUP .115*p /*all times in nS*/
#define D_HOLD .05*p
#define CKQ_DLY .196*p
#define DQ_DLY .115*p
#define LOAD_DLY 1.15*p
#define MIN_D .400*p
MODULE fsl(p)
double p;
{
MEMORY int CLOCKoldv,Doldv;
MEMORY gTime CLOCKstamp, Dstamp;
MEMORY double MIN_CLK;
IN d,ck;
OUT q(OPTIONAL);
OUT nq(OPTIONAL);
INITIALIZE {
CLOCKstamp = 0;
CLOCKoldv = UNKNOWN;
Dstamp = 0;
Doldv = UNKNOWN;
q = LOW;
nq = HIGH;
SET_CAPACITANCE(d, .018);
SET_CAPACITANCE(ck, .018);
MIN_CLK = 1.5*CKQ_DLY + 2.6*LOAD_DLY*GET_CAPACITANCE(q);
}
SIMULATE {
if (ck==CLOCKoldv && d==Doldv && ck && ck!=UNKNOWN && d!=UNKNOWN){
gTime i;
i = LOAD_DLY*GET_CAPACITANCE(q);
q{i} = d;
nq{i} = !d;
}
if (ck != CLOCKoldv && ck!=UNKNOWN) {

if (Time - CLOCKstamp < MIN_CLK && ck)
PRINT ("Violacao na Largura Minima do CLOCK LOW,%.3fnS",MIN_CLK);
if (Time - CLOCKstamp < MIN_CLK && !ck)
PRINT ("Violacao na Largura Minima do CLOCK HIGH, %.3fnS",MIN_CLK);
if (Time - Dstamp < D_SETUP)
PRINT ("Violacao no tempo de SETUP");
if (ck)
RESCHEDULE(CKQ_DLY);
CLOCKstamp = Time;
CLOCKoldv = ck;
}
197
7. Apndices
if (d != Doldv && d!=UNKNOWN){

if (Time - Dstamp < MIN_D)
PRINT ("Violacao na Largura minima do DADO");
if (Time - CLOCKstamp < D_HOLD)
PRINT ("Violacao no Tempo de HOLD");
if (ck)
RESCHEDULE(DQ_DLY);
Dstamp = Time;
Doldv = d;
}
} /*Fim do Simulate*/
SMTFFR
#define BASE_DLY .175*p
#define LOAD_DLY .456*p
#define RST_DLY .215*p
#define MIN_RST .500*p
MODULE fmt(p)
double p;
MEMORY int CLOCKoldv, Qoldv,RSToldv;

MEMORY gTime CLOCKstamp,RSTamp;
MEMORY double MIN_CLOCK;
IN ck,r;
OUT q;
OUT nq;
gTime pulse_width;
INITIALIZE {
CLOCKoldv = 0;
RSTamp = 0;
RSToldv = UNKNOWN;
q = LO;
nq = HI;
SET_CAPACITANCE(r, .070);
MIN_CLOCK = 1.5*BASE_DLY + 2.6*LOAD_DLY*GET_CAPACITANCE(q);
}
SIMULATE {
if (r!=RSToldv && r!=UNKNOWN){

if (Time - RSTamp < MIN_RST)
PRINT ("Violacao na Largura minima do RESET");
RSToldv = r;
PRINT ("mudanca do RST");
RESCHEDULE(RST_DLY);
RSTamp = Time;
}
if (r){
gTime i;
q{i} = {LO @ RST_DLY};
nq{i} = {HI @ RST_DLY};
Qoldv = LO;
RSTamp = Time;
}
/*high->low clock transition*/

if (!ck && CLOCKoldv) {
/* check high pulse width on clock */
pulse_width = Time-CLOCKstamp;
if (pulse_width < MIN_CLOCK)
PRINT("violacao na largura minima do Clk_High, %.3fnS",MIN_CLOCK);
/*se largura minima de Clk_H ok, faz transicao se: */
if (!r && Time-RSTamp>=RST_DLY){
gTime i,j;
198
7. Apndices
j = LOAD_DLY*GET_CAPACITANCE(nq);
q{i} = {!Qoldv @ BASE_DLY};
nq{j} = {Qoldv @ BASE_DLY};
Qoldv = !Qoldv;
}
CLOCKoldv = ck;
CLOCKstamp = Time;
}/*end high ->low transition*/
if (ck && !CLOCKoldv) {

/*check low pulse width on clock*/
PRINT("violacao: largura minima do Clk_Low %.3fnS",MIN_CLOCK);
/*update clock trasition time*/
CLOCKoldv = ck;
CLOCKstamp = Time;
}
/*end low->high transition*/
}
}
SPDDFF
MODULE fpd(p)
double p;
{
MEMORY int CLOCKoldv, Doldv;
MEMORY double Dinternal, DintDly;
MEMORY gTime CLOCKstamp, Dstamp;
IN d,ck;
OUT q;
OUT nq;
gTime hold_time, setup_time, pulse_width;
INITIALIZE {
CLOCKoldv = 0;
Dstamp = 0;
Doldv = LO;
Dinternal = LO;
q = LO;
nq = HI;
}
SIMULATE {
/*transition on input D, check for input violation*/
if (d!=Doldv) {
hold_time = Time-CLOCKstamp;
if (hold_time<D_HOLD) {
PRINT(" violacao do Thold, entrada mudou %.2fnS depois da mudanca do CLK",hold_time);
}
Dstamp = Time;
Doldv = d;
/*schedule for end of setup time*/
RESCHEDULE(D_SETUP);
}
/*At least D_SETUP nS has passed since D changed, setup OK */
setup_time = Time-Dstamp;
199
7. Apndices
if (setup_time >= D_SETUP) /*setup achieved*/

Dinternal=Doldv;

PRINT("violacao na largura minima do Clk_High=, %.3fnS",MIN_CLOCK);
/* check setup time on D input, if bad, don't transfer*/
if (setup_time < D_SETUP) {
PRINT("violacao no tempo de Setup,entrada esta 'setada' ha %.3fnS ", setup_time);
}
/*set ok, do transition*/
else {
gTime i,j;
q{i} = {Dinternal @ BASE_DLY};
nq{j} = {!Dinternal @ BASE_DLY};
}
/*update clock transition time*/
CLOCKoldv = ck;
CLOCKstamp = Time;
}
/*end high ->low transition*/

PRINT("violacao: largura minima do Clk_Low= %.3fnS",MIN_CLOCK);
CLOCKoldv = ck;
CLOCKstamp = Time;
}
}
}
SJDDFFR
#define RST_DLY .176*p
#define MIN_RST .500*p
MODULE fjdr(p)
double p;
{
/*registers use for holding old states*/
MEMORY int CLOCKoldv, Doldv,RSToldv;
MEMORY double Dinternal, DintDly;
MEMORY gTime CLOCKstamp, Dstamp,RSTamp;
IN d,ck,r;
/*these connections are optional,so no check is done*/

OUT q;
OUT nq;
gTime hold_time, setup_time, pulse_width;
INITIALIZE {
CLOCKoldv = 0;
Dstamp = 0;
Doldv = LO;
RSTamp = 0;
RSToldv = UNKNOWN;
Dinternal = LO;
q = LO;
200
7. Apndices
nq = HI;
SET_CAPACITANCE(r, .140);
SIMULATE {
if (r!=RSToldv && r!=UNKNOWN){

if (Time - RSTamp < MIN_RST)
PRINT ("Violacao na Largura minima do RESET");
RESCHEDULE(RST_DLY);
RSTamp = Time;
RSToldv = r;
}
if (r && r!=UNKNOWN){
if(Time-RSTamp >= RST_DLY ){
gTime i;
q{i} = LO;
nq{i} = HI;
}
else{
if (ck!=CLOCKoldv && !ck)
PRINT("SAIDA INDETERM. : CLOCK mudou de HI->LO entre ativacao do RST e propagacao ate'
Q=LO");
}
/*transition on input D, check for input violation*/

if (d!=Doldv) {
hold_time = Time-CLOCKstamp;
if (hold_time<D_HOLD) {
PRINT(" violacao do Thold, entrada mudou %.2fnS depois da mudanca do CLK",hold_time);
}
Dstamp = Time;
Doldv = d;
/*schedule for end of setup time*/

}
/*At least D_SETUP nS has passed since D changed, setup OK */
setup_time = Time-Dstamp;
if (setup_time >= D_SETUP) /*setup achieved*/
Dinternal=Doldv;

if (pulse_width < MIN_CLOCK && !r)
PRINT("violacao na largura minima do Clk_High, %.2fnS",MIN_CLOCK);
/* check setup time on D input, if bad, don't transfer*/
if (setup_time < D_SETUP) {
PRINT("violacao no tempo de Setup,entrada esta 'setada' ha %.3fnS ", setup_time);
}
/*set ok, do transition*/
else {
if (!r && Time-RSTamp>=RST_DLY){
gTime i,j;
q{i} = {Dinternal @ BASE_DLY};
nq{j} = {!Dinternal @ BASE_DLY};
}
201
7. Apndices
}
/*update clock transition time*/
CLOCKoldv = ck;
CLOCKstamp = Time;
}
/*end high ->low transition*/

/*check low pulse width on clock*/
if (pulse_width < MIN_CLOCK && !r)
PRINT("violacao: largura minima do Clk_Low %.2fnS",MIN_CLOCK);
/*update clock trasition time*/
CLOCKoldv = ck;
CLOCKstamp = Time;
}
}
}
OLSE1
MODULE otl(p)
double p;
{
IN a2;
OUT o;
MEMORY gTime Hdelay,Ldelay,Xdelay;
MEMORY double bDly=0.22*p; /* em nS*/
BUILD{
SET_CAPACITANCE(o, 1);
}
INITIALIZE {
double Cap1 = GET_CAPACITANCE(o);
Hdelay=.025*p*Cap1;
Ldelay=.050*p*Cap1;
Xdelay=(Hdelay+Ldelay)/2;
}
SIMULATE {
if(a2 == UNKNOWN){
o{Xdelay}=UNKNOWN;
}
else {
o{Hdelay:Ldelay} = {a2 @ bDly};
}
}
}
202
7. Apndices
APNDICE A5.1 Diagrama esquemtico do circuito Terminador ECL.
O terminador ECL foi construdo no LME/USP empregando-se tcnicas de fotolitografia,

substrato flexvel do tipo "duroid", com r = 2.2 e espessura = 0,508 mm. e resistores e
capacitores do tipo SMD. Os terminadores construdos apresentaram bom desempenho,
tendo-se obtido os seguintes parmenros S para a faixa de 0,1 a 3 GHz:
- perda de insero: S21 = -3 0,1 dB
- perda de retorno: S11 melhor que -25 dB
1uH
TERMINADOR 22p 680p 4.7n
-4V
ECL
22u
DEMUX 100
Dout Zo=50 SPLITTER

(50 para -2V)
50
OSCILOSC.
Zo=50
(50 para GND)
APNDICE A5.2 Diagrama esquemtico do circuito anti-"bounce" empregado no setup

de teste do circuito demultiplexador.
+5V
240K
270K 2.2uF
10uF C 390
2K2 Q 10H124
RC OUT
C S
Q A D Q
RC
B Q 74LS74
A
RD CK Q NOUT
B Q R
74LS123
RD
74LS123 -5.2V
Div. 2
74LS00
Monoestvel 1s Monoestvel 0.1s Conversor Nvel TTL -> ECL
203
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TAUFIK ABRO

Engenheiro Eletricista, Escola Politcnica da USP, 1992

CIRCUITOS INTEGRADOS DIGITAIS

Dissertao apresentada Escola Politcnica

Orientadora: Dra. FTIMA SALETE CORRERA

Engenheiro Eletricista, Escola Politcnica da USP, 1992

CIRCUITOS INTEGRADOS DIGITAIS

Dissertao apresentada Escola Politcnica

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Ao Dr. Edmar Camargo, pela iniciao s atividades acadmicas na rea de microondas;

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A todos os colegas do Laboratrio de Microeletrnica da USP, pela compreenso, pelo

Aos colegas do CPqD/TELEBRS, pela realizao do leiaute do circuito projetado e pela

1.1 BREVE HISTRICO E APLICAES DE CIs EM GaAs ............................ 1

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2.1 INTRODUO .............................................................................................. 8

3. DEMULTIPLEXADOR DE ALTA VELOCIDADE: TOPOLOGIAS

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4.1 INTRODUO .................................................................................................. 107

5. RESULTADOS EXPERIMENTAIS DO DEMULTIPLEXADOR

5.1 INTRODUO .............................................................................................. 164

6.1 CONCLUSES GERAIS ............................................................................. 186

APNDICE A4.1.a ............................................................................................. 188

BDCFL .................... Buffered DCFL

Cfan-out ....................... Somatria das capacitncias de entrada, Cin, de todas as

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1.1 BREVE HISTRICO E APLICAES DE CIs EM GaAs

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