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El entorno para desarrollar aplicaciones en VHDL se llama ISE Design Suite. Esta herramienta
contiene todo el software necesario para crear los proyectos en VHDL desde su edicin hasta
su transferencia a la tarjeta de desarrollo (Spartan 3E Starter Kit).
Debido a que es una herramienta desarrollada por Xilinx, slo funcionar con los dispositivos
de dicho fabricante. Sin embargo, el cdigo base escrito en VHDL se puede aplicar a cualquier
dispositivo sin importar el fabricante simplemente adaptndolo a la sintaxis del mismo.
En el proceso de instalacin del software se da la posibilidad de configurarlo en distintos
modos, dependiendo de la licencia que se tenga. Para propsitos acadmicos la versin ms
conveniente es la Webpack. Esta licencia es gratuita y slo basta con inscribirse en la web del
fabricante (www.xilinx.com) para obtenerla.
Al instalar el software dos conos de acceso directo se generan para el desarrollo de
soluciones.
Xilinx ISE Design Suite: Abre el entorno principal donde se elaboran los proyectos
en VHDL. Es la primera aplicacin que se emplea.
Xilinx PlanAhead: Permite configurar la conexin fsica de las aplicaciones creadas
con los terminales del FPGA.
Para desarrollar las aplicaciones en VHDL vamos a utilizar el ISE Project Navigator. Al abrir este
programa, presenta tres zonas definidas:
1. Creacin de un proyecto. Para crear el proyecto vamos al men File New Project.
En el campo Name escribimos el nombre del proyecto. Este nombre no debe tener
espacios en blanco ni caracteres especiales. Debe empezar siempre con una letra
y no discrimina maysculas de minsculas.
Al escribir el nombre del proyecto, automticamente en los campos Location y
Working Directory aparece una ruta con el nombre del proyecto. Para conservar el
orden, el software crea el folder con el mismo nombre del proyecto pues all
guardar todos los archivos que el usuario vaya creando y todos aquellos que se
generen automticamente.
Debemos tener en cuenta que existe un directorio por defecto, el cual debe ser
siempre un directorio sencillo y corto desde la raz del disco duro. Por ese motivo
en el ejemplo la ruta es C:\VHDL. Se debe evitar usar una ruta muy larga y que
pueda incluir caracteres especiales o espacios en blanco, pues el sistema en
algunos procesos no puede reconocer estas rutas y aparecern errores extraos.
Luego de darle Next, aparecer la siguiente pantalla
Una vez establecidos los parmetros del proyecto, se hace clic en Next y se
mostrar un resumen de lo que se est creando. Es importante leer este resumen,
pues se puede haber pasado por alto alguna de las opciones. Para finalizar la
creacin del proyecto se hace clic en Finish.
Una vez creado el proyecto ahora se pueden incorporar los archivos que formarn
parte del mismos.
Esta ventana muestra por categoras todas las plantillas que se pueden utilizar.
Una de las plantillas ms empleadas es de las libreras.
Al tener seleccionada la opcin que se desea usar en el archivo que se ha
creado, hacer clic con el botn derecho y elegir del men desplegable la opcin
Use in file. Automticamente las lneas de cdigo que indican el uso de libreras
se incorporan al nuevo archivo.
ii. Seleccionar la opcin Add Source y aparecer una ventana con los
archivos disponibles para agregar. Ubique el archivo que desee agregar y
haga doble clic sobre el mismo.
iii. El sistema mostrar una ventana indicando que ha agregado el archivo sin
errores.
iv. Al darle OK, el archivo se agregar al proyecto y se convertir en el Top
Module, es decir, el archivo por defecto que utilizar el proyecto para los
procesos principales.
Notas:
Xilinx ISim
4. Para simulaciones escogemos la opcin VHDL Test Bench. Este tipo de archivo
prepara el entorno para realizar la simulacin. En el lado derecho se debe escribir el
nombre del archivo que estamos creando. Una sugerencia es utilizar el mismo nombre
del archivo original (.vhd) y agregarle el sufijo _tst para diferenciarlo del original. Con
esto listo podemos continuar presionando Next.
5. Se presenta la nueva ventana donde el sistema pregunta por la asociacin del archivo
de simulacin con la aplicacin original. Como pueden haber muchos archivos, hay que
verificar con cuidado a cual se hace referencia y resaltarlo para luego hacer clic en
Next.
12. Cuando el archivo de simulacin est listo, en el panel izquierdo se habilita la vista de
simulacin para ver el rbol en modo simulacin.
13. Como se indic antes, la parte inferior correspondiente a los procesos cambia
dependiendo del archivo que se est seleccionando. Para efectuar la simulacin se
debe seleccionar el archivo de simulacin creado (en nuestro caso contar4b_tst). No
se debe elegir el archivo original (contar4b) pues ISim no lo entender correctamente
y los resultados de la simulacin sern engaosos.
14. Para terminar de preparar el proceso de simulacin, en la lista de procesos hay que
hacer clic con el botn derecho sobre la opcin Simulate Behavioral Model.
15. Elegir la opcin Process Properties y se abrir la ventana donde estn las
propiedades para el simulador.
16. Casi todas las opciones son para simulaciones avanzadas, sin embargo hay uno que si
es necesario verificar: Simulation Run Time. Esta opcin permite establecer el tiempo
que durar la simulacin. Hay que ser cuidadoso con este valor, pues si se colocan
tiempos altos (rango de ms o s), el simulador se demorar bastante calculando los
resultados para cada iteracin (normalmente de 1ps). Por lo tanto hay que establecer
correctamente el tiempo para que la simulacin trabaje lo necesario. El tiempo
normalmente depende de cmo se fijaron los valores en el archivo de simulacin o de
cuanto tiempo le tomar a la aplicacin mostrar todos los resultados necesarios. Para
el ejemplo se establecer un tiempo de 800ns. Le damos OK para aceptar.
17. Para ejecutar la simulacin hacemos doble clic en Simulate Behavioral Model. Se abrir
el simulador y mostrar la formas de onda resultantes para los puertos.
18. En la pantalla con fondo negro se ven los resultados de la simulacin. Hay que prestar
mucha atencin a los tiempos en la parte superior. En el ejemplo se aprecia que
solamente son visibles los resultados desde 799,995 ns a 800,000 ns, lo cual es una
mnima parte del tiempo total de simulacin, por lo tanto hay que modificar la vista
para apreciar todo el rango. Para ello se emplea el botn Zoom to Full View.
19. En la figura aparecen algunos elementos importantes a considerar:
a. Cuando las seales son verdes significa que son seales estables.
b. Cuando las seales son rojas o naranjas significa que los puertos no tienen un
valor definido o tienen fluctuacin constante no controlada.
20. En este caso la salida q tiene XXXX y significa que el contador no est arrojando
resultados. Esto puede parecer que el diseo no est correcto, sin embargo el
problema no es el diseo sino una omisin que muchas veces se tiene al usar seales.
Cuando se usen seales es recomendable inicializarlas en un valor, que luego cambiar
cuando el circuito empiece a actuar.
21. En este caso la seal tempo debe tener un valor inicial. En este caso ser 0000.
22. Una vez realizada la correccin se debe guardar el archivo y volver a sintetizar.
Finalmente se ejecuta la simulacin y el resultado ser lo que se esperaba.
23. Se ve que los resultados son estables, pero hay que acercar para ver si son vlidos.