D Flip - Flop

Galuh Triyanto (16/396249/SV/10462)

Asisten: Agung Wibisono
Tanggal Praktikum: 19/04/2017
Mata Kuliah : KL Elektronika Digital Dasar
Prodi/Fakutas/Universitas : D3 Elektronika dan Instrumentasi /Sekolah Vokasi/UGM

Abstrak pada jalur Data ( input D ) agar tidak diteruskan ke rangkaian

RS Flip-Flop.
Flip-Flop merupakan rangkaian elektronika Prinsip kerja dari Rangkaian D Flip-Flop adalah berapapun
digital yang digunakan untuk menyimpan nilai yang diberikan pada input D akan dikeluarkan dengan
satu bit secara semi permanen sampai ada nilai yang sama pada output Q.
suatu perintah untuk menghapus atau Tabel Kebenaran D Flip – Flop
mengganti isi dari bit yang disimpan. Enable/Cloc D Q Q’ Keterangan
Prinsip dasar dari Rangkaian Flip-flop yaitu k
suatu komponen elektronika dasar yang 1 0 0 1 Reset Q ke 0
dirangkai dalam bentuk rangkaian gerbang
1 0 1 0 Set Q ke 1
logika yang dapat bekerja secara
sekuensial. Flip-flop bersifat Bistable
0 0 1 0 Menahan kondisi
Multivibrator yang artinya : dua kondisi
Q terakhir
yang stabil 0 atau 1 , dan kondisi ini akan
0 1 1 0 Menahan kondisi
tetap atau tidak berubah jika tidak ada Q terakhir
input yang masuk.
Kata Kunci : Flip-Flop, Rangkaian Elektronika Dari Tabel Kebenaran diatas dapat diketahui Prinsip kerja
Digital, Rangkaian Gerbang Logika, Bistable dari D Flip-Flop apabila menggunakan Enable atau Clock ,
Multivibrator. yaitu sebagai berikut :
1. Apabila input Clock berlogika 1 “ High” maka input
pada jalur akan diteruskan ke rangkaian RS Flip-Flop,
I. PENDAHULUAN dimana pada saat input jalur Data 1 “High” maka
Pada praktikum ini praktikan akan mencoba merancang kondisi tersebut adalah Set Q menjadi 1 “High” dan
rangkaian digital pada software Altera Quartus. Rangkaian pada saat jalur Data diberikan input 0 “Low” maka
yang dibuat yaitu Rangkaian Data Flip-Flop atau biasa kondisi yang terjadi adalah Reset Q menjadi “Low”.
disebut D Flip-Flop. Rangakaian ini merupakan jenis Flip- 2. Kemudian pada saat input Clock berlogika rendah maka
Flop yang bersifat Bistable Multivibrator yaitu suatu data output pada jalur Q akan ditahan ( memori 1 bit )
rangkaian sel biner yang memiliki dua buah output yang walaupun logika pada jalur input Data berubah. Kondisi
saling berkebalikan keadaannya antara 0 atau 1. Rangkaian D inilah yang disebut sebagai dasar dari memori 1 bit.
Flip-Flop ini berfungsi sebagai rangkaian logika sekuensial
dimana didalamnya terdapat peralatan memori dan pewaktu. Tujuan : Dapat membuat rangkaian sekuensial D Flip-
Rangkaian D Flip – Flop pada dasaranya adalah rangkaian Flop, Dapat simulasi rangkaian yang dibuat pada FPGA,
RS Flip-Flop dengan sebuah pembalik pada masukan R nya. Dapat mengetahui prinsip kerja dari D Flip-Flop.
Adanya penambahan pembalik tersebut mengurangi
banyaknya masukan dari dua menjadi satu. Disamping itu
karena keluaran Q tidak akan menerima masukan D sampai
datangnya suatu pulsa waktu , bentuk itu sering juga disebut II. Metode
sebagai flip-flop tertunda atau Delay Flip – Flop.
Gambar Data Flip-Flop Dengan Enable / Clock : Alat dan Bahan :

1. PC dengan software Altera

2. Rangkaian FPGA 1 set

Langkah Kerja :
1. Buatlah rangkaian D Flip-Flop pada software
Altera Quartus.
2. Simulasikan Rangkaian pada FPGA.

Gambar diatas memperlihatkan Data Flip-Flop yang

dilengkapi dengan masukan Enable/Clock. Fungsi dari input
Enable/Clock diatas adalah untuk menahan data masukan

1
Laporan Praktikum – KL Elektronika Digital Dasar – SV UGM
 III. DATA HASIL DAN ANALISIS Prinsip dasar dari Flip-Flop adalah merupakan
suatu komponen elektronika dasar seperti transistor,
resistor dan dioda yang di rangkai menjadi suatu
Rangkaian D Flip – Flop Pada Quartus gerbang logika yang dapat bekerja secara sekuensial.
Flip-Flop bersifat yang artinya dua kondisi yang stabil
0 atau 1, dan kondisi ini akan tetap atau tidak berubah
jika tidak ada input yang masuk.
Oleh karena itu Flip-Flop merupakan rangkaian
yang terdiri dari dua elemen aktif ( transistor ) yang
kerjanya saling bergantian, fungsinya antara lain
menyimpan suatu bilangan biner (menggunakan
clock ) dan mensinkronisasikan rangkaian aritmatika.

V. Kesimpulan
Tabel Kebenaran D Flip - Flop
Dari hasil percobaan tersebut dapat disimpulkan bahwa :
Enable/Clock D Q Q’
1 0 0 1  Praktikan dapat membuat rangkaian sekuensial Data
Flip - Flop pada Quartus dan dapat men-simulasikan
1 0 1 0 output rangkaian D Flip-Flop di FPGA.
0 0 1 0
0 1 1 0  Sifat dari D Flip – Flop adalah apabila Input D ( Data)
dan pulsa clock berlogika 1, maka output Q akan
berlogika 1 dan apabila input D berlogika 0 maka D
Flip – Flop akan berada pada keadaan reset atau output
IV. Pembahasan :
Q berlogika 0.
Setelah rangkaian D Flip- Flop dibuat pada software
Altera Quartus, kemudian disimulasikan pada FPGA
maka didapatkan data hasil seperti yang tertulis pada VI. Daftar Pustaka
tabel kebenaran D Flip-Flop. Pada saat kondisi clock
rendah maka sinyal masukan D tidak mempengaruhi [1] http://elektronika-dasar.web.id/data-
keluaran Q, sedangkan untuk sinyal clock yang tinggi , flip-flop-d-flip-flop/ , 20 April 2017,
maka akan diperoleh keluaran sesuai data D yang 20:05 WIB.
masuk pada saat itu. [2] http://electronics-course.com ,21
April 2017, 09:56 WIB.

2
Laporan Praktikum – KL Elektronika Digital Dasar – SV UGM
Rangkaian D Flip - Flop