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RESULTADO(S) OBTENIDO(S):
Identificamos rápidamente que tenemos 4 entradas (a,b,clk y reset) y dos salidas finales
totales (reg_comp, reg_sum). Es importante realizar este paso ya que posteriormente con esta
información podremos declarar nuestras variables en VIVADO.
Nota: Cuando se crea el proyecto de vivado se abre al final de la creación del proyecto una
interfaz que nos permite declarar variables en las cuales colocaremos las anteriormente
mencionadas.
En esta programación podemos observar que VIVADO de por sí ya nos incluye una librería y
si nos fijamos también nos incluye las variables que declaramos en la anterior interfaz. Si se
quiere se puede declarar también después en esta sección, no habría ningún problema.
clk: in STD_LOGIC;
A diferencia de los anteriores esta variable solo podrá tener dos estados “1” o “0”, es un
simple bit, por ende solo se lo considera como un estado lógico simple, mas no como un
vector. Cabe recalcar que es una entrada
reset: in STD_LOGIC;
Este es el mismo caso de la variable clk, la diferencia es que el anterior es la señal de reloj y
este es un reset general.
Es necesario configurar cuales van hacer los pines de entrada y de salida en el FPGA.
Para esto se usó la siguiente configuración de entradas y salidas.
CONCLUSIONES:
VIVADO nos permite crear procesos para poder llevar a cabo una acción. Este puede tener
programado en su estructura varios procesos siempre y cuando no tengan errores.
RECOMENDACIONES:
Es necesario configurar las salidas y entrada de los pines para un I/O sd de tipo LVCMOS33
ya que el nivel de voltaje que se maneja en el fpga es de 3.3V.
ANEXO1
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity practica2 is
Port ( a : in STD_LOGIC_VECTOR (3 downto 0);
b : in STD_LOGIC_VECTOR (3 downto 0);
clk : in STD_LOGIC;
reset: in STD_LOGIC;
reg_comp : out std_logic;
reg_sum : out STD_LOGIC_VECTOR (3 downto 0));
end practica2;
begin
PROCESS (clk,reset)
BEGIN
IF (reset='1')THEN
IF (clk'EVENT AND clk='1')THEN
reg_comp<=comp;
reg_sum<=sum;
END IF;
END IF;
END PROCESS;
end Behavioral;
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