Escola de Enxeñería Industrial 

Grao en Enxeñería en Electrónica Industrial e Automática 
Electrónica Dixital e Microcontroladores 

Examen de Electrónica Digital 
28 de junio de 2018 1/2
Nombre: DNI:
1) Dada  la  tecnología  digital  del  microcontrolador  PIC18F45K20  alimentado  a  3  V  cuyos  niveles
eléctricos se indican, deduzca razonadamente si es posible realizar una conexión directa entre
él y una puerta TTL (conectando indistintamente la salida del PIC a una puerta lógica o la salida
de una puerta a una entrada del PIC)(1,5 p). ¿Cuál sería el fan‐out de las conexiones? (0,5 p).
PIC18F45K20  TTL 
VIH  1,55V  2V 
VIL  0,45V  0,8V 
VOH 2,3V  2,4V 
VOL 0,6V  0,4V 
IIH  50 nA  40μA 
IIL  ‐50 nA  ‐1,6mA 
IOH ‐3mA  ‐0,4mA 
IOL 8,5mA  16mA 

2) Diseñe un circuito que detecte si un número binario complemento a 2 de 4 bits es múltiplo de
3. Se pide obtener de forma razonada:
a. La tabla de verdad y el mapa de Karnaugh correspondiente (0,5 p)
b. Las expresiones simplificadas de suma de productos y productos de sumas. (0,5 p)
c. La implementación de la función simplificada en una PAL de tamaño óptimo. (0,5 p)
d. La implementación de la función utilizando un multiplexor de 4 canales y un número
mínimo de recursos lógicos adicionales. (0,5 p)

3) El código binario reflejado o código Gray es un sistema de numeración binario en el que dos
palabras consecutivas difieren solamente en uno de sus dígitos. El código Gray es usado para
facilitar la corrección de errores en los sistemas de comunicaciones. Realice un contador Gray
de  3  bits  (secuencia  000,  001,  011,  010,  110,  111,  101,  100  y  de  nuevo  000)  mediante  una
máquina de estados que utilice biestables D como registro de estado:
a. Grafo de estados y diagrama de bloques del contador Gray (0,5 p)
b. La tabla de verdad de las funciones de estado siguiente (0,5 p).
c. La expresión algebraica de las funciones anteriores simplificadas por el método tabular
de Karnaugh (0,5 p).
d. La  realización  física  más  sencilla  de  dichas  funciones,  utilizando  únicamente  puertas
NAND (0,5 p).

4) ¿En  qué  se  diferencian  las  memorias  activas  dinámicas  de  las  estáticas  y  qué  ventajas  y
desventajas tienen entre sí? (2 p)
EDyM – Examen de Electrónica Digital 2/2

5) Dado el circuito correspondiente a la descripción VHDL siguiente, se pide dibujar su esquema
eléctrico (1 p) y deduzca razonadamente su funcionalidad (1 p).
 Escola de Enxeñería Industrial 
Grao en Enxeñería en Electrónica Industrial e Automática 
Electrónica Dixital e Microcontroladores 

Examen de Electrónica Digital 
14 de mayo de 2018 1/2
Nombre: DNI:

1) Se dispone de un sensor de temperatura que entrega una tensión analógica para
una temperatura comprendida entre 10 y 25º C. La salida del sensor se conecta a
un  convertidor  analógico  digital  (CAD)  de  4  bits.  Se  desea  diseñar  un  circuito
combinacional  que  esté  conectado  a  la  salida  del  CAD  y  que  active  una  salida
cuando la temperatura sea igual o inferior a 14º C e igual o superior a 20º C. Se
pide obtener de forma razonada:
a. La tabla de verdad y el mapa de Karnaugh correspondiente (0,5 p)
b. Las  expresiones  simplificadas  de  suma  de  productos  y  productos  de
sumas. (0,5 p)
c. La  implementación  de  la  función  simplificada  en  una  PAL  de  tamaño
óptimo. (0,5 p)
d. La implementación de la función utilizando un multiplexor de 4 canales
y un número mínimo de recursos lógicos adicionales. (0,5 p)
2) Obtenga el grafo de estados de un circuito que permita detectar la secuencia de
entrada “1011”, incluyendo secuencias anidadas (1,5 p). Si se utiliza un registro
de biestables tipo D como registro de estado, obtenga:
a. La tabla de verdad de las funciones de estado siguiente y salida (0,5 p).
b. La expresión algebraica de las funciones anteriores simplificadas por el
método tabular de Karnaugh (0,5 p).
c. La  realización  física  más  sencilla  de  dichas  funciones,  utilizando
únicamente puertas NAND (0,5 p).
3) Diseñe un sistema de memoria para un microprocesador compuesto de 16 kbytes
de memoria ROM y 48 Kbytes de memoria RAM utilizando memorias ROM de 16
kbytes, RAM de 16 kbytes y el menor número de  elementos lógicos adicionales.
¿Cuál es el tamaño mínimo del bus de direcciones (0,25 p)? Describa el mapa de
memoria del microprocesador (0,25 p). Dibuje el esquema eléctrico (2,5 p).
EDyM – Examen de Electrónica Digital 2/2

4) Dado el circuito correspondiente a la descripción VHDL siguiente, se pide dibujar
su esquema eléctrico (1 p), dibuje el cronograma de su funcionamiento a partir
del reset y deduzca razonadamente su funcionalidad (1 p).
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Grao en Enxeñería en Electrónica Industrial e Automática 
Electrónica Dixital e Microcontroladores 

Examen de Electrónica Digital 
2 de Abril de 2018 1/2
Nombre: DNI:

1) Dado el circuito cuyo esquema eléctrico se muestra en la figura, se pide obtener
razonadamente:
a) La representación gráfica de su comportamiento, indicando el tipo de circuito
del que se trata (1’5 PUNTOS).
b) La  implementación  de  su  parte  combinacional  mediante  una  memoria  de
tamaño mínimo (1 PUNTO).
c) Su  implementación  mediante  un  contador  y  el  mínimo  número  posible  de
puertas NOR (1’5 PUNTOS).
4-to-16 decoder m7
Y0 m0 D2
Y1 m1 m8
Y2 m2
Y3 m3 m2
E I0 Y4 m4 m5 D1
Y5 m5 m6 REG
Q0 I1 Y6 m6 m11 Reset R
Y7 m7 CLK Q Q 0÷2
Q1 I2 Y8 m8 m1
D0÷2 D 3
Q2 I3 Y9 m9 m3
Y10 m10 m5 3
Y11 m11 m8 D0
Y12 m12 m9
Y13 m13 m11
Y14 m14
Y15 m15 m11 S

2) Describa razonadamente el comportamiento de la entrada de un circuito TTL a la
que no se conecta ninguna señal eléctrica (1 PUNTO).
3) Obtenga  razonadamente  el  esquema  de  un  MUX  4:1  a  partir  de  MUXes  2:1  (1
PUNTO) y a partir de puertas de transmisión CMOS y los elementos adicionales
necesarios (1 PUNTO).

4) Obtenga  razonadamente  un  circuito  que,  a  partir  de  una  determinada  función
lógica aplicada a su entrada, permita seleccionar ésta o su inversa utilizando el
menor  número  posible  de  recursos  lógicos  (puertas  o  bloques  funcionales
combinacionales). (1 PUNTO).
EDyM – Examen de Electrónica Digital – 2 de abril de 2018 2/2

5) Dado el circuito correspondiente a la descripción VHDL siguiente, se pide deducir
razonadamente  la  funcionalidad  que  realiza  (1’25  PUNTOS)  y  su  cronograma
durante los 5 primeros ciclos de reloj tras la aplicación de un reset (0’75 PUNTOS).

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity bloque is
port (A, B, C: in std_logic;
S: out std_logic);
end entity bloque;
architecture comportamiento of bloque is
begin
process(A, B, C)
variable D: std_logic;
begin
if C='0' then D:='0';
elsif (A=’1’ and A’event and B='1') then D:= not D;
end if;
S<=D;
end process;
end;
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity sep2017 is
port (E, F: in std_logic;
G, H: out std_logic);
end entity sep2017;
architecture structure of sep2017 is
component bloque
port (A, B, C: in std_logic;
D: out std_logic);
end component;
signal A0i,A1i,i,j: std_logic;
begin
A0i<=i xor j;
A1i<=not i;
D1: bloque port map(E, A0i, F, i);
D2: bloque port map(E, A1i, F, j);
G<=A1i;
H<=A0i;
end;
 Escola de Enxeñería Industrial 
Grao en Enxeñería en Electrónica Industrial e Automática 
Materia de Electrónica Dixital e Microcontroladores 

Examen de Electrónica Digital 
23 de junio de 2017 1/2
Nombre: DNI:

1) Dada  la  función  lógica  F=∏4(2,3,4,5,6,8,9,13,15)+d(7),  se  pide  obtener

razonadamente
a) Las  expresiones  mínimas  de  suma  de  productos  y  producto  de  sumas  (1
PUNTO)
b) Su implementación mediante un número mínimo de puertas NOR (1 PUNTO).
c) Su implementación mediante un multiplexor de 4 canales y un número mínimo
de puertas lógicas adicionales (0,5 PUNTOS).

2) Explique  las  diferencias  de  estructura  y  funcionales  entre  las  memorias  RAM
estáticas  y  dinámicas  y  deduzca  en  consecuencia  las  ventajas  y  desventajas  de
cada una (1’5 PUNTOS).

3) Dada la máquina de estados de la figura, se pide:

a) Deducir razonadamente de qué tipo es (0,25 PUNTOS)
b) Obtener razonadamente su diagrama de estados (2 PUNTOS).
c) Deducir razonadamente  la  máxima  frecuencia  de  funcionamiento.  El  retardo
máximo de las puertas es de 5 ns, y el retardo CLK‐Q de los biestables de 8 ns,
con tiempos de establecimiento (set‐up) y mantenimiento (hold) de 1 ns. (0,75
PUNTOS).
 EDyM – Examen de Electrónica Digital – 23 de junio de 2017 2/2

 
4) Dado el circuito correspondiente a la descripción VHDL siguiente, se pide obtener 
razonadamente  el  esquema  eléctrico  (1  PUNTO)  y  el  cronograma  de 
funcionamiento de las señales de la entidad “examen” durante 300 ns, asumiendo 
una señal de sincronismo de 25 MHz y partiendo de un reset inicial (2 PUNTOS). 
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity JUL2017 is
port (clk_i: in std_logic;
A, B: in std_logic;
reset_i: in std_logic;
Q: out std_logic);
end entity JUL2017;
architecture comportamiento of JUL2017 is
begin
process(clk_i, A, B, reset_i)
variable Qi: std_logic;
begin
if reset_i='0' then Qi:='0';
elsif falling_edge(clk_i) then
if A='1' and B='0' then Qi:='1';
elsif A='0' and B='1' then Qi:='0';
elsif A='1' and B='1' then Qi:=not Qi;
end if;
end if;
Q<=Qi;
end process;
end;
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity examen is
port (clk_i: in std_logic;
reset_i: in std_logic;
Q0, Q1: out std_logic);
end entity examen;
architecture structure of examen is
component JUL2017
port (clk_i: in std_logic;
A, B: in std_logic;
reset_i: in std_logic;
Q: out std_logic);
end component;
signal A0i,B0i,A1i,B1i: std_logic;
begin
A0i<='1';
D1: JUL2017 port map(clk_i, A0i, B0i, reset_i, A1i);
D2: JUL2017 port map(clk_i, A1i, B1i, reset_i, B0i);
Q0<=A1i;
Q1<=B0i;
B1i<=not A1i;
end;
 Escola de Enxeñería Industrial 
Grao en Enxeñería en Electrónica Industrial e Automática 
Materia de Electrónica Dixital e Microcontroladores 

Examen de Electrónica Digital 
16 de mayo de 2017 1/2
Nombre: DNI:

1) Se desea obtener un circuito digital cuya salida se active cuando su combinación 
de entrada de 4 bits en binario natural sea a la vez no nula, múltiplo de 3 o de 7, 
y su raíz cuadrada no sea entera. Se pide obtener razonadamente: 
a) La tabla de verdad de la función lógica F que realiza el circuito (0’5 PUNTOS). 
b) La  implementación  de  F  mediante  la  utilización  de  un  decodificador  y  el 
mínimo número posible de puertas lógicas adicionales (0’75 PUNTOS). 
c) Su  implementación  mediante  un  número  mínimo  de  puertas  NOR  (1’25 
PUNTOS). 
 
2) Dadas  las  tecnologías  digitales  cuyos  niveles  eléctricos  se  indican  en  la  tabla 
siguiente,  deduzca  razonadamente  si  es  posible  realizar  una  conexión  directa 
entre ambas (conectando indistintamente la salida de cualquier puerta lógica de 
una de las tecnologías a la entrada de una o varias puertas de la otra) y, en caso 
contrario, cómo se solucionaría la conexión. Los circuitos resultantes deben tener 
al menos fan‐out 5 (1’5 PUNTOS). 
  Tecnología 1  Tecnología 2 
VIH  1'4V  1'7V 
VIL  0'6V  0'7V 
VOH  1'6V  1'9V 
VOL  0'5V  0'4V 
IIH  500μA  700μA 
IIL  ‐5mA  ‐5mA 
IOH  ‐4mA  ‐3mA 
IOL  30mA  20mA 

3) Un sistema de procesado de imagen trabaja con píxeles de 12 bits y una resolución 
de 1024 x 768. Para realizar un almacenamiento inicial de cada imagen capturada 
se dispone de chips de capacidad 256k x 8. Obtenga razonadamente el esquema 
eléctrico del circuito de almacenamiento (1’5 PUNTOS). 
 
4) Obtenga razonadamente el grafo de estados de un circuito que permita detectar 
la secuencia de entrada “0110110”, incluidas secuencias anidadas (1 PUNTO), y su 
realización física mediante un contador, un multiplexor de 8 canales y el mínimo 
número posible de puertas lógicas adicionales (1’5 PUNTOS). 
 EDyM – Examen de Electrónica Digital – 16 de mayo de 2017 2/2

5) Dado el circuito correspondiente a la descripción VHDL siguiente, se pide deducir 
razonadamente  la  funcionalidad  que  realiza  (1’5  PUNTOS)  y  el  símbolo  que  la 
representa, indicando el dimensionado (número de bits) de las distintas señales 
(0’5 PUNTOS). 
NOTA: la función conv_integer(argumento) devuelve el valor entero equivalente 
al argumento. 
 
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity Mayo2017 is
port ( clk, reset, rd_en, wr_en : in std_logic;
m_v, m_c: out std_logic;
data_in: in std_logic_vector(7 downto 0);
data_out: out std_logic_vector(7 downto 0)
);
end Mayo2017;
architecture arch of Mayo2017 is
type m_type is array (0 to 15) of std_logic_vector (7 downto 0);
signal m_array : m_type;
signal rd_ptr, wr_ptr : std_logic_vector (3 downto 0);
signal q_reg : std_logic_vector (4 downto 0);
signal m_c_f, m_v_f : std_logic;
begin
process (q_reg)
begin
if conv_integer(q_reg) = 16 then m_c_f <= '1';
else m_c_f <= '0';
end if;
if conv_integer(q_reg) = 0 then m_v_f <= '1';
else m_v_f <= '0';
end if;
end process;
process (reset, clk)
begin
if reset = ‘0' then
m_array <= (others => (others => '0'));
rd_ptr <= (others => '0');
wr_ptr <= (others => '0');
q_reg <= (others => '0');
else
if rising_edge (clk) then
if (wr_en = '1' and m_c_f = '0‘) then
m_array (conv_integer(wr_ptr)) <= data_in;
q_reg <= q_reg + 1;
if conv_integer(wr_ptr) < 15 then wr_ptr <= wr_ptr + '1';
else wr_ptr <= (others => '0');
end if;
end if;
if (rd_en = '1' and m_v_f = '0‘) then
data_out <= m_array (conv_integer(rd_ptr));
q_reg <= q_reg - 1;
if conv_integer(rd_ptr) < 15 then rd_ptr <= rd_ptr + '1';
else rd_ptr <= (others => '0');
end if;
end if;
end if;
end if;
end process;
m_c <= m_c_f;
m_v <= m_v_f;
end arch;
 
 Escola de Enxeñería Industrial 
Grao en Enxeñería en Electrónica Industrial e Automática 
Materia de Electrónica Dixital e Microcontroladores 

Exame de Electrónica Dixital 
27 de marzo de 2017 1/2
Nombre: DNI:

 
1) Se desea obtener un circuito digital cuya salida se active cuando la combinación 
de  entrada  (de  4  bits)  represente,  en  complemento  a  2,  un  número  <‐4  o  un 
número par ≥0. Se pide obtener razonadamente: 
a) La tabla de verdad de la función lógica F que realiza el circuito (0’5 PUNTOS). 
b) La  implementación  de  F  mediante  la  utilización  de  un  MUX  4:1  y  el  mínimo 
número posible de puertas lógicas adicionales (1’25 PUNTOS). 
c) Su implementación mediante una memoria de tamaño 32x4 (0’75 PUNTOS) 
 
2) Deduzca  razonadamente  el  esquema  eléctrico  de  un  MUX/DMUX  de  4  canales 
realizado  mediante  puertas  de  paso  CMOS  y  los  bloques  combinacionales  y 
puertas lógicas adicionales necesarios (1’25 PUNTOS). 
 
3) Obtenga razonadamente un contador ascendente / descendente de 6 bits a partir 
de  sendos  contadores  ascendentes  de  4  bits  y  las  puertas  lógicas  adicionales 
necesarias (1’5 PUNTOS). 
 
4) Dado un dato de 4 bits, diseñe un circuito que convierta sus dos mitades (D0÷1 y 
D2÷3)  en  sendas  combinaciones  con  paridad  par  e  impar,  respectivamente  (1 
PUNTO). Deduzca razonadamente la distancia de Hamming del código de 6 bits 
resultante (0’5 PUNTOS) 
 
5) Dado el circuito correspondiente a la descripción VHDL siguiente, se pide obtener 
razonadamente: 
a) La representación gráfica estándar de su comportamiento (1’25 PUNTOS) 
b) Su esquema eléctrico, realizado a partir de una matriz PAL de tamaño mínimo 
y un contador (2 PUNTOS). 

   
 EDyM – Examen de Electrónica Digital – 27 de marzo de 2017 2/2

 
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity mar17 is
port(clk, reset, FC, ACT: in std_logic;
IC, LD: out std_logic);
end mar17;
architecture two_blocks of mar17 is
type st is (E0,E1,E2,E3);
signal st_a, st_s: st;
begin
r_st: process (reset, clk)
begin
if reset = ‘0' then
st_a <= E0;
else
if (clk = '1' and clk'event) then
st_a <= st_s;
end if;
end if;
end process;
ccs: process (FC, ACT, st_a)
begin
case st_a is
when E0 => IC <= ‘0’;
LD <= ‘0’;
if (ACT = ‘1') then
st_s <= E1;
end if;
when E1 => IC <= ‘1’;
LD <= ‘0’;
if (ACT = '0') then
st_s <= E0;
else
st_s <= E2;
end if;
when E2 => IC <= ‘0’;
LD <= ‘0’;
if (ACT = '0') then
st_s <= E0;
else
if (FC = ‘1’) then
st_s <= E3;
end if;
end if;
when E3 => IC <= ‘0’;
LD <= ‘1’;
if (ACT = '0') then
st_s <= E0;
else
st_s <= E1;
end if;
when others => IC <= ‘0’;
LD <= ‘0’;
st_s <= E0;
end case;
end process;
end two_blocks;
 Escola de Enxeñería Industrial 
Grao en Enxeñería en Electrónica Industrial e Automática 
Electrónica Dixital e Microcontroladores 

Examen de Electrónica Digital 
20 de junio de 2016 1/1
Nombre: DNI:

1) Realice  las  siguientes  operaciones  en  forma  binaria,  utilizando  números  de  8  bits  en
complemento  a  2,  justificando  los  resultados  y  representándolos  en  binario,  hexadecimal  y
decimal (obtenida esta última representación a partir de la binaria). (1 PUNTO)
a) 85+60
b) ‐53‐75
c) 90‐45

2) Deduzca razonadamente el esquema eléctrico de un multiplexor / demultiplexor de 8 canales
realizado  con  puertas  de  transmisión  CMOS  y  los  componentes  adicionales  necesarios  (1’5
PUNTOS).  Indique  en  qué  condiciones  el  circuito  se  comporta  como  multiplexor  y  en  cuáles
como demultiplexor (0’25 PUNTOS). Deduzca razonadamente el rango admisible de tensiones
en las entradas de datos para una alimentación de 3.3V (0’25 PUNTOS).

3) Para el diseño de un sistema de comunicación serie de 1 Gbps (gigabit por segundo) se dispone
de  una  señal  de  sincronismo  de  1  GHz  y  de  4  canales  serie  de  ancho  de  banda  250  Mbps.
Deduzca razonadamente el esquema eléctrico de los circuitos necesarios para la generación /
reconstrucción de las correspondientes secuencias de bits. (3 PUNTOS)

4) Obtenga  razonadamente  el  esquema  eléctrico  de  un  circuito  que  implemente  el  grafo  de
estados siguiente, utilizando un contador como registro de estado y, para implementar la parte
combinacional:
a) Una memoria de capacidad adecuada (1 PUNTO).
b) El mínimo número posible de puertas NAND (1’5 PUNTOS)

Captura Captura
HayDato
E0 E3
Captura
Captura
Nueva
Nueva
E1 E2
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5) Deduzca razonadamente los esquemas eléctricos de sendas matrices PLA y PAL de complejidad
mínima, que implementen las funciones f1 = a∙b y f2 = f1 + a∙c’ (1’5 PUNTOS).
 Escola de Enxeñería Industrial 
Grao en Enxeñería en Electrónica Industrial e Automática 
Electrónica Dixital e Microcontroladores 

Examen de Electrónica Digital 
16 de mayo de 2016 1/2
Nombre: DNI:

1) Realice  las  siguientes  operaciones  en  forma  binaria,  utilizando  números  de  8  bits  en
complemento  a  2,  justificando  los  resultados  y  representándolos  en  binario,  hexadecimal  y
decimal (obtenida esta última representación a partir de la binaria). (1 PUNTO)
a) 11‐128
b) 35‐27
c) ‐90‐45

2) Se desea disponer de un circuito que, a partir de la posición x de un móvil en un segmento recto
de  10m  de  longitud,  proporcionada  con  una  precisión  de  1cm,  genere  los  valores  R1=2∙x  o
R2=4∙x, en función del valor (0 o 1) de una señal binaria P. Se pide deducir razonadamente el
esquema  eléctrico  del  circuito,  dimensionando  adecuadamente  los  datos  que  maneja.  (2’5
PUNTOS)

3) Deducir  razonadamente  el  esquema  eléctrico  de  sendas  puertas  NAND  y  NOR  de  3  entradas
con salida tri‐estado, realizadas en tecnología CMOS. (1’5 PUNTOS)

4) Obtenga  razonadamente  el  esquema  eléctrico  de  una  memoria  RAM  de  tamaño  4M  x  32  a
partir de chips de 512k x 8 y el mínimo número posible de bloques funcionales combinacionales
adicionales (1’5 PUNTOS).

5) Describa,  mediante  un  ejemplo  razonado,  la  forma  de  almacenar  y  recuperar  información  de
una memoria de acceso serie de tipo pila (1 PUNTO).
 Examen de Electrónica Digital 2/2

6) Obtenga  razonadamente  el  esquema  eléctrico  de  un  circuito  que  implemente  el  grafo  de
estados siguiente, utilizando un contador como registro de estado y, para implementar la parte
combinacional:
a) Una memoria de capacidad adecuada (1 PUNTO).
b) El mínimo número posible de puertas NOR (1’5 PUNTOS)

ACT=0

ACT=0
Stop

ACT=1

Start
IC
ACT=1
ACT=1
Conv & FC=0
ACT=1
& FC=1
Load ACT=0
LD
 Escola de Enxeñería Industrial 
Grao en Enxeñería en Electrónica Industrial e Automática 
Electrónica Dixital e Microcontroladores 

Examen de Electrónica Digital 
4 de abril de 2016 1/1
Nombre: DNI:

1) Dado el circuito correspondiente a la descripción VHDL siguiente:

library ieee;
use ieee.std_logic_1164.all;

entity abril16 is
port (a, b, c, d: in std_logic;
f: out std_logic);
end;

architecture rtl of abril16 is

signal x, y: std_logic;
begin
x <= a when b = '0' else not a;
y <= '0' when c = '0' else d;
f <= x or y;
end rtl;

obtenga razonadamente el esquema eléctrico correspondiente (0’5 PUNTOS) y las expresiones 
canónicas  de  suma  de  productos  y  producto  de  sumas  (0’25  PUNTOS).  Minimice  ambas 
expresiones utilizando el método tabular de Karnaugh (1’25 PUNTOS). 

2) Dibuje  el  esquema  simplificado  de  la  salida  de  una  puerta  lógica  TTL  en  colector  abierto,
conectada a la entrada de otra puerta TTL e incluyendo la resistencia externa (0’25 PUNTOS).
Calcule el rango admisible de valores de dicha resistencia (1’25 PUNTOS) de acuerdo a los datos
indicados a continuación. Razone qué ocurre si el fan‐out es 8 (0’5 PUNTOS).
Fan‐out: 5
VCC = 3’3 V, VOL = 0’4 V, VIH = 2’0 V
IIL = ‐1’6 mA, IOL = 16 mA, IIH = 300 µA
Se considera despreciable la corriente a través de un transistor en corte.

3) Para ahorrar energía en una escalera mecánica se desea diseñar un circuito de control que haga
que  sólo  esté  en  movimiento  cuando  haya  usuarios  en  ella.  Se  dispone  de  sendos  sensores
ópticos a la entrada y a la salida de la escalera. Se asume que el número máximo de personas
que pueden utilizar la escalera simultáneamente es de 15, y que en cada momento sólo puede
entrar/salir  una  persona.  Se  pide  obtener  razonadamente  el  esquema  eléctrico  de  la  parte
digital del circuito de control (2 PUNTOS).

4) Obtenga razonadamente el grafo de estados de un circuito que permite detectar la secuencia
de entrada “10110110”, incluyendo secuencias anidadas (2 PUNTOS).

5) Obtenga razonadamente el esquema eléctrico de un circuito sumador / restador de números de
8 bits en complemento a 2, utilizando bloques sumadores de 4 bits y la mínima cantidad posible
de puertas lógicas adicionales (2 PUNTOS).
 Escola de Enxeñería Industrial 
Grao en Enxeñería en Electrónica Industrial e Automática 
Electrónica Dixital e Microcontroladores 

Examen de Electrónica Digital 
26 de junio de 2015 1/2
Nombre: DNI:

1) Dado el circuito correspondiente a la descripción VHDL siguiente:
library ieee;
use ieee.std_logic_1164.all;

entity fsm is
port (a, b, clk, reset: in std_logic;
q0, q1: out std_logic);
end;

architecture behaviour of fsm is

signal i, j, m, n: std_logic;
begin
process(reset, clk)
begin
if reset = '1' then n <= '0';
elsif rising_edge(clk) then n <= i;
end if;
end process;

process(reset, clk)
begin
if reset = '1' then m <= '0';
elsif rising_edge(clk) then m <= j;
end if;
end process;

i <= (m and n) or (a and not b and not n);

j <= (b and m and not n) or (a and m and not n);
q0 <= n;
q1 <= m;
end behaviour;

obtenga  razonadamente  el  esquema  eléctrico  correspondiente  (0’5  PUNTOS)  y  el  grafo  de 
estados  que  representa  su  comportamiento  (1  PUNTO).  Deduzca  si  es  posible  simplificar  el 
circuito (0’5 PUNTOS). 

2) Obtenga  razonadamente  el  esquema  eléctrico  de  conexión  de  un  microprocesador  con  buses
de datos (8 bits) y direcciones (16 bits) a sendas memorias externas de programa (8k x 8) y de
datos (56k x 8), realizadas mediante una memoria ROM de 8K x 8 y dos memorias RAM de 32k x
8,  utilizando  el  mínimo  número  posible  de  bloques  funcionales  combinacionales  adicionales.
(2’5 PUNTOS)

3) Realice  las  siguientes  operaciones  en  forma  binaria,  utilizando  números  de  8  bits  en
complemento  a  2,  justificando  los  resultados  y  representándolos  en  binario,  hexadecimal  y
decimal (obtenida esta última representación a partir de la binaria). (1 PUNTO)
a) 11+14
b) 27‐35
c) ‐117‐12
 Examen de Electrónica Digital 2/2

4) Se  desea  disponer  de  un  circuito  generador  de  señales  luminosas  (cuyo  diagrama  de  bloques
simplificado  se  muestra  en  la  Figura  1)  capaz  de  producir  patrones  lumínicos  periódicos
actuando  sobre  el  LED  con  una  forma  de  onda  como  la  de  la  Figura  2.  Los  valores  de  los
parámetros  que  definen  dicha  forma  de  onda  deben  poder  ajustarse  de  acuerdo  con  las
especificaciones  de  la  Tabla  I,  mediante  combinaciones  binarias  almacenadas  en  registros
internos del circuito digital. Se pide deducir razonadamente el esquema eléctrico detallado de
dicho circuito (4’5 PUNTOS).
NOTA:  Observe  que  la  unidad  de  tiempo  a  partir  de  la  cual  se  define  el  comportamiento  del
circuito es TP/2.

CIRCUITO R
DIGITAL

20 MHz

Figura 1 

TP

Tabla I 
Parámetro Mínimo  Máximo  Resolución
TP  100 ms  200 ms  1% 
TP/2
TON  10∙TP  20∙TP  10% 
TON TS  2∙TON  10∙TON  12.5% 
TS

Figura 2 
 Escola de Enxeñería Industrial 
Grao en Enxeñería en Electrónica Industrial e Automática 
Electrónica Dixital e Microcontroladores 

Examen de Electrónica Digital 
15 de mayo de 2015 1/2
Nombre: DNI:

1) Dado el circuito correspondiente a la descripción VHDL siguiente:
library ieee;
use ieee.std_logic_1164.all;

entity circuito is
port (a, b: in std_logic;
c: in std_logic_vector(3 downto 0);
f: out std_logic);
end;

architecture bloques of circuito is

signal x, y: std_logic_vector(3 downto 0);
begin
process (a, b)
variable S: std_logic_vector(1 downto 0);
begin
S := b & a;
case S is
when “00” => x <= “0001”;
when “01” => x <= “0010”;
when “10” => x <= “0100”;
when “11” => x <= “1000”;
when others => null;
end case;
end process;
y <= x and c;
f <= y(0) or y(1) or y(2) or y(3);
end bloques;

identifique  razonadamente  los  bloques  funcionales  combinacionales  y  puertas  lógicas  que  lo 
forman (0,75 PUNTOS) y deduzca, en consecuencia, su esquema eléctrico (0,25 PUNTOS) y su 
funcionalidad (0’5 PUNTOS). 
NOTA: En VHDL, el producto lógico de vectores opera bit a bit. 

2) Dadas las tecnologías digitales cuyos niveles eléctricos se indican, deduzca razonadamente si es
posible  realizar  una  conexión  directa  entre  ambas  (conectando  indistintamente  la  salida  de
cualquier puerta lógica de una de las tecnologías a la entrada de una o varias puertas de la otra)
y, en caso contrario, cómo se solucionaría la conexión. Los circuitos resultantes deben tener al
menos fan‐out 4 (2 PUNTOS).

Tecnología 1  Tecnología 2 
VIH 1'4V  1'6V 
VIL 0'5V  0'7V 
VOH 1'7V  1'8V 
VOL 0'4V  0'6V 
IIH 600μA  500μA 
IIL ‐6mA  ‐5mA 
IOH ‐3mA  ‐2’5mA 
IOL 30mA  25mA 
 Examen de Electrónica Digital 15 de mayo de 2015 2/2

3) Indique razonadamente la principal ventaja de utilizar una puerta de paso como interruptor, en
lugar  de  un  transistor  (0’5  PUNTOS).  Explique,  a  partir  de  su  esquema  eléctrico,  el
funcionamiento de un MUX/DMUX realizado a partir de puertas de paso (0’75 PUNTOS).

4) Describa,  mediante  un  ejemplo  razonado,  la  forma  de  almacenar  y  recuperar  información  de
una memoria de acceso serie de tipo pila (0’75 PUNTOS).

5) Se desea realizar un circuito que permita detectar si el valor de un bit de entrada evoluciona en
el  tiempo  de  acuerdo  con  una  de  las  dos  secuencias  siguientes:  A  (“0110”)  o  B  (“1111”).  El
circuito debe estar basado en una única máquina de estados. La detección de cada secuencia
debe indicarse mediante una señal independiente.
Se pide obtener razonadamente:
a) El grafo de estados que describe el funcionamiento del circuito (1 PUNTO).
b) Si se utiliza un contador como registro de estado:
b.1) El  diagrama  de  bloques  de  circuito,  identificando  todas  las  señales  necesarias  (0’5
PUNTOS). 
b.2) La tabla de verdad de las funciones de estado siguiente y salida (1 PUNTO). 
b.3) La expresión algebraica de la función salida de la máquina de estados de detección de 
la secuencia A, simplificada utilizando los axiomas y teoremas del Álgebra de Boole 
(0’5 PUNTOS). 
b.4) La  expresión  algebraica  de  la  función  del  bit  menos  significativo  de  “estado 
siguiente”, simplificada mediante el método tabular de Karnaugh (0’75 PUNTOS). 
b.5) La  realización  física  más  sencilla  de  dicha  función,  utilizando  únicamente  puertas 
NAND o únicamente puertas NOR (0’75 PUNTOS). 
 Escola de Enxeñería Industrial 
Grao en Enxeñería en Electrónica Industrial e Automática 
Electrónica Dixital e Microcontroladores 

Examen de Electrónica Digital 
23 de marzo de 2015 1/2
Nombre: DNI:

1) Dado el circuito correspondiente a la descripción VHDL siguiente,
library ieee;
use ieee.std_logic_1164.all;

entity f is
port (a, b, c ,d: in std_logic;
x: out std_logic);
end;

architecture behaviour of f is
signal i, j ,m: std_logic;
begin
i <= not c;
j <= c and b;
m <= (not b) and (not d);
x <= not (a or b or i or j or m);
end behaviour;
Se pide: 
a) Deduzca  razonadamente  la  expresión  algebraica  que  define  el  comportamiento  del
circuito (0’25 PUNTOS).
b) Deduzca  razonadamente,  de  forma  algebraica,  la  expresión  más  sencilla  de  la  función  x
(0’75 PUNTOS).
c) Obtenga la tabla de verdad de x (0’25 PUNTOS).
d) Obtenga razonadamente la implementación de x mediante la utilización de un MUX 8:1 y
el mínimo número posible de puertas lógicas adicionales (0’75 PUNTOS).

2) Explique  por  qué  la  tecnología  CMOS  aumenta  su  consumo  eléctrico  a  mayor  frecuencia  de
trabajo y por qué no consume prácticamente nada en reposo. (1’5 PUNTOS).

3) Obtenga  razonadamente  el  esquema  eléctrico  de  una  memoria  RAM  de  tamaño  2M  x  16  a
partir de chips de 512k x 8 y el mínimo número posible de bloques funcionales combinacionales
adicionales (1,5 PUNTOS).

4) Se desea realizar el control de un semáforo con dispositivo de fotografiado de los vehículos que
lo pasen en rojo. Para ello se dispone de:
a) Un semáforo con dos luces (roja y verde).
b) Un sensor de presencia en la línea de cruce del semáforo.
c) Una cámara fotográfica.
El funcionamiento del semáforo debe consistir en ciclos de 30 segundos en rojo + 30 segundos 
en verde. Cuando se detecte el paso de un vehículo con el semáforo en rojo, se toma una foto. 
Se pide: 
a) Deducir  razonadamente  el  diagrama  de  bloques  del  circuito  digital  de  control  del
semáforo y la cámara (1’5 PUNTOS).
b) Deducir razonadamente el grafo de estados de la unidad de control de dicho circuito (1’5
PUNTOS).
c) Implementar  el  grafo  utilizando  un  contador  y  el  mínimo  número  posible  de  puertas
lógicas NAND (2 PUNTOS).
 Escola de Enxeñería Industrial 
Grao en Enxeñería en Electrónica Industrial e Automática 
Materia de Electrónica Dixital e Microcontroladores 

Examen de Electrónica Digital 
27 de Junio de 2014 1/2
Nombre: DNI:

1) Se  desea  disponer  de  un  circuito  cuya  salida  se  active  (en  lógica  negativa)  cuando  la
combinación de entrada de 4 bits represente en binario natural un múltiplo de 3. Se sabe que
no es posible que todas las entradas estén activas o inactivas simultáneamente. Se pide:
a) Deducir razonadamente la tabla de verdad que define el comportamiento del circuito (0’25
PUNTOS).
b) Obtener  razonadamente  las  expresiones  mínimas  de  la  correspondiente  función  lógica  en
forma de suma de productos y de producto de sumas (0’75 PUNTOS).
c) Obtener  razonadamente  la  implementación  de  la  función  utilizando  un  multiplexor  de  4
canales y el mínimo número de puertas adicionales necesario (1 PUNTO).

2) Obtenga  razonadamente  el  grafo  de  una  máquina  de  estados  que  permita  detectar  la
secuencia  de  entrada  “01101010”  y  active  en  respuesta  a  la  detección  una  señal  de  salida  (1
PUNTO), así como el esquema eléctrico del circuito que genera dicha salida (0’5 PUNTOS).

3) Dado el circuito correspondiente a la descripción VHDL siguiente,  deduzca razonadamente la
función que realiza y su esquema eléctrico (1’5 PUNTOS).
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity ejercicio3 is
port (
reset : in STD_LOGIC;
clk : in STD_LOGIC;
oe : in STD_LOGIC;
ce : in STD_LOGIC;
serial_in : in STD_LOGIC;
data_out : out STD_LOGIC_VECTOR (3 downto 0)
);
end;

architecture Behavioral of ejercicio3 is

signal reg: STD_LOGIC_VECTOR(3 downto 0);
begin
process (clk, reset, oe, ce, serial_in, reg)
begin
if reset = '1' then
reg <= "0000";
elsif clk'event and clk='1' then
if ce = '1' then
reg <= serial_in & reg(3 downto 1);
end if;
end if;
if oe = '0' then
data_out <= "ZZZZ";
else
data_out <= reg;
end if;
end process;
end Behavioral;
 Exame de Electrónica Dixital 2/2

4) Obtenga razonadamente el esquema eléctrico de una memoria RAM de tamaño 1M x 8 a partir
de  chips  de  256k  x  16  y  el  mínimo  número  posible  de  bloques  funcionales  combinacionales
adicionales (1 PUNTO).

5) Se  dispone  de  un  convertidor  analógico‐digital  de  8  bits  y  tiempo  de  conversión  100ns,  con
señales de inicio (IC) y fin de conversión (FC) y un registro de salida en el que se almacena la
combinación  binaria  (DATO)  correspondiente  al  último  valor  analógico  convertido.  Se  desea
disponer  de  un  circuito  que  permita  realizar  ráfagas  de  1000  medidas  a  una  frecuencia  de
muestreo  de  1MHz  y  almacene  en  un  registro  el  valor  máximo  de  las  muestras  obtenidas  en
una  ráfaga,  para  su  lectura  por  un  sistema  remoto.  El  circuito  lleva  a  cabo  una  ráfaga  en
respuesta a la activación por el sistema remoto de una señal de control (ACT), que no puede
desactivarse  hasta  que  se  haya  completado  la  ráfaga.  Al  finalizar  una  ráfaga,  el  circuito  debe
activar una señal de aviso (FIN) y no realizar ninguna otra acción hasta que se desactive la señal
ACT,  indicación  de  que  el  sistema  remoto  recuperó  el  valor  máximo  medido  en  la  ráfaga.
Obtenga razonadamente el esquema eléctrico del circuito (2’5 PUNTOS) y el grafo de estados
de su unidad de control (1’5 PUNTOS).
 Escola de Enxeñería Industrial 
Grao en Enxeñería en Electrónica Industrial e Automática 
Materia de Electrónica Dixital e Microcontroladores 

Exame de Electrónica Dixital 
16 Maio 2014 1/1
Nombre: DNI:

1) Complete  razonadamente  la  puerta  lógica  CMOS  de  la  figura,  identifique  sus  distintos
elementos funcionales y deduzca en consecuencia su comportamiento (1’5 PUNTOS).

VDD

C
D
VDD
E
B
A

2) Se dispone de un circuito que indica el mes actual mediante una combinación que representa
su ordinal en binario natural. Se desea obtener otro circuito digital cuya salida se active si se
trata de un mes de 30 días. Se pide:
a) Deducir razonadamente la tabla de verdad que define el comportamiento del circuito (0’5
PUNTOS).
b) Obtener  razonadamente  las  expresiones  mínimas  de  la  correspondiente  función  lógica  en
forma de suma de productos y de producto de sumas (0’75 PUNTOS).
c) Obtener  razonadamente  la  implementación  más  sencilla  de  dicha  función  utilizando
únicamente puertas NAND (0’75 PUNTOS).
d) Obtener razonadamente la implementación de la función utilizando un decodificador 5 a 32
y el mínimo número de puertas adicionales necesario (1 PUNTO).

3) Obtenga razonadamente el esquema eléctrico de un contador descendente en el rango 13÷5,
realizado  a  partir  de  un  contador  ascendente  de  4  bits  y  las  puertas  lógicas  adicionales
necesarias (1 PUNTO).

4) Obtenga razonadamente el esquema eléctrico de un circuito que permita conformar, a partir
de un dato de entrada de 7 bits, una trama de 10 bits para su transmisión a través de un canal
serie de comunicaciones. La trama debe estar formada por un bit de start ‘0’, seguido del dato,
un bit de paridad impar y un bit de stop ‘1’ (1’5 PUNTOS).

5) Obtenga razonadamente el esquema eléctrico (2 PUNTOS) de un circuito que permita medir el
desfase (con signo) entre dos señales digitales de 100kHz, con una resolución de 10ns, así como
el grafo de estados de su unidad de control (1 PUNTO). El circuito debe disponer de una señal
de  activación  y  almacenar  el  valor  del  desfase  en  un  registro.  No  se  debe  realizar  una  nueva
medida de desfase mientras el registro no haya sido leído por un sistema supervisor, al que se
debe informar de la disponibilidad de cada nueva medida.
 Escola de Enxeñería Industrial 
Grao en Enxeñería en Electrónica Industrial e Automática 
Materia de Electrónica Dixital e Microcontroladores 

Exame de Electrónica Dixital 
24 Marzo 2014 1/2
Nombre: DNI:

1) Se  desea  obtener  un  circuito  digital  cuya  salida  se  active  si  dos  o  más  de  sus  cuatro
entradas  están  activas,  teniendo  en  cuenta  que  la  primera  y  la  última  nunca  pueden
estarlo a la vez. Se pide:
a) Deducir  razonadamente  la  tabla  de  verdad  que  define  el  comportamiento  del
circuito (0’5 PUNTOS).
b) Obtener  razonadamente  las  expresiones  mínimas  de  la  correspondiente  función
lógica en forma de suma de productos y de producto de sumas (0’75 PUNTOS).
c) Obtener  razonadamente  la  implementación  más  sencilla  de  dicha  función
utilizando únicamente puertas NOR (0’75 PUNTOS).
d) Obtener razonadamente la implementación de la función utilizando un MUX 4:1 y
el mínimo número de puertas adicionales necesario (1 PUNTO).

2) Dado  el  circuito  correspondiente  a  la  descripción  VHDL  siguiente,    deduzca

razonadamente la función que realiza y su esquema eléctrico (1’5 PUNTOS).
library ieee;
use ieee.std_logic_1164.all;
entity compartido is
port (Data_In : in std_logic_vector (0 to 7);
Sel : in std_logic_vector (0 to 2);
G : in std_logic;
Data_Out : out std_logic);
end;
architecture behavior of compartido is
begin
process (Sel, G, Data_In)
begin
if G=’0’ then Data_Out <= ‘Z’;
else
case Sel is
when “000” => Data_Out <= Data_In (0);
when “001” => Data_Out <= Data_In (1);
when “010” => Data_Out <= Data_In (2);
when “011” => Data_Out <= Data_In (3);
when “100” => Data_Out <= Data_In (4);
when “101” => Data_Out <= Data_In (5);
when “110” => Data_Out <= Data_In (6);
when “111” => Data_Out <= Data_In (7);
when others => Data_Out <= ‘Z’;
end case;
end if;
end process;
end;
 Exame de Electrónica Dixital 2/2

3) Obtenga  razonadamente  un  decodificador  4  a  16  utilizando  únicamente

decodificadores 2 a 4 (1’5 PUNTOS).

4) Indique  razonadamente  la  forma  de  obtener  un  circuito  cuya  salida  (en  lógica
negativa)  se  active  si  hay  un  error  en  uno  cualquiera  de  sus  bits  de  entrada,
codificados con paridad impar (1 PUNTO).

5) Se  desea  realizar  el  control  con  tres  semáforos  de  la  incorporación  desde  una
calle  secundaria  a  otra  principal.  El  funcionamiento  debe  ser  el  siguiente  (ver
figuras):
a) Los semáforos 2 y 3 están por defecto en verde.
b) Cuando  se  detecta  mediante  el  sensor  de  presencia  un  vehículo  que  quiere
acceder  a  la  calle  principal  desde  la  secundaria,  se  realiza  la  siguiente
secuencia:
 Los tres semáforos se ponen en ámbar durante 3s.
 A continuación el semáforo 1 pasa a verde, y los 2 y 3 a rojo. Esta situación
se mantiene durante 60s.
 Seguidamente, los tres semáforos se ponen de nuevo en ámbar durante 3s.
 Finalmente, se vuelve a la situación por defecto.
c) La activación del sensor de presencia no tiene efecto hasta que los semáforos 2
y  3  hayan  estado  en  verde  al  menos  durante  60s,  es  decir,  el  sistema  debe
permanecer un mínimo de 60s en la situación por defecto.

Se pide: 
a) Deducir  razonadamente  el  diagrama  de  bloques  del  circuito  digital  de  control
de los semáforos (1’5 PUNTOS).
b) Deducir  razonadamente  el  grafo  de  estados  de  la  unidad  de  control  de  dicho
circuito (1’5 PUNTOS).
 Escola de Enxeñería Industrial 
Grao en Enxeñería en Electrónica Industrial e Automática 
Materia de Electrónica Dixital e Microcontroladores 

Exame de Electrónica Dixital 
5 Xullo 2013 1/2
Nombre: DNI:

1) Dado el circuito correspondiente a la descripción VHDL siguiente, se pide:

a) Obtener razonadamente su esquema eléctrico (0’75 PUNTOS).
b) Completar razonadamente el cronograma siguiente (0’75 PUNTOS).

c) Deducir razonadamente su funcionalidad (0’5 PUNTOS).
 Exame de Electrónica Dixital 2/3

2) Dadas las tecnologías digitales cuyos niveles eléctricos se indican, deduzca razonadamente si es
posible  realizar  una  conexión  directa  entre  ambas  (conectando  indistintamente  la  salida  de
cualquier puerta lógica de una de las tecnologías a la entrada de una o varias puertas de la otra)
y, en caso contrario, cómo se solucionaría la conexión. Los circuitos resultantes deben tener al
menos fan‐out 3 (2 PUNTOS).
Tecnología 1  Tecnología 2 
VIH 1'7V  1'4V 
VIL 0'7V  0'6V 
VOH 1'9V  1'6V 
VOL 0'4V  0'5V 
IIH 700μA  500μA 
IIL ‐6mA  ‐5mA 
IOH ‐3mA  ‐2mA 
IOL 30mA  20mA 

3) Obtenga razonadamente el grafo de una máquina de estados que permita detectar la secuencia
de entrada “101101” y que active en respuesta a la detección una señal de salida (1’5 PUNTOS),
así  como  la  realización  física  de  esta  señal  a  partir  de  biestables  D  y  puertas  lógicas  (0’5
PUNTOS).

4) Para  la  medida  de  impedancias  en  alterna,  se  desea  disponer  de  un  generador  de  señales
sinusoidales de distintas frecuencias (0’1, 1, 10 y 100kHz), que genere 1200 muestras por ciclo
con una resolución de 12 bits, a partir de una señal de sincronismo de 120MHz. Se dispone para
ello  de  chips  de  memoria  RAM  de  1kB,  en  los  que  se  almacenan  las  muestras  de  la  función
seno, y de bloques funcionales combinacionales y secuenciales. Un convertidor D/A de 12 bits
transforma  las  combinaciones  binarias  en  los  correspondientes  valores  analógicos.  La
frecuencia de trabajo se selecciona mediante sendos microinterruptores. El funcionamiento del
sistema, una vez alimentado, es continuo. Se pide obtener razonadamente el esquema eléctrico
detallado  del  generador,  identificando  claramente  todos  los  bloques  funcionales  y  señales
necesarios  para  realizar  las  distintas  operaciones  requeridas:  generación  de  la  frecuencia  de
trabajo, direccionamiento de memoria ý conexión de los chips de memoria RAM (4 PUNTOS).
 Escola de Enxeñería Industrial 
Grao en Enxeñería en Electrónica Industrial e Automática 
Materia de Electrónica Dixital e Microcontroladores 

Exame de Electrónica Dixital 
3 Maio 2013 1/2
Apellidos: Nombre: DNI:

1) Explique con ayuda del esquema eléctrico de un inversor CMOS por qué esta tecnología es la
que consume menos y por qué su consumo depende de la frecuencia de trabajo (1 PUNTO).

2) Deduzca  razonadamente  la  tabla  de  verdad  de  la  función  f=∑w,x,y,z(0,2,5)+d(1,3,6)  (0’25
PUNTOS),  obtenga  sus  expresiones  mínimas  en  forma  tanto  SOP  como  POS  y  deduzca
razonadamente si son o no equivalentes (1 PUNTO), e implemente la función en una matriz
PLA lo más sencilla posible (0’75 PUNTOS).

3) Dado  el  circuito  correspondiente  a  la  descripción  VHDL  siguiente,  que  implementa  una
máquina de estados,  se pide:

a) Obtener razonadamente su esquema eléctrico (0’5 PUNTOS).
b) Identificar el estado inicial así como el tipo de FSM de que se trata (0’25 PUNTOS).
c) Deducir razonadamente la máxima frecuencia de funcionamiento. El retardo máximo de las
puertas es de  6 ns, y el CLK‐Q de los biestables 10 ns, con tiempos de establecimiento (set‐
up) y mantenimiento (hold) de 2 ns (0’5 PUNTOS).
d) Completar razonadamente el cronograma siguiente (0’75 PUNTOS).
 Exame de Electrónica Dixital 3 Maio 2013 2/3

4) Un  aparcamiento  gratuito  de  99  plazas  está  dotado  con  barreras  y  detectores  del  paso  de
vehículos, tanto en la puerta de entrada como en la de salida. Cada sensor activa una señal (E o
S, respectivamente, según se trate de la entrada o la salida) cuando detecta la presencia de un
vehículo. Se desea gestionar el aparcamiento del modo siguiente:
a) Cuando  el  aparcamiento  esté  completo,  se  encenderá  una  luz  roja  y,  cuando  disponga  de
plazas  libres,  una  verde.  El  número  de  plazas  disponibles  se  indicará  en  todo  momento
mediante dos visualizadores de 7 segmentos.
b) Cuando el sensor de entrada detecte la presencia de un vehículo que desea entrar y existan
plazas disponibles, se abrirá la barrera de entrada, para lo cual se activará una señal BE que
se desactivará 1s después de que deje de detectarse el vehículo.
c) Cuando  el  sensor  de  salida  detecte  la  presencia  de  un  vehículo  que  desea  abandonar  el
aparcamiento,  se  abrirá  la  barrera  de  salida,  para  lo  cual  se  activará  una  señal  BS  que  se
desactivará 1s después de que deje de detectarse el vehículo.
Por simplicidad se asume que no puede haber simultáneamente vehículos entrando y saliendo 
del aparcamiento (con un tiempo mínimo entre vehículos superior a 1s), que los vehículos no 
dan  marcha  atrás  en  ningún  caso,  que  ningún  vehículo  intenta  entrar  cuando  la  luz  roja  está 
encendida  y  que  en  el  momento  de  conectar  el  sistema  electrónico  el  aparcamiento  está 
totalmente vacío. 
Se pide: 
a) Obtener  razonadamente  el  diagrama  de  bloques  de  un  sistema  electrónico  basado  en  una
FSM,  que  permita  la  gestión  del  aparcamiento  de  acuerdo  con  estas  especificaciones  (3
PUNTOS).
b) Obtener razonadamente el grafo de estados de la FSM, su diagrama de bloques y la tabla de
verdad  de  las  correspondientes  funciones  lógicas,  si  su  realización  física  se  lleva  a  cabo
mediante biestables tipo D (2 PUNTOS).
 Escola de Enxeñería Industrial 
Grao en Enxeñería en Electrónica Industrial e Automática 
Materia de Electrónica Dixital e Microcontroladores 

Exame de Electrónica Dixital 
18 Marzo 2013 1/3
Nombre: DNI:

1) Dada f’=y’∙z’ + w∙y + w’ + x + y:
a) Deduzca razonadamente, de forma algebraica, la expresión más sencilla de la
función f (0’5 PUNTOS).
b) Obtenga la tabla de verdad de f (0’25 PUNTOS).
c) Obtenga  razonadamente  la  implementación  de  f  mediante  la  utilización  de
un MUX 4:1 y el mínimo número posible de puertas lógicas adicionales (0’75
PUNTOS).
NOTA: Preste especial atención a los símbolos que denotan inversión (‘). 

2) Deduzca  razonadamente  el  esquema  eléctrico  de  una  puerta  NOR  de  dos
entradas  en  tecnología  CMOS  y  cómo  habría  que  modificar  su  salida  para  que
fuese de tres estados (1 PUNTO).

3) Dado un circuito que permita detectar la secuencia de entrada “101101” y que
active  en  respuesta  a  la  detección  una  señal  en  lógica  negativa,  obtenga
razonadamente su esquema eléctrico, utilizando un registro de desplazamiento
y el mínimo número posible de elementos adicionales (1 PUNTO).

4) Obtenga razonadamente el esquema eléctrico de una memoria RAM de tamaño
1M  x  16  a  partir  de  chips  de  256k  x  8  y  el  mínimo  número  posible  de  bloques
funcionales combinacionales adicionales (1’5 PUNTOS).
 Exame de Electrónica Dixital 18 Marzo 2013 2/3

5) Dado  el  circuito  correspondiente  a  la  descripción  VHDL  siguiente,  que

implementa una máquina de estados,  se pide:

a) Obtener razonadamente su esquema eléctrico (0’5 PUNTOS)
b) Identificar  el  estado  inicial  así  como  el  tipo  de  FSM  de  que  se  trata  (0’25
PUNTOS).
c) Deducir  razonadamente  la  máxima  frecuencia  de  funcionamiento.  El  retardo
máximo de las puertas es de 5ns, y el CLK‐Q de los biestables 8ns, con tiempos
de establecimiento (set‐up) y mantenimiento (hold) de 1ns. (0’5 PUNTOS).
d) Completar razonadamente el cronograma siguiente (0’75 PUNTOS).
 Exame de Electrónica Dixital 18 Marzo 2013 3/3

6) En  una  determinada  instalación  industrial  se  precisa  disponer  de  un  sistema
electrónico de control que ejecute la siguiente secuencia de operaciones (véase
la figura):
a) Al  detectar  la  presencia  de  un  objeto  en  la  posición  inicial  de  una  cinta
transportadora,  poner  ésta  en  movimiento  mediante  la  activación  de  una
señal  (Z).  La  señal  X1,  proporcionada  por  un  sensor,  permite  determinar  la
presencia o no de un objeto.
b) Cuando el objeto alcanza una cierta  posición en  la cinta (situación de  la que
informa  la  señal  X2  proporcionada  por  un  segundo  sensor),  la  cinta  debe
detenerse  durante  1s,  tiempo  durante  el  cual  debe  además  activarse  una
señal (T) que habilita la aplicación de un tratamiento al objeto.
c) Una  vez  aplicado  el  tratamiento,  la  cinta  debe  ponerse  de  nuevo  en
movimiento  hasta  que  se  detecta  que  el  objeto  ha  alcanzado  el  final  de  la
misma, lo que indica un tercer sensor mediante la señal X3.

Los objetos se manipulan individualmente, es decir, no es posible que aparezca 
un nuevo objeto al inicio de la cinta mientras otro se encuentre aún en ella. 

La señal de sincronismo del sistema tiene una frecuencia de 1MHz. 

A la vista de estas especificaciones, el sistema electrónico debe constar de una 
máquina de estados y de un temporizador controlado por la misma. Se pide: 

a) Obtener  razonadamente  el  grafo  de  estados  de  la  FSM,  identificando  el
estado inicial (1’5 PUNTOS).
b) Obtener razonadamente el esquema eléctrico del temporizador (1’5 PUNTOS).

T
X1 X2 X3