Autentificacion de Usuarios Centralizada Basada en Las Venas de Los Dedos de Las Manos

ESCUELA SUPERIOR DE INGENIERÍA
INGENIERO TÉCNICO INDUSTRIAL EN

ELECTRÓNICA INDUSTRIAL
AUTENTIFICACIÓN DE USUARIOS CENTRALIZADA

BASADA EN LAS VENAS DE LOS DEDOS DE LAS
MANOS
DEPARTAMENTO: INGENIERÍA DE SISTEMAS Y AUTOMÁTICA, TECNOLO-

GÍA ELECTRÓNICA Y ELECTRÓNICA
DIRECTOR DEL PROYECTO: VÍCTOR MANUEL SÁNCHEZ CORBACHO
AUTOR DEL PROYECTO: CARLOS ZACCARO SALVADOR
Cádiz, Septiembre 2010
Fdo: Carlos Zaccaro Salvador

Índice general
1. Memoria 3
1.1. Objeto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.2. Alcance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.3. Antecedentes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.3.1. Aspectos generales de la autenticación y la biometría . . . . . . . 6
1.3.1.1. ¾Qué es la autenticación? . . . . . . . . . . . . . . . . . 6
1.3.1.2. Características de autenticación . . . . . . . . . . . . . . 6
1.3.1.3. Introducción a la biometría . . . . . . . . . . . . . . . . . 7
1.3.1.3.1. Historia de la biometría . . . . . . . . . . . . . . 7
1.3.1.4. Sistemas biométricos . . . . . . . . . . . . . . . . . . . . . 8
1.3.1.4.1. Requisitos de un sistema biométrico . . . . . . . 8
1.3.1.4.2. ¾Por qué la biometría? . . . . . . . . . . . . . . . 8
1.3.1.5. Sistemas de control de acceso . . . . . . . . . . . . . . . . 9
1.3.1.6. Limitaciones de los Sistemas Biométricos . . . . . . . . . 9
1.3.1.7. Rendimiento del Sistema Biométrico . . . . . . . . . . . . 10
1.3.1.8. Precisión y seguridad . . . . . . . . . . . . . . . . . . . . 12
1.3.2. Principios básicos de captación de imagen . . . . . . . . . . . . . . 12
1.3.2.1. Tecnología de sensores . . . . . . . . . . . . . . . . . . . . 12
1.3.2.1.1. Interpretación de los datos ofrecidos por los sen-
sores . . . . . . . . . . . . . . . . . . . . . . . . . 13
1.3.2.1.2. Procesadores de imagen . . . . . . . . . . . . . . 13
1.3.3. Estado del arte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
1.4. Normas y referencias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
1.4.1. Normas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
1.4.2. Bibliografía . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
1.4.3. Recursos empleados . . . . . . . . . . . . . . . . . . . . . . . . . . 16
1.4.3.1. Información vía web . . . . . . . . . . . . . . . . . . . . . 16
1.4.3.2. Software . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
1.4.4. Otras referencias . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
1.5. Deniciones y abreviaturas . . . . . . . . . . . . . . . . . . . . . . . . . . 19
1.6. Requisitos de diseño . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
1.7. Análisis de soluciones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
1.7.1. El sensor de imagen . . . . . . . . . . . . . . . . . . . . . . . . . . 21
1.7.2. Microcontrolador . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
1.7.3. Interconexión Cámara-microcontrolador . . . . . . . . . . . . . . . 22
1.7.4. Conexión de red . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
1.7.5. Alimentación del sistema . . . . . . . . . . . . . . . . . . . . . . . . 22
1.7.6. Diseño exterior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
1.7.7. Captura, procesamiento y almacenamiento de datos . . . . . . . . 22
iii
ÍNDICE GENERAL ÍNDICE GENERAL
1.7.7.1. Captura . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
1.7.7.2. Procesamiento . . . . . . . . . . . . . . . . . . . . . . . . 23
1.7.7.3. Almacenamiento . . . . . . . . . . . . . . . . . . . . . . . 23
1.7.8. Comunicación de órdenes . . . . . . . . . . . . . . . . . . . . . . . 23
1.8. Solución adoptada . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
1.8.1. Funcionamiento del sistema . . . . . . . . . . . . . . . . . . . . . . 24
1.8.2. Desarrollo del hardware . . . . . . . . . . . . . . . . . . . . . . . . 24
1.8.2.1. Sensor de imagen . . . . . . . . . . . . . . . . . . . . . . . 26
1.8.2.2. Lente y soporte . . . . . . . . . . . . . . . . . . . . . . . . 30
1.8.2.3. El buer FIFO . . . . . . . . . . . . . . . . . . . . . . . . 32
1.8.2.3.1. Control de la FIFO . . . . . . . . . . . . . . . . 33
1.8.2.4. El microcontrolador elegido . . . . . . . . . . . . . . . . . 36
1.8.2.5. La interfaz física Ethernet . . . . . . . . . . . . . . . . . . 39
1.8.2.6. El conector RJ45 . . . . . . . . . . . . . . . . . . . . . . . 41
1.8.2.7. Etapa de alimentación . . . . . . . . . . . . . . . . . . . . 42
1.8.2.7.1. Power Over Ethernet . . . . . . . . . . . . . . . 42
1.8.2.7.1.1. Ventajas . . . . . . . . . . . . . . . . . . . 42
1.8.2.7.1.2. Características generales . . . . . . . . . . 43
1.8.2.7.2. Cálculos teóricos de consumo . . . . . . . . . . . 45
1.8.2.7.2.1. POTENCIA ESTÁTICA . . . . . . . . . . 45
1.8.2.7.2.2. POTENCIA ESTÁTICA . . . . . . . . . . 45
1.8.2.7.2.3. Comparación entre Fuentes de alimenta-
ción conmutadas y lineales: . . . . . . . . 47
1.8.2.7.3. Diseño del circuito convertidor-reductor . . . . . 50
1.8.2.7.3.1. Elección de componentes . . . . . . . . . 54
1.8.2.7.3.2. Diseño del esquemático . . . . . . . . . . 55
1.8.2.7.4. Simulación . . . . . . . . . . . . . . . . . . . . . 57
1.8.2.8. Proceso de diseño de la PCB . . . . . . . . . . . . . . . . 61
1.8.3. Desarrollo del Software . . . . . . . . . . . . . . . . . . . . . . . . . 67
1.8.3.1. Manejo de periféricos del LPC2364 . . . . . . . . . . . . . 67
1.8.3.1.1. Interfaz I2C . . . . . . . . . . . . . . . . . . . . . 67
1.8.3.2. Software de procesamiento biométrico . . . . . . . . . . . 68
1.8.3.2.1. Análisis . . . . . . . . . . . . . . . . . . . . . . . 70
1.8.3.2.2. Algoritmo . . . . . . . . . . . . . . . . . . . . . . 71
1.8.3.3. Software de control de acceso e interfaz de usuario . . . . 78
1.8.3.4. Programación de la red de comunicación . . . . . . . . . . 79
1.8.3.4.1. Modelo de referencia OSI . . . . . . . . . . . . . 80
1.8.3.4.2. Protocolo TFTP . . . . . . . . . . . . . . . . . . 83
1.8.3.4.3. Protocolo UDP . . . . . . . . . . . . . . . . . . . 83
1.8.3.4.4. Protocolo IP . . . . . . . . . . . . . . . . . . . . 85
1.8.3.4.5. Protocolo RMII . . . . . . . . . . . . . . . . . . 86
1.8.3.4.6. Interfaz Ethernet . . . . . . . . . . . . . . . . . . 88
1.8.3.4.7. Protocolo TCP . . . . . . . . . . . . . . . . . . . 89
1.8.3.4.8. Resumen . . . . . . . . . . . . . . . . . . . . . . 92
1.9. Líneas futuras de desarrollo . . . . . . . . . . . . . . . . . . . . . . . . . . 93
1.10. Planicación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
1.11. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
iv
ÍNDICE GENERAL ÍNDICE GENERAL
2. Anexos 95
Extracto de características de los componentes principales . . . . . . . . . . . . 96
2.0.1. Sensor de imagen . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
2.0.2. IC de interfaz física . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
2.0.3. Convertidor reductor . . . . . . . . . . . . . . . . . . . . . . . . . . 108
2.0.4. Microcontrolador . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
2.0.5. Conector PoE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
2.0.6. Regulador de tensión . . . . . . . . . . . . . . . . . . . . . . . . . . 118
2.1. Código . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
3. Planos 123
Módulo identicador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
3.0.1. Esquemático . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
3.0.2. Cara superior de la PCB . . . . . . . . . . . . . . . . . . . . . . . . 127
3.0.3. Cara inferior de la PCB . . . . . . . . . . . . . . . . . . . . . . . . 129
3.0.4. Distribución de componentes . . . . . . . . . . . . . . . . . . . . . 131
3.0.5. Diseño de la carcasa exterior . . . . . . . . . . . . . . . . . . . . . 133
4. Presupuesto 135
4.1. Cuadro de precios . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
4.1.1. Componentes del módulo capturador . . . . . . . . . . . . . . . . . 137
4.1.2. PCB del módulo capturador . . . . . . . . . . . . . . . . . . . . . . 139
4.1.3. Materiales caja prototipo módulo biométrico . . . . . . . . . . . . 139
4.2. Presupuesto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
v
Agradecimientos
Deseo mostrar mi más sincero agradecimiento a Víctor,
el director de este trabajo, por todos esos ayunos y vacaciones
que nos dedicó a mí y a mis compañeros de proyecto.

1. Memoria
Contenido
1.1. Objeto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.2. Alcance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.3. Antecedentes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.3.1. Aspectos generales de la autenticación y la biometría . . . . . 6
1.3.1.1. ¾Qué es la autenticación? . . . . . . . . . . . . . . . 6
1.3.1.2. Características de autenticación . . . . . . . . . . . . 6
1.3.1.3. Introducción a la biometría . . . . . . . . . . . . . . . 7
1.3.1.3.1. Historia de la biometría . . . . . . . . . . . . 7
1.3.1.4. Sistemas biométricos . . . . . . . . . . . . . . . . . . 8
1.3.1.4.1. Requisitos de un sistema biométrico . . . . . 8
1.3.1.4.2. ¾Por qué la biometría? . . . . . . . . . . . . 8
1.3.1.5. Sistemas de control de acceso . . . . . . . . . . . . . . 9
1.3.1.6. Limitaciones de los Sistemas Biométricos . . . . . . . 9
1.3.1.7. Rendimiento del Sistema Biométrico . . . . . . . . . . 10
1.3.1.8. Precisión y seguridad . . . . . . . . . . . . . . . . . . 12
1.3.2. Principios básicos de captación de imagen . . . . . . . . . . . . 12
1.3.2.1. Tecnología de sensores . . . . . . . . . . . . . . . . . . 12
1.3.2.1.1. Interpretación de los datos ofrecidos por los
sensores . . . . . . . . . . . . . . . . . . . . . 13
1.3.2.1.2. Procesadores de imagen . . . . . . . . . . . . 13
1.3.3. Estado del arte . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
1.4. Normas y referencias . . . . . . . . . . . . . . . . . . . . . . . . 15
1.4.1. Normas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
1.4.2. Bibliografía . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
1.4.3. Recursos empleados . . . . . . . . . . . . . . . . . . . . . . . . 16
1.4.3.1. Información vía web . . . . . . . . . . . . . . . . . . . 16
1.4.3.2. Software . . . . . . . . . . . . . . . . . . . . . . . . . 16
1.4.4. Otras referencias . . . . . . . . . . . . . . . . . . . . . . . . . . 18
1.5. Deniciones y abreviaturas . . . . . . . . . . . . . . . . . . . . 19
1.6. Requisitos de diseño . . . . . . . . . . . . . . . . . . . . . . . . . 20
1.7. Análisis de soluciones . . . . . . . . . . . . . . . . . . . . . . . . 21
1.7.1. El sensor de imagen . . . . . . . . . . . . . . . . . . . . . . . . 21
1.7.2. Microcontrolador . . . . . . . . . . . . . . . . . . . . . . . . . . 21
1.7.3. Interconexión Cámara-microcontrolador . . . . . . . . . . . . . 22
1.7.4. Conexión de red . . . . . . . . . . . . . . . . . . . . . . . . . . 22
3
4 1. Memoria
1.7.5. Alimentación del sistema . . . . . . . . . . . . . . . . . . . . . 22

1.7.6. Diseño exterior . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
1.7.7. Captura, procesamiento y almacenamiento de datos . . . . . . 22
1.7.7.1. Captura . . . . . . . . . . . . . . . . . . . . . . . . . . 22
1.7.7.2. Procesamiento . . . . . . . . . . . . . . . . . . . . . . 23
1.7.7.3. Almacenamiento . . . . . . . . . . . . . . . . . . . . . 23
1.7.8. Comunicación de órdenes . . . . . . . . . . . . . . . . . . . . . 23
1.8. Solución adoptada . . . . . . . . . . . . . . . . . . . . . . . . . . 24
1.8.1. Funcionamiento del sistema . . . . . . . . . . . . . . . . . . . . 24
1.8.2. Desarrollo del hardware . . . . . . . . . . . . . . . . . . . . . . 24
1.8.2.1. Sensor de imagen . . . . . . . . . . . . . . . . . . . . 26
1.8.2.2. Lente y soporte . . . . . . . . . . . . . . . . . . . . . 30
1.8.2.3. El buer FIFO . . . . . . . . . . . . . . . . . . . . . . 32
1.8.2.3.1. Control de la FIFO . . . . . . . . . . . . . . 33
1.8.2.4. El microcontrolador elegido . . . . . . . . . . . . . . . 36
1.8.2.5. La interfaz física Ethernet . . . . . . . . . . . . . . . . 39
1.8.2.6. El conector RJ45 . . . . . . . . . . . . . . . . . . . . . 41
1.8.2.7. Etapa de alimentación . . . . . . . . . . . . . . . . . . 42
1.8.2.7.1. Power Over Ethernet . . . . . . . . . . . . . 42
1.8.2.7.1.1. Ventajas . . . . . . . . . . . . . . . . 42
1.8.2.7.1.2. Características generales . . . . . . . . 43
1.8.2.7.2. Cálculos teóricos de consumo . . . . . . . . . 45
1.8.2.7.2.1. POTENCIA ESTÁTICA . . . . . . . 45
1.8.2.7.2.2. POTENCIA ESTÁTICA . . . . . . . 45
1.8.2.7.2.3. Comparación entre Fuentes de alimen-
tación conmutadas y lineales: . . . . . 47
1.8.2.7.3. Diseño del circuito convertidor-reductor . . . 50
1.8.2.7.3.1. Elección de componentes . . . . . . . 54
1.8.2.7.3.2. Diseño del esquemático . . . . . . . . 55
1.8.2.7.4. Simulación . . . . . . . . . . . . . . . . . . . 57
1.8.2.8. Proceso de diseño de la PCB . . . . . . . . . . . . . . 61
1.8.3. Desarrollo del Software . . . . . . . . . . . . . . . . . . . . . . 67
1.8.3.1. Manejo de periféricos del LPC2364 . . . . . . . . . . . 67
1.8.3.1.1. Interfaz I2C . . . . . . . . . . . . . . . . . . 67
1.8.3.2. Software de procesamiento biométrico . . . . . . . . . 68
1.8.3.2.1. Análisis . . . . . . . . . . . . . . . . . . . . . 70
1.8.3.2.2. Algoritmo . . . . . . . . . . . . . . . . . . . . 71
1.8.3.3. Software de control de acceso e interfaz de usuario . . 78
1.8.3.4. Programación de la red de comunicación . . . . . . . 79
1.8.3.4.1. Modelo de referencia OSI . . . . . . . . . . . 80
1.8.3.4.2. Protocolo TFTP . . . . . . . . . . . . . . . . 83
1.8.3.4.3. Protocolo UDP . . . . . . . . . . . . . . . . . 83
1.8.3.4.4. Protocolo IP . . . . . . . . . . . . . . . . . . 85
1.8.3.4.5. Protocolo RMII . . . . . . . . . . . . . . . . 86
1.8.3.4.6. Interfaz Ethernet . . . . . . . . . . . . . . . . 88
Septiembre 2010 Autenticación basada en las venas de los dedos de las manos
1. Memoria 5
1.8.3.4.7. Protocolo TCP . . . . . . . . . . . . . . . . . 89

1.8.3.4.8. Resumen . . . . . . . . . . . . . . . . . . . . 92
1.9. Líneas futuras de desarrollo . . . . . . . . . . . . . . . . . . . . 93
1.10. Planicación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
1.11. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
Autenticación basada en las venas de los dedos de las manos Septiembre 2010
6 1. Memoria
1.1. Objeto
En el presente proyecto se muestra el diseño de un sistema biométrico aunque, a
diferencia de los que existen actualmente, se clasica en el grupo de sistemas de bajo
coste pero sin sacricar características esenciales como la eciencia y escalabilidad.
La implementación del sistema está basada en un chip de imagen que captura las
imágenes del dedo iluminado con leds infrarrojos, el entorno de programación MATLAB
que se usa para procesar las imágenes y extraer de ellas el área de interés. También
se encarga de manejar la base de datos MySQL y mediante el uso de algoritmos de
procesamiento de imágenes procedemos a la comparación de las imágenes que obtenemos
con la información almacenada en la base de datos, y mediante un criterio de decisión
determinar si es autorizado un usuario o no.
Aunque el objetivo principal de este proyecto sea el diseño del hardware se implementa
un algoritmo de extracción y vericación para demostrar el funcionamiento del sistema.
El sistema biométrico que se plantea presenta aproximadamente un 90 % de eciencia y
un tiempo de respuesta promedio no mayor a dos segundos. Determinados, naturalmente,
sobre la base de las tasas de falso rechazo y falsa aceptación. Los objetivos podrían ser
mas ambiciosos si se empleara una apropiada iluminación para mejorar la calidad de la
imagen.
1.2. Alcance
Un sistema completo de identicación biométrica apto para la comercialización re-
quiere un número considerable de pruebas y requisitos de seguridad. El presente proyecto
pretende mostrar a los lectores la viabilidad del diseño propuesto, centrándose especial-
mente en el diseño del hardware.
1.3. Antecedentes
Debido a la vulnerabilidad de algunos sistemas de control de acceso, ha sido necesario
el desarrollo de sistemas cada vez más sosticados que garanticen un correcto desempe-
ño. Durante los dos últimos años, Hitachi, a la vez que Sony, están desarrollando una
tecnología de identicación vascular.
1.3.1. Aspectos generales de la autenticación y la biometría

1.3.1.1. ¾Qué es la autenticación?
Autenticación o autenticación es el acto de establecimiento o conrmación de algo

(o alguien) como auténtico. La autenticación de un objeto puede signicar (pensar) la
conrmación de su procedencia, mientras que la autenticación de una persona a menudo
consiste en vericar su identidad. La autenticación depende de uno o varios factores.
1.3.1.2. Características de autenticación
Cualquier sistema de identicación ha de poseer unas determinadas características

para ser viable:
Ha de ser able con una probabilidad muy elevada (podemos hablar de tasas de
fallo de en los sistemas menos seguros).
1. Memoria 7
Económicamente factible para la organización (si su precio es superior al valor de

lo que se intenta proteger, tenemos un sistema incorrecto).
Soportar con éxito cierto tipo de ataques.
Ser aceptable para los usuarios que serán, al n y al cabo, quienes lo utilicen.
1.3.1.3. Introducción a la biometría
La biometría es una ciencia que se ha desarrollado con el tiempo, gracias a la necesidad

constante del hombre de identicar a las personas, de una manera eciente, evitando
que más de una persona posea el mismo código de identicación. La palabra biometría
proviene de las palabras bio (vida) y metría (medida), por lo tanto la biometría es la
ciencia que se encarga de identicar a los seres vivos en base a parámetros físicos o de
comportamiento, los cuales son únicos e intransferibles.
La biometría provee otra alternativa de identicación de personas, ya que esta tec-
nología se basa en el reconocimiento de un rasgo corporal único, por lo que reconoce a
las personas en función de quienes son y no de lo que traen consigo como tarjetas, llaves,
credenciales o, en su defecto, en lo que puedan recordar como lo son las claves personales
de identicación.
La autenticación biométrica se reere a las tecnologías para medir y analizar las
características físicas y del comportamiento humano con propósito de autenticación.
Un sistema biométrico común comprende cinco componentes:
1. Un sensor utilizado para recopilar datos y convertir la información en formato

digital.
2. Algoritmos de procesamiento de señal que realizan actividades de control de calidad

y desarrollan las plantillas biométricas.
3. Un componente para almacenamiento de datos que contiene la información con la

cual se comparan las nuevas plantillas biométricas.
4. Un algoritmo de coincidencia que compara las nuevas plantillas biométricas con una
o más de las plantillas almacenadas.
5. Y por último, un proceso de decisión (ya sea automático o manual) que utiliza los
resultados del componente de coincidencia para tomar una decisión basada en el
sistema.
1.3.1.3.1. Historia de la biometría
China fue el primer país en el cual se empleaba la biometría desde, al menos, el

siglo XIV. Un escritor de nombre João de Barros, escribió que los comerciantes chinos
estampaban las impresiones y las huellas de la palma de las manos de los niños en papel
con tinta. El objetivo de esta práctica era diferenciar entre los niños y los jóvenes. En el
mundo occidental en cambio, la biometría comenzó a utilizarse a partir de nales del siglo
XVIII, ya que en los maniestos de los barcos se registraban datos como la edad, peso,
color de ojos, marcas distintivas, complexión, etc., para describir a cada pasajero. Durante
el siglo XIX previo al uso de la biometría, se empleaba la memoria fotográca para
identicar a las personas hasta que en 1883 Alphonse Bertillon, jefe de policía de Paris,
8 1. Memoria
desarrolló el sistema antropométrico (el cual luego sería conocido como Bertillonage).
Este fue el primer sistema preciso, ampliamente utilizado cientícamente para identicar
a criminales y convirtió a la biometría en un campo de estudio. Este método funcionaba
midiendo de manera precisa ciertas longitudes del cuerpo y la cabeza, además de registrar
marcas de cada persona como cicatrices, tatuajes, etc.
1.3.1.4. Sistemas biométricos
Un sistema biométrico es aquel que realiza la identicación de personas basándose en

patrones biométricos, es decir, el sistema mide o analiza una determinada característica
física o de comportamiento de una persona, luego la procesa y la codica para después
de esto y basado en algún algoritmo, entregarnos una respuesta. En la actualidad la
biometría tiene muchas aplicaciones y funciona con muchos parámetros.
1.3.1.4.1. Requisitos de un sistema biométrico
Para que un identicador pueda ser utilizado de una forma eciente por un sistema
biométrico, éste debe cumplir con los siguientes requisitos:
Universalidad: Que cualquier persona posea esta característica biométrica
Unicidad: La existencia de dos personas con una característica exactamente idéntica

tiene una probabilidad muy pequeña
Cuanticación: La característica biométrica puede ser medida en forma cuantitativa.
Permanencia: Que la característica debe permanecer sin alteraciones y no cambie

con el transcurso del tiempo.
En la tabla 1.1 se recogen las diferentes características de los sistemas biométricos.
1.3.1.4.2. ¾Por qué la biometría?
Actualmente a nivel mundial la población está más relacionada electrónicamente, es

por esto que los sistemas de seguridad, de identicación, de vericación o autenticación
de identidad, deben ser lo sucientemente ables, para que garanticen que solamente
las personas autorizadas puedan acceder a sitios restringidos o realizar transacciones u
operaciones electrónicas de manera segura. Debido a que cada vez es más común el robo de
identidades, números de tarjetas de crédito, contraseñas, claves, etc., se necesita disponer
de sistemas que provean la seguridad adecuada para los peligros actuales. Cada vez se
Tabla 1.1: Características de los sistema biométricos
Ojo Ojo Huellas Vascular Vascular Geometría Escritura Voz Cara

(Iris) (Retina) dactilares dedo mano de la mano y rma
Fiabilidad Muy Muy Muy Muy Muy Alta Media Alta Alta
alta alta alta alta alta
Facilidad Media Baja Alta Muy Muy Alta Alta Alta Alta
de uso alta alta
Prevención Muy Muy Alta Muy Muy Alta Media Media Media
de ataques alta alta alta alta
Aceptación Media Baja Alta Alta Alta Alta Muy Alta Muy
alta alta
Estabilidad Alta Alta Alta Alta Alta Media Baja Media Media
1. Memoria 9
emplean más los sistemas biométricos, esto es debido a la alta conabilidad que pueden
brindar. Estos terminan siendo una solución viable para todos aquellos que requieren de
sistemas de seguridad o identicación personal competitivos.
1.3.1.5. Sistemas de control de acceso
La seguridad y protección de ocinas, edicios y demás dependencias de una empresa

o un banco, necesita la implementación de varias medidas técnicas, humanas y organiza-
tivas, y dependen de la colaboración de los usuarios para que los sistemas den resultado.
Prácticamente en toda empresa existen zonas restringidas a las cuales solo deben acceder
las personas debidamente autorizadas. Pero no siempre las soluciones técnicas garantizan
que los controles de acceso cumplan con su función. Es por esto que existe una gran
variedad de sistemas de control de acceso, los mismos que funcionan con diferentes tecno-
logías. Dependiendo de la aplicación, estos sistemas ofrecen más funciones como registro
del personal, asistencias, etc. Los sistemas de control de acceso se pueden dividir en dos
clases:
Los que trabajan con algo que la persona sabe, conoce, lleva consigo como una con-
traseña, un código o una tarjeta de identicación ya sea esta con banda magnética,
con código de barras o con RFID. En estos sistemas, los usuarios ingresan los datos
que conocen o dejan que el lector adquiera los datos de sus tarjetas de identicación
y el sistema les permite entrar. Estos sistemas no ofrecen una adecuada conabili-
dad, ya que todos los requisitos de ingreso pueden ser robados, olvidados, perdidos,
duplicados, etc.
Con el uso de la biometría existen sistemas que, analizando una parte de nuestro
cuerpo, pueden reconocer nuestra identidad o, si además de ingresar un patrón bio-
métrico se ingresan más datos, el sistema verica nuestra identidad. Estos sistemas
son mucho más conables ya que los patrones biométricos no pueden ser prestados,
olvidados o duplicados. En un futuro muy cercano los sistemas de reconocimiento
biométrico estarán presentes en todos los sistemas de control de acceso y en los sis-
temas bancarios para garantizar que las transacciones realizadas electrónicamente
no sean hechas por impostores.
1.3.1.6. Limitaciones de los Sistemas Biométricos
Para la operación en sistemas biométricos con características biométricas se presentan

las siguientes limitaciones:
a) La no distinción.
La variación que una característica biométrica proporcione signicativamente en todos

los individuos no es la esperada, puede haber grandes similitudes interclase en el
conjunto de detalles que se utilizan para representar dichas características, lo cual
restringe la capacidad de discriminar el uno del otro, así cada característica biométrica
tiene algún limite superior teórico en términos de su capacidad de discriminación.
b) Ruido en la Captura de los Datos.
En la captura de los datos, éstos podrían estar con ruido o distorsionados (por ejemplo
una huella digital con una cicatriz o una voz alterada por un resfriado). Los datos con
ruido podrían ser el resultado de un defectuoso o inadecuado mantenimiento del sensor
utilizado (por ejemplo la acumulación de suciedad en la lente de una cámara digital) o
10 1. Memoria
Figura 1.1: Fases del proceso de imitación de huella con cola de madera [kakona, 2001]
condiciones ambientales desfavorables. Se puede producir una comparación incorrecta

entre los datos capturados con ruido con los datos almacenados, ocasionando que un
usuario legítimo sea incorrectamente rechazado.
c) Variaciones Intra-Clase.
La adquisición de los datos biométricos de un individuo durante la autenticación

pueden ser muy diferentes de los datos que fueron tomados para generar una base
de datos, afectando el proceso de comparación. Esta variación es típicamente causada
por un usuario que está interactuando incorrectamente con el sensor, o cuando las
características del sensor son modicadas (por ejemplo, cuando se cambia un sensor
por otro de resolución diferente se puede producir un problema de interoperabilidad)
durante el proceso de operación.
d) La no universalidad.
En un sistema biométrico se espera que cada usuario posea la característica biométrica

que se utilice, pero es posible que carezca de una característica biométrica particular un
pequeño grupo de usuarios (por ejemplo, en un sistema biométrico de huellas digitales,
podría ser muy difícil extraer rasgos de huellas digitales de ciertos individuos debido
a la deciente calidad de los pliegues de los dedos).
e) Suplantación de identidad.
Una característica biométrica legítima de un usuario inscrito podría ser falsicada por
un individuo no autorizado para engañar al sistema. Este tipo de fraude usualmente
se da cuando características conductuales tales como la rma o la voz, son usadas.
En el caso de las venas es imposible suplantarlo por la naturaleza de las capturas. El
ejemplo del sistema más extendido es el de clonar una huella dactilar. La huella se
realza con polvo de grato para después obtener a partir de ella una imagen digital
e imprimirla en papel de transparencia con una impresora láser, cuyo tóner genera
un pequeño relieve. A continuación se cubre con cola para madera y se espera a que
seque para posteriormente despegarla de la hoja. La falsicación queda así completa.
1.3.1.7. Rendimiento del Sistema Biométrico
En la Figura 1.2 se muestra una posible distribución de puntuaciones de usuarios y de

impostores en un sistema de reconocimiento biométrico. Como se puede observar, existe
1. Memoria 11
Figura 1.2: Gráca típica de la tasa de falso rechazo (FRR) y la de falsa aceptación (FAR)
para un sistema biométrico.
una región en la cual se solapan ambas distribuciones. Si se ja un umbral u, odas las
puntuaciones, tanto de usuarios como de impostores, cuyo valor sea superior a u serán
interpretadas por el sistema como de usuarios registrados.
Por lo tanto, el área bajo la curva de impostores que queda por encima del umbral es
la probabilidad de que un impostor sea aceptado. Esta probabilidad es la tasa de falsa
aceptación (FAR o False Acceptance Rate). La probabilidad de que un usuario registrado
no sea aceptado es el área bajo la curva de usuarios válidos que queda por debajo del
umbral, lo que se denomina la tasa de falso rechazo (FRR False Rejection Rate).
Según se sitúe el umbral, la FAR y la FRR varían. El punto en el que la FAR y

la FRR son iguales se denomina Equal Error Rate (EER) y a menudo es empleado
(aunque no describe completamente el funcionamiento de un sistema) para comparar el
rendimiento de diferentes sistemas sobre un conjunto determinado de huellas de prueba.
Las tasas FAR y FRR son también conocidas como tasas FMR (False Match Rate) y
FNMR (False Non-Match Rate) respectivamente. La FRR es una función estrictamente
creciente y la FAR una estrictamente decreciente en u. La FAR y la FRR al ser modeladas
como función del umbral de aceptación tienen por dominio al intervalo real [0,1], que es
además su recorrido, puesto que representan frecuencias relativas. La Figura 1.2 muestra
una gráca típica de la FRR y la FAR como funciones de u.
En esta gura puede apreciarse un umbral de aceptación particular, denotado por u*,
donde la FRR y la FAR toman el mismo valor. Este valor recibe el nombre de tasa de
error de intersección (cross-over error rate) y puede ser utilizado como medida única para
caracterizar el grado de seguridad de un sistema biométrico. En la práctica, sin embargo,
es usual expresar los requerimientos de desempeño del sistema, tanto para vericación
como para identicación, mediante la FAR. Usualmente se elige un umbral de aceptación
por debajo de u* con el objeto de reducir la FAR, en desmedro del aumento de la FRR.
Si para el ingreso a un lugar se exige un valor alto para el grado de parentesco (un valor
cercano a 1), entonces pocos impostores serán aceptados como personal autorizado y
muchas personas autorizadas serán rechazadas. Por otro lado, si el grado de parentesco
requerido para permitir el acceso al recinto es pequeño, una fracción pequeña del personal
autorizado será rechazada, mientras que un número mayor de impostores será aceptado.
El ejemplo anterior muestra que la FAR y la FRR están íntimamente relacionadas, de
hecho son duales una de la otra: una FRR pequeña usualmente entrega una FAR alta, y
viceversa.
12 1. Memoria
1.3.1.8. Precisión y seguridad
El sistema vascular de los dedos aporta un alto grado de precisión en sus lecturas, ya
que la tasa de error que se ha llegado a alcanzar es muy baja:
FRR (tasa de rechazo erróneo) menos del 0.01 %
FAR (tasa de falso positivo) menos del 0.0001 %
FTE (fallo de enrolamiento) 0,03 %
El organismo independiente de referencia International Biometric Group, que perió-

dicamente hace comparaciones de las prestaciones de los sistemas biométricos muestra,
en su Round 6 Public Report, que la tecnología biométrica vascular del lectores de venas
del dedo tienen las tasas de FRR, FAR y FTE más bajas de todos los sistemas vasculares
del mercado, incluso mejores que la biometría de iris. Además, la velocidad de reconoci-
miento es casi el doble que los sistemas de referencia de palma de la mano y casi el triple
que los de iris.
Se caracteriza por una alta seguridad frente a falsicaciones o robos de identidad,

como las venas se encuentran dentro del cuerpo la falsicación o robo de identidad no
puede darse.
1.3.2. Principios básicos de captación de imagen

La imagen entra en el sensor y éste la subdivide en varios puntos con un color cada
uno, estos puntos se denominan píxeles. Aquí tenemos ya la información de la imagen, a
partir de este momento ya se pueden transmitir estos datos a la unidad de procesamiento.
1.3.2.1. Tecnología de sensores
Las dos tecnologías líderes en el mercado actual son CMOS y CCD. Existen algunas
más pero su relación calidad/precio aún es muy pequeña, ya que no están tan extendidas.
El sensor CMOS se diferencia del CCD en varios aspectos:
La conversión carga-tensión en los CCD se realiza en la salida del registro después

de haber estado saltando píxel a píxel hasta esta salida (Figura 1.3a). En los CMOS
esta conversión tiene lugar en ese mismo píxel con lo que se evitan muchos efectos
indeseados de ruido y atenuación.
La sensibilidad de los CCD es mayor, aunque la de los CMOS sigue mejorando día
a día y esta cada vez más cerca de la ofrecida por los CCD.
El tiempo de respuesta en los CCD es mayor, con lo que aquí destacan una vez más
los CMOS.
El costo de fabricación del CCD es mayor que el CMOS.
1. Memoria 13
(a) Subgura a (b) Subgura b
Figura 1.3: Diferencias CMOS-CCD
1.3.2.1.1. Interpretación de los datos ofrecidos por los sensores
Prestando atención al patrón de colores que aparece en la (Figura 1.3b) puede ver que
por cada submatriz 2x2 hay dos píxeles verdes, uno rojo y uno azul. Esto está pensado
de esta forma para calcular los niveles de iluminación y no saturar algunos colores a la
hora de convertir esta matriz a una imagen útil, a este patrón se le llama Bayer o RGGB
(Figura 1.4). Existen otros patrones que se utilizan para adquisición de imagen como
RGBW, que utilizan un píxel blanco para la iluminación, quedando por cada 2x2 Rojo,
Verde, Azul y Blanco. Estos suponen una sensible mejora respecto al anterior pero no
está tan extendido.
Figura 1.4: Patrón RGGB en detalle
1.3.2.1.2. Procesadores de imagen
Los sensores de imagen de los que dispone el mercado son muy diversos y pueden
ofrecer distintas resoluciones, profundidad de colores (números de distintos colores que
puede representar), y rango dinámico. Según van aumentando las especicaciones del
sensor (más píxeles y más profundidad de color) mayor volumen de datos saldrán de él.
14 1. Memoria
1.3.3. Estado del arte

En el mercado actual existen multitud de soluciones biométricas, pero los dispositivos
lectores de venas están aún en una fase temprana. En el continente asiático han conseguido
un gran empuje gracias a su implementación y exitoso uso en el 80 % de los cajeros
automáticos instalados en el país, incluyendo el Japan Post, Mizuho Bank, Sumitomo
Mitsui, y Daisan Bank, entre otros. Con esto consiguieron demostrar su abilidad.
Hitachi tiene a disposición un módulo biométrico que integra todas las funcionalidades
necesarias para un control de acceso o identicación, aunque este módulo sólo lo ofrece a
fabricantes. A continuación se muestra una fotografía del módulo y otra donde se observa
su implementación en un cajero automático de Japón. El precio aproximado del módulo es
de 1400$. Es por esto que se propone la fabricación de un sistema de bajo coste orientado
al área empresarial.
(a) Módulo (b) Cajero con el módulo
Figura 1.5: Módulo lector de venas VeinID
Existen también versiones para uso personal con conexión usb pero requieren de un
ordenador cercano para funcionar.
(a) Hitachi (b) Sony
Figura 1.6: Módulos de Hitachi y Sony
15
1.4. Normas y referencias

1.4.1. Normas
Las normas aquí expuestas fueron consultadas y seguidas estrictamente en la medida
de lo posible.
UNE157001:2002 Criterios generales para la elaboración de proyectos
UNE1027 Dibujos Técnicos, Plegado de planos
ISO/IEC 8802-3:1996 Information technology - Telecommunications and infor-

mation exchange between systems - Local and metropolitan area networks - Specic
requirements - Part 3: Carrier sense multiple access with collision detection (CS-
MA/CD) access method and physical layer specications.
IEEE Std 802.3u, 1995 IEEE Standards for Local and Metropolitan Area Net-
works: Media Access Control (MAC) Parameters, Physical Layer, Medium Attach-
ment Units, and Repeater for 100 Mb/s Operation, Type 100BASE-T.
IEEE Std 802.3at Power Over Ethernet, (2009).
1.4.2. Bibliografía
[1] Nxp Semiconductors, UM10120 LPC236x User Manual, (2005).
[2] Adam Dunkels, The uIP 1.0 Reference Manual, (Junio 2006).
[3] N. Miura, A. Nagasaka, and T. Miyatake, Extraction of nger-vein patterns using

maximum curvature points in image prole, IEICE TRANS. INF. & SYST, (August
2007).
[4] Trung Huynh, Larissa Panina, Finger Vein Authentication System, (2009).
[5] Cyan Technology, AN048, (Enero 2008).
[6] RA-MA EDITORIAL, PROCESAMIENTO DIGITAL DE IMÁGENES CON

MATLAB Y SIMULACIÓN.
[7] Ángel Quirós, Apuntes de Electrónica de Potencia, (2009).
[8] Pablo Roncagliolo, Procesamiento Digital de Imágenes, (2008).
[9] K. Sollins, MIT, THE TFTP PROTOCOL (REVISION 2).
16
1.4.3. Recursos empleados

Para facilitar la labor de desarrollo de hardware y software, así como para recabar
información para la investigación se usaron los siguientes recursos:
1.4.3.1. Información vía web
Información sobre las conexiones de un sensor de imagen con un microcontrolacor:

http://www.cmucam.org/
Tecnología de los lectores biométricos:

http://www.fingertech.com.ar/index_huella_digital.ASP
Funcionamiento de los controles de acceso:

http://www.kimaldi.com/productos/control_de_acceso/
Manual y ejemplos de uIP:

http://www.sics.se/~adam/uip/index.php/Main_Page
Modelo OSI para el diseño del funcionamiento de la red:

http://es.wikipedia.org/wiki/Modelo_OSI
Cálculos de las especicaciones de la lente de la cámara:

http://www.giangrandi.ch/optics/lenses/focalcalc.html
Para instalar MySQL y el conector para Matlab:

http://www.etf-central.com/database-toolbox-mysql-connector/j-214
http://desk.stinkpot.org/how-to-get-matlab-to-talk-to-mysql
http://neuralnetoff.umn.edu/Connecting_Matlab_to_MySQL_database
1.4.3.2. Software
Durante el desarrollo del proyecto, se ha utilizado diferentes programas de gran uti-

lidad:
Crossworks for ARM 1.7
Entorno de desarrollo integrado para todos los núcleos ARM comercializado por
Rowley Associates. Incluye entre otras características, editor de texto, un intuiti-
vo asistente de proyectos, programación FLASH integrada, y depurador que pro-
porciona las funcionalidades propias del JTAG. Sus prestaciones las comprobamos
realizando, depurando, y probando el programa que ejecuta el microcontrolador.
Matlab 7.9
Software matemático muy versátil que ofrece un entorno de desarrollo integrado

(IDE) con un lenguaje de programación propio (lenguaje M). Entre sus presta-
ciones básicas se hallan: la manipulación de matrices, la representación de datos
y funciones, la implementación de algoritmos, la creación de interfaces de usuario
(GUI) y la comunicación con programas en otros lenguajes y con otros dispositivos
hardware.
17
CadSoft Eagle 5.10
Excelente programa para la creación de los esquemas electrónicos así como el diseño
de las pistas de los circuitos impresos (PCBs). Incluye un modulo para la edición
de librerías. Gracias a él podemos encontrar en la red comunidades de intercambio
de librerías. Además incluye una utilidad de comprobación de conexiones y erro-
res conocida como ERC y generación de una netlist (chero que contiene todos
los componentes que han sido utilizados con las conexiones correspondientes de los
mismos.).
Microsoft Visio
Programa de Microsoft que permite crear esquemas y diagramas fácilmente, muy

útiles para la rápida comprensión de los distintos esquemas funcionales y diagramas
de los cuales nos hemos servido para la redacción del presente proyecto.
TFTP32 Server
Servidor de archivos usado en el servidor biométrico para guardar las imágenes.
HeidiSQL
Antes era mejor conocida como MySQL-Front, es un cliente gratuito y de código

abierto para MySQL. Para administrar bases de datos con HeidiSQL los usuarios
deben acceder a un servidor MySQL local o remoto con credenciales, y crear una
sesión. Dentro de la misma, los usuarios pueden gestionar bases de datos MySQL
en el servidor conectado. Su conjunto de características es suciente para las bases
de datos más comunes y avanzadas, creación de tablas y operaciones de registro y
consulta de datos.
MySQL
Servidor de bases de datos usado para el registro de usuarios. Existen muchos tipos
de bases de datos, desde un simple archivo hasta sistemas relacionales orientados
a objetos. MySQL, como base de datos relacional, utiliza múltiples tablas para al-
macenar y organizar la información. MySQL es un sistema de gestión de base de
datos relacional, multihilo y multiusuario con más de seis millones de instalaciones.
Es el mas extendido y mas documentado, además es software libre.
Wireshark
Esta herramienta se ha usado para depurar los errores que se producían duran-
te la programación del diálogo entre el terminal y el servidor. Principalmente para
la parte del módulo identicador ya que no era nada simple.
18
Saleae Logic Analyzer
Software del fabricante del analizador lógico usado. Aunque la velocidad de mues-
treo no sea extremadamente alta se pudo depurar el hardware correctamente y
permitió la puesta en funcionamiento de la conexión I2C.
TortoiseGIT
Se ha utilizado para el control de revisiones de documentación, programación MATLAB

y programación del ARM.
AT X
L E
Es un compilador de textos profesional. Su acabado es superior al de cualquier

otro procesador de textos.
1.4.4. Otras referencias
National semiconductor RMIITM Specication
RFC Español PROTOCOLO DE DATAGRAMAS DE USUARIO
Request For Comments TFTP Specication
RFC Español PROTOCOLO DE CONTROL DE TRANSMISIÓN
19
1.5. Deniciones y abreviaturas

Este apartado contiene términos y deniciones que se encuentran en el presente ma-
nual, algunos son acrónimos.
ARM Arquitectura de microprocesadores.
Bayer Codicación que usan los sensores de imagen. El orden de los colores es RGGB.
Buck Reductor.
Buer Memoria intermedia.
CCD De la traducción: Dispositivo de carga acoplada.
CMOS Tecnología de fabricación de semiconductores de bajo consumo.
ERC Algoritmo de comprobación de errores.
FAR Tasa de falso positivo
FIFO Memoria tipo buer de entrada-salida. No tiene direccionamiento, el primer dato

que entra es el primero en salir.
Fps Imágenes por segundo.
FRR Tasa de rechazo erróneo.
FTE Fallo de enrolamiento.
Global Shutter Método de obturación electrónica.
GND Masa.
I2C Protocolo de interconexión de dispositivos mediante dos cables.
IC Circuito integrado.
JTAG Tipo de conexión de depuración.
LED Diodo emisor de luz de bajo consumo.
PCB Placa de circuito impreso.
Pinout Disposición de los pines de un circuito integrado.
PoE Alimentación por Ethernet.
RFID Identicación por radiofrecuencia.
RISC Tipo de núcleo de microprocesadores.
VIC Método de interrupciones en un microcontrolador.
20
1.6. Requisitos de diseño

Un sistema de identicación biométrico consta de diferentes etapas, implementarlas
todas en un mismo dispositivo tiene la ventaja de la portabilidad y no requeriría de
más interconexión o hardware para su funcionamiento, por el contrario tiene el gran
inconveniente de que eleva el costo del dispositivo, al tener cada lector su propia base
de datos diculta enormemente la ampliación del sistema a más dispositivos y la adición
de características, como restringir el acceso según un horario o consultar el registro de
acceso, se hacen tareas muy complicadas. Para diseñar un sistema biométrico completo
debemos tener en cuenta todos los procesos necesarios involucrados en la identicación.
Estos son:
Captura de la Imagen
Preprocesado de los Datos
Extracción de Características
Vericación
Vistos los inconvenientes que presenta una solución completa se optó por el diseño
de un sistema modularizado, esto quiere decir que no todos los componentes del sistema
se encuentran en el mismo dispositivo. De esta manera se deja abierta la posibilidad
de expansión y se facilita la adición de características, aunque con ello se renuncie a la
simplicidad de instalaciones de un solo identicador. El objetivo principal es producir un
hardware mínimo, orientado a una instalación de varios identicadores, que únicamente
realicen la parte del proceso de identicación del lado del usuario estrictamente necesaria,
la Captura del patrón. De este modo se consigue reducir en gran medida el costo de
cada módulo identicador. El dispositivo solamente extraerá la imagen de las venas del
dedo y la enviará por la red al servidor que se encargará de preprocesar los datos, extraer
características y vericar la identidad del individuo. También se hace imprescindible
informar al usuario de la correcta/incorrecta identicación mediante un led indicativo
bicolor. La latencia del dispositivo, el decir, el tiempo que pasa desde que se coloca el
dedo hasta que se da una indicación luminosa no debe ser mayor a dos segundos.
(a) Conectividad global (b) Conectividad local
Figura 1.7: Posibles tipos de instalación de los módulos
21
Figura 1.8: Distintos prototipos para cada sensor de imagen
1.7. Análisis de soluciones

Durante este apartado se estudian las diferentes estrategias para cumplir con los requi-
sitos de diseño y la elección de los diferentes componentes necesarios para su construcción.
1.7.1. El sensor de imagen

Para la elección de un sensor apto para la aplicación se tuvieron en cuenta caracterís-
ticas como la sensibilidad, el formato de salida de los datos y el tamaño. Pero por distintos
problemas con varios de ellos se terminó escogiendo el MT9V32 de Aptina, división de
imagen de Micron. Este componente posee la característica de que es muy sensible a las
longitudes de onda infrarroja, tiene una resolución de 752x480, tiene un modo de captura
instantánea llamado Global Shutter y requiere una alimentación a 3.3V. A este integrado
es necesario colocarle unas lentes para formar en conjunto una cámara.
Los otros dos sensores descartados fueron:
TCM8240: Sus pruebas pusieron de maniesto la poca colaboración de los fabri-

cantes a la hora de ofrecer información sobre sus productos. La hoja técnica de
datos era errónea en gran parte y no accedieron a la petición de una información
actualizada.
MT9M131: La imagen que se obtenía de él contenía un nivel de ruido inaceptable. Se

intentó reducir pero no hubo buen resultado. Casualmente tenía el mismo footprint
que el nalmente elegido, lo que facilitó en parte la labor.
1.7.2. Microcontrolador
Analizando los microcontroladores y los precios que ofrece el mercado actual y ob-
servando que mejor no signica más caro, se optó por elegir el LPC2364 [1] que aúna
rendimiento y economía, sin dejar de lado las conexiones necesarias como I2C para la
cámara y RMII necesaria para la conexión Ethernet. Los microcontroladores ARM, ade-
más, tienen la ventaja de que al tener un núcleo RISC de 32 bits, permite aprovechar al
máximo el número de instrucciones en relación con la velocidad de reloj.
22
1.7.3. Interconexión Cámara-microcontrolador

En un principio se pretendía usar una conexión directa del sensor con el microcon-
trolador pero el descarte de los dos primeros candidatos, que tenían una velocidad de
transmisión más lenta, hizo necesaria la adaptación de la velocidad de transferencia de
datos. Para esto hubo que adquirir una memoria especial llamada FIFO (rst in rst out),
que permite adaptar dos señales de datos con un ancho de palabra de 8 bits de distinta
velocidad y sincronismo. El integrado elegido se denomina AL422 de la casa Averlogic y
tiene una capacidad de 3Mbits, lo que permite guardar una imagen completa del sensor
de imagen. La diferencia de precio con cualquiera de sus similares era de más del 1000 %.
1.7.4. Conexión de red

Para añadirle al microcontrolador la posibilidad de comunicación por Ethernet de-
bemos usar un circuito integrado que hace las veces de capa física del dispositivo. Esto
signica que, aunque el microcontrolador tenga incluida la característica de conectividad
Ethernet, necesita un integrado entre el propio cable y él para poder implementar la cone-
xión. Se eligieron el conector MajJack con capacidad de PoE y el integrado KSZ8721BL
por ser los más económicos de su clase.
1.7.5. Alimentación del sistema

Como se ha comentado anteriormente, el identicador dispone de dos modos de ali-
mentación: por un transformador común de 6-12V o por el mismo cable de datos. Como
la tensión que viene por los cables de datos es de unos 48V (max. 57V) se hizo necesario
el uso de un circuito convertidor-reductor. El integrado elegido debía poseer la capacidad
de alimentarse de una tensión baja como la de un transformador corriente (6-12V) y una
tal alta como la máxima posible más un 20 % de seguridad, 68.4V, para ser exactos. El
LM5085 cumplía todos los requisitos impuestos, tiene un rango de entrada de 4.5-75V,
una frecuencia de funcionamiento alta y una baja oscilación de salida que reduce el ruido
a los componentes sensibles, como el sensor de imagen.
1.7.6. Diseño exterior

En el caso de un prototipo de un dispositivo cualquiera no se prestaría demasiada
atención a este apartado, pero haciéndose evidente la necesidad de encontrar una posición
cómoda para el usuario y óptima para la captura, se optó por realizar un diseño propio
desde cero. En la Figura 1.9 se puede observar un modelado 3D del identicador.
1.7.7. Captura, procesamiento y almacenamiento de datos

Para afrontar los requisitos propuestos hubo que disponer de varios programas y
proyectos ya disponibles y adaptarlos a las necesidades.
1.7.7.1. Captura
Para la captura de datos se valoraron distintos protocolos ya disponibles. Concre-

tamente SAMBA, FTP y TFPT, la decisión nal apoyó el TFTP por su sencillez e
incremento de velocidad respecto de FTP.
23
Figura 1.9: Modelo 3D del módulo identicador
1.7.7.2. Procesamiento
Para el procesamiento de imágenes se usó MATLAB, existía la opción de éste u

Octave, pero la práctica y el uso del primero a lo largo del curso hicieron de MATLAB
el mejor candidato.
1.7.7.3. Almacenamiento
Un registro de unos pocos usuarios no supone ningún problema, pero, al ser la solución
propuesta escalable, se hace necesario el uso de un sistema de base de datos para guardar
nombres, imágenes, registros de uso, etc. Entre SQLite, POSTgreSQL y MySQL se eligió
el último por ser el del que mas información hay disponible.
1.7.8. Comunicación de órdenes

La comunicación de estados entre el servidor y el módulo identicador fue el problema
a abordar con mayor dicultad dada la naturaleza de la especialidad estudiada. En un
principio se pensó en Java pero la falta de asistencia que se obtuvo obligó a replantear las
posibilidades. Tras indagar se descubrió que MATLAB dispone también de un módulo
de comunicación por TCP.
24
1.8. Solución adoptada

1.8.1. Funcionamiento del sistema
El uso del dispositivo para el usuario nal es de la siguiente manera: Un usuario coloca
su dedo en el lector de venas, una luz roja empieza a parpadear y si el acceso ha sido
exitoso la luz deja de parpadear y se ilumina con un color verde, en caso contrario la luz
roja dejará de parpadear y se mantendrá encendida. El modo de procesamiento interno,
mostrado en la Figura 1.10, es el siguiente: Una vez el usuario ha colocado el dedo, el
lector busca este evento analizando la luminosidad que entra por el sensor de imagen.
Cuando se oscurece captura una imagen y la envía al servidor TFTP. En este momento,
el lector, envía una petición de análisis al servidor de solicitudes haciendo referencia a la
imagen guardada anteriormente. El servidor recibe esta petición, procesa la imagen refe-
rida, guarda un registro de la hora de acceso en caso favorable y devuelve un resultado
al dispositivo lector de Acceso permitido o Acceso denegado y éste, a su vez informa
al usuario con los leds.
Figura 1.10: Esquema funcional de la conexión terminal-servidor
1.8.2. Desarrollo del hardware

El funcionamiento de un dispositivo lector de venas de los dedos de la mano es bastante
simple. Una iluminación infrarroja se proyecta sobre el dorso de un dedo, después una
cámara capaz de captar ese tipo de iluminación recibe el patrón de las venas porque
la hemoglobina desoxigenada tiene un coeciente de absorción de esa longitud de onda
mayor que la del resto del dedo.
En un principio se probó la viabilidad del proyecto con una videocámara con visión
nocturna, que posee ltro infrarrojo accionable por un interruptor. El inconveniente que
presentaba era que a la vez activaba su led infrarrojo directo hacia delante. La solución
para tener una oscuridad absoluta a la vez que se quitaba el ltro infrarrojo fue desconec-
tar el led. El tema de la iluminación está muy poco documentado y la poca documentación
25
Figura 1.11: Esquema de funcionamiento del lector biométrico
que existe es contradictoria, seguramente debido a que es una novedad y los fabricantes
desean mantener el protagonismo el mayor tiempo posible.
Figura 1.12: Videocámara usada para las pruebas
Se probaron distintos leds de varias longitudes de onda: 940nm, 880nm, 830nm y

por último leds de 760nm. Los de 880nm fueron los que mejor resultado dieron. Los de
760nm que fueron los más difíciles de encontrar y caros, terminaron siendo los que peor
resultado dieron de todas la pruebas a pesar de ser los que según Hitachi, usaban en sus
dispositivos. A continuación se muestran fotografías del mismo dedo con las diferentes
longitudes de onda:
(a) (b) (c) (d)

760nm 830nm 880nm 940nm
Figura 1.13: Longitudes de onda probadas como iluminación
26
1.8.2.1. Sensor de imagen
El chip de imagen se denomina MT9V032 de la división de chips de imágenes de

Micron, ahora llamada Aptina. Este componente posee la característica de que es muy
sensible a las longitudes de onda infrarroja. A este chip es necesario colocarle unas lentes
para obtener imágenes válidas. Sus características son las siguientes:
Resolución 752x480 = 361 Kilopixels
Binning 2x2 y 4x4
Formato de lente: 1/3"
Salida de datos de 10Bit
Salida de imagen progresiva
Modo captura de instantánea tipo Global Shutter
Salida para manejo de ash o led.
Hasta 60 fps a máxima resolución (mas de 1000fps a mínima resolución)
Interfaz de conguración serie por I2C
Único modo de operación a 3,3V
Alto rango dinámico de operación
Bajo consumo de corriente (<320mW)
(a) Módulo (b) Chip MT9V032

MT9V032
Figura 1.14: Módulo comercializado y su sensor interno
En un principio se pensó en adquirir un módulo ya en funcionamiento, pero el único

disponible era el de la propia marca y por un precio superior a los 300e. Esta posibilidad
quedó descartada de inmediato.
El funcionamiento de un sensor de imagen CMOS es algo mas complejo que otro
CCD. Como se explica en el apartado 1.3.2.1 los sensores CCD solamente funcionan de
forma analógica haciendo necesario el uso de un circuito integrado (IC) especializado
que realiza la tarea de la conversión. Mientras tanto, los sensores CMOS tienen toda
la lógica necesaria para hacer esas conversiones internamente. Además de eso también
suelen tener conguraciones de todo tipo como el orden de salida de los bytes, poner el
27
sensor en modo test y sacar un patron jo para vericar el funcionamiento correcto, y un
sinfín de posibilidades. . . La Figura 1.15 muestra un diagrama de bloques de la cámara
en cuestión, en ella se aprecian todas las funciones comentada.
Figura 1.15: Diagrama funcional del interior de un sensor de imagen
Dada la inusual longitud de onda con la que trabajamos necesitamos que el sensor
sea especialmente sensible a ésta. Y así lo demuestra la gráca de su eciencia cuántica
de la Figura 1.16.
Figura 1.16: Eciencia cuántica frente a la longitud de onda de la luz recibida
Existen típicamente dos técnicas de reducir la resolución internamente en un sensor

de imagen. Una es skipping, que basa su funcionamiento en descartar píxeles de forma
alterna. La otra es binning, que consiste en volcar el contenido de varios píxeles del
sensor y colocar el resultado de dicha suma sobre un solo píxel de la imagen nal.
Evidentemente se pierde resolución, pues estamos comprimiendo la imagen. El efecto
es equivalente a emplear una cámara con menor distancia focal, en el caso concreto de
un binning 2 x 2 es como si nuestra cámara tuviese la mitad de distancia focal, con todas
las consecuencias que esto tiene; menor resolución pero mayor sensibilidad, puesto que
estamos volcando el contenido de cuatro píxeles en uno solo.
28
Figura 1.17: Pinout del sensor
En el sensor adoptado se puede hacer binning 2x2 y 4x4, es decir, reducirla a 376x240
y 188x120 respectivamente. El modo se puede seleccionar cambiando los valores de los
registros adecuados de la cámara por medio del protocolo I2C. La hoja de especicaciones
aclara que en el momento de cambiar estos valores, la cámara, no hace uso de ellos
hasta que la imagen que está siendo en ese momento procesada termina de enviarse.
Este inconveniente es irrelevante para nuestras necesidades, ya que solamente haremos
funcionar al sensor en los momentos deseados y la conguración se hace únicamente
mientras está la cámara en reposo. Un detalle de interés es que los otros dos sensores que
se probaron no tenían la capacidad de tomar capturas instantáneas, para ello había que
usar una de las que continuamente mandaban.
Figura 1.18: Placa de prototipo para el sensor
Para poner en funcionamiento el sensor y sacar imágenes útiles hubo que diseñar una
placa de prototipo para la misma. Existía la posibilidad de no usar placas de circuito im-
preso (PCB) para las primeras pruebas pero la cantidad de pines de la cámara, mostrados
en la Figura 1.17, y la necesidad de buses cortos, puesto que existían varias líneas de datos
de alta velocidad, hicieron de ésta la mejor opción. Se optó por hacerlas por separado, es
decir, cada integrado en una PCB diferente para poder reutilizar las demás en caso de
29
Figura 1.19: Prototipo con lente instalada, montado en una caja
que alguno de los integrados usado hubiera que sustituirlo por otro de diferente layout.
Para conectarlo al microcontrolador ARM hubo que usar una memoria FIFO externa, ya
que la velocidad a la que manda los datos (como mínimo) es de 13Mhz, mucho mayor de
la que un microcontrolador de bajo costo puede asumir.
Figura 1.20: Diagrama de elementos conguradores del sensor de imagen
30
1.8.2.2. Lente y soporte
Para que el sensor capte una imagen válida se necesita una lente que dirija cada uno
de los rayos de luz del exterior hacia solo punto del sensor. De ese modo se consigue que
cada uno de los microsensores de color que lleva el sensor sea iluminado con un color
y una intensidad diferentes. En el caso de que no existiera dicha lente todos los rayos
incidirían sobre todos los microsensores y la salida del sensor sería una simple mancha.
Figura 1.21: Denición de los parámetros de una imagen a través de una lente
Para no tener que fabricar un aparato identicador excesivamente grande se ja una
distancia al objeto de 4cm aproximadamente. El tamaño del objeto será como máximo
el tamaño de la falange un dedo, estos son unos 5cm. Por último se requiere el tamaño
del recuadro donde queremos enfocar la imagen, para lo que se muestran en la Tabla 1.2
los tamaños de las ventanas de los sensores según su formato.
Tabla 1.2: Resultado de los cálculos de la lente requerida
Tamaño del sensor Alto [mm ] Ancho [mm ] Diagonal [mm ]
1/4" 2.7 3.6 4.5
1/3" 3.6 4.8 6.0
1/2" 4.8 6.4 8.0
2/3" 6.6 8.8 11.0
1" 9.6 12.8 16.0
Digital SLR 14.8 22.2 26.7
24 x 36 24.0 36.0 43.3
Con todo esto procedemos a los cálculos de dicha lente según los cálculos que se
muestran:
1 1 1
+ = (1.1)
xi xo f
xi xi − f f
M= = = (1.2)
xo f xo − f

yi
ω = 2 · arctg (1.3)
2f (M + 1)
31
N 0 = N (1 + M ) (1.4)
Y obtenemos los resultados mostrados en la Tabla 1.3.
Tabla 1.3: Resultado de los cálculos de la lente requerida
Tamaño del objeto: yo = 50mm
Tamaño del sensor: yi = 4.8mm
Distancia objeto: xo = 40mm
Aumento: M = 0.12
Distancia focal: f = 4.26mm
Ángulo de apertura: ω = 53.1

◦
Debido a los elevados costes de pedir unidades individuales de lentes especícas (al-
rededor de 100ecada una) se terminó optando por comprar varias lentes de cámaras de
seguridad de bajo costo, concretamente tres de 2ecada una(Figura 1.22). La nalmente
elegida tenía las siguientes características:
Tabla 1.4: Características de la lente escogida
Formato 1/3
Montaje 12x0.5mm
Distancia focal 3.6mm
Apertura 2.0mm
Ángulo de apertura 92
◦
(a) Perl (b) Frontal
Figura 1.22: Medidas de la lente elegida
El hecho de aumentar el ángulo de apertura ocasionaba una distorsión no deseada en

la imagen pero pudo corregirse mediante el procesamiento de imágenes.
32
1.8.2.3. El buer FIFO
La memoria usada es una AL422 de la casa Averlogic.
Figura 1.23: Integrado AL422 de Averlogic
Sus características más importantes:
Velocidad de hasta 50Mhz.
Capacidad de 3Mbits
Tamaño de palabra de 8 bits.
Operaciones de escritura y lectura a velocidades independientes.
Operación Asíncrona
Operación a 5V o 3.3V
El buer se caracteriza por un funcionamiento muy simple, el primer dato en entrar

es el primer dato en salir, de ahí su nombre FIFO (First In First Out).
Figura 1.24: Diagrama de bloques interno de la memoria FIFO
Según el fabricante este buer puede ser alimentado con 5 o 3.3V. En el caso de
alimentarlo a 3.3V hay que colocar un condensador de 0.1µF entre la patillas DEC y
GND.
33
Tabla 1.5: Detalle de las funciones de los pines
1.8.2.3.1. Control de la FIFO
Lectura: La FIFO está conectada directamente al microcontrolador, así que es el

mismo que provee a la memoria las señales necesarias. En la hoja técnica dicen
que hay que aplicar señales continuas de sincronismo tanto en la patilla de reloj de
escritura como en la de lectura. Aclaran que la de mayor frecuencia de las dos será
usada para refrescar la memoria, también especican que ninguna de las dos debe
ser menor a un Mhz. Después de ponerla a prueba en varias situaciones se concluyó
que se podía prescindir del reloj de lectura en los momentos en los que no se estaba
leyendo, lo que facilitó enormemente la programación de esta subrutina.
Figura 1.25: Diagrama de tiempos de lectura
Escritura: Para la escritura se estuvieron analizando en detalle tanto las caracte-

rísticas de salida de la cámara como las de entrada de la memoria y se dedujo que
podían ser complementarias exceptuando que una de las señales estaba invertida
respecto de la deseada. La solución se encontró en la cha técnica del sensor donde
un parámetro de conguración permitía invertir la polaridad de esta señal.
34
Figura 1.26: Diagrama de tiempos de escritura
Inicialización: La memoria necesita recibir un patrón de señales para poder ini-

ciarse, y así empezar a guardar y recibir datos. El mayor problema consistía en
que para la inicialización era necesario manejar líneas de lectura tanto como de
escritura. Al estar la cámara conectada a todas las señales de escritura no era po-
sible manejar directamente esas señales, y poner un multiplexor daría al circuito la
complejidad que estamos intentando evitar en este diseño, lo que nos llevó a buscar
la forma de manejar esa señal solamente desde la cámara. El sensor tiene una señal
llamada OUTPUT_ENABLE que por la descripción de la hoja técnica se podría
intuir que pondría la señal requerida en alta impedancia, pero los resultados fueron
que se quedaba en el estado justamente anterior de activar dicha entrada. Mediante
el analizador se probaron diferentes estados hasta que se concluyó que cuando se le
hacía entrar al modo RESET forzaba todas las salidas a 0 lógico.
La conguración estándar del sensor produce una salida continua de imágenes, pero
existe la posibilidad de hacerlo funcionar en modo snapshot, es decir, tomando
imágenes estáticas. En este modo el sensor deja de emitir datos ya que sale del
modo de video y se queda a la espera de un anco en la patilla EXPOSURE. En el
momento que recibe el anco, la cámara hace pasar la señal LED_OUT de estado
bajo a alto y la mantiene unos milisegundos antes de volverla a bajar (este tiempo es
congurable mediante los registros anteriormente mencionados). Es justo entonces
cuando la cámara empieza a mandar la imagen resultante de aplicar la exposición
del led. Cuando termina de mandar la imagen la cámara vuelve a pasar a la espera
de otro anco en EXPOSURE.
Figura 1.27: Diagrama de tiempos de las señales de datos de la cámara
35
Figura 1.28: Diagrama de tiempos en detalle
Para poder obtener los ajustes deseados fue necesaria la asistencia de un analizador
lógico. Este en concreto tiene una frecuencia de muestreo de 24Mhz y, aunque la cámara
envía datos a 13Mhz, sirvió de gran ayuda ya que las señales a analizar, HREF y VREF,
eran de mucha menor frecuencia.
Figura 1.29: Aplicación de escritorio para el analizador lógico
En la Figura 1.30 se muestra la interconexión del analizador lógico a la placa de

prototipo del sensor de imagen. El sensor aparece sin la lente porque no es necesaria para
congurarla.
Figura 1.30: Hardware del analizador lógico conectado al sensor a analizar
36
1.8.2.4. El microcontrolador elegido
Los microcontroladores de la serie LPC2000, que están basados en el procesador

ARM7TDMI-S de 32 bits, poseen la capacidad de emulación en tiempo real y están
diseñados para el uso en puertos de comunicaciones y convertidores de protocolos, mó-
dems congurables. Poseen puertos de entrada/salida de alta velocidad, acceso directo a
memoria (DMA), 512kB de memoria ash de alta velocidad y 32kB de SRAM. Además
µ
incorpora dos ADCs de 10 bits proporcionando un total de 16 entradas analógicas, con
tiempos de conversión de hasta 2.44 s por canal, así como un DAC para dar una salida
analógica variable. Cuenta con dos timers de 32 bits (con cuatro canales de captura y
otros cuatro de comparación cada uno).
Figura 1.31: Diagrama de bloques del LPC2364
37
El LPC2364 incorpora múltiples conexiones serie como dos UARTs, dos I2C de 400kbits/s,
SPI y SSP para diferentes tamaños de datos. El microcontrolador cuenta con un contro-
lador de interrupciones vectorizadas (VIC), el cual facilita enormemente su tratamiento
así también como su programación. Para la comunicación entre el microcontrolador y
la cámara emplearemos la interfaz I2C, Inter-Integrated Circuit, que proporciona una
interfaz serie diseñada para manejar múltiples maestros y esclavos conectados a un bus
dado.
Figura 1.32: Diagrama de bloques del manejo del protocolo I C

2
Como se ha comentado anteriormente el microcontrolador tiene la capacidad de ma-

2
nejar el protocolo I C aunque realmente lo que quiere decir es que puede hacerlo de forma
mas eciente mediante hardware y por software. El que tenga la capacidad de usarlo no
quiere decir que sea simple, pues además de entender perfectamente el funcionamiento
del protocolo hay que estudiar de que forma lo maneja el microcontrolador para poder
programarlo. Para mostrar un ejemplo se muestra en la Figura 1.32 un diagrama del
manejo interno que hace el LPC2364 del protocolo.
38
Aparte de la comunicación del protocolo se deben tener en cuenta las limitaciones y

2
necesidades de un bus I C. Por ello el fabricante da también un esquema de conexiones
al microcontrolador, mostrado en la Figura 1.33
2
Figura 1.33: Esquema de conexión de las líneas de I C
Para la parte Ethernet la tarea se complica aún mas porque hay que estudiar otro
protocolo mas denominado RMII, que se usa para reducir las líneas de transmisión entre
el microcontrolador y el circuito integrado manejador de la capa física. El diagrama de
bloques del funcionamiento en la Figura 1.34.
Figura 1.34: Diagrama de bloques de la parte Ethernet del LPC2364
El microcontrolador tiene la capacidad de poder emplear dos protocolos distintos para

la misma tarea, esto lo hace compatible con un mayor número de integrados de capa física.
Uno es el ya nombrado RMII y el otro es MII.
39
1.8.2.5. La interfaz física Ethernet
Para que el microcontrolador sea capaz de comunicarse por la interfaz Ethernet se

necesita programar todo el funcionamiento de los protocolos ARP, TCP, UDP y DHCP.
De la capa física se ocupa el integrado KS8721BL con el cual nos comunicamos mediante
el protocolo RMII.
Figura 1.35: Diagrama de bloques del integrado KSZ8721BL
En el diagrama de bloques vemos todas las señales de interconexión de las que dispone
el integrado, sin embargo, solo se usaran algunas de ellas: MDIO, MDC, RXD0, RXD1,
RX_ER, TXD0, TXD1, RX_CLK, TX_EN, TX_ER, CRS y COL.
Figura 1.36: Diagrama de pines del integrado KSZ8721BL
40
Al pin REXT del KSZ8721BL se encuentra conectado un condensador de 100nF y

una resistencia externa que según las especicaciones del fabricante debe ser de 6.49K.
La señal de reloj es proporcionada por un cristal de cuarzo de 50 MHz. La transmisión
de datos y las señales de control deben ser siempre sincronizadas por el TXC (Transmit
Clock). La ventaja de este modelo en concreto es que tiene un regulador interno que
puede alimentarse con los 3.3V que necesitan el microcontrolador, la FIFO y la cámara,
de forma que todos los integrados se alimentan a la misma tensión. Los 2.5V que necesita
el circuito interno del KS8721BL se obtienen de la patilla del chip que hace las veces de
salida de tensión regulada. El no necesitar un regulador externo nos permite reducir la
lista de componentes en la medida de lo posible.
Figura 1.37: Esquema de referencia para diseños con una única fuente de alimentación
El esquema del integrado con los componentes que lo conguran para el modo de
operación de RMII y una red de 10/100Mbits se muestra en la Figura 1.38.
Figura 1.38: Esquemático de las conexiones al KSZ8721BL
41
1.8.2.6. El conector RJ45
Este componente es un conector hembra de un RJ45 que lleva integrados los trans-
formadores necesarios para la interconexión con el integrado. El conector también es
compatible con la norma PoE (Power Over Ethernet) que permite la transferencia de
energía a través del mismo cable Ethernet.
Figura 1.39: Conector RJ45 con bobinas magnéticas integradas
En el esquema interior de la Figura 1.40 se pueden observar los transformadores

internos y las salidas de la tensión PoE. La mayoría de conectores observados poseen
solamente un par de pines de salida conectado a un par de cables de latiguillo UTP.
Realmente la norma PoE especica que pueden existir hasta dos líneas diferentes de
alimentación y, lo que hacen los conectores nombrados es usar solamente una de las
líneas. El conector elegido tiene las dos líneas disponibles.
Figura 1.40: Detalle del interior del conector
42
1.8.2.7. Etapa de alimentación
Para la alimentación del dispositivo se usa una técnica llamada Power Over Ethernet
(PoE), es decir, alimentación a través de Ethernet. Ésta técnica está regida por la norma
IEEE 802.3af. Existen módulos que implementan PoE y disponen de una salida directa
de la tensión deseada, sin embargo, ninguno de ellos está disponible por menos de 30$.
Finalmente se terminó optando por implementar un diseño propio del regulador.
1.8.2.7.1. Power Over Ethernet
La alimentación a través de Ethernet (Power over Ethernet, PoE) es una tecnología

que incorpora alimentación eléctrica a una infraestructura LAN estándar. Permite que la
alimentación eléctrica se suministre al dispositivo de red como, por ejemplo, un teléfono
IP o una cámara de red, usando el mismo cable que se utiliza para una conexión de
red. Elimina la necesidad de utilizar tomas de corriente en las ubicaciones de la cámara y
permite una aplicación más sencilla de los sistemas de alimentación ininterrumpida (SAI)
para garantizar un funcionamiento las 24 horas del día, 7 días a la semana. Power over
Ethernet se regula en una norma denominada IEEE 802.3af, de la cual se hablará más
adelante, y está diseñado de manera que no haga disminuir el rendimiento de comunica-
ción de los datos en la red o reducir el alcance de la red. La corriente suministrada a través
de la infraestructura LAN se activa de forma automática cuando se identica un terminal
compatible y se bloquea ante dispositivos preexistentes que no sean compatibles. Esta
característica permite a los usuarios mezclar en la red, con total libertad y seguridad,
dispositivos preexistentes con dispositivos compatibles con PoE. Actualmente existen en
el mercado varios dispositivos de red como switches o hubs que soportan esta tecnología.
Para implementar PoE en una red que no dispone de dispositivos que la soporten direc-
tamente se usa una unidad base (con conectores RJ45 de entrada y de salida) con un
adaptador de alimentación para recoger la electricidad y una unidad terminal (también
con conectores RJ45) con un cable de alimentación para que el dispositivo nal obtenga
la energía necesaria para su funcionamiento
1.8.2.7.1.1. Ventajas
PoE es una fuente de alimentación inteligente: Los dispositivos se pueden apagar o

reiniciar desde un lugar remoto usando los protocolos existentes, como el Protocolo
simple de administración de redes (SNMP, Simple Network Management Protocol).
PoE simplica y abarata la creación de un suministro eléctrico altamente robusto

para los sistemas: La centralización de la alimentación a través de concentradores
(hubs) PoE signica que los sistemas basados en PoE se pueden enchufar al Sistema
de alimentación ininterrumpida (SAI) central, que ya se emplea en la mayor parte
de las redes informáticas formadas por más de uno o dos PC, y en caso de corte de
electricidad, podrá seguir funcionando sin problemas.
Los dispositivos se instalan fácilmente allí donde pueda colocarse un cable LAN, y
no existen las limitaciones debidas a la proximidad de una base de alimentación.
Un único juego de cables para conectar el dispositivo Ethernet y suministrarle

alimentación, lo que simplica la instalación y ahorra espacio.
La instalación no supone gasto de tiempo ni de dinero ya que no es necesario realizar

un nuevo cableado.
43
1.8.2.7.1.2. Características generales
PoE se rige bajo las normas del estándar IEEE 802.3af. Dicho estándar se encarga
de denir todo lo necesario para poder usar esta tecnología, esto es: los voltajes y las
corrientes necesarias para su uso, el tipo de conexión que se debe realizar, los cables que
se deben usar. . .
Figura 1.41: Etapas de Power Over Ethernet
La Figura 1.41 muestra las fases que debe realizar un PoE para poder alimentar
usando un cable. Estas fases son cuatro, y cada una se corresponde con un bloque:
Primer Bloque: Polarity Protection o Auto-polarity Circuit.

Como indica la norma, el voltaje introducido puede venir de dos formas posibles:
una de las formas consiste en usar los cables de datos del cable de Ethernet como
fuente de alimentación. Dicha forma permite transmitir datos y alimentar a la vez.
La segunda forma usa otros cables alternativos para enviar la tensión. La ventaja de
la primera forma es que usa dos cables, en vez de cuatro, que son los necesarios para
implementar la segunda forma (el cable Ethernet tiene ocho cables en su interior).
Segundo Bloque: Signature and Class circuitry.

Para asegurarse que el dispositivo no aplica una tensión a un dispositivo que no
implementa PoE, el dispositivo empezará a dar unos determinados niveles de ten-
W
sión. Estos niveles de tensión se dividen en cuatro etapas. Al principio el dispositivo
aplicará una tensión baja (2.7V a 10.1V) buscando una resistencia de 25K . Si es
demasiado alta o demasiado baja, no hará nada. Esta fase permite proteger un dis-
positivo que no es PoE de uno que sí lo es. En caso de que resulte ser PoE, buscará
que clase de alimentación requiere. Para ello, elevará la alimentación a 14,5-20,5 V
y medirá la corriente que circula a través de él. Dependiendo del resultado obtenido,
el dispositivo sabrá cuál es la máxima alimentación permitida para que trabaje el
dispositivo PoE. A continuación, se adjuntan unas tablas que permiten ver esto de
forma más clara.
Tabla 1.6: Proceso de inicializado de un sistema PoE
Fase Acción Voltios especicados

Detección Comprueba si el dispositivo conectado tiene 2.7-10.0V
una resistencia comprendida entre 15 y 33 K W
Clasicación Comprueba a que clase pertenece el dispositivo 14.5-20.5
Inicio Empieza a alimentar al dispositivo >42V

Operación Normal Alimenta al dispositivo 36-57V
44
Tercer bloque: Control Stage.

Es importante que el convertidor Dc/Dc no funcione mientras el dispositivo es-
tá realizando la fase de clasicación del bloque dos. El controlador deberá estar
encendido cuando V = 35 V.
Cuarto bloque: Convertidor DC/DC.

Generalmente la tensión nominal usada es de 48V y no suele ser práctica en muchas
aplicaciones, donde se requiere un voltaje menor (3.3V, 5V o 12V). Una manera
muy efectiva de lograr este objetivo es usar un convertidor Buck DC/DC. Este
convertidor es capaz de trabajar en un amplio rango de tensiones (36V a 57V), en
condiciones de mínima y máxima carga.
Tabla 1.7: Descripción de las funciones de cada cable, según la norma 802.3af(A y B)
PINES en 10/100 DC on 10/100 Mixed DC 1 Gbit DC & Bi-

el jack Spares (modo B) & Data (modo A) Data
Pin 1 Rx + Rx + DC + TxRx A + DC +
Pin 2 Rx - Rx - DC + TxRx A - DC +
Pin 3 Tx + Tx + DC - TxRx B + DC -
Pin 4 DC + sin uso TxRx C +
Pin 5 DC + sin uso TxRx C -
Pin 6 Tx - Tx - DC - TxRx B - DC -
Pin 7 DC - sin uso TxRx D +
Pin 8 DC - sin uso TxRx D -
45
1.8.2.7.2. Cálculos teóricos de consumo
Para el cálculo del consumo de la potencia de los circuitos integrados se han tenido
en cuenta dos componentes: la potencia estática y la potencia dinámica.
Figura 1.42: Potencia estática y dinámica
Con lo cual se ha considerado la potencia total consumida por cada dispositivo como:
Pot.dispación = Pot. Estática (Ps) + Pot. Dinámica (Pd)
1.8.2.7.2.1. POTENCIA ESTÁTICA Para los circuitos CMOS el consumo de

potencia estática es muy bajo. Su valor está dado por la corriente de fuga, que tiene lugar
cuando todas las entradas almacenan el mismo nivel lógico y los circuitos no están en
estado de carga. Idealmente se puede decir que la potencia estática es cero pues se puede
despreciar la corriente de fuga.
Aunque en la realidad existe una pequeña corriente de fuga que viene denida por la
siguiente expresión:
X
PS ≈ If ugas VCC (1.5)
Teniendo en cuenta que el fabricante indica que la corriente quiescente constituye la

mayor parte de la corriente de fuga de los dispositivos, el cálculo de la potencia estática
se expresa:
PS ≈ IQ VCC (1.6)
Donde: IQ es la corriente quiescente.
1.8.2.7.2.2. POTENCIA ESTÁTICA Para los circuitos CMOS el consumo de

la potencia dinámica es bastante signicativa. La potencia dinámica tiene lugar cuando
los transistores del dispositivo conmutan de un estado lógico a otro. Para el cálculo de la
potencia dinámica se tiene en cuenta la corriente necesaria para cargar los nodos internos,
además de la corriente que uye desde Vcc a GND cuando los transistores p-mos y n-mos
se encuentran encendidos al mismo tiempo durante un breve período de tiempo. Junto
con la frecuencia de conmutación, estos parámetros tienen un efecto directo en la duración
del pulso de corriente.
46
La potencia dinámica viene denida por la siguiente expresión:
Pdin ≈ Cpd · f · NSW · VDD 2 (1.7)
Donde:
VDD : Tensión de alimentación / Tensión de suministro
NSW : Número de bits conmutando entre 0 y 1
Cpd : Capacidad en cada nodo que conmuta
f : Frecuencia de reloj o de operación del dispositivo
Los fabricantes de los circuitos integrados que se han empleado en nuestro sistema no
proporcionan todos los parámetros necesarios para hacer una estimación teórica de la po-
tencia estática y dinámica consumida por cada uno de ellos. En cambio nos proporcionan
un consumo total del componente.
Para hacer la estimación del consumo de los reguladores se tiene que tener en cuenta
la corriente demandada por cada uno de los componentes del circuito. Por ello se procede
a calcular la corriente máxima que pueden consumir los dispositivos teniendo en cuenta
el valor de la potencia que el fabricante nos dice:
MICROPROCESADOR LPC2364
Potencia máxima estática disipada: 60mA * 3.3V
Máxima Temperatura de funcionamiento: 125
Máxima potencia dinámica en puertos E/S 50 mA *3.3V
INTERFAZ ETHERNET
Potencia máxima disipada: 1W
Temperatura máxima de unión: 185
Corriente máxima que demanda: 151mA (100BASE-T)

Resistencia térmica θJA (LQFP): 83,56 /W
SENSOR DE IMAGEN
Potencia máxima disipada: 330mW
Corriente máxima que demanda: 97mA

Temperatura de funcionamiento: -30 . . . +70
FIFO @ 20 Mhz

Temperatura de funcionamiento: 0 . . . +70
LEDS INFRARROJOS x3
Máxima Temperatura de funcionamiento: 125
47
A continuación se detalla la estimación del consumo de la potencia de los reguladores

de nuestro sistema. Esta estimación se realiza como estudio previo al diseño de la alimen-
tación del prototipo.
El consumo máximo de corriente en el dispositivo está calculado en la Tabla 1.8. En

ella se realiza la suma de las corrientes máximas que puede demandar cada dispositivo.
Tabla 1.8: Descripción de las funciones de cada cable, según la norma 802.3af(A y B)
Unidad Consumo (mA)
LPC2364 110
KSZ8721 151
MT9V032 97
AL422 33
LEDs 200
TOTAL 591
Para elegir el convertidor usaremos un margen del 20 %, es decir, un máximo de

700mA.
Dado el cambio relativo de tensión entre la entrada (48V típicos) y la salida (5V)
hubo que optar por una fuente conmutada. En este caso un regulador lineal tendría
un consumo y pérdidas excesivas. El rendimiento apenas llegaría al 10 %, ya que los
48V − 5V = 43V = Vr que tendrían que disiparse en el regulador. Concretamente las
pérdidas serían Vr ∗ Io .
Figura 1.43: Modelo de un regulador lineal
1.8.2.7.2.3. Comparación entre Fuentes de alimentación conmutadas y li-

neales: Una fuente conmutada es un dispositivo electrónico que transforma energía
eléctrica mediante transistores en conmutación. Mientras que un regulador de tensión
utiliza transistores polarizados en su región activa de amplicación, las fuentes conmuta-
das utilizan los mismos conmutándolos activamente a altas frecuencias (20-100 Kilociclos
típicamente) entre corte (abiertos) y saturación (Cerrados). La forma de onda cuadrada
resultante es aplicada a transformadores o inductancias para obtener uno o varios voltajes
48
de salida que luego son ltrados con Inductores condensadores para obtener los voltajes
de salida de corriente continua (CC) deseados. Este método tiene ventajas y desventajas
sobre la regulación lineal.
Hay dos tipos principales de fuentes de alimentación reguladas disponibles: Conmuta-
das y lineales. Las razones por las cuales elegir un tipo o el otro se pueden resumir como
sigue.
Tamaño y peso
Las fuentes de alimentación lineales utilizan un transformador funcionando a la

frecuencia de 50 o 60 hertzios. Este transformador de baja frecuencia es varias
veces más grande y más pesado que un transformador correspondiente de fuente
conmutada, el cual funciona en frecuencias típicas de 50 Khz a 1 Mhz. La tendencia
de diseño es de utilizar frecuencias cada vez más altas mientras los transistores
lo permitan para disminuir el tamaño de los componentes pasivos (condensadores,
inductores, transformadores).
Voltaje de la salida
Las fuentes de alimentación lineales regulan la salida usando un voltaje más alto
en las etapas previas y luego disipando energía como calor para producir un voltaje
más bajo, regulado. Esta caída de voltaje es necesaria y no puede ser eliminada
mejorando el diseño. Las fuentes conmutadas pueden producir voltajes de salida
que son más bajos que el voltaje de entrada, más altos que el voltaje e incluso
inversos al voltaje de entrada, haciéndolos versátiles y mejor adaptables a voltajes
de entrada variables.
Eciencia, calor, y energía disipada
Una fuente lineal regula el voltaje o la corriente de la salida disipando el exceso de

energía como calor, lo cual es inecaz. Una fuente conmutada usa la señal de control
para variar el ancho de pulso, tomando de la alimentación solamente la energía re-
querida por la carga. En todas las topologías de fuentes conmutadas, se apagan y se
encienden los transistores completamente. Así, idealmente, las fuentes conmutadas
son 100 % ecientes. El único calor generado se da por las características no idea-
les de los componentes. Pérdidas en la conmutación en los transistores, resistencia
directa de los transistores saturados, resistencia serie equivalente en el inductor y
los condensadores, y la caída de voltaje por el recticador bajan la eciencia. Sin
embargo, optimizando el diseño, la cantidad de energía disipada y calor pueden ser
reducidos al mínimo. Un buen diseño puede tener una eciencia de conversión de
95 %. Típicamente 75-85 % en fuentes de entre 10-50W. Las fuentes conmutadas
más ecientes utilizan recticación síncrona (transistores Mosfet saturados durante
el semiciclo adecuado reemplazando diodos).
Complejidad
Un regulador lineal consiste en última instancia en un transistor de potencia, un

CI de regulación de voltaje y un condensador de ltro de ruido. En cambio una
fuente conmutada contiene típicamente un CI regulador, uno o varios transistores
y diodos de potencia como así también un transformador, inductores, y condensa-
dores de ltro. Múltiples voltajes se pueden generar a partir del mismo núcleo de
transformador. Para ello se utiliza el control por ancho de pulso de entrada aunque
las diferentes salidas pueden tener dicultades para la regulación de carga. Ambos
49
necesitan una selección cuidadosa de sus transformadores. En las fuentes conmu-

tadas, debido al funcionamiento a altas frecuencias, las pérdidas en las pistas del
circuito impreso por inductancia de perdida y las capacidades parásitas llegan a ser
importantes.
Interferencia por radiofrecuencia
La corriente en las fuentes conmutadas tiene cambios abruptos, y contiene una

proporción grande de componentes espectrales de alta frecuencia. Cables o pistas
largas entre los componentes pueden reducir la ecacia de alta frecuencia de los
ltros a condensadores en la entrada y salida. Esta corriente de alta frecuencia
puede generar interferencia electromagnética indeseable. Filtros EMI y blindajes de
RF son necesarios para reducir la interferencia. Las fuentes de alimentación lineales
no producen generalmente interferencia, y se utilizan para proveer de energía donde
la interferencia de radio no debe ocurrir.
Ruido electrónico
En los terminales de salida de fuentes de alimentación lineales baratas con pobre

regulación se puede experimentar un voltaje de CA Pequeño montado sobre la
CC. de dos veces la frecuencia de alimentación (100/120 Ciclos). Esta ondulación
(Ripple en Inglés) está generalmente en el orden de varios milivoltios, y puede ser
suprimido con condensadores de ltro más grandes o mejores reguladores de voltaje.
Este voltaje de CA Pequeño puede causar problemas o interferencias en algunos
circuitos; por ejemplo, cámaras fotográcas análogas de seguridad alimentadas con
este tipo de fuentes pueden tener la modulación indeseada del brillo y distorsiones
en el sonido que produce zumbido audible. Las fuentes de alimentación lineales de
calidad suprimirán la ondulación mucho mejor. En cambio las Fuentes conmutadas
no exhiben generalmente la ondulación en la frecuencia de la alimentación, sino
salidas generalmente más ruidosas a altas frecuencias. El ruido está generalmente
relacionado con la frecuencia de la conmutación.
Ruido acústico
Las fuentes de alimentación lineales emiten típicamente un zumbido débil, en la

baja frecuencia de alimentación, pero ésta es raramente audible (la vibración de
las bobinas y las chapas del núcleo del transformador suelen ser las causas). Las
Fuentes conmutadas con su funcionamiento mucho más alto en frecuencia, no son
generalmente audibles por los seres humanos (a menos que tengan un ventilador,
como en la mayoría de las computadoras personales). El funcionamiento incorrec-
to de las fuentes conmutadas puede generar sonidos agudos, ya que genera ruido
acústico en frecuencia subarmónico del oscilador.
Factor de Potencia
Las Fuentes lineales tienen bajo factor de potencia porque la energía es obtenida
en los picos de voltaje de la línea de alimentación. La corriente en las fuentes
conmutadas simples no sigue la forma de onda del voltaje, sino que en forma similar
a las fuentes lineales la energía es obtenida solo de la parte más alta de la onda
sinusoidal, por lo que su uso cada vez más frecuente en computadoras personales y
lámparas uorescentes se constituyó en un problema creciente para la distribución
de energía.Existen fuentes conmutadas con una etapa previa de corrección del factor
de potencia que reduce en gran manera este problema y son de uso obligatorio en
algunos países particularmente europeos a partir de determinadas potencias.
50
Ruido eléctrico
Sobre la línea de la alimentación principal puede aparecer ruido electrónico de

conmutación que puede causar interferencia con equipos de A/V conectados en la
misma fase. Las fuentes de alimentación lineales raramente presentan este efecto.
Las fuentes conmutadas bien diseñadas poseen ltros a la entrada que minimizan
la interferencia causada en la línea de alimentación principal.
1.8.2.7.3. Diseño del circuito convertidor-reductor
Figura 1.44: El modelo de un convertidor reductor
Con los cálculos efectuados anteriormente se puede proceder a especicar unos requi-
sitos de diseño para el conversor, estos son:
Aunque 36V - 57V es el rango de entrada para PoE usaremos un mínimo de 8V para
permitir alimentar al dispositivo con un jack de alimentación de una tensión comúnmente
usada.
VS = 8v − 57v (1.8)
VO = 5V (1.9)
∆VO = 15mV (1.10)
IO,AV G = 700mA (1.11)
f = 286kHz (1.12)
VO = DVS (1.13)
A continuación se procede a realizar los cálculos de los parámetros necesarios para

poder elegir los componentes.
51
Para este circuito funcionando en el modo de conducción continua, la relación entre

las tensiones de alimentación y salida es:
Vo = DVs → D = Vo /Vs (1.14)
Consecuentemente el ciclo de trabajo tendrá un valor de:
V0
Tabla 1.9: D= VS
D VS
0.088 57V
0.625 8V
La corriente media en la inductancia es igual a la corriente de salida en este circuito,

por tanto tendrá un valor:
IL,avg = Io,avg = 700mA (1.15)
Para que el circuito funcione en el modo de conducción continua debe cumplirse que
la corriente por la inductancia sea en todo momento mayor que cero. Como la forma de
onda de dicha corriente es triangular, esta condición puede expresarse matemáticamente
como:
∆iL
IL mı́n = IL − >0 (1.16)
2
La variación de intensidad en la inductancia puede expresarse para este circuito como:
Vs − Vo 1−D
∆iL = DT = Vo (1.17)
L Lf
Las peores condiciones para cumplir la expresión matemática anterior son que se ten-
ga el mínimo valor del ciclo de trabajo (máxima VS ). La situación mas desfavorable es
para Dmı́n . En estas condiciones se obtiene que:
Vo (1 − D) 5(1 − 0, 088)
Lmı́n = = = 11, 4µH (1.18)
2Io f 2 · 0, 7 · 286k
52
Si la tolerancia de este componente es del 20 % entonces hay que buscar una induc-
tancia cuyo valor mínimo sea:
Lmı́n(tol) = 14, 3µH (1.19)
En el modo de conducción continua la corriente instantánea máxima por la inductan-

cia nunca será mayor que el doble de la corriente media, por tanto, no será mayor que
1,40A. Por otro lado, la inductancia debe poder soportar una corriente media de 0,7A.
Se elige una inductancia de valor L = 47µH con lo que la variación de la corriente

por ella es:
Tabla 1.10: ∆iL
mA VS
339 57V
139 8V
La máxima corriente por la inductancia sería entonces (VS máxima):
∆iL 0, 339
IL máx = Io + = 0, 7 + = 0, 87A (1.20)
2 2
Y la mínima corriente por la inductancia sería (VS máxima):
∆iL 0, 339
IL mı́n = Io − = 0, 7 − = 0, 53A (1.21)
2 2
El transistor debe ser capaz de soportar las siguientes condiciones:
Vsw,máx > Vs,máx = 57V (1.22)
Po 3, 5W
Isw,avg,máx > = = 0, 44A (1.23)
Vs,mı́n 8V
Isw,pico,máx > IL,máx = 0, 87A (1.24)
Considerando un margen del 30 % obtenemos:
Vsw,máx ≥ 81V (1.25)
53
Isw,avg,máx ≥ 0, 63A (1.26)
Isw,pico,máx ≥ 1, 24A (1.27)
Por otra parte, el transistor debe ser capaz de conmutar con unos tiempos de encen-
dido y apagado:
Tp(on) ≥ 5Ton → Ton < Dmı́n T /5 = 61, 5ns (1.28)
Tp(of f ) ≥ 5Tof f → Tof f < Dmáx T /5 = 437ns (1.29)
El diodo debe ser capaz de soportar las siguientes condiciones:
Ton < 437ns (1.30)
Tof f < 61, 5ns (1.31)
ID máx ≥ IL máx (1.32)
Para mantener la oscilación de tensión de salida por debajo del valor especicado
debe elegirse un condensador con la capacidad y resistencia equivalente en serie necesa-
rias. Asignando inicialmente la mitad de la oscilación permitida a cada parámetro del
condensador se tiene:
T ∆iL Vo (1 − D)
∆vo = = (1.33)
8C 8LCf 2
∆iL
Cmı́n = = 22, 2µF (1.34)
8f ∆v
2
o
Teniendo en cuenta una tolerancia del 30 % obtenemos el valor de Cmı́n,(tol) = 31, 7µF .
La otra mitad de la oscilación, correspondiente a la ESR del condensador:
Figura 1.45: Modelo real del condensador
54
∆VO
2 0, 0075
ESR ≤ = = 22mΩ (1.35)
∆IL,máx 0, 339
Debiendo ser la tensión máxima soportada por el condensador: Vc,máx > Vo = 5V .
Considerando un margen del 20 % obtenemos: Vc,máx ≥ 6, 25V . Por tanto, se elije un con-
densador de 220µF ESR = 18mΩ y Vmáx = 6, 3v que, por tanto, cumple los requisitos.
Tabla 1.11: Valores elegidos
Descripción Valores
Inductancia 47 u H y 1 A
Condensador ltrado 220uF; ESR 0,018; V 6,3v
Transistor MOSFET P-CH 100V DPAK
Diodo DIODE SCHOTTKY 100V 3A
1.8.2.7.3.1. Elección de componentes Estos son los componentes pasivos prin-

cipales del convertidor, para el diseño necesitamos implementar también un controlador
por ancho de pulso (PWM) que maneje estos componentes para conseguir la tensión de
salida deseada.
Finalmente el controlador escogido es el LM5085, cuyas características son:
Amplio rango de tensión de entrada, desde 4.5V a 75V
Limitador de corriente usando la resistencia RDS(ON) o una resistencia de mues-

treo.
Frecuencia de conmutación programable de hasta 1 Mhz
No es necesario un bucle de compensación.
Respuesta a los transitorios ultrarrápida
Frecuencia prácticamente constante con cambios en la entrada y en la carga
Tensión de salida ajustable desde los 1.25V
Referencia de realimentación con una precisión del ±2 %
Capaz de funcionar a un ciclo de trabajo del 100 %
Temporizador interno de arranque suave.
Protección por sobretemperatura
Funcionamiento en un gran rango de temperaturas desde -40 a 125

Para el uso del integrado en cuestión es necesaria la incorporación de otros compo-
nentes pasivos para determinar los parámetros de funcionamiento.
55
Figura 1.46: Diagrama de bloques del integrado LM5085
Según la hoja del fabricante los componentes restantes se calculan de esta manera:
VOU T · (VIN − 1.56V ) tD · (VIN − 1.56V )

RT = − − 1.4 (1.36)
1.45 · 10−7 · VIN · FS 1.45 · 10−7
RF B2 VOU T
= −1 (1.37)
RF B1 1.25V
Obteniendo RT = 73.2k W
®
Aunque los valores de estos componentes nalmente se obtuvieron del programa que
ofrece el fabricante en su propia página web, el WEBENCH Power Designer de Na-
tional Semiconductor. ¾La razón?, la coincidencia de los valores principales calculados
por el programa con los hallados mediante los métodos académicos para los componentes
hallados anteriormente (con márgenes de seguridad incluidos).
Figura 1.47: WEBENCH ® Power Designer de National Semiconductor
1.8.2.7.3.2. Diseño del esquemático Con todos los valores y componentes ele-
gidos se procede al diseño del esquemático. En la línea de entrada del convertidor están
conectados tanto el jack de alimentación como la salida de los pines de PoE. Cada una
de estas conexiones tiene un diodo interpuesto para impedir el paso de corriente de una
fuente a otra, y para evitar daños en el caso de que las dos fuentes se encuentren conec-
tadas al mismo tiempo. La corriente de la fuente con mayor tensión intentaría ir hacia
56
la otra fuente, pudiendo ocasionar daños irreversibles a la segunda. Los diodos elegidos
son los S1PB-M3 de Vishay. Tienen una tensión máxima inversa de 100V y una corriente
media máxima de 1A.
Figura 1.48: Esquemático de componentes nales para el conversor
En el extremo izquierdo del esquema empezamos con el jack nombrado anteriormente,

y el cable Ethernet, para poder elegir entre cualquiera de las dos disponibles. Le sigue
un diodo de protección de polaridad en cada una de las dos fuentes. Los condensadores
C1P, C2P, C3P, C4P, y C5P estabilizan la tensión en la entrada. Se usan 5 y no uno de la
capacidad equivalente para obtener una ESR mucho menor y obtener una estabilización
más eciente.
A la salida del conversor tenemos un condensador electrolítico para absorber el rizado
resultante, cuya salida de tensión es de 5V.
Posteriormente observamos un LED que será el que nos indique si nuestra PCB está
recibiendo tensión y si el regulador Buck está funcionando. Tras la salida del regulador
reductor se encuentra el regulador lineal LM1117, que reduce la tensión de 5V a 3.3V.
Esta tensión es la que necesitaremos para todos los integrados de la PCB. Los únicos
componentes que hacen uso de la alimentación a 5V son los leds de iluminación del dedo,
que aunque solo requieren 2.2V demandan una corriente considerable en relación con los
demás componentes. Conectarlos al regulador sería sobrecargarlo innecesariamente. La
reducción de tensión se consigue con una simple resistencia en serie, ya que el consumo
de corriente es constante.
En la salida del regulador LM1117 tenemos también un condensador de ltrado elec-
trolítico pero para las señales de muy alta frecuencia (interferencias) no es muy eciente,
así pues tiene aparejado un condensador cerámico con valor de 0.1uF que realiza tal
función.
57
1.8.2.7.4. Simulación
Con el programa anteriormente mencionado se procedió a simular las características

más críticas durante su operación y puesta en marcha.
Figura 1.49: Simulación: Rizado pico a pico
El rizado obtenido a la salida de 5V es mínimo (Figura 1.49), aún así todavía esta-
mos en la etapa del convertidor Buck. Después, la tensión vuelve a reducirse a 3.3V y
disminuiremos aún más el rizado.
Figura 1.50: Simulación: Eciencia
En esta gráca (Figura 1.50) podemos observar la eciencia del convertidor simulada.
Podemos notar que a medida que la tensión aumenta la eciencia va disminuyendo. Esto
58
ocurre porque el transistor cada vez se acerca más a su límite de tiempo de conmutación y
se producen más pérdidas. De todos modos se mantiene relativamente alta, mucho mayor
que cualquier solución de regulación lineal.
Figura 1.51: Simulación: Transitorio de entrada
En la simulación de la Figura 1.51 nos permite predecir de qué forma responderá la

salida del convertidor ante cambios en la tensión de entrada. Aunque tuviésemos una
fuente PoE muy estable el cable Ethernet que lo alimenta puede llegar a ser muy largo,
con lo que cualquier perturbación magnética o ruido eléctrico producirían en el cable una
gran perturbación eléctrica.
Figura 1.52: Simulación: Cambio en la carga
En este tipo de simulación Figura 1.52 podemos comprobar lo dicho anteriormente,

un cambio en el consumo de corriente moderado puede producir oscilaciones no deseadas
en la tensión de alimentación. Aunque en los circuitos electrónicos no es muy común esto
último, disponemos de un temporizador de disparo manejado por la cámara que cada
cierto tiempo provoca un encendido y apagado de los leds de iluminación infrarroja. Esto
supone un cambio en la corriente consumida de unos 200mA en muy poco tiempo.
59
Figura 1.53: Simulación: Temperatura de funcionamiento de la PCB
Ya que el software usado para el cálculo de los componentes tenía la posibilidad

de simular la temperatura de funcionamiento se corroboró mediante ella que ningún
componente excedía su temperatura de funcionamiento. Como no estamos trabajando con
grandes corrientes y los componentes usados son de montaje supercial (SMT) tenemos la
ventaja de que la supercie de cobre permite una disipación de calor mucho más efectiva,
de ahí el bajo calentamiento observado.
Como en cualquier sistema electrónico, cuando damos tensión a un circuito, transcurre
cierto tiempo desde el instante de la conexión hasta que tenemos una salida suciente-
mente alta. Este tiempo nos informa del retardo que tendrá el sistema a alimentar desde
el instante en que se aplica tensión. En la Figura 1.53 se muestra la simulación de este
fenómeno.
La peculiar forma en que alimentamos al regulador mediante la red hace que aparez-
can situaciones extraordinarias como la que se observa a continuación en la Figura 1.54.
El cable UTP, usado para la alimentación, presenta las líneas de datos trenzadas entre
sí, lo que actúa, a nivel eléctrico, como una inductancia. Y su valor se hace mayor cuanto
mayor es el cable. La información encontrada al respecto sugería diseñar un pequeño ltro
LC, pero a base de ensayos.
Figura 1.54: Efecto de una conexión en caliente
60
Para el regulador lineal elegimos el LM1117, que tiene una capacidad de corriente
de 800mA y una caída de tensión a máxima carga de 1,2V. Se podría haber ajustado el
conversor para sacar una salida de 3.3V directamente, pero de esta manera reducimos
aún más el rizado de salida y el encendido y apagado de los leds de iluminación afectarán,
en menor medida, a la regulación de carga.
Figura 1.55: Diagrama de conexión del regulador lineal
En el diseño de la parte de hardware se ha cuidado en detalle los componentes esen-

ciales para el funcionamiento y, naturalmente, sin quitarle prestaciones. En la Figura
1.56 se muestra un esquema del hardware interior, también aparecen los conectores de
programación y alimentación común como opción alternativa.
Figura 1.56: Diagrama de conexiones del Hardware
Aunque no están diseñados para ello, el sensor y la FIFO se pudieron interconexionar

sin ayuda de ningún componente externo, con la conguración I2C de la cámara se pudo
congurar una salida apta para manejar las señales de sincronismo del buer.
61
1.8.2.8. Proceso de diseño de la PCB
El programa usado fue el Eagle CadSoft 5.10.0, es un programa de creación de esque-

máticos y diseños de placas de circuito impreso (PCBs)
En primer lugar se comenzó con el editor de esquemas para determinar la forma en
que se interconectan todos los elementos.
Cada elemento se busca en la librería propia del programa, que incluye muchos de los
componentes. Los que no, se crean en una nueva librería mediante las medidas propor-
cionadas por el fabricante.
Figura 1.57: Esquema de diseño
En el siguiente paso llegamos al diseño de la placa Pulsando en la barra de herra-

mientas: File, Switch to Board.
Para este paso se conguraron unas condiciones de diseño condicionadas por los límites
de fabricación casera de placas de circuito impreso, que son:
Ancho de pista (0.6mm para pistas de alto nivel de corriente, y 0.2 mm para buses
de datos)
Ángulo máximo de pista (45 ) °

Distancias pista a pista (0.18mm).
Las separaciones entre pads, y entre pistas y pads debe ser de (0,3mm)
Figura 1.58: Footprint creado para el sensor de imagen
62
En la Figura 1.59 se tiene una pantalla con todos los componentes colocados fuera
de la placa (el cuadrado blanco de debajo de los componentes) y arrastrando cada uno de
ellos debemos proceder a situarlos uno a uno en su correcta posición, siempre intentando
mantener la mínima distancia posible entre componentes, y buscando la menor cantidad
de cruces entre líneas. El tamaño de la placa (8 x 8cm) fue impuesto como requisito de
diseño, ya que no se desea un módulo lector excesivamente grande.
Figura 1.59: Situando los componentes
La línea amarilla na que va de componente a componente es la conexión que debería

tener ese componente en pista de cobre, es decir, la que habrá que dibujar.
Para poder realizar correctamente los footprints se tuvo bastante precaución de que
las medidas proporcionadas por el fabricante para sus circuitos integrados y los footprints
fuesen aproximadamente iguales. Un ejemplo claro sería para el sensor de imagen de la
Figura 1.58.
63
El circuito integrado que se debe de comprar es el mismo modelo del que tomamos la
información del datasheet. Se tiene en cuenta:
Distancia entre pines del circuito integrado.
El largo y la anchura del circuito integrado.
Tamaño de los pines del circuito integrado.
Se debe tener especial cuidado con al tamaño de los pads, pues éstos deben ser más
grandes, en cuanto largo y anchura, que los pines. Esto es necesario para soldar correcta-
mente las patillas de nuestro circuito integrado a la PCB, de manera que el tamaño del
pad sobrepase al de la patilla.
Tras la creación de los footprints, generamos el layout con las conexiones iniciales pa-
ra luego convertirlas en pistas de circuito impreso. Pero antes se tiene que tener especial
cuidado en la colocación de los componentes pues éstos deben estar lo mas cerca posible
de sus conexiones con el microcontrolador y la FIFO. Así pues, para ello se separaron
todas las partes del circuito para diferenciarlas bien ayudándonos para ello de que en la
creación del esquemático se iba colocando un sujo a cada componente según fuera su
función, y con el menor cruce de líneas posible tal y como se observa en la Figura 1.60.
Figura 1.60: Componentes colocados y pistas trazadas.
El programa Eagle tiene una posibilidad para congurar unas Comprobaciones de

Reglas de Diseño que avisa en todo momento si se está incumpliendo alguna de ellas,

también sirve para ajustar lo que se verá mas adelante llamado plano de masa. Se llega
al panel por la pestaña Tool Drc (Desing Rule Check).
Mencionar que se realizaron varios intentos para posicionar correctamente los com-
ponentes dado que era un paso muy importante para nuestro diseño y nos facilitaría el
trazado de las pistas. Los componentes que sobresalen no lo hacen porque no quepan, es-
tán situados de esta manera para que puedan quedar al mismo nivel que el borde exterior
de la caja de prototipo.
El trazado de las pistas se hizo manual, debido a la complejidad de las conexiones el
autorouter del Eagle no es capaz de trazar las pistas. Se ha procurado en la medida de
lo mayor posible:
64
1. Evitar ángulos agudos en los cambios de dirección de una pista o en las interseccio-
nes entre dos pistas.
2. Cuando más de dos pistas discurran paralelas la distancia de separación debe ser
uniforme.
3. En las uniones de pista-pad la pista debe ser radial a dicho pad, y no tangencial
4. No deben unirse directamente dos o más pads. Dicha unión se debe hacer mediante
una pista, aunque sea de pequeña longitud.
5. En cada pad sólo pueden concurrir cuatro pistas como máximo y nunca formando
ángulos agudos entre ellas
Se ha realizado un diseño lo más sencillo posible: las distancias que deben recorrer
las pistas son cortas. También se ha tenido en cuenta el ancho de las pistas (debido a la
corriente que éstas deben soportar), el diámetro de los pads, la distancia de las pistas. . . Se
tuvo especial cuidado en la anchura de éstas, así como en el espaciado pues el coste de la
PCB dependía de esos parámetros
En este momento se procedió a generar lo que se llama un Plano de masa, para ello
lo único que se tuvo que hacer es dibujar un polígono con el botón señalado en la Figura
1.61a y dibujar el contorno de la placa.
(a) Polygon (b) Ratsnest
Figura 1.61: Conguración del plano de masa
Justo después se pulsa el botón de la Figura 1.61b y aparece en el circuito dicho plano
(Figura 1.62).
Se puede apreciar cómo el plano de masa de la parte de potencia no está en contacto

con el plano de masa de la parte electrónica.
En este momento ya está el diseño completo. Faltaría exportar el diseño según nues-
tras necesidades. Para ello en el botón de Layers vamos seleccionando las capas deseadas
y procedemos a su impresión en caso que se trabaje con algún tipo de insoladora.
La imagen de serigrafía de los elementos de la Figura 1.64 nos da una idea mucho
más clara de la situación de los componentes a la hora de soldarlos.
En este momento se pudo dar paso a la fabricación de la PCB. El mayor problema

era interconectar las pistas de la cara superior con las de la cara inferior, para ello hubo
65
Figura 1.62: Placa con plano de masa de la cara superior trazado
Figura 1.63: Placa con plano de masa de la cara inferior trazado
Figura 1.64: Serigrafía del lado de componentes
66
Figura 1.65: Cara de pistas o PCB: Inferior (izquierda) y Superior (derecha)
que adquirir unos remaches mostrados en la Figura 1.66a.
(a) Remaches a usar (b) PCB con los remaches ins-

talados
Figura 1.66: Instalación de los remaches
Finalizado el remachado se procedió a la vericación del correcto funcionamiento de

la placa de la siguiente forma:
Se hizo una comprobación de la continuidad de las pistas y se buscaron posibles

corto-circuitos entre ellas.
Una vez soldados los componentes se buscaron posibles corto-circuitos provocados

por las soldaduras.
Se midió la continuidad entre Vcc y Masa.
Para alimentar la placa se colocó un limitador de corriente con el n de evitar posibles

daños y nalmente la placa funcionó según lo esperado.
67
1.8.3. Desarrollo del Software

Esta sección engloba toda la programación que se ha tenido que implementar para un
funcionamiento completo: Desde registrarse en la base de datos hasta consultar la hora
de acceso del último individuo.
1.8.3.1. Manejo de periféricos del LPC2364
1.8.3.1.1. Interfaz I2C
El microcontrolador ARM tiene la capacidad de manejar el protocolo I2C por hard-

ware y así poder liberarlo de algo de trabajo.
Características:
Sólo son necesarias dos líneas de bus (además de GND):
Serial Data (SDA)
Serial Clock (SCL)
Cada dispositivo conectado al bus es direccionable mediante una dirección propia.
Durante la comunicación existe siempre una relación maestro esclavo.
Los maestros pueden operar como maestros transmisores o maestros receptores.
Es un bus con posibilidad multimaestro que incluye detección de colisiones y arbitra-

je para impedir la corrupción de datos si dos o más maestros inician la comunicación
simultáneamente.
Velocidad de comunicación:
Standard-mode: hasta 100 kbit/s.
Fast-mode: hasta 400 kbit/s.
Fast-modePlus: hasta 1 Mbit/s.
High-speedmode: hasta 3.4 Mbit/s.
El número de dispositivos conectados al bus está limitado fundamentalmente por

la máxima capacidad en las líneas del bus (400 pF).
Figura 1.67: Formato de una comunicación I2C
68
Figura 1.68: Formato de una comunicación I2C
1.8.3.2. Software de procesamiento biométrico
El sistema de reconocimiento, tiene cuatro etapas:
a) Captura de la imagen.
b) Preprocesado de los datos capturados (para adaptarlos al siguiente paso).
c) Extracción de características propias del usuario.
d) Vericación (comparación) de las características extraídas, con el patrón previamente

almacenado.
Esquema general de un sistema de reconocimiento biométrico:
Figura 1.69: Diagrama de Bloques de un Sistema de Reconocimiento Biométrico.
Captura de la Imagen
Al ser ésta la única tarea del hardware diseñado, después de tomar la foto y guar-
darse en la FIFO, el microcontrolador debe mandar el archivo al servidor por la
conexión Ethernet.
Preprocesado de los Datos
En el momento que tenemos la imagen en el servidor podemos empezar con el

procesamiento de imágenes. La imagen que tenemos en este momento está distor-
sionada por el gran angular de la lente. Para corregirla hubo que hacer una función
que transformara la imagen de forma inversa a su distorsión. Para el caso se utilizó
un modelo R .
2
Se pueden observar los comandos usados en el Código fuente 1.1.
69
Figura 1.70: Captura de la imagen obtenida de la cámara (derecha) y su corrección

(izquierda)
Código fuente 1.1: Corrección de la distorsión
1
2 function im2 = lens_correction(im)
3 [sy,sx] = size(im);
4 [x,y] = meshgrid(1:sx,1:sy);
5 x = x - sx/2;
6 y = y - sy/2;
7
8 R = (x.^2+y.^2).^(1/2); %Método de R2
9 theta = atan2(x,y);
10
11 % Cambiando el coeficiente alpha aumentamos o disminuimos
12 % la distorsion.
13 alpha = 0.85;
14
15 Xi = sx/2*(2*R/sx).^alpha.*cos(theta);
16 Yi = sy/2*(2*R/sy).^alpha.*sin(theta);
17 im2 = interp2(x,y,im,Yi,Xi);
Luego reduciremos el tamaño de la imagen quitándole los bordes innecesarios. Por

último se aplica una operación de mejora del contraste.
Extracción de Características
Figura 1.71: Imágenes del proceso de extracción de características
Actualmente existen varios estudios para extraer características de una imagen de

las venas de los dedos de las manos, aunque para este proyecto se usará uno en
particular. En concreto se denomina Método de puntos de máxima curvatura de
N. Miura[3]
70
El método puede extraer los ejes centrales de las venas sin ser afectado constante-
mente por las uctuaciones del ancho de la vena y el brillo. De ahí se puede obtener
una gran precisión.
Los test experimentales que describe Miura arrojaron que la tasa de error para la
identicación es de 0,0009 %, que es un resultado por encima de otros métodos.
1.8.3.2.1. Análisis
Los factores que afectan a la exactitud de la extracción de la vena son:
En una imagen se puede encontrar venas con distintos anchos y cambios de

brillo importantes.
Los anchos y el brillo de las venas pueden variar cada ensayo.
La Figura 1.72 muestra un ejemplo de la imagen de las venas de un dedo. Se puede

apreciar el valor de los píxeles de la sección determinada por la línea blanca.
Figura 1.72: Detalle del brillo de una sección de la imagen del dedo
Los surcos en las secciones son venas. Tienen diferentes anchos y brillo. El ancho
de una vena en la posición A es menor que el de B, y el brillo de una vena en la
posición C es mayor que el de A y B.
Además, el brillo y el ancho de las venas del dedo varían ligeramente en cada ensayo
(Figura 1.73) debido a las uctuaciones en el volumen de ujo sanguíneo causadas
por una condición física, cambio en la temperatura, etc.
Figura 1.73: Fluctuaciones en el ancho y brillo de las venas
Para poder apreciarlo con claridad, en la Figura 1.74 se pueden diferenciar clara-
mente los dos perles de las imágenes. El perl de gris claro es el de una imagen
sobreiluminada respecto al perl negro.
71
Figura 1.74: Valores de brillo de los perles
Para obtener las líneas centrales de las venas de la imagen tenemos que comprobar
los perles en las cuatro direcciones que se muestran en la Figura 1.75, es decir,
vertical, horizontal, oblicua primaria y oblicua secundaria. Obteniendo cuatro re-
sultados que combinándolos obtenemos la imagen nal de las venas resaltadas.
(a) Secciones verticales (b) Secciones oblicuas prima-

rias
(c) Secciones horizontales (d) Secciones oblicuas secun-

darias
Figura 1.75: Direcciones de las secciones de la imagen
1.8.3.2.2. Algoritmo
El perl transversal en torno a una vena aparece como un saliente. Por lo tanto,
se calculan las curvaturas de todas las secciones para detectarlas. Finalmente cada
punto se conecta a puntos adyacentes formando líneas continuas. Esto puede ayu-
dar a resaltar las venas y eliminar ruidos.
72
Hay tres pasos en el algoritmo:
La extracción de posiciones centrales de las venas
Conexión de los centros de la vena
Etiquetado de la imagen
Para la explicación vamos a suponer que F (x, y) es la intensidad del píxel (x, y).
Extracción de las posiciones centrales de las venas.
Asumiendo que P f (z) es un perl de la sección obtenidos de F (x, y) en direc-

ción vertical: P f (z) = F (x, y), donde z es la posición en el perl. La función
de asignación T rs esta denida como: F (x, y) = T rs(P z(z))
Para el cálculo de las curvaturas en la posición x, calculamos Kf (x):
∂ 2 f (x)
∂x2
Kf (x) = (1.38)
2 23
∂f (x)
1+ ∂x
Que, en matemática discreta, se puede describir como:
0
1 X yi−1 − yi
d− = (1.39)
w xi−1 − xi
i=−w+1
w−1
1 X yi−1 − yi
d+ = (1.40)
w xi−1 − xi
i=0
w/2
1 X yi − yi+1
d± = (1.41)
w xi − xi+1
i=−w/2
d2 y
= d+ − d− (1.42)
d2 z
dy
= d± (1.43)
dz
d+ − d−
k(z) = 3 (1.44)
1 + d2± 2
Donde w es usada para especicar el ancho a la hora de hacer la media del
perl, para el caso de este proyecto se usa w = 8.
En la Figura 1.76 se observan los cálculos discretos grácamente. En los casos

en los que k(z) sea positiva, en el punto P f (z) tenemos un saliente. Entonces
se hallan los máximos locales de k(z) en cada área cóncava. Los resultados
obtenidos corresponden con los puntos centrales de las venas. Estos puntos,
denidos como zi0 , donde i = 0, 1, . . . , N − 1 siendo N el numero de máximos
locales en el perl.
73
Figura 1.76: Representación gráca de los cálculos para k(z)
Luego creamos un nuevo plano donde asignamos unas puntuaciones que obte-
nemos de multiplicar la anchura del saliente con la altura del máximo, en k(x)
(Figura 1.77):
Vd1 (x0i , yi0 ) = F (x0i , yi0 ) + Scr (zi0 ) (1.45)
Donde (x0i , yi0 ) representa los puntos denidos por F (x0i , yi0 ) = Trs (zi0 ).
Figura 1.77: Representación gráca de las puntuaciones Scr(Zi )
Todo este proceso se encuentra implementado en Matlab, cuya función maes-

tra, la que halla el valor de la curvatura de un perl, se encuentra en el Código
1.2.
74
Código fuente 1.2: Función que halla la curvatura de cualquier perl.
1 function im2 = lens_correction(im)

2 %% Funcion curvature
3
4 function [K, P, Scr] = curvature (y)
5
6 w = 8;
7 n = length(y);
8 pn = 0; %indice de maximo
9 K(1:length(y)) = 0;
10 Scr(1:length(y)) = 0;
11 P(1:length(y)) = 0;
12 ds(1:length(y)) = 0;
13 de(1:length(y)) = 0;
14 in_a_dent = false;
15
16 for pix = w+1 : (n-w-1)
17 dm = 0; dp = 0; d = 0;
18
19 for i = -w+1 : 0
20 dm = dm + (1/w)*(y(pix+i) - y(pix+i-1));
21 end
22
23 for i = 0 : w-1
24 dp = (1/w)*(y(pix+i+1) - y(pix+i));
25 end
26
27 for i = -w/2 : w/2
28 d = (1/w+1)*(y(pix+i+1) - y(pix+i));
29 end
30
31 K(pix) = (dp - dm)/(1 + d^2)^1.5;
32
33 if ¬in_a_dent && K(i-1)≤0 && K(i) > 0
34 in_a_dent = true;
35 pn = pn + 1;
36 ds(pn) = i - 1;
37 max = 0;
38 end
39
40 if in_a_dent == true
41 if K(i) > max
42 max = K(i);
43 P(pn) = i;
44 end
45
46 if K(i-1) > max && K(i) ≤ 0
47 in_a_dent = false;
48 de(pn) = i;
49 Scr(pn) = (de(pn) - ds(pn)) * y(p(pn));
50 end
51 end
52 end
53 end
Realizando el proceso para cada orientación (Figura 1.75) se obtienen cuatro

planos distintos, aunque con algún parecido como se aprecia en la Figura 1.78.
Antes de unirlas se procede a realizar un ltrado en el paso siguiente.
Filtrado de cada dirección
Para conseguir un resultado mas no ltramos la imagen según el patrón que
debemos seguir con la función de la mediana. Esto se hace con una matriz
cuadrada de orden 3 de ceros con la dirección deseada puesta a 1. Se aplica
75
Figura 1.78: Unión de los resultados de aplicar las puntuaciones en cada perl propuesto
a las cuatro direcciones. Para conseguir reunir las características de las cuatro
direcciones se sacan los puntos máximos de las cuatro imágenes.
La parte que hace el plano y el ltrado en la dirección deseada: Código 1.4, las
otras tres secciones son muy parecidas. Como se puede observar esta porción
de código llama a la función maestra (Código 1.2).
Código fuente 1.3: Función que saca el plano de puntuaciones.
1
2 %% Funcion v_extraction
3
4 function f0 = v_extraction(f)
5
6 [M,N] = size(f);
7 e(1:M,1:N) = 0;
8 for i=1:N
9 y = f(:,i);
10 [¬, P, Scr] = curvature_de_el (y);
11 if P 6= 0
12 e(P,i) = Scr;
13 end
14 end
15 f0 = ordfilt2(e,2,[0 0 0; 1 1 1; 0 0 0]);
16 end
Etiquetando la imagen
En este punto se procede a la binarización de la imagen. Como tenemos un

nivel de iluminación que varía de una captura a otra se debe buscar un método
que siempre use un umbral que haga diferenciar, en la medida de lo posible,
las venas. Esto requiere un umbral variable. El objetivo se consigue usando el
método de Otsu para hallar el umbral.
Vericación
El método de coincidencia de patrones que se usa en este proyecto es la correlación
de dos dimensiones. La correlación es bastante simple en principio. Dada una imagen
f (x, y), la correlación es encontrar todos los lugares en la imagen que coinciden con
una mascara dada w(x, y). El proceso consiste simplemente en mover el centro de la
máscara w de punto a punto sobre la imagen f . En cada punto (x, y) la correlación
da la suma de los productos de los píxeles de la máscara y los píxeles adyacentes
76
en el área que ocupa la máscara. Por ejemplo, dada una imagen f (x, y) y una más-
cara w de 3x3, en el píxel (x, y) la correlación se podría calcular como la suma de
productos de los elementos en el rectángulo [f (x − 1, y − 1) − f (x + 1, y + 1)] y los
elementos del rectángulo [w (1, 1) − w (3, 3)]. Suponiendo el tamaño de f M xN y el
2 2 que es bastante

de w también M xN , el coste computacional sería de Θ M xN
alto y ralentizaría todo el procesado. Otro método consiste en aplicar la correlación
en el dominio de frecuencia. Gracias a la Transformada de Fourier (FFT), podemos
obtener una correlación con únicamente Θ (M xN x log (M xN )). El principio fun-
damental es que la correlación en el dominio del tiempo se puede lograr mediante
el producto de la imagen por el complejo conjugado de la máscara, en el dominio
de frecuencia. El teorema de correlación dice así:
f (x, y) ◦ w(x, y) ⇔ F (u, v) ∗ H(u, v) (1.46)
Donde ◦ denota correlación y ∗ el complejo conjugado. En primer lugar se utiliza

la FFT para convertir f
w en el dominio de la frecuencia resultando en: F y
y
W. Este proceso requiereΘ (M · N · log (M · N )) de costo. Entonces, el complejo
conjugado de W se calcula con Θ (M · N ). Posteriormente se calcula el producto
∗
de F y W . Esto tiene un coste computacional de Θ (4 · M · N ) (a causa de los
∗
números complejos). Por último, se usa una IFFT para convertir F W en el dominio
del tiempo con un coste computacional de Θ (M · N · log (M · N )). El coste total
de cómputo de todo el proceso es Θ (2 · M · N · log (M · N )) que es mucho mejor
2 2 que se requería en un principio. En la Figura 1.79 se muestra el

que Θ M xN
diagrama de ujo de cálculo correspondiente en el dominio de la frecuencia.
Figura 1.79: Diagrama de operaciones para hallar la correlación en dos dimensiones
Implementar esto en Matlab se hizo muy simple. En el Código ?? se muestra la

función realiza la tarea.
Código fuente 1.4: Función que saca el plano de correlación.
1 %% Funcion de correlacion
2
3 function g = vein_correlation(f, w)
4 [M, N] = size(f);
5 f = fft2(f); %convertimos a dominio de la frecuencia
6 w = conj(fft2(w, M, N)); %calculamos el complejo conjugado
7 g = real(ifft2(w.*f)); %conversión al dominio del tiempo
La función devuelve una imagen c(x, y) de tamaño M xN . Su valor máximo es el

número máximo de píxeles coincidentes de las dos imágenes f y w. Una función
que devuelve el número de puntos (píxeles blancos) en una imagen f se dene co-
mo σ(f ). Con el n de comprobar si los patrones coinciden, calculamos dos razones:
77
C máx(c)
= x100 % (1.47)
F σ(f )
D |σ(w) − σ(f )|
= x100 % (1.48)
F σ(f )
C D
La relación
F indica cómo de parecidos son los patrones y la relación F indica la
relación entre el número de píxeles blancos en f y en w. En este proyecto, si dos
patrones tienen relaciones >50 % y <20 % respectivamente se considera que las dos
fotografías pertenecen a la misma persona.
Figura 1.80: Esquema general de funcionamiento de un control de acceso biométrico.
En este punto hemos concluido la parte de identicación biométrica, pero según se

observa en la Figura 1.80 necesitamos un software que sea capaz de decidir cuando
tomar fotografías, donde guardarlas, asociar cada foto con el nombre de usuario,
buscar coincidencias entre las fotos guardadas. . . Para ello se ha usado también el
programa de procesamiento matemático MATLAB.
78
1.8.3.3. Software de control de acceso e interfaz de usuario
A la hora de diseñar un software debemos plantearnos primeramente unos requisitos de

diseño, para este en concreto, fueron:
1. Guardado y recuperación de las imágenes de los dedos y los nombres en una base
de datos.
2. Posibilidad de borrar usuarios, visualizarlos y registrarlos.
3. Posibilidad de mostrar las imágenes reales obtenidas por la cámara.
4. Capacidad de distinguir entre varios dispositivos identicadores.
Para poder trabajar con una base de datos en MATLAB es necesario usar un conec-
tor. Para MySQL, la base de datos a utilizar, tenemos disponible dicho conector en len-
guaje JAVA desde la propia página web de MySQL. Su instalación es muy sencilla: simple-
mente descomprimimos el conector y añadimos la ruta del directorio de descompresión a la
lista contenida en el archivo classpath.txt del directorio \MATLAB\R2009b\toolbox\local.
Para congurar la base de datos, crear las tablas necesarias, congurar los campos y
administrarlas se usó el software HeidiSQL, que tiene un uso sencillo y posee un interfaz
gráco intuitivo.
En MATLAB, la programación de una interfaz gráca se hace sencilla. Por una parte
se congura el aspecto visual (Figura 1.81) y se guarda en un archivo, y por otro se
programan las funciones y la forma de interactuar entre ellos.
Figura 1.81: Conguración de la interfaz gráca con GUIDE
El programa necesita tener una mínima autosuciencia, es decir, no necesita de un

operador para poder realizar vericaciones básicas. Por ello, una de las necesidades del
dispositivo es la de detectar cuándo hay un dedo que debe ser leído en el soporte. La
tarea en principio es bastante simple pero las soluciones comunes no servían para este
caso ya que no se podía usar un interruptor infrarrojo porque interferiría con las luces de
iluminación del dedo, y los sensores capacitivos o inductivos no entraban dentro de las
posibilidades por su elevado precio. Finalmente se dio con una solución factible, el método
79
consiste en implementar una función en el microcontrolador que continuamente esté mo-

nitorizando la cámara, pero para poder obtener resultados de ella es necesario reducirle el
tiempo de exposición para no saturar la imagen. De este modo se consiguen observar las
luces sin deslumbramiento y poder determinar si hay algún objeto obstruyendo la línea
de visión.
(a) Deslumbrando (b) Sin deslumbrar
Figura 1.82: Diferencia de contraste modicando el tiempo de exposición
En el momento que esto ocurra, el dispositivo comienza la captura y manda un paquete

TCP al servidor para indicar que hay una operación pendiente.
Código fuente 1.5: Función que detecta si está el dedo en posición
1 /* ===================================================================
2 * Función : CAMERA_finger_in .
3 * - - - - - - - - - - -- - - - - - - - - - - - - - - - - - - - - -- - - - - - - - - - - - - - - - - - - - - -- - - - - - - - - - - - -
4 * Descripcion : Comprueba si en la captura de la imagen hay dedo o no .
5 *
6 * Entrada : Ninguna .
7 *
8 * Salida : Ninguna .
9 *====================================================================
10 */
11 unsigned char CAMERA_finger_in ( unsigned char * frame_pointer ) /* */
12 {
13 unsigned int i ;
14 unsigned int j ;
15 unsigned int led_buffer = 0;
16 CAMERA_take_snapshot ( frame_pointer );
17 for ( j =50; j <60 ; j ++ )
18 {
19 for ( i =75; i <85 ; i ++ )
20 {
21 led_buffer = led_buffer ; // + frame_pointer [160* j +i ];
22 }
23 }
24 return led_buffer > 20000;
25 }
1.8.3.4. Programación de la red de comunicación
Cuando hablamos de redes, podemos referirnos a ella según el modelo de referencia de

Interconexión de sistemas abiertos (OSI, Open System Interconnection), que es el modelo
descriptivo creado por la organización Internacional para la estandarización.
80
Figura 1.83: Esquema de una posible interconexión dispositivos-servidor
1.8.3.4.1. Modelo de referencia OSI
El modelo especica el protocolo que debe ser usado en cada capa, y suele hablarse
de modelo de referencia ya que es usado como una gran herramienta para la enseñanza
de comunicación de redes. Este modelo (Figura 1.84) está dividido en siete capas:
Capa física (Capa 1)
Es la que se encarga de las conexiones físicas de la computadora hacia la red,

tanto en lo que se reere al medio físico como a la forma en la que se transmite la
información. Sus principales funciones se pueden resumir como:
Denir el medio o medios físicos por los que va a viajar la comunicación: cable
de pares trenzados (o no, como en RS232/EIA232), coaxial, guías de onda,
aire, bra óptica.
Denir las características materiales (componentes y conectores mecánicos) y

eléctricas (niveles de tensión) que se van a usar en la transmisión de los datos
por los medios físicos.
Denir las características funcionales de la interfaz (establecimiento, manteni-

miento y liberación del enlace físico).
Transmitir el ujo de bits a través del medio.
Manejar las señales eléctricas del medio de transmisión, polos en un enchufe,

etc.
Garantizar la conexión (aunque no la abilidad de dicha conexión).
Capa de enlace de datos (Capa 2)
Esta capa se ocupa del direccionamiento físico, de la topología de la red, del acceso
a la red, de la noticación de errores, de la distribución ordenada de tramas y del
control del ujo.
81
Capa de red (Capa 3)
El objetivo de la capa de red es hacer que los datos lleguen desde el origen al destino,
aún cuando ambos no estén conectados directamente. Los dispositivos que facilitan
tal tarea se denominan encaminadores, aunque es más frecuente encontrar el nombre
inglés routers y, en ocasiones enrutadores. Los routers trabajan en esta capa, aunque
pueden actuar como switch de nivel 2 en determinados casos, dependiendo de la
función que se le asigne. Los rewalls actúan sobre esta capa principalmente, para
descartar direcciones de máquinas. En este nivel se realiza el direccionamiento lógico
y la determinación de la ruta de los datos hasta su receptor nal.
Capa de transporte (Capa 4)
Capa encargada de efectuar el transporte de los datos (que se encuentran dentro

del paquete) de la máquina origen a la de destino, independizándolo del tipo de red
física que se esté utilizando. La PDU de la capa 4 se llama Segmento o Datagrama,
dependiendo de si corresponde a TCP o UDP. Sus protocolos son TCP y UDP; el
primero orientado a conexión y el otro sin conexión.
Figura 1.84: Modelo OSI
Capa de sesión (Capa 5)
Esta capa es la que se encarga de mantener y controlar el enlace establecido entre

dos computadores que están transmitiendo datos de cualquier índole. Por lo tanto,
el servicio provisto por esta capa es la capacidad de asegurar que, dada una sesión
establecida entre dos máquinas, la misma se pueda efectuar para las operaciones
denidas de principio a n, reanudándolas en caso de interrupción. En muchos
casos, los servicios de la capa de sesión son parcial o totalmente prescindibles.
Capa de presentación (Capa 6)
82
El objetivo es encargarse de la representación de la información, de manera que

aunque distintos equipos puedan tener diferentes representaciones internas de ca-
racteres los datos lleguen de manera reconocible. Esta capa es la primera en trabajar
más el contenido de la comunicación que el cómo se establece la misma. En ella se
tratan aspectos tales como la semántica y la sintaxis de los datos transmitidos,
ya que distintas computadoras pueden tener diferentes formas de manejarlas. Es-
ta capa también permite cifrar los datos y comprimirlos. En pocas palabras es un
traductor.
Capa de aplicación (Capa 7)
Ofrece a las aplicaciones la posibilidad de acceder a los servicios de las demás

capas y dene los protocolos que utilizan las aplicaciones para intercambiar datos,
como correo electrónico (POP y SMTP), gestores de bases de datos y servidor
de cheros(FTP). Hay tantos protocolos como aplicaciones distintas y puesto que
continuamente se desarrollan nuevas aplicaciones el número de protocolos crece sin
parar. Cabe aclarar que el usuario normalmente no interactúa directamente con el
nivel de aplicación. Suele interactuar con programas que a su vez interactúan con
el nivel de aplicación pero ocultando la complejidad subyacente.
Todas estas capas están referidas tanto a la parte de cliente como a la parte de
servidor. El proceso empieza en la capa de aplicación del cliente.
Figura 1.85: Desempeño de las capas en una conexión
A medida que se van recorriendo las capas se van añadiendo los correspondientes
encabezados.
Figura 1.86: Composición de una trama de red
83
1.8.3.4.2. Protocolo TFTP
TFTP son las siglas de Trivial le transfer Protocol (Protocolo de transferencia de
archivos trivial). Es el sistema que se usa para guardar las imágenes que toma el lector en
una carpeta temporal del servidor. Se caracteriza por ser un protocolo de transferencia
muy simple, semejante a una versión básica de FTP. TFTP a menudo se utiliza para
transferir pequeños archivos entre ordenadores en una red, como cuando un terminal X
Window o cualquier otro cliente ligero arranca desde un servidor de red.
Algunos detalles del TFTP:
Utiliza UDP (en el puerto 69) como protocolo de transporte (a diferencia de FTP
que utiliza el puerto 21 TCP).
No puede listar el contenido de los directorios.
No existen mecanismos de autenticación o cifrado.
Se utiliza para leer o escribir archivos de un servidor remoto.
Soporta tres modos diferentes de transferencia, netascii, octet y mail, de los que
los dos primeros corresponden a los modos ascii e imagen (binario) del protocolo
FTP.
Detalles de una sesión TFTP

Ya que TFTP utiliza UDP, no hay una denición formal de sesión, cliente y servidor,
aunque se considera servidor a aquel que abre el puerto 69 en modo UDP, y cliente a
quien se conecta. Sin embargo, cada archivo transferido vía TFTP constituye un inter-
cambio independiente de paquetes, y existe una relación cliente-servidor informal entre
la máquina que inicia la comunicación y la que responde.
1. La máquina A, que inicia la comunicación, envía un paquete RRQ (read request/-

petición de lectura) o WRQ (write request/petición de escritura) a la máquina B,
conteniendo el nombre del archivo y el modo de transferencia.
2. B responde con un paquete ACK (acknowledgement/conrmación), que también

sirve para informar a A del puerto de la máquina B al que tendrá que enviar los
paquetes restantes.
3. La máquina origen envía paquetes de datos numerados a la máquina destino, todos

excepto el último conteniendo 512 bytes de datos. La máquina destino responde
con paquetes ACK numerados para todos los paquetes de datos.
4. El paquete de datos nal debe contener menos de 512 bytes de datos para indicar
que es el último. Si el tamaño del archivo transferido es un múltiplo exacto de 512
bytes, el origen envía un paquete nal que contiene 0 bytes de datos.
1.8.3.4.3. Protocolo UDP
Como el cliente TFTP se basa en el envío de paquetes mediante el protocolo UDP se

hace necesaria la habilitación de la característica en la pila uIP. Ya está implementada,
pero se hizo necesaria la modicación de parte del código ya que TFTP hace un uso
del protocolo algo especial. Para realizar los cambios requeridos se siguió una nota de
aplicación que explicaba el caso [5].
84
Código fuente 1.6: Función de bucle del protocolo TFTP en el microcontrolador

1 void tftp_udp_appcall ( void )
2 {
3 if ( uip_udp_conn - > lport == (s. conn )- > lport )
4 { // check if UDP connection established
5 if (s. state == TFTP_STATE_CONN )
6 {
7 send_tftp_rq ();
8 # if TIME_TIMEOUT != 0
9 s. timer = getuptime () + TIME_TIMEOUT ;
10 # endif
11 s. state = TFTP_STATE_XFR ;
12 }
13 if ( uip_newdata ())
14 {
15 s. opcode = parse_msg ();
16
17 switch (s. opcode ) {
18 case TFTP_OACK :
19 /* receive OACK */
20 /* remove port 69 ( TFTP ), setup new port with server 's TID */
21 s. conn - > rport = UDPBUF - > srcport ;
22 /* reply OACK */
23 send_tftp_ack ();
24 break ;
25
26 case TFTP_ACK :
27 /* receive ACK */
28 /* remove port 69 ( TFTP ), setup new port with server 's TID */
29 s. conn - > rport = UDPBUF - > srcport ;
30
31 /* send DATA packet */
32 if (s. state == TFTP_STATE_XFR )
33 {
34 s. block = s. ack + 1;
35 send_tftp_data ();
37 s. timer = getuptime () + TIME_TIMEOUT ;
38 # endif
39 }
40 /* Añadido . */
41 else if (s. state == TFTP_STATE_CLOSE )
42 {
43 /* ACK del último paquete .
44 */
45 s. state = TFTP_STATE_IDLE ;
46 }
47 break ;
48 case TFTP_ERROR :
49 /* receive ERROR */
50 s. state = TFTP_STATE_ERR ;
51 break ;
52 }
53 }
55 if (s. state == TFTP_STATE_XFR )
56 {
57 if (s. timer < getuptime ())
58 {
59 s. state = TFTP_STATE_TIMEOUT ;
60 s. error_code = TFTP_ETIMEOUT ;
61 s. errmsg = ( u8_t *) TFTP_MSG_ETIMEOUT ;
62 send_tftp_error ();
63 }
64 }
65 # endif
66 }
67 }
85
El protocolo UDP o User Datagram Protocol es un protocolo del nivel de transporte

basado en el intercambio de datagramas. Permite el envío de datagramas a través de la
red sin que se haya establecido previamente una conexión, ya que el propio datagrama
incorpora suciente información de direccionamiento en su cabecera. Tampoco tiene con-
rmación ni control de ujo, por lo que los paquetes pueden adelantarse unos a otros; y
tampoco se sabe si ha llegado correctamente, ya que no hay conrmación de entrega o
recepción. Su uso principal es para protocolos como DHCP, BOOTP, DNS y demás pro-
tocolos en los que el intercambio de paquetes de la conexión/desconexión son mayores, o
no son rentables con respecto a la información transmitida, así como para la transmisión
de audio y vídeo en tiempo real, donde no es posible realizar retransmisiones por los
estrictos requisitos de retardo que se tiene en estos casos.
+ Bits 0 - 15 16 - 31
0 Puerto origen Puerto destino
32 Longitud del Mensaje Suma de vericación
64 Datos
La cabecera UDP consta de 4 campos de los cuales 2 son opcionales (con fondo rojo
en la tabla). Los campos de los puertos fuente y destino son campos de 16 bits que
identican el proceso de origen y recepción. Ya que UDP carece de un servidor de estado
y el origen UDP no solicita respuestas, el puerto origen es opcional. En caso de no ser
utilizado, el puerto origen debe ser puesto a cero. A los campos del puerto destino le sigue
un campo obligatorio que indica el tamaño en bytes del datagrama UDP incluidos los
datos. El valor mínimo es de 8 bytes. El campo de la cabecera restante es una suma de
comprobación de 16 bits que abarca la cabecera, los datos y una pseudo-cabecera con las
IP origen y destino, el protocolo, la longitud del datagrama y ceros hasta completar un
múltiplo de 16 pero no los datos. El checksum también es opcional, aunque generalmente
se utiliza en la práctica.
1.8.3.4.4. Protocolo IP
Para poder enviar paquetes UDP y TCP necesitamos hacer uso de la capa de red.
Esta capa es bastante compleja, pero afortunadamente existen muchos proyectos de có-
digo abierto que nos ahorran la tarea, solo que también supone un esfuerzo adaptar las
funciones del código para poder manejar el chip especíco de capa física y el modelo con-
creto del microcontrolador. En este caso se eligió el proyecto uIP, que, según su propia
descripción tiene las siguientes características:
Tamaño de código muy reducido.
Muy pequeña cantidad de RAM usada, congurable en el momento de compilación.
Protocolos ARP, SLIP, IP, UDP, ICMP (ping) y TCP.
Cualquier número de conexiones TCP simultáneas, máximo congurable a través

de compilación.
Cualquier número de sockets de escucha simultánea.
Para uso comercial y no comercial.
86
Implementaciones de los protocolos TCP e IP eles a los documentos RFCs, inclu-

yendo control de ujo, reconstrucción de paquetes y tiempo límite de retransmisión
de paquetes.
1.8.3.4.5. Protocolo RMII
Para usar dicho protocolo se hizo necesaria la programación del chero emacs.c para
congurar el microcontrolador y poder usar el integrado KSZ8721BL como interfaz física.
Reduced Media Independent Interface (RMII) es un estándar que se ocupa de la conexión
de los transceptores Ethernet de capa física (PHY) con los conmutadores Ethernet. Este
estándar reduce el número de señales / pines necesarios para la conexión a la PHY
desde 16 (para una interfaz MII) a entre 6 y 10 pines. RMII es capaz de soportar 10
y 100 Mbit / s; las interfaces gigabit necesitan una interfaz más amplia. Una interfaz
Ethernet normalmente consta de 4 partes principales: El MAC (Media Access Control),
el PHY (PHYsical Interface o transmisor-receptor), las bobinas magnéticas, y el conector.
Existen conectores con las bobinas magnéticas integradas, es el caso que se usa en el
proyecto. El MAC se encarga de la porción de alto nivel del protocolo Ethernet (encuadre,
detección de errores, cuando transmitir, etc) y el PHY se encarga de la lógica de bajo nivel
(4B/5B codicación / decodicación, SERDES (serialización / deserialización), y NRZI
codicación / descodicación) y partes analógicas. RMII es una de las posibles interfaces
entre el MAC y PHY, otros incluyendo MII y SNI, junto con otras interfaces más amplias
(XAUI, GBIC, SFP, SFF, XFP y XFI) para conexiones Ethernet Gigabit y más rápidas.
En un mismo chip se pueden integrar una o mas interfaces MAC y en algunos casos
el chip puede tener otras funcionalidades más. Existen también varios interfaces PHY
sobre el mismo encapsulado, sobre todo en conmutadores Ethernet. Muchos integrados
que incluyen MAC y PHY funcionan tanto con MII como con RMII. Por lo general, el
MAC y PHY están en el mismo chip para Ethernet 10/100 y gigabit Ethernet aunque la
mayor parte de módulos PHY se pueden utilizar para permitir el uso de diferentes medios
de comunicación incluyendo par trenzado y bra óptica.
Señales
TXD0 Bit 0 de transmisión de datos (MAC PHY) (primera transmisión)
TXD1 Bit 1 de transmisión de datos (MAC PHY)
TX_EN Cuando está alta, los datos del reloj y TXD0 TXD1 pasan al transmisor
(MAC PHY)
RXD0 Bit 0 de recepción de datos (PHY para MAC) (recibido por primera vez).
RXD1 Bit 1 de recepción de datos (PHY para MAC).
CRS_DV Detección de portadora (CRS) / RX_Data válidas (RX_DV) multiple-

xados en ciclos de reloj alternos. En el modo de 10Mbit/s se alternan cada 10 ciclos
de reloj.(PHY para MAC).
RX_ER Error de recepción (opcional en los interruptores) (PHY a MAC).
REF_CLK Reloj continuo de 50 MHz de referencia (puede ser compartido entre

las interfaces.
MDIO Linea de gestión de datos I/O (CII / SMBus / compatibles IST) (drenaje
bidireccional, abierta).
87
MDC Linea de gestión de datos de reloj. MDC y MDIO en algunos casos puede ser
compartida por múltiples y PHY con otros dispositivos.
Código fuente 1.7: Porción de la función que inicializa el protocolo RMII e inicializa el
KSZ8721
1 /* ===== emac_init ========================================================= */ /* *
2 *
3 * \ brief Inicializar el controlador MAC del LPC2378 .
4 *
5 * \ return Nada .
6 *
7 */ /* ========================================================================= */
8 void emac_init ( void )
9 {
10 /* Configurar los pines relacionados con el controlador Ethernet .
11 */
12
13 PINMODE2 = 0 xA02A220A ; /* P1 [0 ,1 ,4 ,6 ,8 ,9 ,10 ,14 ,15] deshabilitar pull - ups / pull - downs . */
14 PINMODE3 = 0 x0000000A ; /* P1 [17:16] deshabilitar pull - ups / pull - downs . */
15 /* PINSEL2 = 0 x50151105 ; */ /* P1 [0 ,1 ,4 ,6 ,8 ,9 ,10 ,14 ,15] Revisión '- ' */
16 PINSEL2 = 0 x50150105 ; /* Revisión 'A ' y siguientes . Ver Ehthernet .1 en errata sheet . */
17 PINSEL3 |= 0 x00000005 ; /* P1 [17:16] */
18
19 /* Alimentar el MAC .
20 */
21 PCONP |= 0 x40000000 ;
22 PowerDown = 0;
23
24 /* Resetear todo el MAC .
25 */
26 MAC1 = 0 x0000CF00 ;
27 Command = 0 x0038 ; // reset all control registers
28 MAC1 = 0;
29 Command |= (1 < <9);
30 SUPP = 0;
31 TEST = 0;
32
33
34 MAXF = 0 x600 ;
35 MCFG = 0 x8018 ; /* clk /20 */
36 MCMD = 0;
37
38 /* Inicializar MIIM .
39 */
40 MCFG &= ¬(1 < <15);
41
42 /* Inicializar los registros de control del MAC .
43 */
44 MAC1 = MAC1_PASS_ALL_RECEIVE_FRAMES ;
45 MAC2 = MAC2_CRC_ENABLE | MAC2_PAD_CRC_ENABLE ;
46 MAXF = ETH_MAX_FLEN ;
47 CLRT = CLRT_DEF ;
48 IPGR = IPGR_DEF ;
49
50 /* Encontrar la dirección del controlador de la capa física KS8721 .
51 * Consultar el manual del KS8721 .
52 */
53 for ( phy_addr = 1; phy_addr < 32; phy_addr ++)
54 {
55 if ( ( temp = ( phy_read ( phy_addr , PHY_REG_IDR1 ) & 0 xFFFF )) != 0 x0022 )
56 {
57 continue ;
58 }
59
60 if ( ( temp = ( phy_read ( phy_addr , PHY_REG_IDR2 ) & 0 xFFFF )) == 0 x1619 )
61 {
62 break ;
63 }
64 }
65
66 /* No se encontró ningún KS8721 .
67 */
68 if ( phy_addr == 32) return ;
69
70
71 /* Poner el KS8721 en reset .
72 */
73 phy_write ( phy_addr , PHY_REG_BMCR , 0 x8000 );
74
75 }
En los dispositivos multipuerto, MDIO, MDC, y REF_CLK pueden ser compartidas

dejando 6 o 7 pines por puerto.
RMII requiere un reloj de 50MHz mientras que MII requiere un reloj de 25MHz y los
datos son sincronizadas de dos en dos bits frente a cuatro bits en MII o de uno en uno
88
para SNI (10Mbit/s solamente). Los datos se presentan en el anco de subida solamente,
es decir, no es de doble tasa.
Limitaciones
En en modo de 10Mbit/s aparecen TXD0/TXD1/RXD0/RXD1 en cada décimo ciclo

de reloj. La norma no explica de manera muy clara la sincronización de las señales en el
modo de 10Mbit/s. Al parecer, los datos de las señales siguen siendo válidas durante 10
ciclos de reloj por lo que pueden ser procesados en cualquier momento de reloj durante
ese intervalo. TX_EN probablemente sigue siendo reclamado por la duración del paque-
te. Parece que en el modo de 10Mbit/s se puede implementar mediante la inserción de
una división de preescala de 10 con la puerta del reloj de pulso. No parece que haya que
rearmar el prescaler para sincronizarlo con cualquier evento en particular, sino que los
dos prescalers (MAC y PHY) operan de forma asíncrona uno con respecto al otro. No
hay ninguna señal que dena si la interfaz está en el modo 10 o 100Mbit/s pero obvia-
mente, tanto el MAC como el PHY tienen la necesidad de comunicarse. Esta tarea está
supuestamente a cargo de la interfaz MDIO MDC. La falta de señal COL se deriva de
una operación AND de TX_EN y la señal decodicada de SRC en la línea CRS_DV
en el modo half duplex. La falta de la señal RX_ER que no está conectada en algunos
MACs (por ejemplo, interruptores multipuerto) es objeto de la sustitución de datos sobre
algunas PHY para invalidar el CRC.
1.8.3.4.6. Interfaz Ethernet
La capa física de la conexión de red está compuesta por el conector de red MagJack,
que lleva integrados transformadores necesarios, y el integrado KS8721. Ethernet es un
estándar de redes de computadoras de área local con acceso al medio por contienda CS-
MA/CDes (Acceso Múltiple por Detección de Portadora con Detección de Colisiones),
es una técnica usada en redes Ethernet para mejorar sus prestaciones. El nombre viene del
concepto físico de ether. Ethernet dene las características de cableado y señalización de
nivel físico y los formatos de tramas de datos del nivel de enlace de datos del modelo OSI.
Comparación entre DIX Ethernet y IEEE 802.3

Trama Preámbulo Destino Origen Tipo Datos Relleno FCS
DIX 8 bytes 6 6 bytes 2 bytes 0 a 0 a 46 2 ó 4
Ethernet bytes 1500 bytes bytes
bytes
Trama PreámbuloSOF Destino Origen Longitud Datos Relleno FCS
IEEE 7 bytes 1 6 6 bytes 2 bytes 0 a 0 a 46 4
802.3 byte bytes 1500 bytes bytes
bytes
Preámbulo Un campo de 7 bytes (56 bits) con una secuencia de bits usada para
sincronizar y estabilizar el medio físico antes de iniciar la transmisión de datos. El
patrón del preámbulo es:
10101010 10101010 10101010 10101010 10101010 10101010 10101010
89
Estos bits se transmiten en orden, de izquierda a derecha y en la codicación Man-

chester representan una forma de onda periódica.
SOF (Start Of Frame) Inicio de Trama Campo de 1 byte (8 bits) con un patrón
de 1s y 0s alternados y que termina con dos 1s consecutivos. El patrón del SOF
es: 10101011. Indica que el siguiente bit será el bit más signicativo del campo de
dirección MAC de destino. Aunque se detecte una colisión durante la emisión del
preámbulo o del SOF, el emisor debe continuar enviando todos los bits de ambos
hasta el n del SOF.
Dirección de destino Campo de 6 bytes (48 bits) que especica la dirección MAC
de tipo EUI-48 hacia la que se envía la trama. Esta dirección de destino puede ser
de una estación, de un grupo multicast o la dirección de broadcast de la red. Cada
estación examina este campo para determinar si debe aceptar la trama (si es la
estación destinataria).
Dirección de origen Campo de 6 bytes (48 bits) que especica la dirección MAC de
tipo EUI-48 desde la que se envía la trama. La estación que deba aceptar la trama
conoce por este campo la dirección de la estación origen con la cual intercambiará
datos.
Longitud o Tipo Campo de 2 bytes (16 bits) que identica el protocolo de red de
alto nivel asociado con la trama o, en su defecto, la longitud del campo de datos.
La capa de enlace de datos interpreta este campo. (En la IEEE 802.3 el campo
longitud debe ser menor o igual a 1500 bytes y el campo tipo debe ser mayor o
igual a 1536 bytes.)
Datos Campo de 0 a 1500 Bytes de longitud. Cada Byte contiene una secuencia
arbitraria de valores. El campo de datos es la información recibida del nivel de red
(la carga útil). Este campo, también incluye los H3 y H4 (cabeceras de los niveles
3 y 4), provenientes de niveles superiores.
Relleno Campo de 0 a 46 bytes que se utiliza cuando la trama Ethernet no alcanza

los 64 bytes mínimos para que no se presenten problemas de detección de colisiones
cuando la trama es muy corta.
FCS (Frame Check Sequence - Secuencia de Vericación de Trama) Campo de 32

bits (4 bytes) que contiene un valor de vericación CRC (Control de redundancia
cíclica). El emisor calcula el CRC de toda la trama, desde el campo destino al
campo CRC suponiendo que vale 0. El receptor lo recalcula, si el valor calculado es
0 la trama es valida.
1.8.3.4.7. Protocolo TCP
Para comunicar mensajes de estado y peticiones se usa este protocolo, por estar orien-
tado a la conexión y poseer la capacidad de que es tolerante a errores. Si los paquetes no
llegan a su destino son retransmitidos por el emisor. En este caso es sumamente importan-
te que las ordenes no se pierdan ya que haría esperar inútilmente al usuario. Transmission
Control Protocol (en español Protocolo de Control de Transmisión) o TCP, es uno de los
protocolos fundamentales en Internet. Fue creado entre los años 1973 y 1974 por Vint Cerf
y Robert Kahn. Muchos programas dentro de una red de datos compuesta por compu-
tadoras pueden usar TCP para crear conexiones entre ellos a través de las cuales puede
90
Figura 1.87: Detalle de una trama Ethernet
enviarse un ujo de datos. El protocolo garantiza que los datos serán entregados en su
destino sin errores y en el mismo orden en que se transmitieron. También proporciona un
mecanismo para distinguir distintas aplicaciones dentro de una misma máquina, a través
del concepto de puerto. Las características del TCP son:
Orientado a la conexión: dos computadoras establecen una conexión para inter-

cambiar datos. Los sistemas de los extremos se sincronizan con el otro para manejar
el ujo de paquetes y adaptarse a la congestión de la red.
Operación Full-Duplex: una conexión TCP es un par de circuitos virtuales,

cada uno en una dirección. Sólo los dos sistemas nales sincronizados pueden usar
la conexión.
Error Checking: una técnica de checksum es usada para vericar que los paquetes
no estén corruptos.
Acknowledgements: sobre recibo de uno o más paquetes, el receptor regresa un

acknowledgement (reconocimiento) al transmisor indicando que recibió los paquetes.
Si los paquetes no son noticados, el transmisor puede reenviar los paquetes o
terminar la conexión si el transmisor cree que el receptor no está más en la conexión.
Control de ujo: si el transmisor está desbordando el buer del receptor por

transmitir demasiado rápido, el receptor descarta paquetes. Los acknowledgement
fallidos que llegan al transmisor le alertan para bajar la tasa de transferencia o
dejar de transmitir.
Servicio de recuperación de Paquetes: el receptor puede pedir la retransmisión

de un paquete. Si el paquete no es noticado como recibido (ACK), el transmisor
envía de nuevo el paquete. Los servicios conables de entrega de datos son críticos
91
para aplicaciones tales como transferencias de archivos (FTP por ejemplo), servicios
de bases de datos, proceso de transacciones y otras aplicaciones de misión crítica
en las cuales la entrega de cada paquete debe ser garantizada.
Código fuente 1.8: Función de manejo de las ordenes de Matlab hacia los dispositivos y
viceversa
1 /* ===== tcp_appcall ===========================================

2 *
3 * \ brief Función llamada por uip para cada conexión TCP .
4 *
5 * \ return Nada .
6 *
7 */ /* ==========================================================
8 void tcp_appcall ( void )
9 {
10 char auxiliar [10];
11
12 if ( uip_conn - > lport == HTONS (4012))
13 {
14 /* Si el puerto TCP para el cual uIP nos está llamando
15 * coincide con el elegido como ejemplo ( el 4012) procesar
16 * esta llamada .
17 */
18
19 /* Si MatLab nos envía datos ( se supone una cadena de
20 * caracteres ) habilitar el flag .
21 */
22 if ( uip_newdata () != 0)
23 {
24 /* Copiar la cadena al buffer de entrada y aseguramos
25 * un terminador al final .
26 */
27 memcpy ( input_buffer , uip_appdata , uip_datalen ());
28 input_buffer [ uip_datalen () + 1] = 0;
29 receive_scheduled = 1;
30 }
31
32
33 if (( FIO0PIN & (1 < <29))==0 && send_scheduled ==0 )
34 send_scheduled = 1;
35 else if (( FIO0PIN & (1 < <29))==0 && send_scheduled ==1 )
37 else if (( FIO0PIN & (1 < <29))!=0 && send_scheduled !=0 )
39
40 if ( send_scheduled == 1)
41 {
42 uip_send ( output_buffer , 10);
44 }
45 }
46 }
Formato de los Segmentos TCP

En el nivel de transporte, los paquetes de bits que constituyen las unidades de datos
de protocolo TCP se llaman segmentos. El formato de los segmentos TCP se muestra
en el siguiente esquema:
92
+ Bits 0 - 3 4 - 7 8 - 15 16 - 31
0 Puerto Origen Puerto Destino
32 Número de Secuencia
64 Número de Acuse de Recibo (ACK)
96 longitud cabecera Reservado Flags Ventana
TCP
128 Suma de Vericación (Checksum) Puntero Urgente
160 Opciones + Relleno (opcional)
224 Datos
Establecimiento de la conexión (negociación en tres pasos):

Aunque es posible que un par de entidades nales comiencen una conexión entre ellas
simultáneamente, normalmente una de ellas abre un socket en un determinado puerto
TCP y se queda a la escucha de nuevas conexiones. Es común referirse a esto como
apertura pasiva, y determina el lado servidor de una conexión. El lado cliente de una
conexión realiza una apertura activa de un puerto enviando un paquete SYN inicial al
servidor como parte de la negociación en tres pasos. En el lado del servidor se comprueba
si el puerto está abierto, es decir, si existe algún proceso escuchando en ese puerto. En
caso de no estarlo, se envía al cliente un paquete de respuesta con el bit RST activado, lo
que signica el rechazo del intento de conexión. En caso de que sí se encuentre abierto el
puerto, el lado servidor respondería a la petición SYN válida con un paquete SYN/ACK.
Finalmente, el cliente debería responderle al servidor con un ACK, completando así la
negociación en tres pasos (SYN, SYN/ACK y ACK) y la fase de establecimiento de
conexión.
Figura 1.88: Negociación en tres pasos o Three-way handshake
1.8.3.4.8. Resumen
Según lo descrito, con el integrado KS8721 tendríamos la capa física (capa 1), de la
capa de enlace de datos (capa 2) se encarga el hardware del microcontrolador, con la pila
TCP/IP uIP completaríamos la capa de red, transporte y sesión (capas 3, 4 y 5). Pero
para poder enviar el archivo requerido todavía nos hacen falta las capas de presentación
y de aplicación (capas 6 y 7), que implementaremos con un protocolo de transferencia
de archivos muy ligero en cuanto a simplicidad y uso de recursos. El protocolo a usar es
el TFTP, que al igual que uIP también estaba publicado el código fuente y se ha tenido
que reacondicionar para poder usarlo con nuestra adaptación de uIP.
93
1.9. Líneas futuras de desarrollo

Como todo trabajo de desarrollo, a medida que se va avanzando se abren nuevos
caminos a desarrollar y se observa la posibilidad de profundidad más en otros. En mi
proyecto creo que una posible línea futura de desarrollo es la incorporación de más uti-
lidades y herramientas sobre la base de datos de usuarios y la mejora del algoritmo de
identicación.
1.10. Planicación
A continuación se detalla la planicación del trabajo que se ha seguido durante la
elaboración del presente proyecto.
Inicialmente se comenzó con una videocámara y varios leds infrarrojos para probar los
diferentes resultados y la viabilidad del proyecto. Luego vino la fase de documentación,
donde recopiló información y se estudió la forma de enfocar el proyecto. Posteriormente
se comenzaron a realizar algunas pruebas con algunos chips de imagen. Posteriormente
se buscó la mejor manera de implementar un software de extracción de características.
Lo siguiente fue realizar el desarrollo de hardware y software del sistema sobre una
placa de prototipos, donde se realizarían las pruebas y cambios necesarios para el funcio-
namiento del dispositivo.
Tras comprobar que el desarrollo tanto de hardware como de software en la placa
de prototipo fue el esperado, se procedió a diseñar y materializar las placas de circuito
impreso nales. En la Figura 1.89 se puede observar de forma gráca cómo fue abordado
el desarrollo.
Figura 1.89: Inversión en cada etapa del proyecto
1.11. Conclusiones
En esta intensa etapa he notado la gran diferencia que llega a existir entre la dicultad
de lo planteado y lo realizable de cualquier proyecto. La experiencia también me ha
servido para profundizar conocimientos sobre procesamiento de imágenes, interconexión
de redes, electrónica digital, electrónica de potencia y, sobre todo, sobre el mundo de los
microcontroladores. El hecho de ser mi primer proyecto, y que ha sido acometido con
éxito, me supone un precedente personal positivo de cara al futuro.
2. Anexos
Contenido
Extracto de características de los componentes principales . . . . . 96
2.0.1. Sensor de imagen . . . . . . . . . . . . . . . . . . . . . . . . . . 96
2.0.2. IC de interfaz física . . . . . . . . . . . . . . . . . . . . . . . . 105
2.0.3. Convertidor reductor . . . . . . . . . . . . . . . . . . . . . . . . 108
2.0.4. Microcontrolador . . . . . . . . . . . . . . . . . . . . . . . . . . 112
2.0.5. Conector PoE . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
2.0.6. Regulador de tensión . . . . . . . . . . . . . . . . . . . . . . . . 118
2.1. Código . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
95
96 2. Anexos
Micron Confidential and Proprietary
MT9V032:1/3-Inch Wide-VGA Digital Image Sensor

Features
1/3-Inch Wide-VGA CMOS Digital Image

Sensor
MT9V032
For the latest data sheet revision, refer to Micron’s Web site: www.micron.com/imaging
Features Table 1: Key Performance Parameters

• Micron® DigitalClarity® CMOS imaging technology Parameter Value
• Array format: Wide-VGA, active 752H x 480V
Optical format 1/3-inch
(360,960 pixels)
Active imager size 4.51mm(H) x 2.88mm(V)
• Global shutter photodiode pixels; simultaneous
5.35mm diagonal
integration and readout
Active pixels 752H x 480V
• Monochrome or color: Near_IR enhanced
Pixel size 6.0µm x 6.0µm
performance for use with non-visible NIR
Color filter array Monochrome or color RGB Bayer
illumination
pattern
• Readout modes: progressive or interlaced
Shutter type Global shutter—TrueSNAP!
• Shutter efficiency: >99%
Maximum data rate/ 26.6 MPS/26.6 MHz
• Simple two-wire serial interface master clock
• Register Lock capability
Full resolution 752 x 480
• Window Size: User programmable to any smaller
Frame rate 60 fps (at full resolution)
format (QVGA, CIF, QCIF, etc.). Data rate can be
ADC resolution 10-bit column-parallel
maintained independent of window size
Responsivity 4.8 V/lux-sec (550nm)
• Binning: 2 x 2 and 4 x 4 of the full resolution
Dynamic range >55dB linear;
• ADC: On-chip, 10-bit column-parallel (option to >80dB"100dB in HiDy mode
operate in 12-bit to 10-bit companding mode)
Supply voltage 3.3V +0.3V#$all supplies)
• Automatic Controls: Auto exposure control (AEC)
Power consumption <320mW at maximum data rate;
and auto gain control (AGC); variable regional and 100µW standby power
variable weight AEC/AGC Operating –30°C to +70°C
• Support for four unique serial control register IDs to temperature
control multiple imagers on the same bus Packaging 48-pin CLCC
• Data output formats:
– Single sensor mode:
10-bit parallel/stand-alone Ordering Information
8-bit or 10-bit serial LVDS
– Stereo sensor mode: Table 2: Available Part Numbers
Interspersed 8-bit serial LVDS
Part Number Description
MT9V032C12STM ES 48-pin CLCC (mono)
Applications
• Security MT9V032C12STC ES 48-pin CLCC (color)
• High dynamic range imaging MT9V032C12STMD ES 48-pin CLCC demo kit (mono)
• Unattended surveillance MT9V032C12STMH ES 48-pin CLCC headboard only
• Stereo vision (mono)
• Video as input MT9V032C12STCD ES 48-pin CLCC demo kit (color)
• Machine vision MT9V032C12STCH ES 48-pin CLCC headboard only
• Automation (color)
PDF: 09005aef8229db7e/Source: 09005aef812b6f87 Micron Technology, Inc., reserves the right to change products or specifications without notice.
MT9V032_DS - Rev. B 3/07 EN 1 ©2006 Micron Technology, Inc. All rights reserved.
Products and specifications discussed herein are subject to change by Micron without notice.
2. Anexos 97
MT9V032: 1/3-Inch Wide-VGA Digital Image Sensor

General Description
General Description
The Micron® Imaging MT9V032is a 1/3-inch wide-VGA format CMOS active-pixel digital
image sensor with global shutter and high dynamic range (HDR) operation. The sensor
has specifically been designed to support the demanding interior and exterior surveil-
lance imaging needs, which makes this part ideal for a wide variety of imaging applica-
tions in real-world environments.
This wide-VGA CMOS image sensor features DigitalClarity%Micron’s breakthrough low-
noise CMOS imaging technology that achieves CCD image quality (based on signal-to-
noise ratio and low-light sensitivity) while maintaining the inherent size, cost, and inte-
gration advantages of CMOS.
The active imaging pixel array is 752H x 480V. It incorporates sophisticated camera func-
tions on-chip—such as binning 2 x 2 and 4 x 4, to improve sensitivity when operating in
smaller resolutions—as well as windowing, column and row mirroring. It is program-
mable through a simple two-wire serial interface.
The MT9V032 can be operated in its default mode or be programmed for frame size,
exposure, gain setting, and other parameters. The default mode outputs a wide-VGA-
size image at 60 frames per second (fps).
An on-chip analog-to-digital converter (ADC) provides 10 bits per pixel. A 12-bit resolu-
tion companded for 10 bits for small signals can be alternatively enabled, allowing more
accurate digitization for darker areas in the image.
In addition to a traditional, parallel logic output the MT9V032 also features a serial low-
voltage differential signaling (LVDS) output. The sensor can be operated in a stereo-
camera, and the sensor, designated as a stereo-master, is able to merge the data from
itself and the stereo-slave sensor into one serial LVDS stream.
Figure 1: Block Diagram
Serial
Control Register Register
I/O
Active-Pixel
Sensor (APS)
Array
752H x 480V
Timing and Control
Analog Processing
Parallel
ADCs Digital Processing Video
Data Out
Serial Video
Slave Video LVDS In LVDS Out
(for stereo applications only)
MT9V032 _DS - Rev. B 3/07 EN 2 ©2006 Micron Technology, Inc. All rights reserved.
98 2. Anexos

Pin Descriptions
Table 3: Pin Descriptions (continued)

Only pins DOUT0 through DOUT9 may be tri-stated.
48-Pin LLCC
Numbers Symbol Type Description Note
5 SER_DATAOUT_P Output Serial data out (differential positive).
1, 14 VDD Supply Digital power 3.3V.
35, 39 VAA Supply Analog power 3.3V.
40 VAAPIX Supply Pixel power 3.3V.
6 VDDLVDS Supply Dedicated power for LVDS pads.
7, 12 LVDSGND Ground Dedicated GND for LVDS pads.
13, 48 DGND Ground Digital GND.
34, 38 AGND Ground Analog GND.
36, 37 NC NC No connect. 3
Notes: 1. Pin 29 (RSVD) must be tied to GND.
2. Output Enable (OE) tri-states signals DOUT0–DOUT9. No other signals are tri-stated with OE.
3. No connect. These pins must be left floating for proper operation.
Figure 3: Typical Configuration (Connection)—Parallel Output Mode
VDD VAA VAAPIX

1.5KΩ
10KΩ
VDDLVDS VDD VAA VAAPIX
Master Clock SYSCLK DOUT(9:0)

OE LINE_VALID To Controller
RESET# FRAME_VALID
STANDBY from EXPOSURE PIXCLK
Controller or STANDBY
Digital GND LED_OUT
S_CTRL_ADR0 To LED output
ERROR
S_CTRL_ADR1
Two-Wire SCLK
Serial Interface SDATA
RSVD
DGND LVDSGND AGND
0.1µF
Note: LVDS signals are to be left floating.
2. Anexos 99

Feature Description
Digital Gain
Digital gain is controlled by:
• R0x99–R0xA4 tile coordinates
• R0x80–R0x98 tiled digital gain and weight
In the MT9V032, the image may be divided into 25 tiles, as shown in Figure 25, through
the two-wire serial interface, and apply digital gain individually to each tile.
Figure 25: Tiled Sample
X0/5 X1/5 X2/5 X3/5 X5/5 X5/5

Y0/5
x0_y0 x1_y0 x4_y0
Y1/5
x0_y1 x1_y1 x4_y1
Y2/5
x0_y2 x1_y2 x4_y2
Y3/5
x0_y3 x1_y3 x4_y3
Y4/5
x0_y4 x1_y4 x4_y4
Y5/5
Registers 0x99–0x9E and 0x9F–0xA4 represent the coordinates X0/5-X5/5 and Y0/5-Y5/5 in
Figure 25, respectively.
Digital gains of registers 0x80–0x98 apply to their corresponding tiles. The MT9V032
supports a digital gain of 0.25-3.75X.
The formula for digital gain setting is:
Digital gain = Bits[3:0] x 0.25 (EQ 11)
100 2. Anexos

Package Dimensions
Package Dimensions
Figure 45: 48-Pin CLCC Package Outline Drawing
D 2.3 ±0.2
1.7
Seating
plane
Substrate material: alumina ceramic 0.7 thickness
A
Wall material: alumina ceramic
Lid material: borosilicate glass 0.55 thickness
8.8 48X R 0.15
H CTR
47X 4.4 0.8 1.75 Ø0.20 A B C First
1.0 ±0.2 TYP clear
pixel
48 1
48X
0.40 ±0.05
5.215
4.84
11.43 V CTR 10.9 ±0.1

8.8 CTR
Ø0.20 A B C
4.4
5.715
0.8 TYP Image

sensor die:
0.675 thickness
4X 0.2
5.215 5.715 Optical Optical
C A center1
area 10.9 ±0.1
11.43 B CTR
0.05 0.10 A
Optical area:
Lead finish: 1.400 ±0.125 Maximum rotation of optical area relative to package edges: 1º
Au plating, 0.50 microns 0.90 Maximum tilt of optical area relative to
minimum thickness for reference only seating plane A : 50 microns
over Ni plating, 1.27 microns 0.35 Maximum tilt of optical area relative to
minimum thickness for reference only top of cover glass D : 100 microns
N 1 O i l k
Notes: 1. All dimensions in millimeters.
2. Optical center = Package center
2. Anexos 101
AL422
1.0 Description
The AL422 consists of 3M-bits of DRAM, and is configured as 393,216 words x 8 bit FIFO (first in
first out). The interface is very user-friendly since all complicated DRAM operations are already
managed by the internal DRAM controller.
Current sources of similar memory (field memory) in the market provide limited memory size
which is only enough for holding one TV field, but not enough to hold a whole PC video frame
which normally contains 640x480 or 720x480 bytes. The AverLogic AL422 provides 50% more
memory to support high resolution for digital PC graphics or video applications. The 50% increase
in speed also expands the range of applications.
2.0 Features 3.0 Applications

x 384K (393,216) x 8 bits FIFO organization x Multimedia systems
x Support VGA, CCIR, NTSC, PAL and x Video capture systems
HDTV resolutions x Video editing systems
x Independent read/write operations (different x Scan rate converters
I/O data rates acceptable) x TV’s picture in picture feature
x High speed asynchronous serial access x Time base correction (TBC)
x Read/write cycle time: 20ns x Frame synchronizer
x Access time: 15ns x Digital video camera
x Output enable control (data skipping) x Buffer for communications systems
x Self refresh
x 5V or 3.3V power supply
x Standard 28-pin SOP package
4.0 Ordering Information
Part number Package Power Supply Status

AL422B 28-pin plastic SOP +5/+3.3 volt Shipping
AL422B-PBF 28-pin plastic SOP +5/+3.3 volt Shipping
AL422B April 27, 2004 4
102 2. Anexos
AL422
8.0 Functional Description

The AL422 is a video frame buffer consisting of DRAM that works like a FIFO which is long enough
to hold up to 819x480 bytes of picture information and fast enough to operate at 50MHz. The
functional block diagram is as follows:
Write 384k x8 Read

DI7~ Input Output DO7~
Data Memory Cell Data
DI0 Buffer Buffer DO0
Register Array Register
/OE
WCK RCK
Write Read
Timing Generator
/WRST Address Address /RRST
& Arbiter
Counter Counter
/WE /RE
Refresh Address
Counter AL422-03 Block Diagram
The I/O pinouts and functions are described as follows:
DI7~DI0 Data Input: Data is input on the rising edge of the cycle of WCK when /WE is pulled low
(enabled).
DO7~DO0 Data Output: Data output is synchronized with the RCK clock. Data is obtained at the
rising edge of the RCK clock when /RE is pulled low. The access time is defined from the rising
edge of the RCK cycle.
WCK Write Clock Input: The write data input is synchronized with this clock. Write data is input at
the rising edge of the WCK cycle when /WE is pulled low (enabled). The internal write address
pointer is incremented automatically with this clock input.
RCK Read Clock Input: The read data output is synchronized with this clock. Read data output at
the rising edge of the RCK cycle when /OE is pulled low (enabled). The internal read address pointer
is incremented with this clock input.
/WE Write Enable Input: /WE controls the enabling/disabling of the data input. When /WE is
pulled low, input data is acquired at the rising edge of the WCK cycle. When /WE is pulled high, the
memory does not accept data input. The write address pointer is stopped at the current position. /WE
signal is fetched at the rising edge of the WCK cycle.
AL422B April 27, 2004 14
2. Anexos 103
AL422
5V
AL422B
VDD DEC
0.1uF 2.2uF
The 3.3V configuration (direct replacement of the previous AL422V3) is as follows:
3.3V 3.3V
AL422B
10 19
VDD DEC
0.1uF 0.1uF
8.3 Restrictions
8.3.1 Irregular Read/Write
It is recommended that the WCK and RCK are kept running at least 1MHz at all times. The faster
one of WCK and RCK is used as the DRAM refresh timing clock and has to be kept free running.
When irregular FIFO I/O control is needed, keep the clock free running and use /WE or /RE to
control the I/O as follows:
WCK
Data
/WE
AL422-17 Slow Write - Correct
The following drawing shows irregular clock and should be avoided:
AL422B April 27, 2004 17
104 2. Anexos
AL422
9.0 Mechanical Drawing

28 PIN PLASTIC SOP:
AL422B April 27, 2004 19
2. Anexos 105
KS8721BL/SL
3.3V Single Power Supply 10/100BASE-TX/FX
MII Physical Layer Transceiver
Rev. 1.3
General Description Features

Operating with a 2.5V core to meet low-voltage and low- • Single chip 100BASE-TX/100BASE-FX/10BASE-T
power requirements, the KS8721BL and KS8721SL are physical layer solution
10BASE-T/100BASE-TX/FX Physical Layer Transceivers • 2.5V CMOS design; 2.5/3.3V tolerance on I/O
that use MII and RMII interfaces to transmit and receive
• 3.3V single power supply with built-in voltage
data. They contain 10BASE-T Physical Medium
regulator; Power consumption <340mW (including
Attachment (PMA), Physical Medium Dependent (PMD),
output driver current)
and Physical Coding Sub-layer (PCS) functions. The
KS8721BL/SL also have on-chip 10BASE-T output • Fully compliant to IEEE 802.3u standard
filtering. This eliminates the need for external filters and • Supports MII and Reduced MII (RMII)
allows a single set of line magnetics to be used to meet • Supports 10BASE-T, 100BASE-TX, and 100BASE-FX
requirements for both 100BASE-TX and 10BASE-T. with Far_End_Fault Detection
The KS8721BL/SL automatically configure themselves • Supports power-down and power-saving modes
for 100 or 10Mbps and full- or half-duplex operation, • Configurable through MII serial management ports or
using an on-chip auto-negotiation algorithm. They are the via external control pins
ideal physical layer transceiver for 100BASE-TX/
10BASE-T applications.
Functional Diagram
Micrel Inc. • 2180 Fortune Drive • San Jose, CA 95131 • USA • tel +1 (408) 944-0800 • fax + 1 (408) 474-1000 • http://www.micrel.com
June 2009 M9999-062509-1.3
106 2. Anexos
Micrel, Inc. KS8721BL/SL
Circuit Design Reference for Power Supply

Micrel’s integrated built-in, voltage regulator technology and thoughtful implementation allows the user to save BOM
cost on both existing and future designs with the use of the new KS8721BL/SL single supply, single port 10/100
Ethernet PHY.
Ferrite Bead Ferrite Bead
+3.3V +2.5V +2.5VPLL +2.5VA
10F 10F 10F 10F 10F 10F

13 47 42 31 38
VDDTX
VDDRX
VDDRCV
VDDC VDDPLL
7 VDDI/O
IN Voltage OUT
24 Regulator
VDDI/O
GND
KS8721BL/SL
8 12 23 35 36 39 43 44
Figure 4. Circuit Design
The circuit design in Figure 4 shows the power connections for the power supply: the 3.3V to VDDI/O is the only input
power source and the 2.5V at VDDRCV, pin 38, is the output of the voltage regulator that needs to supply through the
rest of the 2.5V VDD pins via the 2.5V power plane.
The 2.5V VDD pins make the drop-in replacement with the existing KS8721B/BT part. Table 2 shows the drop-in
replacement from the existing KS8721B/BT to the KS8721SL/BL. Please contact your local Micrel FAE for Application
Note AN-117, “Drop-in Replacement with KS8721BT.”
2.5V/3.3V Supply 3.3V Supply with Built-in Regulator
Part Number Package Part Number Package
KS8721B 48-SSOP KS8721SL 48-SSOP
KS8721BT 48-TQFP KS8721BL 48-LQFP
KS8721BI 48-SSOP KS8721SLI 48-SSOP
Table 2. Drop-In Replacement
June 2009 18 M9999-062509-1.3
2. Anexos 107
Micrel, Inc. KS8721BL/SL
48-Pin LQFP (LQ)
MICREL, INC. 2180 FORTUNE DRIVE SAN JOSE, CA 95131 USA

TEL +1 (408) 944-0800 FAX +1 (408) 474-1000 WEB http:/www.micrel.com
The information furnished by Micrel in this data sheet is believed to be accurate and reliable. However, no responsibility is assumed by Micrel for
its use. Micrel reserves the right to change circuitry and specifications at any time without notification to the customer.
Micrel Products are not designed or authorized for use as components in life support appliances, devices or systems where malfunction of a
product can reasonably be expected to result in personal injury. Life support devices or systems are devices or systems that (a) are intended for
surgical implant into the body or (b) support or sustain life, and whose failure to perform can be reasonably expected to result in a significant
injury to the user. A Purchaser’s use or sale of Micrel Products for use in life support appliances, devices or systems is a Purchaser’s own risk
and Purchaser agrees to fully indemnify Micrel for any damages resulting from such use or sale.
© 2004 Micrel, Incorporated.
June 2009 35 M9999-062509-1.3
108 2. Anexos
LM5085 75V Constant On-Time PFET Buck Switching Controller

December 17, 2009
LM5085
75V Constant On-Time PFET Buck Switching Controller

The LM5085 is a high efficiency PFET switching regulator ■ LM5085Q is an Automotive Grade product that is AEC-
controller that can be used to quickly and easily develop a Q100 grade 1 qualified (-40°C to 125°C operating junction
small, efficient buck regulator for a wide range of applications. temperature)
This high voltage controller contains a PFET gate driver and ■ Wide 4.5V to 75V input voltage range
a high voltage bias regulator which operates over a wide 4.5V
■ Adjustable current limit using RDS(ON) or a current sense
to 75V input range. The constant on-time regulation principle resistor
requires no loop compensation, simplifies circuit implemen-
tation, and results in ultra-fast load transient response. The ■ Programmable switching frequency to 1MHz
operating frequency remains nearly constant with line and ■ No loop compensation required
load variations due to the inverse relationship between the ■ Ultra-Fast transient response
input voltage and the on-time. The PFET architecture allows ■ Nearly constant operating frequency with line and load
100% duty cycle operation for a low dropout voltage. Either variations
the RDS(ON) of the PFET or an external sense resistor can be ■ Adjustable output voltage from 1.25V
used to sense current for over-current detection.
■ Precision ±2% feedback reference
■ Capable of 100% duty cycle operation
■ Internal soft-start timer
■ Integrated high voltage bias regulator
■ Thermal shutdown
Package
■ MSOP-8EP
■ MSOP-8
■ LLP-8 (3 mm x 3 mm)
Typical Application, Basic Step Down Controller
30057701
© 2009 National Semiconductor Corporation 300577 www.national.com
2. Anexos 109
LM5085
Block Diagram
30057719
Sense resistor method shown for current limit detection.
Minimum output ripple configuration shown.
www.national.com 10
110 2. Anexos
LM5085
For tON in Equation 11 use the minimum on-time at the SW specifications to determine worst case situations, the toler-
node. To determine this time period add the “Minimum on- ance of the minimum on-time (tON-4) and the current limit off-
time in current limit” specified in the Electrical Characteristics times (tOFF(CL1) through tOFF(CL4)) track each other over the
(tON-4) to the difference of the turn-off and turn-on delays of process and temperature variations. A device which has an
the PFET. For tOFF use the value in the graph “Off-Time vs. on-time at the high end of the range will have an off-time that
VIN and VFB”, or use Equation 8, where VFB is equal to zero is at the high end of its range.
volts. When using the minimum or maximum limits of those
30057725
FIGURE 2. Current Limit Sensing
VCC REGULATOR Similar to NFETs, the case or exposed thermal pad for a
The VCC regulator provides a regulated voltage between the PFET is electrically connected to the drain terminal. When
VIN and the VCC pins to provide the bias and gate current for designing a PFET buck regulator the drain terminal is con-
the PFET gate driver. The 0.47 µF capacitor at the VCC pin nected to the switching node. This situation requires a trade-
must be a low ESR capacitor, preferably ceramic as it pro- off between thermal and EMI performance since increasing
vides the high surge current for the PFET’s gate at each turn- the PC board area of the switching node to aid the PFET
on. The capacitor must be located as close as possible to the power dissipation also increases radiated noise, possibly dis-
VIN and VCC pins to minimize inductance in the PC board rupting the circuit operation. Typically the switching node area
traces. is kept to a reasonable minimum and the PFET peak current
Referring to the graph “VCC vs. VIN”, the voltage across the is derated to stay within the recommended temperature rating
VCC regulator (VIN – VCC) is equal to VIN until VIN reaches of the PFET. The RDS(ON) of the PFET determines a portion
approximately 8.5V. At higher values of VIN, the voltage at of the power dissipation in the PFET. However, PFETs with
the VCC pin is regulated at approximately 7.7V below VIN. very low RDS(ON) usually have large values of gate charge. A
The VCC regulator has a maximum current capability of at PFET with a higher gate charge has a corresponding slower
least 20 mA. The regulator is disabled when the LM5085 is switching speed, leading to higher switching losses and af-
shutdown using the RT pin, or when the thermal shutdown is fecting the PFET power dissipation.
activated. If the PFET RDS(ON) is used for current limit detection, note
that it typically has a positive temperature coefficient. At 100°
PGATE DRIVER OUTPUT C the RDS(ON) may be as much as 50% higher than the value
The PGATE pin output swings between VIN (Q1 off) and the at 25°C which could result in incorrect current limiting if not
VCC pin voltage (Q1 on). The rise and fall times depend on accounted for when determining the value of the RADJ resistor.
the PFET gate capacitance and the source and sink currents The PFET Total Gate Charge determines most of the power
provided by the internal gate driver. See the Electrical Chara- dissipation in the LM5085 due to the repetitive charge and
teristics for the current capability of the driver. discharge of the PFET’s gate capacitance by the gate driver
(powered from the VCC regulator). The LM5085’s internal
P-CHANNEL MOSFET SELECTION power dissipation can be calculated from the following:
The PFET must be rated for the maximum input voltage, with PDISS = VIN x ((QG x FS) + IIN) (12)
some margin above that to allow for transients and ringing
which can occur on the supply line and the switching node. where QG is the PFET's Total Gate Charge obtained from its
The gate-to-source voltage (VGS) normally provided to the datasheet, FS is the switching frequency, and IIN is the
PFET is 7.7 volts for VIN greater than 8.5V. However, if the LM5085's operating current obtained from the graph "Input
circuit is to be operated at lower values of VIN, the selected Operating Current vs. VIN". Using the Thermal Resistance
PFET must be able to fully turn-on with a VGS voltage equal specifications in the Electrical Characteristics table, the ap-
to VIN. The minimum input operating voltage for the LM5085 proximate junction temperature can be determined. If the
is 4.5V. calculated junction temperature is near the maximum oper-
ating temperature of 125°C, either the switching frequency
13 www.national.com
2. Anexos 111
LM5085
CVCC: The capacitor at the VCC pin (from VIN to VCC) pro- imum input voltage. The Total Gate Charge for the Si7465
vides not only noise filtering and stability for the VCC regula- PFET is specified to be 40 nC (max) in its data sheet. There-
tor, but also provides the surge current for the PFET gate fore the total power dissipation within the LM5085 is calcu-
drive. The typical recommended value for CVCC is 0.47 µF. A lated to be:
good quality, low ESR, ceramic capacitor is recommended. PDISS = 55V x ((40 nC x 300 kHz) + 1.4 mA) = 737 mW
CVCC must be located as close as possible to the VIN and
VCC pins. If the selected PFET has a Total Gate Charge Using an MSOP-8EP package with a θJA of 46°C/W produces
specification of 100 nC or larger, or if the circuit is required to a temperature rise of 34°C from junction to ambient.
operate at input voltages below 7 volts, a larger capacitor may
be required. The maximum recommended value for CVCC is Final Design Example Circuit
1 µF. The final circuit is shown in Figure 4, and its performance is
IC Power Dissipation: The maximum power dissipated in the presented in Figure 5 through Figure 8.
LM5085 package is calculated using Equation 12 at the max-
30057742
FIGURE 4. Example Circuit
www.national.com 16
112 2. Anexos
LPC2364/65/66/67/68
Single-chip 16-bit/32-bit microcontrollers; up to 512 kB flash
with ISP/IAP, Ethernet, USB 2.0, CAN, and 10-bit ADC/DAC
Rev. 06 — 1 February 2010 Product data sheet
1. General description
The LPC2364/65/66/67/68 microcontrollers are based on a 16-bit/32-bit ARM7TDMI-S
CPU with real-time emulation that combines the microcontroller with up to 512 kB of
embedded high-speed flash memory. A 128-bit wide memory interface and a unique
accelerator architecture enable 32-bit code execution at the maximum clock rate. For
critical performance in interrupt service routines and DSP algorithms, this increases
performance up to 30 % over Thumb mode. For critical code size applications, the
alternative 16-bit Thumb mode reduces code by more than 30 % with minimal
performance penalty.
The LPC2364/65/66/67/68 are ideal for multi-purpose serial communication applications.

They incorporate a 10/100 Ethernet Media Access Controller (MAC), USB full speed
device with 4 kB of endpoint RAM (LPC2364/66/68 only), four UARTs, two CAN channels
(LPC2364/66/68 only), an SPI interface, two Synchronous Serial Ports (SSP), three I2C
interfaces, and an I2S interface. This blend of serial communications interfaces combined
with an on-chip 4 MHz internal oscillator, SRAM of up to 32 kB, 16 kB SRAM for Ethernet,
8 kB SRAM for USB and general purpose use, together with 2 kB battery powered SRAM
make these devices very well suited for communication gateways and protocol
converters. Various 32-bit timers, an improved 10-bit ADC, 10-bit DAC, one PWM unit, a
CAN control unit (LPC2364/66/68 only), and up to 70 fast GPIO lines with up to 12 edge
or level sensitive external interrupt pins make these microcontrollers particularly suitable
for industrial control and medical systems.
2. Features
ARM7TDMI-S processor, running at up to 72 MHz
Up to 512 kB on-chip flash program memory with In-System Programming (ISP) and
In-Application Programming (IAP) capabilities. Flash program memory is on the ARM
local bus for high performance CPU access.
8 kB/32 kB of SRAM on the ARM local bus for high performance CPU access.
16 kB SRAM for Ethernet interface. Can also be used as general purpose SRAM.
8 kB SRAM for general purpose DMA use also accessible by the USB.
Dual Advanced High-performance Bus (AHB) system that provides for simultaneous
Ethernet DMA, USB DMA, and program execution from on-chip flash with no
contention between those functions. A bus bridge allows the Ethernet DMA to access
the other AHB subsystem.
Advanced Vectored Interrupt Controller (VIC), supporting up to 32 vectored interrupts.
General Purpose DMA controller (GPDMA) on AHB that can be used with the SSP
serial interfaces, the I2S port, and the Secure Digital/MultiMediaCard (SD/MMC) card
port, as well as for memory-to-memory transfers.
2. Anexos 113
NXP Semiconductors LPC2364/65/66/67/68

Single-chip 16-bit/32-bit microcontrollers
5. Block diagram
XTAL1
TMS TDI trace signals XTAL2
VDDA
TRST TCK TDO RESET VDD(3V3)
EXTIN0
LPC2364/65/66/67/68 VREF
128/256/ SYSTEM
P0, P1, P2, PLL VSSA, VSS
8/32 kB
TRACE MODULE
512 kB TEST/DEBUG FUNCTIONS
P3, P4 VDD(DCDC)(3V3)
EMULATION
SRAM FLASH INTERFACE
system INTERNAL RC
HIGH-SPEED clock
GPI/O INTERNAL OSCILLATOR
ARM7TDMI-S
70 PINS CONTROLLERS
TOTAL SRAM FLASH
VECTORED
INTERRUPT
CONTROLLER
AHB2 AHB1
AHB AHB
BRIDGE BRIDGE
VBUS
MASTER AHB TO SLAVE USB WITH
ETHERNET 8 kB USB_D+, USB_D−
16 kB PORT AHB BRIDGE PORT 4 kB RAM
RMII(8) MAC WITH SRAM USB_CONNECT
SRAM AND DMA(2)
DMA USB_UP_LED
AHB TO
APB BRIDGE GP DMA
CONTROLLER
EINT3 to EINT0 I2SRX_CLK
EXTERNAL INTERRUPTS
P0, P2 I2STX_CLK
I2SRX_WS
2 × CAP0/CAP1/ I2S INTERFACE I2STX_WS
CAPTURE/COMPARE
CAP2/CAP3 I2SRX_SDA
4 × MAT2, TIMER0/TIMER1/
TIMER2/TIMER3 I2STX_SDA
2 × MAT0/MAT1/
MAT3 SCK, SCK0
MOSI, MOSI0
6 × PWM1 PWM1 SPI, SSP0 INTERFACE MISO, MISO0
2 × PCAP1 SSEL, SSEL0
SCK1
LEGACY GPI/O MOSI1
P0, P1 SSP1 INTERFACE
52 PINS TOTAL MISO1
SSEL1
6 × AD0 A/D CONVERTER MCICLK, MCIPWR

SD/MMC CARD
INTERFACE(1) MCICMD,
MCIDAT[3:0]
AOUT D/A CONVERTER
TXD0, TXD2, TXD3
UART0, UART2, UART3 RXD0, RXD2, RXD3
VBAT 2 kB BATTERY RAM
power domain
domain 22 TXD1
power
RXD1
RTCX1 REAL- UART1 DTR1, RTS1
RTC
RTCX2 TIME
OSCILLATOR DSR1, CTS1, DCD1,
CLOCK
RI1
RD1, RD2
WATCHDOG TIMER CAN1, CAN2(2)
TD1, TD2
SCL0, SCL1, SCL2

SYSTEM CONTROL I2C0, I2C1, I2C2 SDA0, SDA1, SDA2
002aac566
(1) LPC2367/68 only.

(2) LPC2364/66/68 only.
Fig 1. LPC2364/65/66/67/68 block diagram
LPC2364_65_66_67_68_6 © NXP B.V. 2010. All rights reserved.
Product data sheet Rev. 06 — 1 February 2010 5 of 59
114 2. Anexos

4.0 GB 0xFFFF FFFF

AHB PERIPHERALS
3.75 GB 0xF000 0000
APB PERIPHERALS
3.5 GB 0xE000 0000
3.0 GB 0xC000 0000
RESERVED ADDRESS SPACE
2.0 GB 0x8000 0000

BOOT ROM AND BOOT FLASH
(BOOT FLASH REMAPPED FROM ON-CHIP FLASH)

0x7FE0 3FFF
ETHERNET RAM (16 kB)
0x7FE0 0000
0x7FD0 1FFF
GENERAL PURPOSE OR USB RAM (8 KB)
0x7FD0 0000

0x4000 8000
0x4000 7FFF
32 kB LOCAL ON-CHIP STATIC RAM (LPC2365/66/67/68)
0x4000 2000
0x4000 1FFF
8 kB LOCAL ON-CHIP STATIC RAM (LPC2364)
1.0 GB 0x4000 0000
RESERVED FOR ON-CHIP MEMORY
0x0008 0000
0x0007 FFFF
TOTAL OF 512 kB ON-CHIP NON-VOLATILE MEMORY (LPC2367/68)
0x0004 0000
0x0003 FFFF
TOTAL OF 256 kB ON-CHIP NON-VOLATILE MEMORY (LPC2365/66)
0x0002 0000
0x0001 FFFF
TOTAL OF 128 kB ON-CHIP NON-VOLATILE MEMORY (LPC2364)
0.0 GB 0x0000 0000
002aac577
Fig 4. LPC2364/65/66/67/68 memory map
7.5 Interrupt controller

The ARM processor core has two interrupt inputs called Interrupt Request (IRQ) and Fast
Interrupt Request (FIQ). The VIC takes 32 interrupt request inputs which can be
programmed as FIQ or vectored IRQ types. The programmable assignment scheme
means that priorities of interrupts from the various peripherals can be dynamically
assigned and adjusted.
2. Anexos 115

14. Package outline
LQFP100: plastic low profile quad flat package; 100 leads; body 14 x 14 x 1.4 mm SOT407-1
c
y
X
A
75 51
76 50
ZE
E HE A A2 (A 3)
A1
wM
θ
bp
Lp
pin 1 index L
100 detail X
26
1 25
ZD v M A
e w M
bp
D B
HD v M B
0 5 10 mm
scale
DIMENSIONS (mm are the original dimensions)

A
UNIT max. A1 A2 A3 bp c D (1) E (1) e HD HE L Lp v w y Z D (1) Z E (1) θ
mm 1.6
0.15 1.45 0.27 0.20 14.1 14.1 16.25 16.25 0.75 1.15 1.15 7o
0.25 0.5 1 0.2 0.08 0.08 o
0.05 1.35 0.17 0.09 13.9 13.9 15.75 15.75 0.45 0.85 0.85 0
Note
1. Plastic or metal protrusions of 0.25 mm maximum per side are not included.
OUTLINE REFERENCES EUROPEAN

ISSUE DATE
VERSION IEC JEDEC JEITA PROJECTION
00-02-01
SOT407-1 136E20 MS-026
03-02-20
Fig 19. Package outline SOT407-1 (LQFP100)
116 2. Anexos
PulseJack TM
PowerJack T12
www.pulseeng.com
Description:
10/100 Base-TX RJ45 single port with LEDs and integrated magnetics – Designed for most leading PHY
manufacturers with the addition of Power Feeding over the signal pairs according to IEEE 802.3af
Features and Benefits:

RoHS- peak wave solder temperature rating 260°C
Single port Connector for PoE applications
Contains Surge Suppression to protect IC from power spikes
Electrical Specifications @ 25°C — Operating Temperature 0°C to +70°C

Insertion
Return Loss Common Mode
Loss Crosstalk Hipot
(db TYP) Rejection
RoHS Tab LEDs TX/RX (dB TYP) (Vrms MIN)
100W (±15W) (dB TYP)
Compliant Option L/R (dB TYP)
1-100 1-10 30 60-90 1-10 30-60 60-100 1-50 50-130 60@
MHz MHz MHz MHz MHz MHz MHz MHz MHz 1 MIN
JK0-0020NL UP Y-G/G -1.0 -20 -16 -12 -40 -35 -30 -26 -20 1500
JK0-0025NL UP Y-G/G - 1.0 -20 -16 -12 -40 -35 -30 -26 -20 1500
JK0-0026NL UP Y-G/G - 1.0 -20 -16 -12 -40 -35 -30 -26 -20 1500
JK0-0044NL UP — - 1.0 -20 -16 -12 -40 -35 -30 -26 -20 1500
NOTES:
1. Both transmit and receive channels meet IEEE 802.3i/u (10/100 Base-T)
and IEEE 802.3af (10/100 Base-T PoE) specifications.
2. LEDs Left/Right: Y-G = Bicolor: yellow/green; G = green.
RJ45 Durability Testing Rating

Part Number Mating Force Unmating Force Durability Plug to Jack
(MAX) (MAX) Retention (MIN)
JK0 Series 5lbs./2.268kgs. 5lbs./2.268kgs. 500 Insertions 20lbs./9.072kgs.
RJ45 Material Specification

Part Shield Contact Housing MSL3
Number Material Finish Material Plating Area Solder Area
2
Material Specification Rating
JK0 20-40µ inches thick nickel Phosphor 15µ inches gold over
Brass Tin matte finish Thermoplastic UL 94 V-0 1
Series over brass Bronze 30-80µ inches nickel
NOTES: 2. NL parts are tin matte finish over nickel.
1. Connector dimensions comply with FCC dimension requirements. 3. MSL - Moisture Sensitivity Level class limits = 1 to 5 (Highest: 1; Lowest: 5).
USA 858 674 8100  Germany 49 7032 7806 0  Singapore 65 6287 8998  Shanghai 86 21 62787060  China 86 755 33966678  Taiwan 886 3 4643715
www.pulseeng.com J415.E (10/09)
2. Anexos 117
PulseJack TM
PowerJack T12
www.pulseeng.com
Mechanical
JK0-00XXNL
JK0-0020NL/0025NL/0026NL
JK0-0044NL
LED Pins
USA 858 674 8100  Germany 49 7032 7806 0  Singapore 65 6287 8998  Shanghai 86 21 62787060  China 86 755 33966678  Taiwan 886 3 4643715
www.pulseeng.com J415.E (10/09)
118 2. Anexos
LM1117/LM1117I 800mA Low-Dropout Linear Regulator

April 2006
LM1117/LM1117I
800mA Low-Dropout Linear Regulator
The LM1117 is a series of low dropout voltage regulators n Available in 1.8V, 2.5V, 2.85V, 3.3V, 5V, and Adjustable
with a dropout of 1.2V at 800mA of load current. It has the Versions
same pin-out as National Semiconductor’s industry standard n Space Saving SOT-223 and LLP Packages
LM317. n Current Limiting and Thermal Protection
The LM1117 is available in an adjustable version, which can n Output Current 800mA
set the output voltage from 1.25V to 13.8V with only two n Line Regulation 0.2% (Max)
external resistors. In addition, it is also available in five fixed n Load Regulation 0.4% (Max)
voltages, 1.8V, 2.5V, 2.85V, 3.3V, and 5V. n Temperature Range
The LM1117 offers current limiting and thermal shutdown. Its — LM1117 0˚C to 125˚C
circuit includes a zener trimmed bandgap reference to as- — LM1117I −40˚C to 125˚C
sure output voltage accuracy to within ± 1%.
The LM1117 series is available in LLP, TO-263, SOT-223, Applications
TO-220, and TO-252 D-PAK packages. A minimum of 10µF
n 2.85V Model for SCSI-2 Active Termination
tantalum capacitor is required at the output to improve the
n Post Regulator for Switching DC/DC Converter
transient response and stability.
n High Efficiency Linear Regulators
n Battery Charger
n Battery Powered Instrumentation
Typical Application
Active Terminator for SCSI-2 Bus
10091905
Fixed Output Regulator
10091928
© 2006 National Semiconductor Corporation DS100919 www.national.com
2. Anexos 119
LM1117/LM1117I
Block Diagram
10091901
Connection Diagrams TO-263

SOT-223
10091944
Top View
10091904
Top View
10091945
TO-220 Side View
LLP
10091902
Top View
TO-252
10091946
When using the LLP package
Pins 2, 3 & 4 must be connected together and
Pins 5, 6 & 7 must be connected together
Top View
10091938
Top View
3 www.national.com
120 2. Anexos
LM1117/LM1117I
Typical Performance Characteristics (Continued)
LM1117-5.0 Line Transient Response
10091911
Application Note nored. The constant current I1 then flows through the output
set resistor R2 and sets the output voltage to the desired
level.
1.0 EXTERNAL CAPACITORS/STABILITY
For fixed voltage devices, R1 and R2 are integrated inside
1.1 Input Bypass Capacitor the devices.
An input capacitor is recommended. A 10µF tantalum on the
input is a suitable input bypassing for almost all applications.
1.2 Adjust Terminal Bypass Capacitor

The adjust terminal can be bypassed to ground with a by-
pass capacitor (CADJ) to improve ripple rejection. This by-
pass capacitor prevents ripple from being amplified as the
output voltage is increased. At any ripple frequency, the
impedance of the CADJ should be less than R1 to prevent the
ripple from being amplified:
1/(2π*fRIPPLE*CADJ) < R1
The R1 is the resistor between the output and the adjust pin.
Its value is normally in the range of 100-200Ω. For example,
with R1 = 124Ω and fRIPPLE = 120Hz, the CADJ should be > 10091917
11µF.
FIGURE 1. Basic Adjustable Regulator
1.3 Output Capacitor
The output capacitor is critical in maintaining regulator sta-
bility, and must meet the required conditions for both mini- 3.0 LOAD REGULATION
mum amount of capacitance and ESR (Equivalent Series The LM1117 regulates the voltage that appears between its
Resistance). The minimum output capacitance required by output and ground pins, or between its output and adjust
the LM1117 is 10µF, if a tantalum capacitor is used. Any pins. In some cases, line resistances can introduce errors to
increase of the output capacitance will merely improve the the voltage across the load. To obtain the best load regula-
loop stability and transient response. The ESR of the output tion, a few precautions are needed.
capacitor should range between 0.3Ω - 22Ω. In the case of Figure 2, shows a typical application using a fixed output
the adjustable regulator, when the CADJ is used, a larger regulator. The Rt1 and Rt2 are the line resistances. It is
output capacitance (22µf tantalum) is required. obvious that the VLOAD is less than the VOUT by the sum of
the voltage drops along the line resistances. In this case, the
2.0 OUTPUT VOLTAGE load regulation seen at the RLOAD would be degraded from
The LM1117 adjustable version develops a 1.25V reference the data sheet specification. To improve this, the load should
voltage, VREF, between the output and the adjust terminal. be tied directly to the output terminal on the positive side and
As shown in Figure 1, this voltage is applied across resistor directly tied to the ground terminal on the negative side.
R1 to generate a constant current I1. The current IADJ from
the adjust terminal could introduce error to the output. But
since it is very small (60µA) compared with the I1 and very
constant with line and load changes, the error can be ig-
9 www.national.com
2. Anexos 121
2.1. Código
Dada la gran extensión del código, se ha optado por incluirla solamente en el formato
electrónico adjunto al libro.
3. Planos
Contenido
Módulo identicador . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
3.0.1. Esquemático . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
3.0.2. Cara superior de la PCB . . . . . . . . . . . . . . . . . . . . . . 127
3.0.3. Cara inferior de la PCB . . . . . . . . . . . . . . . . . . . . . . 129
3.0.4. Distribución de componentes . . . . . . . . . . . . . . . . . . . 131
3.0.5. Diseño de la carcasa exterior . . . . . . . . . . . . . . . . . . . 133
123
Potencia JTAG
+3V3
RN1$1 CTS766
RN1$2 CTS766
RN1$3 CTS766
RN1$4 CTS766
+3V3
POWER_JACKSMD
1u
LG_T679-E1F1-1
+3V3
5V
R3P
0.01/1W
IN OUT
C7P
D1P
1n
C1P C6P ADJ

U$3 M10
J1 VCC 7 IC1 1
2.2uF/100V 8
LED1R
VIN 665K NTRST 2
73.2K
GND C2P 1 47u

25K R1P
ADJ TDI 3 100n

2 R2P
RT TMS 4
2.2uF/100V 6 C1R C2R
+
L1P
R7P
PGATE TCK 5 C1J

V+ C3P
Q1P C8P RTCK 6
29.4K
5 100n 10u
R4P
ISEN MOS TDO 7

2.2uF/100V 1u
EXP
R1R
560
1n RSTN 8
RN1$5 CTS766
RN1$6 CTS766
RN1$7 CTS766
RN1$8 CTS766
C4P 4 3 C9P
+
GND FB 9
D2P
C10PX
10
2.2uF/100V LM5058 33u
EXP
C5P
73.2K
R6PX
R5P
10K
JP2
2.2uF/100V
GND
GND GND GND
46 P0[0] P2[0] 75
47 74
P0[1] P2[1]
98 73
P0[2] P2[2]
99 70
P0[3] P2[3]
81 69
P0[4] P2[4]
80 68
79
78
77
P0[5]
P0[6]
P0[7]
P0[8]
P2[5]
P2[6]
P2[7]
P2[8]
67
66
65
Cámara
76 P0[9] P2[9] 64 VDD
48 53 +3V3
+3V3
P0[10] P2[10]
10/100 Ethernet 49
62
P0[11] P2[11]
52
51 L-EUL0805
C3C
100n
C5C
1n
C10C
100n
C9C
100n C7C
+3V3
P0[15] P2[12] C6C

63 50
P0[16] P2[13]
L1C 100n 100n
61
P0[17]
60 P0[18] P3[25] 27 EXPOS
59 26 CAM_RST
R1M
R2M
4.75K
4.75K
P0[19] P3[26] C2C C4C C8C

58
P0[20]
C11C
57 82 1u 10n 100n 100n
P0[21] P4[28] GND
56 85 AGND
P0[22] P4[29]
100n 100n 100n 100n 100n 100n 100n
+3V3
9
1n4148
SCL0 P0[23]/AD0[0]
+3V3
2.5V GND 8 1 TDO VDD
+3V3
SDA0 P0[24]/AD0[1] TDO

D1M
C1E C2E C3E C4E C5E C6E C7E 7

P0[25]/AD0[2] TDI 2 TDI 2 1
6 3 TMS SHFT_CLKOUT_P VDD
P0[26]/AD0[3] TMS 3 14
25 4 NTRST SHFT_CLKOUT_N VDD
P0[27] TRST +3V3 DGND 4 6
R11E
24 5 TCK SER_DATAOUT_P VDD_LVDS

+3V3
P0[28] TCK
10K
5
U3 LED1 29 100 RTCK SER_DATAOUT_N
R3M
P0[29]/U1D+ RTCK
10K
11 7
C11E LED2 30 RSTN R13C 1K SER_DATAIN_P LVDS_GND
+
L-EUL0805
C9E P0[30]/U1D- 10 12
+
2.5V 7 1 MDIO 14 SER_DATAIN_N LVDS_GND

FB2
L-EUL0805
SW1
VDD_IO1 WDIO RSTOUT 9 13

10uF 24 2 MDC TXD 95 17 R14C 1K BYPASS_CLKIN_P DGND
10uF +2V5A 13 VDD_IO2 WDC P1[0]/ENET_TXD0 RESET 8 48 DGND
R1C
BYPASS_CLKIN_N DGND
10K
6 RXD0 TXD1 94
VDDC RXD0 P1[1]/ENET_TXD1 C12M C_RST
FB1
Q1
42 5 RXD1 TX_EN 93 22
VDD_TX RXD1 P1[4]/ENET_TX_EN XTAL1 22p DGND
GND 31 4 CRS 92 23
GND VDD_RX RXD2 P1[8]/ENET_CRS XTAL2 22p R15C 10 19 32 CAM_RST
38 3 RXD0 91 16 DOUT9 RESET
VDD_RCV RXD3 P1[9]/ENET_RXD0 RTCX1 R12C 10 18 33 C1C
+2V5B 47 9 RXD1 90 18 C11M DOUT8 STANDBY
VDD_PLL RXDV P1[10]/ENET_RXD1 RTCX2 R4C 10 17
10 RX_ER 89 DOUT7
2 RX_CLK P1[14]/ENET_RX_ER 22p GND R5C 10 16 30 100n
C10E TD+ 41 11 RX_ER RX_CLK 88 15 DOUT6 S_CTRL_ADR0
+
7 TX+ RX_ER P1[15]/ENET_REF_CLK VSS R6C 10 15 31

CT 40 MDC 87 31 DOUT5 S_CTRL_ADR1
9 TX- P1[16]ENET_MDC VSS GND R7C 10 41 25 SCL0
10uF TD- 17 TXD0 MDIO 86 41 GND R8C DOUT4 SCLK
+3V3
TXD0 P1[17]/ENET_MDIO VSS 10 42 24 SDA0 DGND

DOUT3
+3V3
+3V3
33 18 TXD1 LED3 32 55 SDATA
1 RX+ TXD1 P1[18] VSS R9C 10 43 DOUT2
OSC_CAM
RD+ 32 19 RCK 33 72
8 RX- TXD2 P1[19] VSS 44 47 3 4
GND RD- 20 RE 34 97 DOUT1 SYSCLK OUT VCC
TXD3 P1[20] VSS 45
+3V3
+3V3
26 15 RX_CLK RRST 35 83 DOUT0
4.7K
R1E
LED0 TX_CLK P1[21] VSS 28 2 1

D1P1 27 16 TX_EN DO0 36 11 R2C 1K 26 OE GND EN
DGND
5 A1 LED1 TX_EN P1[22] VSSA

POE1+ R5E 28 14 TX_ER DO1 37 28 C10M STFRM_OUT
49.9/1%
49.9/1%
49.9/1%
49.9/1%
10 C1 LED2 TX_ER P1[23] VDD 22 35 VDD OSCILLATORSMD

D1P2 POE1- 29 21 DO2 38 54 100n C9M STLN_OUT VAA
C12C
R10E
6 C2 LED3 COL P1[24] VDD 39

330 330 R3C 1K DGND
R7E
R9E
R8E
POE2+ 100n C8M VAA
10n
22 CRS DO3 39 71
11 A2 CRS P1[25] VDD 46 40
POE2- DO4 40 P1[26] VDD 96 C7M 100n R16C PIXCLK VAAPIX
R6E 25 43 13 100n C6M 10 21 FRAME_VALID
PHYAD0 DO5 P1[27] VDD(DCDC) 20 34
8 34 DO6 44 42 100n C5M LINE_VALID AGND
AGND
GND1 FXSD P1[28] VDD(DCDC) LED_OUT 27 38
2.5V
2.5V
12
GND2 RST#
48 RSTN DO7 45
P1[29] VDD(DCDC)
84 C4M 100n LED_OUT AGND
23
GND3
21
P1[30] VDDA
10 100n C3M 29 23 EXPOS
35
GND4 X0
45 20
P1[31] VREF
12 100n C2M RSVD EXPOSURE
10K C1M 100n
36 GND5 X1 46 +2V5B VBAT 19
+3V3
39 100n DGND
JP1
OSC_ETHER
GND6 R2E
43 30
GND7 PD#
RX_CLK 3 OUT VCC 4 44 GND8 37 GND
+3V3
REXT 2
AGND
1
2
3
4
AGND
2 1 1K
6.49k/1%
GND EN 3 5V
10n IN
OSCILLATORSMD GND C8E R3E
FIFO
R4E
GND 1
C_OSC_E DGND
100pF GND
DGND
LED3
4.75K
GND IC1F Q4
R1L DARL NPN
15 1 4.75K LED2
DO0 DI0 Q3
16 2
DO1 DI1 DARL NPN
17 3 R2L
DO2 DI2
18
DO3 DI3
4 4.75KLED_OUT LED1
25 11 Q2
DO4 DI4 DARL NPN
26 12 R3L
DO5 DI5
27 13
DO6 DI6
28 DO7 14
DI7
10 20 9 PIXCLK
RCK WCK GND
R1F
24 5 LV
RE WE
21 8 FV
RRST WRST
22
OE
+3V3
7 TST
19
DEC
10
GND VDD
6
C2F C1F
GND0
23
GND1 100n 100n
AL422b
GND
1 2 3 4
A A
B B
C C
D D
E E
F F
1 2 3 4
1 2 3 4
A A
B B
C C
D D
E E
F F
1 2 3 4
C
D
A
F
4
4
X1
R4E
C_OSC_E
C10E
C8E
C11E
R2E
D1P
C2E
C1E
OSC_ETHER
C1P
C3E C7E
C3P R8E
R1E
R11E
C4E C6E
R3E
R2P FB1 R10E
FB2
C5P R7P C5E
R1P R9E
C10PX
C2P C7PR5P R7E
C8P
C9E
U3
R6PX
U$3
R4P
R6E
C6P
3
3
L1P
R3P R3M
D1M
C_RST
R5E
C4M
C7M
C4P
SW1
D1P2
Q1P
D1P1
C8M
C9P
D2P
U$1
LPC2368
C3M
C6M
R1R
C2M
LED1R
C1R
C9M
C12M
C2R
C1M
R1M
C11M
C5M
IC1
C10M
Q1
C1F
R2M R1F
IC1F
Q2
C2F
R12C
R3L
R5C
R4C
Q3
C6C
R15C
RN1
C1J
R2L C7C
IC1C
R13C
Q4
2
2
R3C
C12C
R14C R6C
JP2
R1L
OSC_CAM
C1C C5C C3CL1C
C9C C11C
R2C
R16C
R1C
C4C C2C R9C
U$1C
C8C C10C
R8C
R7C
1
1
C
D
A
F
4. Presupuesto
Contenido
4.1. Cuadro de precios . . . . . . . . . . . . . . . . . . . . . . . . . . 137
4.1.1. Componentes del módulo capturador . . . . . . . . . . . . . . . 137
4.1.2. PCB del módulo capturador . . . . . . . . . . . . . . . . . . . . 139
4.1.3. Materiales caja prototipo módulo biométrico . . . . . . . . . . 139
4.2. Presupuesto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
135
136 4. Presupuesto
4. Presupuesto 137
4.1. Cuadro de precios

A continuación se muestra el cuadro de precios de cada uno de los módulos que
constituyen el proyecto, donde queda reejado el coste de los componentes que lo integran.
4.1.1. Componentes del módulo capturador

ID Unidades Descripción Costo/u Total (e)
1 2 CAP CER 1500PF 50V X7R 0603 0,013 0,026
2 2 CAP 1000PF 50V CERAMIC X7R 0805 0,049 0,098
3 5 CAP CER 2.2UF 100V X7R 1210 0,737 3,685
4 1 CAP TANT 33UF 10V 10 % LOESR SMD 0,860 0,860
5 1 CAP CERAMIC 1.0UF 10V X5R 0603 0,100 0,100
6 1 INDUCTOR POWER 47UH SMD 0,600 0,600
7 1 MOSFET P-CH 100V DPAK 0,970 0,970
8 1 RES 665 OHM 1/10W 1 % 0603 SMD 0,015 0,015
9 1 RES 29.4 OHM 1/10W 1 % 0603 SMD 0,015 0,015
10 1 RES CURRENT SENSE .010 OHM 1W 1 % 0,350 0,350
11 1 RES 73.2 OHM 1/10W 1 % 0603 SMD 0,067 0,067
12 1 IC BUCK ADJ 8MSOPEP 3,090 3,090
13 1 DIODE SCHOTTKY 100V 3A SMC 0,660 0,660
14 1 IC RECT BRIDGE 400V 1.5A 4SDIP 0,530 0,530
15 1 CONN PWR JACK 2.0X6.3MM SMT 0,990 0,990
16 1 CONN 2.1MM FEMALE PLUG 5.5MM OUT 0,930 0,930
17 1 CAP CER .10UF 100V X7S 0603 0,154 0,154
18 1 CAP CER .47UF 16V X7R 0603 0,092 0,092
19 1 CAP CER 1000PF 50V X7R 10 % 0603 0,016 0,016
20 3 CAP CER 22PF 50V C0G 5 % 0603 0,033 0,099
21 3 CAP ELECT 10UF 100V VS SMD 0,720 2,160
22 3 DIODE GPP 1A 100V SMP 0,279 0,837
23 6 RES 4.75K OHM 1/10W 1 % 0603 SMD 0,015 0,090
24 1 IC REG LDO 800MA 3.3V SOT-223 1,370 1,370
25 4 CAP TANTALUM 10UF 6.3V 20 % SMD 0,200 0,800
26 1 LED CHIPLED 645NM RED DIFF 0805 0,093 0,093
27 1 RES 560 OHM 1/10W 5 % 0603 SMD 0,010 0,010
28 1 CONN HEADER ZH TOP 4POS 1.5MM 0,610 0,610
29 1 CONN TERM CRIMP ZH 28-32AWG TIN 0,017 0,017
30 1 CONN HOUSING ZH 4POS 1.5MM WHT 0,060 0,060
138 4. Presupuesto
31 3 TRANSISTOR DARL NPN 30V SOT23-3 0,272 0,816
32 1 CONN HEADR 2.54MM 20POS GOLD SMD 1,060 1,060
33 1 OSC 50.0000 MHZ 3.3V SMT 1,840 1,840
34 3 FERRITE CHIP 2200OHMS 200MA 0805 0,096 0,288
35 4 RES 49.9 OHM 1/10W 1 % 0603 SMD 0,013 0,055
36 1 RES 6.49 OHM 1/10W 1 % 0603 SMD 0,081 0,081
37 2 RES 330 OHM 1/10W 5 % 0603 SMD 0,009 0,018
38 1 CAP CER 100PF 50V C0G 5 % 0603 0,022 0,022
39 1 Magjack PoE 4,220 4,220
40 1 IC TXRX PHY 10/100 3.3V 48-LQFP 4,610 4,610
41 3 CAP 10nF 50V 0,113 0,339
42 29 CAP 100nF 50V 0,130 3,770
43 1 CAP 1uF 16V 0,100 0,100
44 1 CAP 1nF 50V 0,120 0,120
45 5 RES 1K 1 % 0,100 0,500
46 4 RES 10K 1 % 0,110 0,440
47 3 RES 100K 1 % 0,120 0,360
48 9 RES 10 1 % 0,100 0,900
49 1 OSC 16.0000 MHZ 3.3V SMT 1,840 1,840
50 1 CRYSTAL 12.000 MHZ 18PF SMD 0,410 0,410
51 1 DIODE 75V 150MA SOD323F 0,330 0,330
52 1 IC ARM7 MCU FLASH 512K 100LQFP 12,100 12,100
53 1 micro-interrruptor 0,260 0,260
54 1 IC IMAGE SENSOR MT9V032 21,200 21,200
Total general 43,990
4. Presupuesto 139
4.1.2. PCB del módulo capturador

1 0,2 Revelador Bungard positivo (litro) 4,15 0,83
2 0,2 Atacador: Cloruro Férrico. Comp A (litro) 5,9 1,18
3 3 Atacador: Cloruro Férrico. Comp B (litro) 0,72 2,16
4 68 Placa PCB doble cara cm2 0,04 2,72
Total general 6,89
4.1.3. Materiales caja prototipo módulo biométrico

1 1400 Espuma de poliuretano cm3 0,0001 0,14
2 3 Velo de bra de vidrio cm2 0,279 0,837
3 20 Resina de PVC cl 0,04 0,8
4 4 Catalizador de resina (gramo) 0,3 1,2
Total general 2,98
140 4. Presupuesto
4.2. Presupuesto
Presupuesto componentes módulo biométrico 43,99e
Presupuesto PCB módulo biométrico 6,89e
Presupuesto caja prototipo módulo biométrico 2,98e
Subtotal ejecución material 53,86e
Coste de ingeniería y desarrollo (1000h x 16e/hora) 16000e

Gastos generales (10 %) 1600e
Benecio Industrial (5 %) 800e
IVA(18 %) 3312e
TOTAL PRESUPUESTO 21765,86e

Autentificacion de Usuarios Centralizada Basada en Las Venas de Los Dedos de Las Manos

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Autentificacion de Usuarios Centralizada Basada en Las Venas de Los Dedos de Las Manos

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ESCUELA SUPERIOR DE INGENIERÍA

INGENIERO TÉCNICO INDUSTRIAL EN

AUTENTIFICACIÓN DE USUARIOS CENTRALIZADA

DEPARTAMENTO: INGENIERÍA DE SISTEMAS Y AUTOMÁTICA, TECNOLO-

DIRECTOR DEL PROYECTO: VÍCTOR MANUEL SÁNCHEZ CORBACHO

AUTOR DEL PROYECTO: CARLOS ZACCARO SALVADOR

Cádiz, Septiembre 2010

Fdo: Carlos Zaccaro Salvador

Deseo mostrar mi más sincero agradecimiento a Víctor,

el director de este trabajo, por todos esos ayunos y vacaciones

que nos dedicó a mí y a mis compañeros de proyecto.

1.7.5. Alimentación del sistema . . . . . . . . . . . . . . . . . . . . . 22

1.8.3.4.7. Protocolo TCP . . . . . . . . . . . . . . . . . 89

1.3.1. Aspectos generales de la autenticación y la biometría

Autenticación o autenticación es el acto de establecimiento o conrmación de algo

1.3.1.2. Características de autenticación

Cualquier sistema de identicación ha de poseer unas determinadas características

Económicamente factible para la organización (si su precio es superior al valor de

Soportar con éxito cierto tipo de ataques.

1.3.1.3. Introducción a la biometría

La biometría es una ciencia que se ha desarrollado con el tiempo, gracias a la necesidad

Un sistema biométrico común comprende cinco componentes:

1. Un sensor utilizado para recopilar datos y convertir la información en formato

2. Algoritmos de procesamiento de señal que realizan actividades de control de calidad

3. Un componente para almacenamiento de datos que contiene la información con la

1.3.1.3.1. Historia de la biometría

China fue el primer país en el cual se empleaba la biometría desde, al menos, el

1.3.1.4. Sistemas biométricos

Un sistema biométrico es aquel que realiza la identicación de personas basándose en

1.3.1.4.1. Requisitos de un sistema biométrico

Universalidad: Que cualquier persona posea esta característica biométrica

Unicidad: La existencia de dos personas con una característica exactamente idéntica

Cuanticación: La característica biométrica puede ser medida en forma cuantitativa.

Permanencia: Que la característica debe permanecer sin alteraciones y no cambie

En la tabla 1.1 se recogen las diferentes características de los sistemas biométricos.

1.3.1.4.2. ¾Por qué la biometría?

Actualmente a nivel mundial la población está más relacionada electrónicamente, es

Tabla 1.1: Características de los sistema biométricos

Ojo Ojo Huellas Vascular Vascular Geometría Escritura Voz Cara

1.3.1.5. Sistemas de control de acceso

La seguridad y protección de ocinas, edicios y demás dependencias de una empresa

1.3.1.6. Limitaciones de los Sistemas Biométricos

Para la operación en sistemas biométricos con características biométricas se presentan

La variación que una característica biométrica proporcione signicativamente en todos

b) Ruido en la Captura de los Datos.

condiciones ambientales desfavorables. Se puede producir una comparación incorrecta

La adquisición de los datos biométricos de un individuo durante la autenticación

En un sistema biométrico se espera que cada usuario posea la característica biométrica

1.3.1.7. Rendimiento del Sistema Biométrico

En la Figura 1.2 se muestra una posible distribución de puntuaciones de usuarios y de

Según se sitúe el umbral, la FAR y la FRR varían. El punto en el que la FAR y

1.3.1.8. Precisión y seguridad

FRR (tasa de rechazo erróneo) menos del 0.01 %

FAR (tasa de falso positivo) menos del 0.0001 %

FTE (fallo de enrolamiento) 0,03 %

El organismo independiente de referencia International Biometric Group, que perió-

Se caracteriza por una alta seguridad frente a falsicaciones o robos de identidad,

1.3.2. Principios básicos de captación de imagen

1.3.2.1. Tecnología de sensores

La conversión carga-tensión en los CCD se realiza en la salida del registro después

El costo de fabricación del CCD es mayor que el CMOS.

(a) Subgura a (b) Subgura b

Figura 1.3: Diferencias CMOS-CCD

1.3.1. Aspectos generales de la autenticación y la biometría

Autenticación o autenticación es el acto de establecimiento o conrmación de algo

Cualquier sistema de identicación ha de poseer unas determinadas características

Un sistema biométrico es aquel que realiza la identicación de personas basándose en

Cuanticación: La característica biométrica puede ser medida en forma cuantitativa.

La seguridad y protección de ocinas, edicios y demás dependencias de una empresa

La variación que una característica biométrica proporcione signicativamente en todos

El organismo independiente de referencia International Biometric Group, que perió-

Se caracteriza por una alta seguridad frente a falsicaciones o robos de identidad,

(a) Subgura a (b) Subgura b

UNE157001:2002 Criterios generales para la elaboración de proyectos

UNE1027 Dibujos Técnicos, Plegado de planos

[3] N. Miura, A. Nagasaka, and T. Miyatake, Extraction of nger-vein patterns using

Cálculos de las especicaciones de la lente de la cámara:

National semiconductor RMIITM Specication

Request For Comments TFTP Specication

1.5. Deniciones y abreviaturas

Buer Memoria intermedia.

FIFO Memoria tipo buer de entrada-salida. No tiene direccionamiento, el primer dato

RFID Identicación por radiofrecuencia.