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Identificar y caracterizar las funciones digitales ms relevantes de carcter combinacional. Analizar funciones y circuitos combinacionales, interpretando los esquemas y describiendo su funcionamiento. Definir circuitos combinacionales, seleccionando los componentes precisos y aplicando los procedimientos de diseos necesarios. Montar, ensayar y poner a punto los circuitos formados por dispositivos combinacionales.
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A. Sistema binario
Aunque en las Unidades anteriores hemos hecho alguna referencia a la equivalencia entre el sistema decimal y el sistema binario, ste es el momento de efectuar el estudio de este ltimo sistema de numeracin, describiendo los procesos de transformacin de decimal a binario y viceversa. El sistema en base dos utiliza nicamente los smbolos 0 y 1. A cada cifra o dgito de un nmero binario se le denomina bit (acrnimo de BInary digiT, dgito binario). La combinacin que representa un nmero, una letra, un signo o una orden, formada por un conjunto de bits, recibe el nombre de palabra. Como veremos en esta y en sucesivas Unidades, la palabra suele tener un formato concreto de 4, 8, 16, 32,... bits. Un nmero binario, como otro representado en cualquier base o sistema de numeracin, puede presentarse de forma polinmica:
2 10 0
2 5 1
2 2 0
2 1
El nmero expresado en binario ser 101011. Para convertir a binario un nmero decimal fraccionario, se multiplica ste por dos. La parte decimal del resultado se vuelve a multiplicar por dos, y as sucesivamente, hasta que el resultado del producto sea un valor entero, o se obtenga la precisin deseada. El nmero binario quedar formado por la sucesin de las partes enteras resultantes de los productos. Ejemplo: Pasar 0,5625 a binario: 0,5625 . 2 = 1,1250 0,125 . 2 = 0,250 0,25 . 2 = 0,5 0,5 . 2 = 1,0 El nmero binario equivalente ser 0,1001. Como es lgico, con los nmeros binarios tambin se pueden realizar operaciones matemticas. De la suma y resta binaria nos ocuparemos en la Unidad 4, cuando examinemos los circuitos sumadores. Otro sistema de numeracin muy utilizado tambin en circuitos digitales es el hexadecimal, que desarrollaremos ms adelante, en la Unidad 9, cuando tratemos la parte correspondiente a las memorias.
Los coeficientes an, an1 ... a1, a0, etc., representan ordenadamente las cifras del nmero binario y b es la base del sistema de numeracin; es decir, en este caso: b = 2. Si los trminos se expresan en base diez y se suman todos ellos, se puede obtener el equivalente decimal del nmero binario al que representa. Ejemplos: a) Pasar el nmero 101101 en base dos a decimal. 1 . 25 + 0 . 2 4 + 1 . 2 3 + 1 . 2 2 + 0 . 2 1 + 1 . 2 0 = = 32 + 0 + 8 + 4 + 0 + 1 = 45
B. Cdigos
b) Pasar 0,1001 a decimal. 1 . 21 + 0 . 22 + 0 . 23 + 1 . 24 = 11 + 14 = 0,5625 2 2 Para pasar un nmero decimal entero binario, se realizan divisiones sucesivas entre dos, hasta que el ltimo cociente sea inferior a dos. El nmero binario ser el formado por el ltimo cociente, que ser el bit de mayor peso, y los restos de cada divisin. Como hemos indicado anteriormente, la informacin que haya de ser procesada mediante circuitos digitales, o transmitida de unas unidades a otras, debe ser previamente codificada. En general, un cdigo es un conjunto de unidades de informacin relacionadas de forma sistemtica y biunvoca con otro conjunto de signos y smbolos segn unas determinadas reglas de traduccin fijadas de antemano. Los cdigos que se utilizan en los sistemas digitales son binarios, es decir, combinaciones de unos y de ceros.
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La informacin que se puede codificar no se limita, exclusivamente, a cantidades numricas, sino que se extiende a signos operativos, letras, instrucciones, etc. Cuando decamos anteriormente que el nmero decimal 9 se representa en sistema binario como 1001, debe entenderse que el nmero 9 se codifica de esa manera para aplicar la informacin a un circuito lgico. Cuando establecemos una relacin anloga entre los nmeros 0, 1, 2, 3, 4, 5, etc., y un conjunto de combinaciones binarias como la indicada, estamos creando uno de los mltiples cdigos posibles. Los cdigos ms comunes utilizados para convertir cantidades numricas son: Binario natural. Decimal Codificado en Binario o BCD (Binary Codified Decimal): Natural. Exceso tres. Aiken.
Los cdigos ms habituales que se emplean para corregir un dato numrico mal transmitido son los de la familia Hamming.
Veremos su estructura y composicin seguidamente, y comprobaremos sus ventajas e inconvenientes en la Unidad siguiente, cuando abordemos la suma y la resta binarias. En muchas ocasiones es necesario utilizar cdigos alfanumricos que conviertan nmeros, letras, signos e instrucciones. El ms utilizado es el ASCII. Por otra parte, cuando la informacin deba ser transmitida, es conveniente utilizar cdigos que verifiquen la veracidad de la comunicacin detectando el error, en caso de producirse, o incluso corrigindolo. Los cdigos detectores ms utilizados son los de paridad. Tambin son comunes otros, conocidos como 2 entre 5 y 2 entre 7 o biquinario. En estos dos ltimos casos, las combinaciones estn formadas por cinco y siete bits, respectivamente; de todos ellos, en ambos casos, solamente dos son unos.
Sistema decimal 0 1 2 3 4 5 6 7 8 9 BCD natural 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001
Tabla 3.1. Equivalencia entre el sistema decimal y los cdigos de la familia BCD.
43 03
0 1 2 3 4 5 6 7 8 9
0011 0100 0101 0110 0111 1000 1001 1010 1011 1100
1 0 1 1 0 0 1 1 0 1
ASCII
El Cdigo Normalizado Estadounidense para Intercambio de Informacin, aceptado internacionalmente y mucho ms conocido como ASCII (American Standard Code for Information Interchange), permite representar cifras decimales, caracteres alfabticos, signos especiales y diversas rdenes de control para perifricos (impresoras, pantallas, etctera). En la Tabla 3.2 se muestra el ASCII formado por ocho bits, de los cuales el de la izquierda es un bit de paridad. El bit b7 es el ms significativo o de mayor peso de la combinacin. En consecuencia, el formato queda constituido de la siguiente manera:
P b7 b6 b5 b4 b3 b2 b1
Cdigos de paridad
Los cdigos de paridad se forman aadiendo un bit ms a los del cdigo base. Pueden ser de paridad par o impar. En el primer caso, el nmero de unos, incluido el de paridad, debe ser par y en el segundo impar. En la Tabla 3.3 se muestra, como ejemplo, el cdigo de paridad impar formado a partir del BCD exceso tres. El bit de paridad se genera mediante un circuito combinacional muy sencillo denominado generador de paridad, que se construye con puertas O exclusiva. La deteccin se realiza comprobando (mediante un circuito detector, formado tambin por puertas O exclusiva) que el nmero de unos en cada combinacin es siempre par o impar, segn el caso.
b7 b6 b5 b4 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 b3 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 b2 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 b1
0
0 0 0 0
16
0 0 1 1
32
0 1 0 2
48
0 1 1 3
64
1 0 0 4
80
1 0 1 5
96
1 0 0 6
112
1 1 1 7 p
113
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
0
1
NUL
17
DLE
33
SP
49
0
65
@
81
P
97
a
98 114
1
2
SOH
18
DC1
34
!
50
1
66
A
82
Q R
83 99
q r
115
2
3
STX
19
DC2
35
51
2
67
B C
68 84
b c
100 116
3
4
ETX
20
DC3
36
#
52
3 4
53 69
S T
85 101
s t
117
4
5
EOT
21
DC4
37
$ %
38 54
D E
70 86
d e
102 118
5
6
ENQ
22
NAK SYN
23 39
5 6
55 71
U V
87 103
u v
119
6
7
ACK BEL
8 24
&
40 56
F G
72 88
f g
104 120
7 8
9
ETB CAN
25 41
7 8
57 73
W X
89 105
w x
121
BS HT
10 26
( )
42 58
H I
74 90
h i
106 122
9 10
11
EM SUB
27 43
9 :
59 75
Y Z
91 107
y z
123
LF VT
12 28
* +
44 60
J K
76 92
j k
108 124
11 12
13
ESC FS
29 45
; <
61 77
[ \
93 109
{ |
125
FF CR
14 30
,
46 62
L M
78 94
l m
110 126
13 14
15
GS RS
31 47
= >
63 79
] ^
95 111
} ~
127
SO SI
. /
N O
n o
15
US
DEL
44 03
Cdigo Hamming
Los cdigos correctores proporcionan el lugar que ocupa el bit errneo. Mediante el circuito adecuado se puede corregir automticamente el fallo detectado en la informacin recibida. Se utilizan, fundamentalmente, en procesos industriales. El cdigo corrector ms utilizado es el Hamming, en el cual cada combinacin est formada por siete bits y para cuya construccin se parte tambin de los cdigos de la familia BCD. En la Tabla 3.4 aparece el cdigo Hamming formado a partir del BCD natural. Las columnas b7 , b6 , b5 y b3 corresponden al cdigo BCD natural. Las b1, b2 y b4 se construyen de forma que en cada una de las siguientes combinaciones el nmero de unos sea par: b1-b3-b5-b7 b2-b3-b6-b7 b4-b5-b6-b7 El bit b 1 se puede obtener a partir de la siguiente expresin: b4 = b3 b5 b7
Por otra parte, el detector de errores debe generar tres funciones que cumplan las condiciones siguientes: C1 = b1 b3 b5 b7 C2 = b2 b3 b6 b7 C3 = b4 b5 b6 b7
El nmero decimal equivalente a la combinacin binaria C3 C2 C1 indicar el lugar del bit cuyo valor se ha invertido. El propio sistema receptor debe ser capaz de cambiar el valor del bit errneo o mal transmitido por su valor adecuado, mediante un circuito corrector. Cuando no exista error en la transmisin, el valor de las funciones C1, C2 y C3 ser cero en los tres casos, porque, en las combinaciones que se obtienen al asignar valores a los diferentes bits que las constituyen, el nmero de unos ser par. Para comprender la forma de operar, supongamos que al transmitir el nmero siete decimal, cuyo valor codificado mediante Hamming es 0110100, se produce un error y la combinacin recibida es 0110000. El valor de cada una de las funciones C1, C2 y C3 ser: C1 = 0 0 1 0 = 1 C2 = 0 0 1 0 = 1
Es decir, mediante una funcin O exclusiva de tres variables. De la misma manera, b2 y b4 se generan con puertas del mismo tipo, tomando como referencia las funciones: b2 = b3 b6 b7 b4 = b5 b6 b7
b7 0 1 2 3 4 5 6 7 8 9 0 0 0 0 0 0 0 0 1 1 b6 0 0 0 0 1 1 1 1 0 0 b5 0 0 1 1 0 0 1 1 0 0
C3 = 0 1 1 0 = 0
La combinacin C3 C2 C1 ser en este caso 011, que equivale al nmero tres decimal. Esto quiere decir que el bit equivocado es el b3, es decir, el tercero comenzando a contar por la derecha.
b4 0 0 1 1 1 1 0 0 1 1 b3 0 1 0 1 0 1 0 1 0 1 b2 0 1 0 1 1 0 1 0 1 0 b1 0 1 1 0 0 1 1 0 1 0
45 03
Conectar las salidas a tres puertas inversoras y completar la Tabla 3.5. Conectar la entrada EI (Enable Input) a un nivel bajo de tensin. Dibujar el circuito completo (incluyendo el CI 7404, los dispositivos de entrada y los sealizadores de salida). Responder a las siguientes preguntas: Cul es el nivel activo que hay que aplicar a las entradas? Qu quiere decir que el decodificador es prioritario? Comprobar lo que ocurre cuando se activan simultneamente las Entradas 2, 3 y 4. Observando la Tabla 3.5, indicar: Qu funcin cumple la entrada EI ? Observar qu ocurre cuando aparece el nivel bajo de tensin en esta entrada. Qu informacin suministran las salidas EO (Enable Output) y GS (Group Signal)? Entradas
0 X X X X X X X 0 1 X X X X X X 0 1 2 X X X X X 0 1 1 3 X X X X 0 1 1 1 4 X X X 0 1 1 1 1 5 X X 0 1 1 1 1 1 6 X 0 1 1 1 1 1 1 7 0 1 1 1 1 1 1 1 A2 Salidas A1 A0
En la Figura 3.1 se muestra el smbolo y el diagrama de conexin del codificador prioritario 74148, fabricado en tecnologa TTL.
Salidas
Entradas de datos 3 13 2 12 1 11
Vcc
16
EO
15
GS
14
Salida de datos 0 A0 9
10
EO GS
4 5 6
A0
7
EI
A2 A1
1 4
2 5
3 6
4 7
EI
A2
A1 GND
Salidas de datos
Tabla 3.5.
de dispositivos o circuitos, las entradas y las salidas deben estar relacionadas mediante la expresin: N = 2n, donde N es el nmero de entradas y n es el nmero de salidas. En la Tabla 3.6 se muestran todas las salidas y todas las entradas del codificador. En este caso, la tabla de verdad se diferencia de las representadas en los captulos anteriores, ya que, en la parte de la izquierda, no aparecen todas las combinaciones que se pueden construir con las variables de entrada.
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En la tabla del codificador 74148 es suficiente con recoger aquellas combinaciones que se corresponden con los ocho primeros nmeros del sistema decimal. Por otra parte, veremos que aparecen entradas y salidas complementarias o de control que completan las prestaciones de los dispositivos. Como se puede observar en este caso, el nivel activo a la entrada es el 0. Por otra parte, las salidas proporcionan el valor codificado de la entrada activa en forma negada. Por las razones expuestas, las variables de entrada y las funciones de salida aparecen con un signo de inversin en la Tabla 3.6 y con un circulito o un tringulo en el diagrama de conexin de la Figura 3.1. Estos signos sern frecuentes en los diagramas y tablas de todos los dispositivos a partir de ahora. El terminal EI es una entrada de habilitacin o inhibicin que permite codificar al dispositivo cuando se le aplica un nivel bajo (L, de low). En caso contrario, es decir, cuando est a nivel alto (H, de high), sea cual sea el estado de las entradas, el circuito se inhibe y no codifica, apareciendo un nivel alto en todas y cada una de las salidas, incluidas EO y GS. La salida habilitada, EO, indica, mediante un nivel bajo, que ninguna entrada est activada, estando habi litado el dispositivo para codificar ( EI = L). Por el contrario, si al menos una de las lneas est activada,EO responder con un nivel alto. Por ltimo, GS muestra un nivel bajo cuando alguna de las entradas est activada, siendo su estado el inverso cuando todas las entradas estn inactivas o el circuito est inhibido.
Como veremos, estos tres terminales juegan un papel importante cuando se conectan varios dispositivos en cascada. Observando la parte de las lneas de entrada ( 0 a 7) de la Tabla 3.6, podemos comprobar que aparece una cantidad considerable de trminos indiferentes. Esto indica que, cuando una determinada entrada est activada (nivel L), el dispositivo codifica el nmero correspondiente a esa entrada sea cual sea el estado de todas las lneas que se encuentren a su izquierda; es decir, el circuito reconoce la entrada de valor ms alto. Por esta razn se dice que el 74148 es un codificador prioritario. Es posible obtener las funciones del codificador (A2, A1, A , GS y EO) a partir de las variables de entrada ( EI, 0, 1, 2, 3, 4, 5, 6 y 7). Para ello, es necesario considerar los trminos indiferentes de las entradas como ceros y como unos, de tal manera que cada uno de ellos dar lugar a dos combinaciones diferentes. El proceso es largo y complejo. Como todo circuito combinacional, el decodificador 74148 est constituido por un conjunto de puertas lgicas de varios tipos. En la Figura 3.2 se muestra el diagrama lgico completo. Las puertas que tienen un crculo a la entrada son inversores normales. El smbolo indica que el nivel activo es el cero, pero su funcionamiento es idntico al de la funcin complemento analizada en la Unidad 1.
0
(10) (15)
EO
(14) 1 (11)
GS
(12)
(9)
A0
(1)
_ EI H L L L L L X L L L
Entradas Salidas _ _ _ _ _ _ _ _ _ _ _ _ _ 0 1 2 3 4 5 6 7 A2 A1 A0 GS EO
X H X X X X X X X H X H X X X X X X L H X H X X X X L L H H X H X X X X H H H H X H X X X L H H H H X H X X L H H H H H X H X L H H H H H H X H L H H H H H H H H H L L L L H H H H H H L L H H L L H H H H L H L H L H L H H H L L L L L L L L H L H H H H H H H H
(2) (7) A1
(3)
(4) (6)
7 EI
(5) (6)
A2
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Ensayo y experimentacin con un circuito formado por un decodificador BCD/7 segmentos y un display 3
En la Figura 3.3 se muestra el smbolo y el diagrama de conexin del decodificador 7447 y en la Figura 3.4 el circuito de conexin a un display de 7 segmentos. Este elemento est constituido por siete LED (diodos emisores de luz) cuyos nodos estn conectados a un punto comn, VCC, de alimentacin. Representar, en la Tabla 3.7, la relacin entre todas las posibles combinaciones binarias aplicadas a las entradas y la informacin suministrada por el display, rellenando los segmentos que se iluminan en cada caso.
Responder a las siguientes preguntas: Qu funcin realiza la entrada LT (Lamp Test)? Aplicar un nivel bajo a esta entrada. Qu funcin realiza la entrada RBI (Ripple Blanking Input)? Conectarla a nivel bajo y aplicar la combinacin 0000 a las entradas ABCD. Observar la Tabla 3.9 e indicar en qu casos RB/RB0 (Blanking Input/Ripple Blanking Output) se comporta como entrada y en qu otros como salida.
Salidas
f Vcc a a f e g d b c
Vcc
16
f
15
g
14
a
13
b
12
c
11
d
10
e
9
e
d Vcc c
de
7x150
15 14 13 12 11 10 9
de
8
B
1
7447
C
2
LT
Entradas
A GND
Entradas
Tabla 3.7.
48 03
En consecuencia, aqu no se cumple la norma. Esto otorga al 7447 el sobrenombre de convertidor de cdigo. Como se puede comprobar, en este caso el nivel activo a la entrada es el uno, es decir, las combinaciones binarias aplicadas a las entradas A, B, C y D deben presentarse de forma directa. Sin embargo, las salidas que activan en cada caso los segmentos correspondientes al nmero decimal equivalente a la entrada binaria muestran un nivel lgico cero. La entrada LT (Lamp Test) se utiliza para comprobar, mediante un nivel activo bajo, el estado de los diodos que constituyen los segmentos del display. En condicio nes normales, LT debe permanecer a nivel lgico alto y, cuando se aplica un nivel bajo, sea cual sea el estado de las otras entradas, todas las salidas pasan a nivel bajo, iluminndose los siete segmentos.
_ _ RBI H X X X X X X X X X X X X X X X X L X
Entradas
D L L L L L L L L H H H H H H H H X L X C L L L L H H H H L L L L H H H H X L X B L L H H L L H H L L H H L L H H X L X A L H L H L H L H L H L H L H L H X L X
BI/RBO
_ a L H L L H L H L L L H H H L H H H H L
_ b L L L L L H H L L L H H L H H H H H L
_ c L L H L L L L L L L H L H H H H H H L
Salidas _ _
d L H L L H L L H L H L L H L L H H H L e
_ f L H H H L L L H L L H H L L L H H H L
_ g H H L L L L L H L L L L L L L H H H L
H H H H H H H H H H H H H H H H L L H
L H L H H H L H L H L H H H L H H H L
49 03
(7)
(13)
(1)
(12)
Por el contrario, la funcin RBI (Ripple Blanking Input), a travs de la entrada del mismo nombre, apaga todos los segmentos del display aplicando un nivel alto a las salidas, cuando todas las entradas A, B, C y D se encuen tran en ese mismo estado lgico y la entrada LT a nivel alto. Por tanto, esta lnea se utiliza para suprimir el cero. RB/RBI (Blanking Input-Ripple Blanking Outpt) es una salida que siempre muestra un nivel alto, salvo en las condiciones expuestas anteriormente, es decir, cuando RBI y A, B, C y D estn a nivel bajo. Por otra parte, este mismo terminal puede ser utilizado como entrada, de tal manera que, cuando se aplica directamente un nivel bajo, todas las salidas muestran un nivel alto, sea cual sea el estado de todas las dems entradas. Como en el caso del apartado anterior, es posible deducir las funciones de salida a partir de las variables de entrada, pero el proceso tambin es aqu muy laborioso. Por ltimo, en la Figura 3.5 de la pgina siguiente se muestra el diagrama lgico del decodificador 7447, formado por un conjunto de puertas de diferentes tipos.
(11) C (2)
(10) D (6)
(14)
Vcc
Decenas (2)
Vcc
Unidades (1)
Vcc
fg
fg
fg
7447
D C B A
BI/ RBO RBI
7447
LT D C B A H L
BI/ RBO RBI
7447
LT D C B A
BI/ RBO RBI
LT
50 03
Actividad en el aula
Ensayo y experimentacin con un multiplexador 74151 Dibujar el circuito completo (incluyendo los dispositivos de entrada y los sealizadores de salida). Comparar los valores obtenidos en Y con los de las entradas de datos para cada combinacin de CBA.
En la Figura 3.7 se muestra el smbolo y el diagrama de conexin del multiplexador 74151 fabricado en tecnologa TTL. Conectar la entrada de inhibicin S a nivel bajo y completar la Tabla 3.9.
Entradas de datos
Entradas de seleccin
Lneas de seleccin
C 0 0 0 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 A 0 0 1 1 0 0 1 1 0 0 1 1 1 0 1 1 D0 0 1 X X X X X X X X X X 0 X X 1 D1 X X 0 1 X X X X X X X X X X X X D2 X X X X 0 1 X X X X X X X X X X
Entradas
D3 X X X X X X 0 1 X X X X X X X X D4 X X X X X X X X 0 1 X X X X X X D5 X X X X X X X X X X 0 1 X X X X D6 X X X X X X X X X X X X 0 1 X X D7 X X X X X X X X X X X X X X 0 1
Salidas
Y W
Vcc
16
D4
15
D5
14
D6
13
D7
12
A
11
B
10
C
9
D4 D5 D6 D7 D3 D 2 D1 D 0 Y
B C
0 0 0 0 0 1 1 1 1 1 1 1 X Tabla 3.9.
D3
D2
D1
D0
S GND
Entradas de datos
Salidas Inhibicin
51 03
Enable D0
(7) (4)
D1
(3)
D2 Entradas de datos
(2)
D4
(18)
(6) W
D5
(14)
D6
(13)
D7
(12)
Entradas de seleccin
A B C
A travs de las tres entradas de control, este componente permite seleccionar cada una de sus ocho lneas de datos y presentar la informacin correspondiente en las salidas Y y W. Como se puede comprobar, un nivel alto en la entrada S deja fijo el valor de las salidas Y y W, sea cual sea la combinacin binaria presente en las entradas de seleccin. Un nivel bajo aplicado a dicha entrada habilita al dispositivo para su funcionamiento como multiplexador. La funcin del multiplexador 74151, obtenida de la Tabla 3.10, puede expresarse de la siguiente manera cuando la entrada de inhibicin se encuentra a nivel bajo: F = A B C D0 + A B C D1 + A B C D2 + A B C D3 + A B C D4 + + A B C D5 + A B C D6 + A B C D7
Salidas
D3
(1)
(5)
Salidas Y
X D0 D1 D2 D3 D4 D5 D6 D7
W
H D0 D1 D2 D3 D4 D5 D6 D7
El diagrama lgico, en el que se contemplan todas las entradas y todas las salidas, es el que se muestra en la Figura 3.8.
52 03
Vcc
16
A
15
B
14
C
13
D
12
En la Figura 3.9 se muestra el smbolo lgico y el diagrama de conexin del decodificador/demultiplexador 7442.
A B C D
9 8 7 1 2 3 4 5 6
Dibujar el circuito completo (incluyendo los dispositivos de entrada y los sealizadores de salida).
1 0
2 1
3 2
4 3
5 4
6 5
7 6
GND
Salidas de datos
Actividad en el aula
5
Montar el circuito utilizando A, B y C como entradas de seleccin y la lnea D como entrada de datos. Completar la Tabla 3.12. D 7 8 9
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
D
0 0 0 0 0 0 0 1 1
Entradas C B
0 0 0 0 1 1 1 0 0 0 0 1 1 0 1 1 0 0
A
0 1 0 1 0 0 1 0 1
Salidas 3 4 5 6
Entradas B A
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
D
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Salidas 3 4
Tabla 3.11.
Tabla 3.12.
53 03
(2) A (3)
(4)
Entradas D C B A
L L L L L L L L H H H H H H H H L L L L H H H H L L L L H H H H L L H H L L H H L L H H L L H H L H L H L H L H L H L H L H L H
0 1 2
L H H H H H H H H H H H H H H H L L H H H H H H H H H H H H H H H H L H H H H H H H H H H H H H
Salidas 3 4 5 6 7 8 9
H H H L H H H H H H H H H H H H H H H H L H H H H H H H H H H H H H H H H L H H H H H H H H H H H H H H H H L H H H H H H H H H H H H H H H H L H H H H H H H H H H H H H H H H L H H H H H H H H H H H H H H H H L H H H H H H
(14)
B (5) B
(13)
C C
(6) 5
(7)
54 03
Ensayo y experimentacin con un comparador 7485 Qu ocurre en las salidas, cuando las dos palabras son iguales, si las entradas A > B, A < B y A = B se conectan a niveles HLL o LHL, respectivamente? Comprobar experimentalmente esta situacin.
En la Figura 3.11 se muestra el smbolo y el diagrama de conexin del comparador 7485. Conectar las entradas A > B y A < B a nivel bajo y la entrada A = B a nivel alto. Completar la Tabla 3.14.
Entradas de datos
Vcc
16
A3
15
B2
14
A2
13
A1
12
B1
11
A0
10
B0
9
A3
0 1 0
A2
0 X X 0 1 0 1 1 1 1 1 1
A1
0 X X 0 X X 0 1 0 1 1 1
Entradas A0 B3
0 X X 0 X X 0 X X 0 1 0 0 0 1 1 1 1 1 1 1 1 1 1
B2
0 X X 0 0 1 1 1 1 1 1 1
B1
0 X X 0 X X 0 0 1 1 1 1
B0
0 X X 0 X X 0 X X 0 0 1
A=B
A 3 B2 A 2 A 1 B1 A 0 B3
A<B A=B A>B A>B A=B A<B
1 1
B0
IN IN IN OUT OUT OUT
1 1 1 1
1 1 1
B3
Entrada de datos
Tabla 3.14.
Las tres ltimas lneas estn dedicadas, exclusivamente, al funcionamiento en paralelo. Si se observa la lnea undcima de la tabla de verdad, comprobaremos que, en caso de utilizar un solo elemento, las entradas de expansin deben conectarse como se ha sealado en la Actividad de aula 7 de esta Unidad, es decir, las lneas A > B y A < B a nivel bajo y A = B a nivel alto. Aunque, si miramos la lnea siguiente, vemos que es suficiente con que la entrada A = B est a nivel alto. De no ser as, la salida A = B nunca mostrara un nivel alto.
55 03
Esta tcnica de conexionado puede ser empleada para comparar palabras de ms bits, acoplando otros componentes. El gran inconveniente de la conexin serie es la acumulacin de los tiempos de conmutacin de cada uno de los circuitos. La respuesta definitiva a las salidas de la ltima etapa no se produce hasta que no se comparan los bits menos significativos de todos los dispositivos anteriores. Entradas montaje paralelo Salidas A>B
H L H L H L H L H L L L L H
A2, B2
X X A2 > B2 A2 < B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2
A1, B1
X X X X A1 > B1 A1 < B1 A1 = B1 A1 = B1 A1 = B1 A1 = B1 A1 = B1 A1 = B1 A1 = B1 A1 = B1
A0, B0
X X X X X X A0 > B0 A0 < B0 A0 = B0 A0 = B0 A0 = B0 A0 = B0 A0 = B0 A0 = B0
A>B
X X X X X X X X H L L X H L
A<B
X X X X X X X X L H L X H L
A=B
X X X X X X X X L L H H L L
A<B
L H L H L H L H L H L L L H
A=B
L L L L L L L L L L H H L L
Actividad en el aula
A7 B7 A6 B6 A5 B5 A4 B4 A3 B 3 A 2 B2 A1 B1 A 0 B 0
15 1 13 14 12 11 10 9
15
13
14
12
11
10
A3 B3 A2 B2 A1 B1 A0 B0
A3 B 3 A 2 B2 A1 B1 A 0 B 0
En la Figura 3.11 se muestra el smbolo y el diagrama de conexin del comparador 7485. Montar dos comparadores de 4 bits en serie, tal como se muestra en la Figura 3.12. Comprobar los valores de las salidas A = B , A > B y A < B del conjunto, para varios valores de las palabras A y B.
7 6
7485
A<B A=B A>B A<B A=B A>B 5 2 3 4 7 6
7485
A<B A=B A>B A<B A=B A>B 5 2 3 4
Salidas
L H L Entradas
Fig. 3.12. Comparador de dos palabras de ocho bits con dispositivos 7485 en serie.
56 03
A3 B3
(15) (1)
(5)
A>B
A2 B2
(13) (14)
A0 (10) B0 (9)
57 03
En la conexin paralelo, las entradas de expansin A > y A< B de gran parte de los dispositivos se utilizan como entradas de datos; de esta manera, el componente se convierte en un comparador de cinco bits. Las entradas A = B se deben conectar a nivel bajo. Como en todos los casos, las tres entradas de expansin del dispositivo correspondiente a los cuatro bits menos significativos de la palabra deben conectarse como ya se ha sealado, es decir, A =B a nivel alto y A >B y A< B a nivel bajo.
A <B A =B A >B
NC
A <B A =B A >B
NC
A <B A =B A >B
NC
A <B A =B A >B
Salidas
A <B A =B A >B
NC
A <B A =B A >B
L H L
Fig. 3.14. Comparador de dos palabras de 24 bits con seis circuitos 7485 en conexin paralela.
58 03
Actividades finales
Pasar de decimal a binario los siguientes nmeros: a) 36,75 b) 12,525 c) 102,125 d) 50,225
a b c d e f BP (Bit de Paridad) BP
Calcular los nmeros decimales equivalentes a los siguientes nmeros binarios: a) 110011 b) 10011110 c) 001000,0101 d) 11110000,1110
Fig. 3.15. Diagrama de un generador de paridad par para una palabra de 6 bits.
9 3
Codificar en BCD natural, exceso tres y Aiken las siguientes cantidades: a) 4 725 b) 839 c) 10 637 d) 235
Ensayo y experimentacin con un generador/detector de paridad para palabras de 7 bits (incluido el de paridad). Montar un circuito detector como el de la Figura 3.16 y acoplar el generador de la Figura 3.15, simulando un fallo en la transmisin (mediante un conjunto de conmutadores). Observar el valor de la salida D.
a b c d e f BP 3 2 NBP 5 6 D 1 4
4 5 6
Construir un cdigo de paridad par a partir del BCD Aiken. Formar el cdigo Hamming a partir del BCD exceso tres. Expresar en ASCII: a) B b) 7 c) h d) LF e) DEL f) * g) :
7 8
Obtener las funciones de la Tabla 3.13 (Tabla de verdad del 7442). Ensayo y experimentacin con un generador de paridad par para palabras de 8 bits. Montar un circuito como el de la Figura 3.15 y obtener los valores de salida (BP) para un determinado nmero de combinaciones de las variables de entrada.
10
Disear un circuito, formado por puertas lgicas, que permita convertir el cdigo Aiken a BCD natural. Montar el circuito y comprobar su funcionamiento.
59 01