Cmo funciona una CPU Introduccin A pesar de que cada microprocesador tiene su propio diseo interno, todos los

microprocesadores comparten un mismo concepto bsico - que vamos a explicar en este tutorial. Vamos a echar un vistazo dentro de un genrico de la CPU de arquitectura, por lo que ser capaz de entender ms acerca de los productos de Intel y AMD y las diferencias entre ellos. diferenci La CPU (Central Processing Unit) - que tambin se llama microprocesador o procesador - se encarga del tratamiento de datos. Cmo va a procesar los datos depender del programa . El programa puede ser una hoja de clculo, un procesador de textos o un juego: para la CPU no hace ninguna diferencia, ya que no entiende lo que el programa est haciendo. Simplemente sigue las rdenes (comandos llamada o instrucciones) contenida dentro del programa. Estas rdenes pueden aadir dos nmeros o para enviar una hoja de datos a la tarjeta de vdeo, por ejemplo. Al hacer doble clic en un icono para ejecutar un programa, esto es lo que sucede: 1. El programa, que se almacena dentro de la unidad de disco duro , se transfiere a la memoria RAM. Un programa es una un serie de instrucciones a la CPU. 2. La CPU, con un llamado controlador de memoria de circuito, las cargas de los datos del programa de la memoria RAM. 3. Los datos, ahora dentro de la CPU, se procesa. 4. Lo que sucede despus depende del programa. La CPU puede continuar para cargar y ejecutar el programa o no podan hacer algo con los datos procesados, como mostrar algo en la pantalla.

Figura 1: Cmo almacenar los datos se transfieren a la CPU. En el pasado, la CPU controla la transferencia de datos entre la unidad de disco duro y la memoria RAM. Desde la unidad de datos disco duro es ms lento que la memoria RAM, este lento el sistema, ya que la CPU sera ocupado hasta que todos los datos se transfieren desde la unidad de disco duro a la memoria RAM. Este mtodo se llama PIO, Procesador de E / S (o Este programada de E / S). En la actualidad la transferencia de datos entre la unidad de disco duro y la memoria RAM en efecten sin utilizar la CPU, lo que hace el sistema ms rpido. Este mtodo se conoce como bus mastering o DMA (Direct bu Memory Access). Con el fin de simplificar nuestro dibujo que no puso el chip puente norte, entre la unidad de disco duro y la memoria RAM en la Figura 1, pero est ah. Los procesadores de AMD basados en sockets 754, 939 y 940 (Athlon 64, ( Athlon 64 X2, Athlon 64 FX, Opteron y Sempron algunos modelos) tienen un controlador de memoria integrado. Esto significa que para estos procesadores de la CPU accede a la memoria RAM directamente, sin usar el chip puente norte se muestra en la Figura 1. Reloj Entonces, qu es el reloj de todos modos? Reloj es una seal para sincronizar las cosas dentro de la computadora. Echa un vistazo en la Figura 2, donde se muestra una seal de reloj tpicas: es una onda cuadrada cambiando de "0" a "1" a una tasa fija. En esta figura se puede ver a tres ciclos de reloj completo ("garrapatas"). El comienzo de cada ciclo es cuando la seal de reloj pasa de "0" a "1", que marc este con una flecha. La seal del reloj se mide en una unidad llamada Hertz (Hz), que es el nmero de ciclos de reloj por segundo. Un reloj de 100 MHz significa que en un segundo hay 100 millones de ciclos de reloj.

Figura 2: la seal del reloj. En el equipo, todos los tiempos se miden en trminos de ciclos de reloj. Por ejemplo, una memoria RAM con un "5" latencia significa que se demora de cinco ciclos de reloj completo para iniciar la entrega de datos. Dentro de la CPU , todas las instrucciones demora un cierto nmero de ciclos de reloj para llevar a cabo. Por ejemplo, una instruccin dada puede retraso de siete ciclos de reloj que se ejecuten plenamente. En cuanto a la CPU, lo interesante es que la CPU sabe cmo etraso muchos ciclos de reloj cada instruccin se llevar, porque tiene una tabla que enumera esta informacin. As que si tiene dos instrucciones de ser ejecutado y se sabe que el primer retraso de siete ciclos de reloj para ser ejecutado, nes automticamente se iniciar la ejecucin de la siguiente instruccin en el octavo ciclo de reloj. Por supuesto esto es una explicacin genrica de una CPU con slo una unidad de ejecucin - modernos procesadores han ejecucin de varias

unidades trabajando en paralelo y se podra ejecutar la segunda instruccin, al mismo tiempo que la primera, en paralelo. Esto se conoce como arquitectura superescalar y vamos a hablar ms sobre esto ms adelante. Entonces, qu reloj tiene que ver con el rendimiento? Pensar que el reloj y el rendimiento es la misma cosa es el error ms comn acerca de los procesadores. Si se comparan dos idnticos CPU completo, el que est corriendo a una velocidad de reloj ms alta ser ms rpido. En este caso, con una frecuencia ms alta, el tiempo entre cada ciclo de reloj ser ms corto, as que las cosas van a ser realizado en menos tiempo y el rendimiento ser mayor. Pero cuando se comparan dos procesadores diferentes, esto no es necesariamente cierto. Si recibe dos procesadores con arquitecturas diferentes - por ejemplo, dos diferentes fabricantes, como Intel y AMD - las cosas dentro de la CPU son completamente diferentes. Como hemos mencionado, cada instruccin tarda un cierto nmero de ciclos de reloj para ser ejecutado. Digamos que el procesador "A" toma siete ciclos de reloj para realizar una instruccin dada, y que el procesador "B" toma cinco ciclos de reloj para realizar esta misma instruccin. Si se estn ejecutando en la misma velocidad de reloj, el procesador "B" ser ms rpido, porque puede procesar esta instruccin es menos tiempo. Para las CPUs modernas no hay mucho ms en el juego de rendimiento, como las CPUs tienen diferente nmero de unidades de ejecucin, cach de diferentes tamaos, diferentes formas de transferencia de datos dentro de la CPU, diferentes formas de procesamiento de las instrucciones dentro de las unidades de ejecucin, diferentes velocidades de reloj con la mundo exterior, etc No te preocupes, nosotros haremos todo lo que en este tutorial. Como la seal de reloj del procesador se puso muy alto, un problema se present. La placa base donde est instalado el procesador no puede trabajar con la misma seal de reloj. Si nos fijamos en una placa base, podrs ver varias pistas o caminos. Estos temas son los cables que conectan los diversos circuitos de la computadora. El problema es que con velocidades de reloj ms alta, estos cables comenz a trabajar como antenas, lo que la seal, en lugar de llegar al otro extremo del cable, simplemente desaparecera, que se transmiten como ondas de radio.

Figura 3: Los cables de la placa base pueden funcionar como antenas. Reloj externo As que la CPU los fabricantes comenzaron a utilizar un nuevo concepto, llamado multiplicacin de reloj, que comenz con 486DX2 procesador. Bajo este esquema, que se utiliza en todas las CPU de hoy en da, la CPU tiene un reloj externo, que se utiliza para transferir datos hacia y desde la memoria RAM (que utilizan el chip puente norte), y un reloj interno superior. Para dar un ejemplo real, en un 3.4 GHz Pentium 4 de este "3.4 GHz" se refiere al interior del reloj de la CPU, que se obtiene multiplicando por 17 sus 200 MHz de reloj externa. Hemos ilustrado este ejemplo en la Figura 4.

Figura 4: interna y externa relojes en un Pentium 4 3.4 GHz. La gran diferencia entre el reloj interno y el reloj externo de las CPU modernas es un gran obstculo a superar para aumentar el rendimiento del equipo. Continuando con el Pentium 4 3.4 GHz ejemplo, se tiene que reducir su velocidad de 17x cuando se tiene que leer los datos de la memoria RAM ! Durante este proceso, que funciona como si se tratara de una CPU de 200 MHz! Varias tcnicas son usadas para minimizar el impacto de esta diferencia reloj. Uno de ellos es el uso de una cach de memoria dentro de la CPU. Otra es la transferencia de ms de un fragmento de datos por ciclo de reloj. Los procesadores de AMD e Intel utilizar esta funcin, pero mientras que AMD CPUs dos transferencia de datos por ciclo de reloj, Intel CPU de cuatro la transferencia de datos por ciclo de reloj.

Figura 5: Transferencia de datos de ms de una por ciclo de reloj. Por eso, las CPU de AMD se muestran como tener el doble de sus relojes externos reales. Por ejemplo, una CPU de AMD con un reloj de 200 MHz externa est en la lista de 400 MHz. Lo mismo sucede con las CPU de Intel: un CPU Intel con un reloj de 200 MHz externo aparece como que tiene un reloj de 800 MHz externa. La tcnica de transferencia de dos datos por ciclo de reloj se llama DDR (Dual Data Rate), mientras que la tcnica de la transferencia de cuatro datos por ciclo de reloj se llama QDR (Quad Data Rate). Diagrama de bloques de una CPU En la figura 6 se puede ver un diagrama de bloques bsicos de una moderna CPU . Hay muchas diferencias entre las arquitecturas de AMD e Intel (lea el interior Pentium 4 Arquitectura para una vista detallada de la arquitectura Pentium 4). Entender el diagrama de bloques bsicos de una CPU moderna es el primer paso para entender cmo las CPUs de Intel y AMD de trabajo y las diferencias entre ellos. La lnea punteada en la Figura 6 representa el cuerpo de la CPU, como la memoria RAM se encuentra fuera de la CPU. El camino de datos entre la memoria RAM y la CPU suele ser de 64 bits de ancho (o 128 bits cuando el canal de configuracin de memoria dual se utiliza), corriendo en el reloj de la memoria o el exterior del reloj de la CPU, lo que uno es menor. El nmero de bits utilizados y el tipo de reloj puede ser combinada en una unidad llamada tasa de transferencia, se mide en MB / s. Para calcular la velocidad de transferencia, la frmula es el nmero de bits x reloj / 8. Para un sistema utilizando memorias DDR400 en la configuracin de un solo canal (64 bits), la tasa de transferencia de la memoria ser de 3.200 MB / s, mientras que el mismo sistema utilizando memorias de doble canal (128 bits) tendr un 6400 MB / s velocidad de transferencia de la memoria. Todos los circuitos dentro de la caja de puntos de ejecucin en el interior del reloj de la CPU. Dependiendo de la CPU algunas de sus partes internas, incluso puede funcionar a una frecuencia ms alta. Adems, el camino de datos entre las unidades de CPU puede ser ms amplio, es decir, transferir ms bits por ciclo de reloj de 64 o 128. Por ejemplo, el camino de datos entre la memoria cach L2 y la cach de instrucciones L1 de los procesadores modernos suele ser de 256 bits de ancho. Cuanto mayor sea el nmero de bits transferidos por ciclo de reloj, el ayuno se realiza la transferencia (en otras palabras, la velocidad de transferencia ser ms alto). En la figura 6 se utiliz una flecha roja entre la memoria RAM y la memoria cach L2 y flechas verdes entre todos los otros bloques para expresar las diferentes velocidades de reloj y el ancho camino de datos utilizados. Figura 6: diagrama de bloques bsicos de una CPU. Memoria cach Memoria cach es una especie de alto rendimiento de la memoria, tambin llamada memoria esttica. El tipo de memoria usada en la memoria RAM del ordenador principal se llama memoria dinmica. memoria esttica consume ms energa, es ms caro y es fsicamente ms grande que la memoria dinmica, pero es mucho ms rpido. Se puede trabajar en el mismo reloj que la CPU, la memoria dinmica que no es capaz de hacer. Desde ir al "mundo exterior" para obtener los datos hace que la CPU a trabajar a una velocidad de reloj ms bajas, cach de la memoria tcnica se utiliza. Cuando se carga una CPU de datos desde una posicin de memoria determinada, un circuito llamado controlador de memoria cach (no est dibujado en la Figura 6 en nombre de la simplicidad) se carga en la memoria cach un bloque completo de datos por debajo de la posicin actual de que la CPU se acaba de cargar . Dado que por lo general el flujo de los programas de forma secuencial, la posicin de memoria junto a la CPU pedir probablemente ser la posicin inmediatamente inferior a la posicin de memoria que acaba de cargar. Desde el controlador de memoria cach ya se ha cargado un montn de datos por debajo de la posicin de memoria ley por primera vez por la CPU, los datos siguientes

estar dentro de la memoria cach, por lo que la CPU no tiene que salir a la calle para tomar los datos: ya est cargado dentro de la cach de memoria integrado en la CPU, lo cual puede tener acceso en su frecuencia de reloj interno. El controlador de cach est siempre observando las posiciones de memoria que se carga y carga de datos desde varias posiciones de memoria despus de la posicin de memoria que se acaba de leer. Para darle un ejemplo real, si la CPU cargado los datos almacenados en la direccin 1000, el controlador de memoria cach de carga de datos de "n" direcciones despus de la direccin 1000. Este nmero "n" se llama la pgina, si un procesador dado est trabajando con pginas de 4 KB (que es un valor tpico), que cargar los datos de 4.096 direcciones de memoria estn por debajo de la posicin de la carga actual (direccin de 1000 en nuestro ejemplo). Por cierto, 1 KB es igual a 1024 bytes, es por eso que 4 KB es 4096 no 4000. En la figura 7 se ilustra este ejemplo.

Figura 7: Cmo el controlador de memoria cach de las obras. Cuanto ms grande es la memoria cach, mayor ser la probabilidad de los datos requeridos por la CPU ya estn all, por lo que la CPU se necesita para acceder directamente a la memoria RAM con menos frecuencia, lo que aumenta el rendimiento del sistema (slo recuerda que cada vez que la CPU necesita acceder a la memoria RAM directamente que necesita para reducir su velocidad de reloj para esta operacin). Que llamamos un "xito" cuando se carga la CPU los datos necesarios de la memoria cach, y llamamos a la "falta" si los datos requeridos no est all y la CPU necesita acceder a la memoria RAM del sistema. L1 y L2 significa "Nivel 1" y "Nivel 2", respectivamente, y se refiere a la distancia que corresponden al ncleo de la CPU (unidad de ejecucin). Una duda comn es por qu tiene tres memorias cach separadas (datos de la cach L1, cach de instrucciones L1 y L2 cache). Preste atencin a la Figura 6 y se ver que cach L1 de instrucciones funciona como un "cach de entrada", mientras cach L1 de datos funciona como una "memoria cach de resultados". Cach L1 de instrucciones - que suele ser ms pequeo que la cach L2 - es particularmente eficaz cuando se inicia el programa para repetir una pequea parte de ella (circular), porque las instrucciones necesarias a estar ms cerca de la trae la unidad. En la pgina de especificaciones tcnicas de una CPU de la cach L1 se puede encontrar con diferentes tipos de representacin. Algunos fabricantes de lista de la cach L1 dos por separado (a veces llamada la cach de instrucciones como "yo" y la cach de datos como "D"), algunos aaden la cantidad de los dos y escribe "separado" - por lo que un "128 KB, separados" significara 64 KB de cach de instrucciones y 64 KB de cach de datos -, y algunos slo tiene que aadir los dos y tienes que adivinar que la cantidad es total y debe dividir por dos para obtener la capacidad de cada cach. La excepcin, sin embargo, va para el Pentium 4 y Celeron nuevas CPUs basadas en sockets 478 y 775. Los procesadores Pentium 4 (y los procesadores Celeron usando sockets 478 y 775) no tiene un cach de instrucciones L1, sino que tienen un cach de traza de ejecucin, que es una cach situado entre la unidad de decodificacin y la unidad de ejecucin. Por lo tanto, la cach de instrucciones L1 est ah, pero con otro nombre y una ubicacin diferente. Estamos mencionar esto aqu porque este es un error muy comn, pensar que los procesadores Pentium 4 no tiene cach de instrucciones L1. As que cuando se comparan Pentium 4 a la gente otras CPUs podra pensar que su cach L1 es mucho ms pequeo, porque slo contando los 8 KB de cach de datos L1. La traza de ejecucin cach del Pentium 4 y Celeron CPU es de 150 KB y debe ser tomado en cuenta, por supuesto. Ramificacin Como hemos mencionado varias veces, uno de los principales problemas para la CPU est teniendo demasiados cach se pierde, porque el trae la unidad debe acceder directamente a la memoria RAM lenta, lo cual ralentiza el sistema. Por lo general, el uso de la memoria cach evita esto mucho, pero hay una situacin tpica donde el regulador del escondrijo se

perder: ramas. Si en la mitad del programa no es una instruccin de llamada JMP ("salto" o "ir a") de enviar el programa a una memoria de la posicin completamente diferente, esta nueva posicin no se cargarn en la memoria cach L2, por lo que la captacin unidad para ir a buscar esa posicin directamente en la memoria RAM . Para resolver este problema, el controlador de memoria cach de CPU moderna analizar el bloque de memoria se cargan y cada vez que encuentra una instruccin JMP en que se carga el bloque de memoria para esa posicin en la memoria cach L2 antes de la CPU llega a que la instruccin JMP.

Figura 8: situacin de ramificacin incondicional. Esto es bastante fcil de implementar, el problema es cuando el programa tiene una ramificacin condicional, es decir, la direccin del programa debe ir a depende de una condicin an no se conoce. Por ejemplo, si a = b <ir a la direccin 1, o si a> b ir a la direccin 2. Se ilustra este ejemplo en la Figura 9. Esta sera una falta de escondrijo, ya que los valores de a y b son desconocidos y el controlador de memoria cach se busca slo para-como instrucciones JMP. La solucin: se carga el controlador de memoria cach de ambas condiciones en la cach de memoria. Ms tarde, cuando la CPU procesa la instruccin de ramificacin, simplemente deseche la que no fue elegido. Es mejor para cargar la memoria cach de memoria con datos innecesarios de acceso directo a la memoria RAM.

Figura 9: ramificacin situacin condicional. Instrucciones de procesamiento La unidad trae est a cargo de las instrucciones de carga de la memoria. En primer lugar, se ver si la instruccin requerida por la CPU est en la cach de instrucciones L1. Si no es as, va a la memoria cach L2. Si la instruccin es tampoco existe, entonces tiene que cargar directamente desde la memoria RAM del sistema lento. Cuando usted enciende su PC todas las cachs estn vacas, por supuesto, pero a medida que el sistema empieza a cargar el sistema operativo, el procesador comienza a procesar las instrucciones de carga por primera vez desde el disco duro, y el cach empieza a cargar el controlador de cach, y mostrar la comienza. Despus de que la trae la unidad tom la instruccin requerida por la CPU para ser procesados, lo enva a la unidad de decodificacin. La unidad de decodificacin de entonces se darn cuenta de lo que la instruccin particular, lo hace. Lo hace mediante la consulta de una memoria ROM

que existe dentro de la CPU, llamado microcdigo. Cada instruccin de que una CPU dada entiende tiene su propio microcdigo. El microcdigo se "ensear" a la CPU qu hacer. Es como uno-a-paso a paso gua para cada instruccin. Si la instruccin se carga, por ejemplo, aadir a + b, su microcdigo le dir a la unidad de decodificacin que necesita dos parmetros, a y b. La unidad de decodificacin solicitar entonces la trae la unidad para tomar los datos presentes en la memoria de dos posiciones siguientes, que se ajustan a los valores de a y b. Despus de la unidad de decodificacin "traduce" las instrucciones y tom todos los datos necesarios para ejecutar la instruccin, pasar todos los datos y el "paso a paso libro de cocina" en la forma de ejecutar esa instruccin a la unidad de ejecucin. La unidad de ejecucin finalmente se ejecutar la instruccin. En las CPU modernas se encuentra ms de una unidad de la ejecucin en paralelo. Esto se hace con el fin de aumentar el rendimiento del procesador. Por ejemplo, una CPU con seis unidades de ejecucin pueden ejecutar seis instrucciones en paralelo, as que en teora se podra lograr el mismo rendimiento de seis procesadores con slo una unidad de ejecucin. Este tipo de arquitectura se llama arquitectura superescalar. Por lo general, las CPUs modernas no tienen varias unidades de ejecucin idnticos, tienen unidades de ejecucin especializada en un tipo de instrucciones. El mejor ejemplo es la FPU, la Unidad de Punto Flotante, que se encarga de ejecutar instrucciones complejas matemticas. Por lo general, entre la unidad de decodificacin y la unidad de ejecucin no es una unidad (llamada expedicin o del programa de la unidad) a cargo del envo de la instruccin a la unidad de la ejecucin correcta, es decir, si la instruccin es una instruccin de matemticas que lo enviar a la FPU y no con un "genrico" unidad de ejecucin. Por cierto, "genrico" unidades de ejecucin se llaman ALU, la unidad aritmtica y lgica. Por ltimo, cuando el proceso ha terminado, el resultado es enviado a la cach de datos L1. Continuando con nuestro ejemplo aadir + b a, el resultado sera enviada a la cach de datos L1. Este resultado puede ser enviada de vuelta a la memoria RAM o en otro lugar, como la tarjeta de vdeo, por ejemplo. Pero esto depender de la siguiente instruccin que se va a procesar siguiente (la siguiente instruccin podra ser "imprimir el resultado en la pantalla"). Otra caracterstica interesante que todos los microprocesadores tienen desde hace mucho tiempo se conoce como "canalizacin", que es la capacidad de tener varias instrucciones diferentes en las distintas etapas de la CPU a la vez. Despus de que la trae la unidad enva la instruccin a la unidad de decodificacin, que se espera, no? As que, qu tal en vez de no hacer nada, poner la trae la unidad para tomar la siguiente instruccin? Cuando la primera instruccin va a la unidad de ejecucin, la trae la unidad puede enviar la segunda instruccin a la unidad de decodificar y agarrar la tercera instruccin, y as sucesivamente. En una CPU moderna, con una etapa de la tubera-11 (fase es otro nombre para cada unidad de la CPU), probablemente tendr 11 instrucciones en su interior al mismo tiempo, casi todo el tiempo. De hecho, ya que todas las CPU modernas tienen una arquitectura superescalar, el nmero de instrucciones al mismo tiempo dentro de la CPU ser an mayor. Adems, para una etapa de la tubera de la CPU-11, una instruccin que se ejecuten plenamente tendr que pasar a travs de 11 unidades. Cuanto mayor sea el nmero de etapas, mayor ser el tiempo de una instruccin se demora a la ejecucin ntegra. Por otro lado, tenga en cuenta que debido a este concepto varias instrucciones se pueden ejecutar dentro de la CPU a la vez. La primera instruccin muy cargado por la CPU puede demorar 11 pasos para salir de ella, pero una vez que se apaga, la segunda instruccin saldr justo despus de ella (y no otros 11 pasos ms adelante). Hay varios otros trucos utilizados por las CPU modernas para aumentar el rendimiento. Vamos a explicar dos de ellos, fuera de la orden de ejecucin (OOO) y la ejecucin especulativa. Fuera de la Orden de Ejecucin (OOO) Recuerde que dijimos que las CPU modernas han ejecucin de varias unidades trabajando en paralelo? Tambin dijo que hay diferentes tipos de unidades de ejecucin, como la UTA, que es un genrico unidad de ejecucin , y FPU, que es una unidad de ejecucin de las matemticas. As como un ejemplo genrico con el fin de comprender el problema, digamos que una CPU dada cuenta con seis motores de ejecucin, cuatro "genrico" y FPU dos. Digamos tambin que el programa tiene el flujo de la instruccin siguiente en un momento dado: 1. instrucciones genricas 2. instrucciones genricas 3. instrucciones genricas 4. instrucciones genricas 5. instrucciones genricas 6. instrucciones genricas 7. instruccin de las matemticas 8. instrucciones genricas 9. instrucciones genricas 10. instruccin de las matemticas Qu pasar? El calendario / expedicin unidad enviar los primeros cuatro instrucciones a los cuatro ALUs pero

entonces, en la instruccin de sesiones, la CPU tendr que esperar a que uno de sus ALUs a no ser con el fin de continuar con la tramitacin, ya que todos sus cuatro unidades de ejecucin genricos estn ocupados. Eso no es bueno, porque todava tenemos dos unidades de matemticas (FPU) disponibles, y se le espera. Por lo tanto, una CPU con fuera de la orden de ejecucin (todas las CPU modernas tienen esta caracterstica) se ver en la siguiente instruccin para ver si se puede enviar a una de las unidades de inactividad. En nuestro ejemplo, no puede, porque la instruccin sexta tambin necesita una ALU para ser procesado. El fuera de orden motor contina su bsqueda y se entera de que la instruccin sptimo es una instruccin de matemticas que se pueden ejecutar en una de las FPU disponibles. Desde la FPU otros seguirn estando disponibles, se pasar a la del programa en busca de otra instruccin de matemticas. En nuestro ejemplo, pasar de las ocho y las instrucciones de noveno y dcimo de carga de la instruccin. As, en nuestro ejemplo, las unidades de ejecucin ser de procesamiento, al mismo tiempo, el primero, el segundo, el tercero, el cuarto, el sptimo y el dcimo instrucciones. El nombre fuera de la orden viene del hecho de que la CPU no tiene que esperar, sino que puede tirar de una instruccin de la parte inferior del programa y el proceso antes de las instrucciones por encima de l se procesan. Por supuesto, el fuera de orden motor no puede ir siempre en busca de una instruccin si no se puede encontrar. El fuera de orden motor de todas las CPU tiene un lmite de profundidad en que se puede rastrear en busca de instrucciones (un valor tpico sera 512). Ejecucin especulativa Supongamos que una de estas instrucciones genricas es una ramificacin condicional. Cul ser el fuera de orden motor-do? Si la CPU implementa una funcin llamada ejecucin especulativa (todas las CPU modernas lo hacen), ejecutar las dos ramas. Considere el siguiente ejemplo: 1. instrucciones genricas 2. instrucciones genricas 3. si a <b = ir a la instruccin de 15 4. instrucciones genricas 5. instrucciones genricas 6. instrucciones genricas 7. instruccin de las matemticas 8. instrucciones genricas 9. instrucciones genricas 10. instruccin de las matemticas 15. instruccin de las matemticas 16. instrucciones genricas Cuando el motor fuera del anlisis de la orden de este programa , que se tire de instruccin 15 aos en una de las FPU, ya que necesitar un matemticas para llenar uno de los FPUs que de otro modo sera ocioso. As que en un momento dado podemos tener las dos ramas en proceso, al mismo tiempo. Si cuando la CPU termina de procesar la instruccin de un tercero es mayor que b, la CPU simple deseche el proceso de instruccin 15. Usted puede pensar que esto es una prdida de tiempo, pero en realidad no lo es. No cuesta nada a la CPU para ejecutar esa instruccin particular, porque la FPU sera de otro modo inactivo de todos modos. Por otro lado, si a = <b de la CPU tendr un aumento de rendimiento, ya que cuando se pide la instruccin 3 para la instruccin 15 ser ya procesados, yendo directamente a la instruccin de 16 o an ms, si la instruccin 16 tiene tambin ya han sido procesados por el fuera de orden motor. Por supuesto, todo lo hemos explicado en este tutorial es una simplificacin con el fin de hacer esta tcnica tema muy fcil de entender. (Leer el interior Pentium 4 Arquitectura para estudiar la arquitectura de un procesador especfico). Dentro de la arquitectura Pentium 4 Introduccin En este tutorial vamos a explicar cmo Pentium 4 obras en un lenguaje fcil de seguir. Usted aprender exactamente cmo funciona su arquitectura por lo que ser capaz de comparar con mayor precisin a los procesadores anteriores de Intel y sus competidores de AMD. Pentium 4 y nuevos procesadores Celeron utilizan la generacin de la arquitectura Intel sptimo, tambin llamado Netburst. Su aspecto general se puede ver en la Figura 1. No te asustes. Vamos a explicar en profundidad lo que este diagrama se trata. A fin de continuar, sin embargo, es necesario haber ledo "

Cmo funciona un CPU ". Hay que explicar los conceptos bsicos acerca de cmo funciona una CPU. En el presente tutorial asumimos que ya lo han ledo, por lo que si no, por favor tome un momento para leerlo antes de continuar, de lo contrario puede que te encuentres un poco perdido.

Figura 1: Pentium 4 diagrama de bloques. Aqu estn las diferencias bsicas entre la arquitectura Pentium 4 y la arquitectura de otras CPUs: Externamente, el Pentium 4 transferencias cuatro datos por ciclo de reloj. Esta tcnica se llama QDR (Quad Data Rate) y hace que el autobs urbano a tener un rendimiento cuatro veces su velocidad de reloj real, vase el cuadro a continuacin. En la Figura 1, esta se muestra en "3.2 GB / s de interfaz del sistema", ya que este deslizamiento se produjo cuando el primer Pentium 4 fue lanzado, se menciona el "400 MHz" bus del sistema. Reloj realRendimientoVelocidad de transferencia de 100 MHz 400 MHz 3.2 GB / s 133 MHz 533 MHz 4,2 GB / s 200 MHz 800 MHz 6,4 GB / s 266 MHz 1066 MHz 8,5 GB / s El camino de datos entre la memoria cach L2 (cach L2 y control "en la Figura 1) y cach L1 de datos (" D-Cach L1 y DEst en la Biblia "en la Figura 1) es de 256 bits de ancho. En los procesadores anteriores de Intel este camino de datos era de slo 64 bits. As que esta comunicacin puede ser cuatro veces ms rpido que los procesadores de generaciones anteriores cuando se ejecuta en el mismo reloj. El camino de datos entre la memoria cach L2 (cach L2 y control "en la Figura 1) y la unidad de pre-fetch (" BTB + i-Est en la Biblia "en la Figura 1), sin embargo, sigue siendo de 64 bits de ancho. El cach de instrucciones L1 fue reubicada. En lugar de ser antes de buscar la unidad, la cach de instrucciones L1 es ahora, despus de descifrar la unidad, con un nuevo nombre, "Trace Cache". Esta cach de seguimiento puede contener hasta 12 K microinstrucciones. Dado que cada microinstruccin es de 100 bits de ancho, la huella cach es de 150 KB (12 K x 100 / 8). Uno de los errores ms comunes cuando la gente hace comentarios arquitectura Pentium 4 est diciendo que Pentium 4 no tiene ningn tipo de cach de instruccin en todos. Eso es absolutamente falso. Est ah, pero con un nombre diferente y una ubicacin diferente. El Pentium 4 hay 128 registros internos, en sexta generacin de procesadores de Intel (como el Pentium II y Pentium III) haba slo 40 registros internos. Estos registros se encuentran en el Cambio de nombre de la Unidad de Registro (tambin conocido como RAT, Registro alias de la tabla, se muestra como "Cambiar nombre / Alloc" en la Figura 1). Pentium 4 con cinco unidades de ejecucin que trabajan en paralelo y dos unidades de carga y almacenamiento de datos en la memoria RAM. Por supuesto esto es slo un resumen para los que ya tiene algunos conocimientos sobre la arquitectura de los procesadores de otros. Si todo esto parece griego para ti, no te preocupes. Vamos a explicar todo lo que necesitas saber sobre arquitectura Pentium 4 en un lenguaje fcil de seguir en las pginas siguientes. Pentium 4 de canalizacin Pipeline es una lista de todas las etapas de una instruccin dada debe pasar para que se ejecuten plenamente. El 6 de generacin de procesadores Intel, como los Pentium III, su lnea con 11 etapas. Pentium 4 tiene 20 etapas! As, en un procesador Pentium 4 una instruccin dada lleva mucho ms tiempo para ser ejecutado a continuacin, en un Pentium III, por ejemplo! Si usted toma el nuevo 90 nm los procesadores Pentium 4 generacin, con nombre en cdigo "Prescott", el caso es an peor debido a que utilizan una etapa de la tubera-31! Holy cow!

Esto se hizo con el fin de aumentar la velocidad de reloj del procesador. Al tener las etapas ms cada una de las etapas se pueden construir con menos transistores. Con menos transistores es ms fcil de lograr mayores velocidades de reloj. De hecho, el Pentium 4 es slo ms rpido que el Pentium III, ya que funciona a una velocidad de reloj ms alta. Bajo la misma velocidad de reloj, un procesador Pentium III CPU sera ms rpido que un Pentium 4 a causa del tamao de la tubera. Por eso, Intel ya ha anunciado que sus procesadores de 8 generacin utilizar la arquitectura Pentium M , que se basa en la generacin de arquitectura de sexto de Intel ( Pentium III arquitectura) y no en Netburst Pentium 4) arquitectura (. En la figura 2 se puede ver Pentium 4-etapa de la tubera 20. Hasta ahora, Intel no Prescott 31 etapa de la tubera de divulgacin, as que no podemos hablar de ello. Figura 2: Pentium 4 tubera. He aqu una explicacin bsica de cada etapa, lo que explica cmo una instruccin dada es procesado por los procesadores Pentium 4. Si usted piensa que esto es demasiado complejo para ti, no te preocupes. Esto es slo un resumen de lo que se explica en las pginas siguientes. TC Nxt IP: cach siguiente puntero de instrucciones de seguimiento. Esta etapa se ve en el bfer de destino de las sucursales (CEL) de la microinstruccin siguiente de ser ejecutado. Este paso tiene dos etapas. Obtener TC: cach de seguimiento buscarla. Carga, de la traza de cach, esta microinstruccin. Este paso tiene dos etapas. Unidad: Enva la microinstruccin a ser procesada para el asignador de recursos y registrar el cambio de nombre del circuito. ALLOC: Asignar. Comprueba que los recursos de la CPU se necesita la microinstruccin - por ejemplo, la carga y almacn de buffers de memoria. Cambiar nombre: Si el programa utiliza uno de los ocho registros x86 estndar, se llamar a uno de los 128 registros internos presentes en los procesadores Pentium 4. Este paso tiene dos etapas. Que: la cola. Las microinstrucciones se colocan en las colas de acuerdo a su tipo (por ejemplo, entero o de punto flotante). Se llevan a cabo en la cola hasta que haya una ranura abierta del mismo tipo en el planificador. Sch: Lista. Microinstrucciones estn programados para ser ejecutados de acuerdo a su tipo (entero, coma flotante, etc.) Antes de llegar a esta etapa, todas las instrucciones estn en orden, es decir, en el mismo orden en que aparecen en el programa. En esta etapa, el programador reordena las instrucciones a fin de mantener todas las unidades de ejecucin completa. Por ejemplo, si hay una unidad de coma flotante va a estar disponible, el programador buscar una instruccin de punto flotante para enviar a esta unidad, incluso si la siguiente instruccin en el programa es un nmero entero. El programador es el corazn de la fuera de orden motor de 7 de generacin de procesadores Intel. Este paso tiene tres etapas. Presentacin: Despacho. Enva el microinstrucciones a sus motores de ejecucin RF: archivo de Registro. Los registros internos, almacenados en la piscina de instrucciones, se leen. Este paso tiene dos etapas. Ejemplo: Ejecutar. Microinstrucciones se ejecutan. FLGS: Banderas. Las banderas del microprocesador se actualizan. Fr. Ck: visita de sucursal. Comprueba si la rama adoptadas por el programa es el mismo previsto por el circuito de la prediccin del rama. Unidad: Enva los resultados de esta comprobacin en el bfer de destino del salto (BTB) presentes en la entrada del procesador. La memoria cach y trae la unidad la L2 del Pentium 4 de la memoria cach puede ser de 256 KB, 512 KB, 1 MB o 2 MB, dependiendo del modelo. L1 cach de datos es de 8 KB o 16 KB (en 90 modelos nm). Como hemos explicado antes, la cach de instrucciones L1 se traslad desde antes de la unidad para buscar la unidad despus de descifrar con un nuevo nombre, "traza cach". As, en lugar de almacenar las instrucciones del programa que se carga por la unidad de buscar, la traza memoria cach almacena microinstrucciones ya descifrados por la unidad de decodificacin. El cach de seguimiento puede almacenar hasta 12 microinstrucciones K y desde Pentium 4 microinstrucciones son 100 bits de ancho, la cach de traza es de 150 KB (12.288 x 100 / 8). La idea detrs de esta arquitectura es muy interesante. En el caso de un bucle en el programa (un bucle es una parte de un programa que necesita ser repetido varias veces), las instrucciones para ejecutar ser ya descifrado, ya que se almacenan ya descifrados en la traza de cach. En otros procesadores, las instrucciones deben ser cargado desde la cach de instrucciones L1 y descifrado de nuevo, aunque hayan sido descifrados unos momentos antes. El cach de seguimiento tiene tambin su propia BTB (blanco del rama del buffer) de 512 entradas. BTB es una memoria pequea que las listas de todos los sectores identificados en el programa. En cuanto a la unidad de buscar, su tuberculosis bovina se increment a 4.096 entradas. El 6 de generacin de procesadores Intel, como los Pentium III, este bfer es de 512 entradas y en la quinta generacin de procesadores Intel, como el primer procesador Pentium, este bfer es de 256 entradas solamente. En la figura 3 se ve el diagrama de bloques de lo que estbamos discutiendo. Est en la Biblia significa traduccin de direcciones de bfer.

Figura 3: Recuperar y unidades de decodificar y traza cach. Decodificador Puesto que la generacin anterior (6 generacin), los procesadores de Intel utiliza un hbrido CISC / arquitectura RISC. El procesador debe aceptar instrucciones CISC, tambin conocido como instrucciones x86, ya que todo el software disponible en la actualidad se escribe con este tipo de instrucciones. Una de slo CPU RISC no podra crear para el PC porque no ejecutar el software que tenemos disponible hoy en da, como Windows y Office. Por lo tanto, la solucin utilizada por todos los procesadores disponibles en el mercado de hoy de Intel y AMD es utilizar un CISC / decodificador RISC. Internamente, la CPU procesa-como las instrucciones RISC, pero su front-end slo acepta instrucciones x86 CISC. instrucciones x86 CISC son referidos como "instrucciones" que el interno instrucciones RISC se conocen como "microinstrucciones" o "ops". Estas microinstrucciones RISC, sin embargo, no se puede acceder directamente, por lo que no se pudo crear el software basado en estas instrucciones para evitar el decodificador. Adems, cada CPU utiliza su propio instrucciones RISC, que no son pblicos documentados y son incompatibles con microinstrucciones de otras CPUs. Es decir, Pentium III microinstrucciones son diferentes de los Pentium 4 microinstrucciones, que son diferentes de los Athlon 64 microinstrucciones. Dependiendo de la complejidad de las instrucciones x86, tiene que ser convertida en varias microinstrucciones RISC. Pentium 4 decodificador puede decodificar una de instrucciones x86 por ciclo de reloj, mientras la decodifica la instruccin en un mximo de cuatro microinstrucciones. Si la instruccin x86 para ser descifrado es compleja y se traducir en ms de cuatro microinstrucciones, que se encamina a una memoria ROM (ROM de microcdigo "en la Figura 3) que tiene una lista de todas las instrucciones complejas y cmo deben ser traducidos. Esta memoria ROM tambin se llama MIS (microcdigo Instruccin secuenciador). Como hemos dicho antes, despus de ser descifrada microinstrucciones se envan a la traza de cach, y desde all ir a una cola de microinstrucciones. El cach de seguimiento puede poner hasta tres microinstrucciones en la cola por ciclo de reloj, sin embargo Intel no le dice a la profundidad (tamao) de esta cola. A partir de ah, las instrucciones de ir al repartidor y Renamer Registro. La cola tambin puede ofrecer hasta tres microinstrucciones por ciclo de reloj a la imputacin. Asignador y Registro Renamer Lo que el repartidor tiene: Reservas de uno de los 126 topes reordenar (ROB) a la microinstruccin en curso, con el fin de no perder de vista el estado de finalizacin de la microinstruccin. Esto permite que las microinstrucciones se ejecutan fuera de orden, ya que el CPU ser capaz de ponerlas en orden de nuevo utilizando esta tabla. Reservas en el de los 128 archivos de registro (RF) para almacenar los datos que resulten de la transformacin de la microinstruccin. Si la microinstruccin es una carga o una tienda, es decir, se va a leer (de carga) o escribir (tienda) de datos desde / hacia la memoria RAM , que se reserva uno de los 48 topes de carga o de uno de los 24 topes tienda en consecuencia. Se reserva una entrada en la cola de memoria o general, dependiendo del tipo de microinstruccin que es. Despus de que la microinstruccin va a cambiar el nombre del registro etapa. arquitectura x86 CISC slo cuenta con ocho registros de 32 bits (EAX, EBX, ECX, EDX, EBP, ESI, EDI y ESP). Este nmero es demasiado bajo, sobre todo porque las CPUs modernas pueden ejecutar cdigo fuera de orden, lo que "matar" el contenido de un registro dado, chocando el programa. As, en esta etapa, el procesador cambia el nombre y el contenido de los registros utilizados por el programa en uno de los 128 internos disponibles registros, lo que permite la instruccin para ejecutar al mismo tiempo de otra instruccin que utiliza exactamente el mismo registro estndar, o incluso fuera de orden, es decir, esto permite que la segunda instruccin a correr antes de la primera

instruccin, incluso si se meten con el mismo registro. Es interesante observar que en realidad ha Pentium 4 256 registros de internos, 128 registros de instrucciones de enteros y 128 registros de coma flotante y las instrucciones SSE. Pentium 4 Renamer es capaz de procesar tres microinstrucciones por ciclo de reloj. Desde el renombrador de las microinstrucciones ir a una cola, de acuerdo a su tipo: cola de memoria, por relacionados microinstrucciones de memoria, o enteros / punto flotante de cola, para todos los tipos de instrucciones de otros.

Figura 4: asignador y Registro Renamer. Despacho y las Unidades de Ejecucin Como hemos visto, Pentium 4 tiene cuatro expedicin puertos del 0 al 3. Cada puerto est conectado a uno, dos o tres unidades de ejecucin, como se puede ver en la Figura 6.

Figura 6: y la ejecucin de unidades de envo. Las unidades marcadas como "reloj x2" puede ejecutar dos microinstrucciones por ciclo de reloj. puertos 0 y 1 pueden enviar dos microinstrucciones por ciclo de reloj en estas unidades. As que el nmero mximo de microinstrucciones que pueden ser enviados por ciclo de reloj es de seis: Dos microinstrucciones en el puerto 0; Dos microinstrucciones en el puerto 1; Una microinstruccin en el puerto 2; Una microinstruccin en el puerto 3. Tenga en cuenta que las instrucciones complejas pueden tener varios ciclos de reloj para ser procesado. Tomemos un ejemplo de un puerto, donde se encuentra la unidad flotante de punto completo. Aunque esta unidad est procesando una instruccin muy compleja que tiene el reloj varias garrapatas que se ejecutar, el puerto 1 unidad de expedicin no se detendr: que se sigan enviando instrucciones sencillas para la ALU (unidad aritmtica y lgica), mientras que la FPU est ocupado. As que, aunque pensaba que la mxima tasa de envo es de seis microinstrucciones, en realidad el CPU puede tener hasta siete microinstrucciones en proceso, al mismo tiempo. En realidad es por eso que los puertos 0 y 1 tienen ms de una unidad de ejecucin adjunto. Si prestas atencin, Intel puso en el ayuno una unidad de un mismo puerto, junto con al menos un complejo (y lento) la unidad. As, mientras que la unidad es complejo procesamiento de los datos de disponibilidad, la otra unidad puede seguir recibiendo microinstrucciones de su despacho de puerto correspondiente. Como mencionamos antes, la idea es mantener todas las unidades de ejecucin ocupado todo el tiempo. Los dos ALUs doble velocidad puede procesar dos microinstrucciones por ciclo de reloj. Las otras unidades necesitan por lo menos un ciclo de reloj para procesar las microinstrucciones que reciben. As, la arquitectura Pentium 4 est optimizado para instrucciones sencillas. Como se puede ver en la Figura 6, el envo puertos 2 y 3 estn dedicados a operaciones de memoria: carga (leer datos de la memoria) y almacenar (escribir datos en la memoria), respectivamente. En cuanto a la operacin de memoria, es interesante observar que el puerto 0 tambin se utiliza durante las operaciones de tienda (ver Figura 5 y la lista de operaciones en la Figura 6). En estas operaciones, el puerto 3 se utiliza para enviar la direccin de memoria, mientras que el puerto 0 se utiliza para enviar los datos que se almacenan en esta direccin. Estos datos pueden ser generados por cualquiera de la ALU o FPU, dependiendo del tipo

de datos a almacenar (entero o de punto flotante / SSE). En la figura 6 tiene una lista completa de los tipos de instrucciones de cada unidad de ejecucin con ofertas. FXCH y la LEA (carga efectiva de direcciones) son dos instrucciones x86. En realidad la aplicacin de Intel para la instruccin FXCH en los procesadores Pentium 4 causado una gran sorpresa para todos los expertos, porque en los procesadores de la generacin anterior (Pentium III) y los procesadores de AMD esta instruccin se puede ejecutar en un ciclo de reloj a cero, mientras que el Pentium 4 se necesita algo de ciclos de reloj para ser ejecutado. Chipsets Introduccin Despus de todo, lo que es un chipset? Cules son sus funciones? Cul es su importancia? Cul es su influencia en el rendimiento del equipo ? En este tutorial vamos a responder a todas estas preguntas y ms. Chipset es el nombre dado al conjunto de chips (de ah su nombre) utilizado en una placa base . En los primeros PCs, la placa base usa circuitos integrados discretos. As que un montn de fichas son necesarias para crear todos los circuitos necesarios para hacer el trabajo de la computadora. En la figura 1 se puede ver una placa base de un PC XT.

Figura 1: placa base de PC XT. Despus de algn tiempo los fabricantes de chips comenzado a integrar los distintos chips en grandes fichas. As, en lugar de exigir a docenas de pequeos chips, una placa de ahora se puede construir slo con una, media docena de fichas grandes. La integracin continua y alrededor de la mitad de los aos 1990 placas base con solo dos o incluso un chip grande podra ser construido. En la figura 2 se puede ver una placa base 486 alrededor de 1995 con slo dos fichas grandes con todas las funciones necesarias para realizar el trabajo placa base.

Figura 2: Una placa base 486, este modelo utiliza slo dos fichas grandes. Con el lanzamiento del bus PCI, un nuevo concepto, que todava se utiliza hoy en da, podra ser utilizado por primera vez: el uso de los puentes. Por lo general, las placas base tienen dos fichas grandes: el puente norte y puente sur. A veces, algunos fabricantes de chips puede integrar el norte y el sur de puentes en un solo chip, en este caso la placa base tendr un solo circuito integrado grande! Con el uso de puentes de conjuntos de chips podra ser mejor estndar, y vamos a explicar el papel de estos chips en las pginas siguientes. Chipsets pueden ser fabricados por varias empresas, como ULi (nuevo nombre de Ali), Intel, VIA, SiS, ATI y nVidia. En el pasado otros jugadores estaban en el mercado, como

UMC y OPTI. Una confusin comn es mezclar los chips del fabricante con el fabricante de la motherboard. Por ejemplo, slo por una placa madre utiliza un chipset fabricado por Intel, esto no significa que Intel fabrica este foro. ASUS, ECS, Gigabyte, MSI, DFI, Chaintech, PCChips, Traslados y tambin de Intel son slo algunos de los fabricantes de placas madre muchas presentes en el mercado. As, el fabricante de la placa de la compra del fabricante de chipsets de chipsets y los construye. En realidad no es un aspecto muy interesante de esta relacin. Para construir una placa base, el fabricante puede seguir el estndar del fabricante del proyecto conjunto de chips, tambin conocido como "diseo de referencia", o puede crear su propio proyecto, modificando algunas cosas aqu y all con el fin de proporcionar un mejor rendimiento o ms caractersticas. North Bridge El chip puente del norte, tambin llamado MCH (concentrador controlador de memoria) se conecta directamente a la CPU y tiene bsicamente las siguientes funciones: controlador de memoria (*) Controlador del bus AGP (si est disponible) PCI Express x16 controlador (si est disponible) Interfaz para la transferencia de datos con el puente del sur (*) Excepto para socket 754, socket 939 y Socket 940 CPU (CPU de AMD como el Athlon 64 ), porque en estos procesadores el controlador de memoria se encuentra en la propia CPU, no en el puente del norte. Algunos chips puente norte tambin controla PCI Express x1 carriles. En otros chipsets PCI Express es el puente sur que controla los carriles PCI Express x1. En nuestras explicaciones vamos a suponer que el puente sur es el componente encargado de controlar el PCI Express x1 carriles, pero tenga en cuenta que esto puede variar de acuerdo al modelo del chipset. En la figura 3 se puede ver un diagrama que explica el papel del puente del norte en el ordenador.

Figura 3: Puente Norte. Como puede ver, la CPU no accede directamente a la memoria RAM o la tarjeta de vdeo, es el puente norte que tiene acceso a estos dispositivos. Por eso, el chip puente norte tiene un papel definitivo en el rendimiento del equipo. Si un chip puente norte tiene un controlador de memoria mejor que otro puente del norte, el rendimiento de todo el equipo ser mejor. Esa es una explicacin de por qu puede tener dos placas destinadas a la misma clase de procesadores de lograr resultados diferentes. Como hemos mencionado, en las CPUs Athlon 64 es el controlador de memoria integrado en la CPU y por eso casi no hay diferencia de rendimiento entre las placas base para esta plataforma. Desde el controlador de memoria est en el puente del norte, este chip es que limita los tipos y la cantidad mxima de memoria que puede tener en nuestro sistema (en Athlon 64 es el CPU que establece estos lmites). La conexin entre el puente norte y el sur del puente se realiza a travs de un autobs. Al principio, el bus PCI se utiliz, pero ms tarde fue reemplazado por un bus dedicado. Vamos a explicar ms sobre esto ms adelante, ya que el tipo de bus que se utiliza en esta conexin puede afectar al rendimiento del equipo. South Bridge El chip puente del sur, tambin llamado ICH (I / O Controller Hub) est conectado con el puente del norte y se encarga bsicamente de controlar los dispositivos I / O y los dispositivos de a bordo, entre ellos:

Unidad de disco duro puertos (puertos Serial ATA y Parallel) Puertos USB A bordo de audio (*) A bordo de LAN (**) Bus PCI Carriles PCI Express (si est disponible) Reloj en tiempo real (RTC) CMOS de memoria Legado de dispositivos como controlador de interrupciones y el controlador de DMA (*) Si el puente sur tiene un controlador integrado de audio, tendr un chip externo denominado cdec (abreviatura de codificador / decodificador) para operar. (**) Si el puente sur tiene un controlador integrado de red, tendr un chip externo llamado PHY (abreviatura de fsica) para operar. El puente sur tambin est conectado con otros dos chips disponibles en la placa base: el chip ROM, ms conocido como BIOS, y el Super I / O del chip, que se encarga de controlar los dispositivos heredados como los puertos serie, puerto paralelo y disco unidad de disco . En la Figura 4 se puede ver un diagrama que explica el papel del puente del sur en el ordenador.

Figura 4: Puente Sur. Como puede ver, mientras que el puente sur puede tener alguna influencia en el disco duro el rendimiento del disco, este componente no es tan crtico para el rendimiento como el puente norte. En realidad, el puente sur tiene ms que ver con las caractersticas de la placa base tendr que con el rendimiento. Es el puente sur, que establece el nmero (y la velocidad) de los puertos USB y el nmero y tipos (regular ATA o Serial ATA) de disco duro puertos de disco que su placa base tiene, por ejemplo. -Puente Arquitectura Inter Cuando el concepto de puente comenz a ser utilizado, la comunicacin entre el puente norte y el sur del puente se realiza a travs de este bus, como se muestra en la Figura 5. El problema de este enfoque es que el ancho de banda disponible para el bus PCI - 132 MB / s - se repartir entre todos los dispositivos PCI en el sistema y los dispositivos conectados al puente del sur - sobre todo las unidades de disco duro. En ese momento, este no era un problema, ya que los discos duros tasas de transferencia mximas fueron de 8 MB / s y 16 MB / s.

Figura 5: La comunicacin entre los puentes norte y sur con el PCI bus.

Pero cuando las tarjetas de vdeo de gama alta (en ese momento, las tarjetas de vdeo se PCI) y de alto rendimiento las unidades de disco duro se pusieron en marcha, una situacin de cuello de botella despertar. Slo piense en modernas unidades de disco duro ATA/133, que tienen la misma tasa de transferencia mxima terica del bus PCI! As, en teora, una unidad de disco duro ATA/133 que "matar" y el ancho de banda, ralentizando la velocidad de comunicacin de todos los dispositivos conectados al bus PCI. Para el final tarjetas de vdeo de alto, la solucin fue la creacin de un nuevo bus conecta directamente al norte del puente, llamado AGP (Accelerated Graphics Port). La solucin final lleg cuando los fabricantes de chipset comenz a utilizar un nuevo enfoque: el uso de una alta velocidad de bus dedicado puentes entre el norte y sur y la conexin de los dispositivos de bus PCI al puente sur.

Figura 6: La comunicacin entre el norte y el sur de puentes utilizando un bus dedicado. Cuando Intel comenz a utilizar esta arquitectura se empez a llamar a los puentes como "hubs", el puente del norte se convirti en MCH (concentrador controlador de memoria) y el puente del sur se convirti en la ICH (I / O Controller Hub). Es slo una cuestin de nomenclatura con el fin de aclarar la arquitectura que se est utilizando. Utilizando esta nueva arquitectura, que es la arquitectura de las placas base que utilizan hoy en da, cuando la CPU lee datos de un disco duro, los datos se transfieren desde el disco duro para el puente del sur, luego al norte del puente (utilizando el bus dedicado) y, a continuacin a la CPU (o directamente a la memoria, si el bus maestro - tambin conocido como DMA - mtodo se est utilizando). Como puede ver, el bus PCI no se utiliza en absoluto en esta transferencia, lo que no ocurri en la arquitectura anterior, ya que el bus PCI se encontraba en medio de la carretera. La velocidad de este bus dedicado depende del modelo del chipset. Por ejemplo, el chipset Intel 925X este bus tiene una velocidad de transferencia mxima de 2 GB / s. Adems, los fabricantes de llamar a este autobs con diferentes nombres: Intel: DMI (interfaz de Media Direct) o Arquitectura Intel Hub (*) ULi / ALi: HyperTransport VIA: V-Link SiS: MuTIOL (**) ATI: Un enlace o PCI Express nVidia: HyperTransport (**) (*) Interfaz DMI es ms reciente, que se utiliza en los chipsets i915 y i925 en y utiliza dos rutas de datos separadas, una para la transmisin de datos y otro para la recepcin (la comunicacin dplex completo). Intel Hub Arquitectura, usado por los chipsets anteriores, utiliza la ruta de los mismos datos tanto para la transmisin y recepcin (dplex medio de comunicacin). (**) Algunos nVidia y chipsets SiS utilizar un solo chip, ieie las funcionalidades de los dos puentes norte y sur estn integradas en un solo chip. Asimismo, el Radeon Xpress 200 de ATI, la comunicacin entre el norte y sur puentes utiliza dos vas PCI Express. Esto no afecta el rendimiento del sistema, porque al contrario de PCI, el bus PCI Express no es compartida entre todos los dispositivos PCI Express. Se trata de una-a-punto solucin de punto, lo que significa que el autobs slo conectar dos dispositivos, el receptor y el transmisor; ningn otro dispositivo se puede conectar a este respecto. Un carril se utiliza para la transmisin de datos y el otro para la recepcin de datos (dplex completo de la comunicacin). bus HyperTransport tambin utiliza las rutas de datos separadas, una para la transmisin de datos y otro para la recepcin (la comunicacin dplex completo) ..

Si desea conocer los detalles de un chipset determinado, basta con ir a la pgina web del fabricante del chipset .. Como ltimo comentario, usted puede preguntarse lo que es "a bordo de los dispositivos PCI-" que aparecen en las figuras 5 y 6. A bordo de los dispositivos, como LAN y audio puede ser controlado por el chipset (puente del sur) o por un chip controlador adicional. Cuando este segundo enfoque se utiliza, este chip controlador est conectado al bus PCI.

PC PLACAS BASE:
Si alguna vez has tomado el caso fuera de un equipo, he visto el de una pieza de equipo que todo lo une - la placa base. Una placa base permite que todas las partes de su computadora para recibir el poder, se comunican entre s. Placas base han recorrido un largo camino en los ltimos veinte aos. La madre celebr por primera vez los componentes reales muy pocos. El primer IBM PC madre slo tena un procesador y ranuras para tarjetas. Usuario conectado componentes como unidad de disco y los controladores de memoria en las ranuras. Hoy en da, las placas base normalmente cuentan con una amplia variedad de caractersticas integradas, y que afectan directamente a las capacidades de un ordenador y las posibilidades de mejoras. En este artculo vamos a ver algunos de los componentes generales de una placa madre. Luego, examinaremos de cerca de cinco puntos que afectan de manera dramtica lo que un ordenador puede hacer.

Factor de forma
Una placa base en s misma no sirve para nada, pero un equipo tiene que tener una para operar. de trabajo principal es la placa base del ordenador para contener un chip microprocesador y deje todo lo dems se conectan a l. Todo lo que corre el ordenador o aumenta su rendimiento es una de las piezas de la placa base o se conecta a ella a travs de una ranura o puerto.

Una placa base moderna .. La forma y el diseo de una placa base se llama el factor de forma. El factor de forma en que afecta a los componentes individuales de ir y la forma de equipo de la caja. Hay varios factores de forma especfica que la mayora de placas base de PC utilizan para que todos caben en casos normales. Para una comparacin de factores de forma, pasado y presente, echa un vistazo a Motherboards.org . El factor de forma es slo una de las muchas normas que se aplican a las placas base. Algunas de las otras normas incluyen: El zcalo para el microprocesador determina qu tipo de unidad central de procesamiento (CPU) de la placa base usa. El chipset es parte de la lgica del sistema de la placa base y por lo general consta de dos partes - el northbridge y southbridge. Estos dos "puentes" conectar la CPU a otras partes de la computadora. El sistema bsico de entrada / salida del sistema (BIOS) de chip controla las funciones bsicas de la mayora de la computadora y realiza una comprobacin automtica cada vez que lo enciende. Algunos sistemas cuentan con doble BIOS, lo que proporciona una copia de seguridad en un caso o no en caso de error durante la actualizacin. El chip de reloj de tiempo real es un chip que funciona con la batera que mantiene la configuracin bsica y la hora del sistema. Las ranuras y los puertos que se encuentran en una placa base son: Peripheral Component Interconnect (PCI) - Conexiones de vdeo, sonido y tarjetas de captura de vdeo, as como tarjetas de red Puerto de grficos acelerado (AGP) - puerto dedicado para las tarjetas de vdeo. Integrated Drive Electronics (IDE) - interfaces para los discos duros Universal Serial Bus o FireWire - perifricos externos Memoria ranuras Algunas placas tambin incorporan nuevos avances tecnolgicos: Arreglo redundante de discos independientes (RAID) controladores permiten que la computadora reconozca varias unidades como una unidad.

PCI Express es un nuevo protocolo que acta ms como una red de un autobs. Se puede eliminar la necesidad de otros puertos, incluyendo el puerto AGP. En lugar de depender de tarjetas plug-in, algunas placas base tienen a bordo de sonido , de red, de vdeo o el apoyo perifrico.

Una placa base Socket 754

Muchas personas piensan de la CPU como una de las partes ms importantes de un ordenador. Veremos cmo afecta al resto del equipo en la siguiente seccin.

Tomas de corriente y CPU

La CPU es la primera cosa que viene a la mente cuando mucha gente piensa sobre la velocidad de un ordenador y el rendimiento. Cuanto ms rpido el procesador, ms rpido que la computadora pueda pensar. En los primeros das de los ordenadores PC, todos los procesadores tenan el mismo conjunto de pines que se conecta la CPU a la placa base, llamado el pin grid array (PGA). Estos pernos encajan en un esquema llamado zcalo Socket 7. Esto significa que cualquier procesador encajara en cualquier placa base.

Una placa base Socket 939

Hoy, sin embargo, los fabricantes de CPU de Intel y AMD usan una variedad de PGA, ninguno de los cuales encajan en zcalo 7. A medida que avanzan los microprocesadores, que necesitan ms y ms pines, tanto para manejar las nuevas funciones y proporcionar ms y ms poder para el chip. toma de los acuerdos actuales son a menudo llamado as por el nmero de pines en el PGA. Comnmente sockets utilizados son: Socket 478 - para los mayores procesadores Pentium y Celeron Socket 754 - para AMD Sempron y Athlon algunos procesadores AMD Socket 939 - para los nuevos y ms rpidos procesadores AMD Athlon Socket AM2 - para los nuevos procesadores AMD Athlon Socket A - para los mayores procesadores AMD Athlon

Un zcalo LGA755 placa base

El ltimo procesador de Intel no tiene un PGA. Tiene una LGA, tambin conocido como zcalo LGA T. significa Land Grid Array. Un LGA es diferente de un PGA de que las clavijas son en realidad parte de la toma, no la CPU. Cualquier persona que ya tiene una CPU especfica en mente debe seleccionar una tarjeta madre basada en la CPU. Por ejemplo, si desea utilizar uno de los mltiples ncleos nuevos chips fabricados por Intel o AMD, que tendr que seleccionar una placa base con la toma correcta de las fichas. CPU simplemente no caben en las tomas que no coinciden con sus PGA. La CPU se comunica con otros elementos de la placa base a travs de un conjunto de chips. Veremos el conjunto de chips con ms detalle a continuacin.

Chipsets
El chipset es el "pegamento" que une el microprocesador con el resto de la placa base y, por tanto, el resto del equipo. En un PC, consta de dos partes principales - el northbridge y southbridge. Todos los diversos componentes de la computadora se comunican con la CPU a travs del chipset.

El northbridge y el southbridge
El puente norte se conecta directamente al procesador a travs del bus frontal (FSB). Un controlador de memoria se encuentra en el northbridge, lo que da el acceso rpido de la CPU a la memoria . El puente norte tambin se conecta a la AGP o PCI Express de autobs y de la propia memoria. El puente sur es ms lento que el northbridge y la informacin de la CPU tiene que pasar por el puente norte antes de llegar al puente sur. Otros autobuses conecta el southbridge al bus PCI, el USB puertos y el IDE o disco duro SATA de conexiones. seleccin del chipset y la seleccin de la CPU van de la mano, ya optimizar los chipsets a los fabricantes a trabajar con las CPUs especficas. El chipset es una parte integrada de la placa base, por lo que no puede ser eliminado o mejorado. Esto significa que no slo debe placa base socket el ajuste de la CPU, chipset de la placa base deben trabajar de forma ptima con la CPU. A continuacin, veremos los autobuses, que, como el chipset, llevan la informacin de un lugar a otro.

Velocidad del bus

Un bus es simplemente un circuito que conecta una parte de la placa base a otra. Los datos ms un bus puede manejar al mismo tiempo, ms rpido permite que la informacin de viaje. La velocidad del bus, medido en megahertz (MHz), se refiere a la cantidad de datos se puede mover a travs del bus al mismo tiempo.

Los autobuses conectan las diferentes partes de la placa base el uno al otro
Velocidad del bus por lo general se refiere a la velocidad del bus frontal (FSB), que conecta la CPU con el northbridge. velocidades de FSB puede variar de 66 MHz a 800 MHz. Desde la CPU alcanza el controlador de memoria aunque el northbridge, la velocidad FSB puede afectar dramticamente el rendimiento de un ordenador. stos son algunos de los otros buses que se encuentran en una placa base: El autobs de la parte posterior se conecta la CPU con el nivel 2 (L2) de cach , tambin conocida como cach secundaria o externa. El procesador determina la velocidad del autobs de la parte trasera. El bus de memoria conecta el puente norte de la memoria. El IDE ATA autobs o el southbridge conecta a la unidad de disco . La AGP bus conecta la tarjeta de vdeo a la memoria y la CPU . La velocidad del bus AGP es generalmente de 66 MHz. El PCI bus conecta ranuras PCI para el southbridge. En la mayora de los sistemas, la velocidad del bus PCI de 33 MHz. Tambin es compatible con PCI es PCI Express , que es mucho ms rpido que el PCI, pero sigue siendo compatible con el software actual y los sistemas operativos. PCI Express es probable que sustituya a los buses PCI y AGP. El autobs de un equipo de velocidad ms rpido, ms rpido funcionar - a un punto. Una velocidad de bus rpido no puede compensar un procesador lento o chipset. Ahora echemos un vistazo a la memoria y cmo afecta a la placa base de la velocidad.

La memoria y otras funciones

Hemos establecido que la velocidad del procesador se controla la rapidez con un equipo piensa. La velocidad de los chips y buses controla la rapidez con que pueden comunicarse con otras partes de la computadora. La velocidad de la RAM de conexin directamente controla la velocidad con la computadora puede acceder a las instrucciones y datos, y por lo tanto tiene un gran efecto en el rendimiento del sistema. Un procesador rpido con RAM lenta va a ninguna parte. La cantidad de memoria disponible tambin controla la cantidad de datos de la computadora puede tener fcilmente disponibles. RAM representan la mayor parte de la memoria de un ordenador. La regla general es la RAM ms el equipo, mejor.

184-pin DIMM DDR RAM Gran parte de la memoria disponible en la actualidad es la tasa de datos doble (DDR). Esto significa que la memoria puede transmitir datos dos veces por ciclo en lugar de una vez, lo que hace que la memoria ms rpida. Adems, la mayora de placas base tienen un espacio para mltiples chips de memoria, y en las nuevas placas base, que a menudo se conectan con el northbridge travs de un bus de doble en lugar de un solo bus. Esto reduce an ms la cantidad de tiempo que tarda el procesador para obtener informacin de la memoria.

200-pin SODIMM RAM DDR

placa de ranuras de memoria Un afectan directamente el tipo y la cantidad de memoria es compatible. Al igual que otros componentes, los conectores de memoria en la ranura a travs de una serie de pernos. El mdulo de memoria debe tener el nmero correcto de los pernos para encajar en la ranura en la placa base.

SIMM de 64MB SDRAM

En los primeros das de placas base, prcticamente todo lo que no sea el procesador de vino en una tarjeta que se conecta a la placa. Ahora, las placas base cuentan con una variedad de accesorios a bordo, tales como LAN de apoyo, de vdeo, soporte para sonido y los controladores RAID. Placas base con todas las campanas y silbatos son convenientes y fciles de instalar. Hay placas base que tienen todo lo necesario para crear un equipo completo - todo lo que haces es pegar la placa base en un caso y aadir un disco duro , una unidad de CD y una fuente de alimentacin. Usted tiene un equipo completamente operativo en una sola tarjeta. Para muchos usuarios promedio, estas caractersticas integradas de proporcionar un amplio soporte para vdeo y sonido. Para los jugadores vidos y personas que hacen de alta intensidad o de diseo asistido por ordenador, grficos (CAD) de trabajo, sin embargo, por separado las tarjetas de video ofrecen un mejor rendimiento mucho.