Eletrônica Digital

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Eletrnica Digital Teoria e Prtica Colgio Tcnico Henrique Hennry
2
APRESENTAO

A eletrnica Digital uma nova etapa na eletrnica que servira como Base
inicial para o conhecimento de todos os sistemas que conhecemos na
tecnologia dos tempos atuais, tal qual envolve uma gama muito grande da base
de eletrnica geral e eletrnica de potencia e eletricidade. Este conhecimento
prvio pode atravs da eletrnica digital aprimorar o conhecimento das tcnicas
de sistemas digitais que atualmente usamos como computadores, televisores,
vdeo games, calculadoras, sistemas de alarmes, etc... .
Este material de estudo envolve a teoria e a prtica em laboratrio para uma
melhor compreenso do assunto estudado. A compreenso de fundamental
importncia para o decorrer do curso, pois trata de fundamental interesse
nosso, o seu sucesso, e que os assuntos aqui tratados, possa dar um melhor
desempenho e satisfao profissional.
O material de fcil compreenso, e lhe servira como guia de estudos dentro
do plano de ensino traado, no substituindo outras fontes de pesquisas para
aprofundamento dos assuntos relacionados. Exigido apenas do aluno ateno,
para que possa interpretar corretamente o material, para facilitar o
entendimento ser exemplificado da melhor forma, seguido por exerccios para
que possa treinar o aprendido e fazer a verificao da sua aprendizagem.

3
NDICE
01 Introduo 06
02 - Representaes Numricas 06
03 - Reviso do sistema de numerao decimal 07
04 - Sistema de Numerao Binrio 08
4-1 Representao Binrias em Nvel de Tenso 09
4-2 Converses Decimal-Binrio 10
4.2-1 Faixa de Contagem 10
4-3 Converses Binrio Decimal 10
05 - Sistema de Numerao Octal 11
5-1 Converso Octal-Decimal 11
5-3 Converso Octal-Binrio 11
5-2 Converso Decimal-Octal 11
5-4 Converso Binrio-Octal 12
5-5 Contando em Octal 12
06 - Sistema de Numerao Hexadecimal 13
6-1 Converso Hexadecimal Decimal 13
6-2 Converso Decimal Hexadecimal 14
6-3 Converso Hexadecimal Binrio 14
6-4 Converso Binrio Hexadecimal 14
6-5 Contando em Hexadecimal 15
07 - Cdigo BCD 16
08 - Relacionando as representaes 17
09 - O Byte 18
10 - lgebra Booleana e Portas Lgicas 19
10-1 Introduo 19
10-2 Constantes e Variveis Booleanas 19
10-3 Tabela Verdade 20
10-4 Operao OR Com Portas OR 21
10-5 Operao AND com Portas AND 23
10-6 Operao NOT 24
11 - Portas NOR e portas NAND 25
11-1 Porta NAND 26
11-2 Porta NOR 26
12 Circuitos exclusive-OR e exclusive-NOR 27
12-1 Exclusive OR 27
12-2 Exclusive-NOR 29
13 Experincias Prticas com Portas Lgicas 30
13-1 Sobre o Protoboard 30
13-2 Mdulo Digital Avanado (Datapool 8810) 31
13.2-1 Operao do Mdulo Digital 32
13-3 Experincia 1 34
13-5 Demora de Propagao (DELAY TIME) 36
4
13-9 Analise de demora 41
14 - Construo Eltrica de Portas Lgicas 57
14-1 Operao do Circuito Estado BAIXO 58
14-2 Operao do Circuito Estado ALTO 59
14-3 Tempo de propagao de Portas Lgicas 61
14-4 Fan-out e Interconexes de portas lgicas 62
14.4-1 Conectando entradas juntas 64
14.4-2 Sadas Coletor Aberto 66
14.4-3 Conexo Wired-AND 66
15 - Famlias Lgicas 67
15-1 Resistor-Transistor Logic (RTL) 68
15-2 Diode-Transistor Logic (DTL) 69
15-3 Transistor-Transistor Logic (TTL) 70
15-4 Famlia MOS 71
15-5 Lgica com acoplamento pelo emissor (ECL) 74
16 - lgebra Booleana e Teoremas 76
16-1 Teorema DeMorgan 79
17 - Simplificando e Manipulando Circuitos Lgicos Combinacionais 81
17-1 Forma de Soma de Produto 81
17-2 Produto-de-Somas 82
17-3 Simplificao de Circuitos Lgicos 82
17-4 Simplificao Algbrica 83
18 - Mapa de Karnaugh 87
18-1 Formato do Mapa de Karnaugh 89
18-2 Agrupamento de termos no mapa 89
18.2-1 Agrupando Dois Termos (Pares) 89
18.2-2 Agrupando Quatro Termos (Quartetos) 90
5
18.2-3 Agrupando Oito Termos (Octetos) 91

18-3 Processo Completo de Simplificao 92
18-4 Condies "Don't Care" 93
19 - Biestveis (Flip-Flops) 94
19-1 Latches RS (ou travas RS) 94
19-2 Disparo por Sincronizao de Nvel do Sinal de Relgio 99
19-3 Latch D 101
19-4 Biestveis D Disparados pela borda 102
19-5 Biestveis JK Disparados pela borda (transio) 106
19-6 Biestvel JK Mestre-Escravo 110
19-7 Prticas com flip-flop 112
19.7-1 Experincia 1 112

6
01Introduo
No mundo atual, o termo digital tornou-se parte do nosso vocabulrio no dia-a-
dia por causa da maneira profunda pela qual os circuitos e as tcnicas digitais
tornaram-se amplamente utilizados em quase todas as reas de nossas vidas,
como: computadores, automao, robs, medicina, transportes,
entretenimento, explorao do espao etc.

02RepresentaesNumricas
Na cincia, na tecnologia, nos negcios e na verdade em qualquer outro
campo, estamos constantemente lidando com quantidades. Quantidades so
medidas, monitoradas, gravadas, manipuladas aritmeticamente observadas ou
de algum outro modo utilizadas na maioria dos sistemas fsicos. importante
que ao lidarmos com diversas quantidades sejamos capazes de representar
seus valores de modo eficiente e exato. Existem basicamente duas formas de
representar o valor numrico de quantidades: a analgica e a digital.
Na representao analgica, o valor de uma quantidade proporcional ao
valor de uma tenso ou corrente, ou ainda de uma medida de movimento. Um
exemplo disso o velocmetro de um automvel, no qual a deflexo do
ponteiro proporcional velocidade do automvel inclusive acompanhando
qualquer mudana que ocorrer na velocidade do automvel ao ser acelerado
ou freado.Quantidades representadas na forma analgica possuem uma
importante caracterstica: elas podem variar em um determinado intervalo
continuo de valores.
Na representao digital, as quantidades so representadas no por outras
quantidades proporcionais, mas por smbolos chamados dgitos. Por exemplo,
um relgio digital que fornece as horas do dia na forma de dgitos decimais que
representam as horas, os minutos. Como sabemos, as horas do dia mudam
continuamente, mas a leitura do relgio digital no varia continuamente; em vez
disso, ela varia em passos de um minuto (ou um segundo). Em outras palavras,
esta forma de representao digital das horas do dia varia em passos discretos
quando comparada com a representao fornecida por um relgio analgico,
em que as mudanas no mostrador ocorrem de modo contnuo.
A diferena principal entre as formas de representao analgica e digital pode
ento ser simplesmente simbolizada da seguinte maneira:
Analgica = continua
Digital = discreto (passo a passo)
7
Exemplo: Quais dos itens a seguir referem-se forma de representao digital

e quais se referem a analgica:
a) Chave de dez posies
b) A corrente eltrica na tomada na parede
c) A temperatura de uma sala
d) Gros de areia na praia
e) Velocmetro de automvel

Soluo:
a) Digital
b) Analgica
c) Digital
d) Digital. Uma vez que o nmero de gros pode assumir apenas um
determinado nmero de valores discretos (inteiros) e no qualquer valor
possvel dentro de um intervalo contnuo.
e) Analgico, se o velocmetro for do tipo de ponteiro; digital se possuir um
mostrador numrico.

03Revisodosistemade
numeraodecimal
O sistema decimal composto de 10 algarismos ou smbolos. Estes 10
smbolos so 0, I, 2, 3, 4, 5, 6, 7, 8 e 9. Utilizando estes smbolos como dgitos
de um nmero, podemos expressar qualquer quantidade. O sistema decimal
tambm chamado de sistema de base 10 porque possui 10 dgitos e evoluiu
naturalmente do fato de que as pessoas tm 10 dedos. De fato, a palavra
"dgito" derivada da palavra latina usada para denominar "dedo".
O sistema decimal um sistema de valor posicional, isto , um sistema no qual
o valor do dgito depende de sua posio. Por exemplo: considere o nmero
decimal 453. Sabemos que o dgito 4, na verdade, representa 4 centenas; o 5
representa 5 dezenas e o 3 representa 3 unidades. Em essncia o 4 possui o
maior peso dos trs dgitos; a ele nos referimos como dgito mais significativo
(MSD - Most Signifcant Digit). O 3 possui o menor peso e chamado de dgito
menos significativo (LSD Least Significant Digit).
Considere outro exemplo, 27,35. Este nmero na verdade igual a 2 dezenas
mais 7 unidades mais 3 dcimos mais 5 centsimos, ou 2 X 10 + 7 X 1 + 3 X
0,1 + 5 X 0, 01. A vrgula decimal usada para separar a parte inteira da parte
fracionria do nmero.
De modo mais rigoroso, as vrias posies relativas vrgula decimal possuem
pesos que podem ser expressos em potncias de 10. Isto pode ser visto na
Fig.1-1, onde o nmero 2745,214 est representado. A vrgula decimal separa
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contar de
rs posie
e 0
10
at 5
Tcnico He
nvertidos c
er nmero
xemplo, po
10.
smente o
dos em gru
o para seu
o de 11010
produzir gru
al cada pos
retorna par
osio de d
agem octal
0 at 8
N
1
es de dgito
11
10
para
Henrique He
conforme

octal para
odemos
inverso do
upos de tr
u equivalen
0110
2
para
upos
sio de d
ra zero na
digito mais
l: (1) 65, 6
1, para um
os octais
um total d
ennry
12
a
o
s
nte
gito
s
6,
total
e 8
3

Eletr
O sis
smb
com
deci
dgit
"hex
6-1
Um
fato
16. O
um p
O pr
356
1

2AF

rnica Digi
06
stema de n
bolos poss
o os 16 sm
mal. Note
tos binrios
xadecimal"
Convers
nmero he
de que ca
O LSD tem
peso de 16
rocesso de
16
= (3 X 16
= 768 +
= 854
10

16
= (2 X 1
= 512 +
= 687
10

ital Teoria e
6Sis
numerao
sveis. Ele u
mbolos. A
que cada d
s. import
) A at F s
so Hexa
exa pode s
da posio
m um peso
6
1
= 16; a p
e convers
6
2
) + (5 X
80 + 6
6
2
) + (A X
160 + 15
e Prtica
stema
Hexa
o hexadeci
usa os dg
Tabela 1-2
dgito hexa
tante lemb
so equiva
adecimal
ser convert
o de digito
de 16
0
= 1
prxima te
o demon
16
1
) + (6 X
16
1
) + (F X
ade
adec
imal usa a
itos 0 a 9 m
2 mostra a
adecimal r
brar que os
lentes aos
l Decim
tido para s
hexa tem
1; a prxim
em um peso
nstrado nos
X 16
0
)
X 16
0
)
Colgio
Num
imal
base 16. A
mais as let
as relaes
epresenta
s dgitos he
s valores de
mal
eu equival
um peso q
ma posio
o de 16
2
=
s exemplo
Tcnico He
mera
Assim, ele
tras A, B, C
s entre hex
um grupo
exa (abrevi
ecimais 10
ente decim
que uma
de dgito m
256 e ass
s a seguir:
Henrique He
o
e tem 16
C, D, E e F
xadecimal
de quatro
iatura de
0 at 15.

mal usando
potncia d
mais alta t
sim por dia
:
ennry
13
F
e
o o
de
tem
ante.
Eletr

Note
conv
Para
6-2
Rele
deci
deci
Repa
nm
pela
6-3
Assi
hexa
repre
nm
de q
9F2
1

Para
6-4
A co
nm
para
com
rnica Digi
e que no se
verso par
a praticar v
Convers
embre fizem
mal-octal u
mal hexad
are novam
mero hexa.
s letras de
Convers
m como o
adecimal
esentao
mero hexa e
quatro bits
16
= 9

= 1001
= 100111
a praticar v
Convers
onverso d
mero binrio
a seu equiv
pletar um
ital Teoria e
egundo ex
ra decimal.
verifique qu
so Deci
mos conve
usando suc
decimal pod
mente que o
Note tamb
e A at F.
so Hexa
sistema d
usado pri
o de nmer
em binrio
(Tabela 1-
F 2

1111 00
1110010
2
verifique BA
so Bin
e binrio p
o reunido
valente dg
grupo de q
e Prtica
xemplo o va

ue 1BC2
16
mal He
erses dec
cessivas d
dem ser fe
os restos d
bm que qu
adecimal
e numera
ncipalmen
ros binrios
. Cada dg
-2). Isto i
2

010
A6
16
= 101
rio Hex
para hexa
o em grupo
gito hexa. Z
quatro bits
alor 10 sub
6
igual a 7
exadecim
cimal-binr
divises po
eitas usand
do process
ualquer res
l Binr
o octal, o
nte como u
s. relativ
gito hexa
lustrado a
111010011
xadecim
apenas o
os de quat
Zeros so a
(vide som
Colgio
bstituiu o A
7106
10
.
mal
io usando
or 8. Do me
do sucessiv

so de divis
sto maior d
rio
o sistema d
m mtodo
vamente si
convertido
seguir par
10
2
.
al
o inverso d
ro bits, e c
adicionado
mbreado).
Tcnico He
A e o valor
sucessivas
esmo modo
vas divise
o formam
do que 9
de numera
"compacto
mples con
o para seu
ra 9F2
16
.
do process
cada grupo
os, se nece

Henrique He
15 o F na
s por 2, e
o, convers
es por 16.
m os dgitos
represent
ao
o" para
verter um
equivalen
so anterior.
o convert
essrio, pa
ennry
14
ses
s do
tado
nte
. O
tido
ara
15
De modo a realizar estas converses entre hexa e binrio, necessrio saber

a equivalncia entre os nmeros binrios de quatro bits (0000 at 1111) e os
dgitos hexa. Uma vez dominadas, as converses podem ser realizadas
rapidamente sem necessidade de clculos. Isto explica por que o hexa (e o
octal) so to teis na representao de nmeros binrios grandes.
Para praticar, verifique que 101011111
2
= 15F
16
.
6-5 Contando em Hexadecimal
Quando contamos em hexa, cada posio de dgito pode ser incrementada
(aumentada de 1) de 0 at F. Uma vez que uma posio de dgito alcance o
valor F, ela volta a 0, e a prxima posio de dgito incrementada. Isto
ilustrado nas seguintes sequncias de contagem hexa:
(a) 38, 39, 3A, 3B, 3C, 3D, 3E, 3F, 40, 41, 42,
(b) 6F8, 6F9, 6FA 6FB, 6FC, 6FD, 6FE, 6FF, 700
Note que quando existe um 9 numa posio de dgito, ele se torna um A
quando incrementado.
Com N posies de dgitos hexa podemos contar de 0 a 16
N
1 em decimal,
para um total de 16
N
valores diferentes. Por exemplo, com trs dgitos hexa
podemos contar de 000
16
at FFF
16
, que de 0
10
at 4095
10
para um total de
4096 = 16
3
valores diferentes.
Resumo das Converses
Neste ponto, sua cabea provavelmente est rodando enquanto voc tenta
guardar todos estes sistemas - binrio, decimal, octal, hexa - e todas as
diferentes converses de um para o outro. Voc pode no acreditar, mas
medida que voc usar mais e mais estes vrios sistemas, voc acabar
conhecendo-os muito bem. Por enquanto, o seguinte resumo deve ajud-lo a
fazer as diferentes converses:
1. Quando converter de binrio [ou octal ou hexa] para decimal, use o mtodo
da soma ponderada para cada posio de dgito.
2. Quando converter de decimal para binrio [ou octal ou hexa], use o mtodo
das divises sucessivas por 2 [ou 8 ou 16], agrupando os restos.
3. Quando converter de binrio para octal [ou hexa], rena os bits em grupos
de trs [ou quatro] e converta cada grupo no dgito octal [ou hexa] correto.
4. Quando converter de octal [ou hexa] para binrio, converta cada dgito para
o seu equivalente de trs [ou quatro] bits.
16
5. Quando converter de octal para hexa [ou vice-versa], primeiramente

converta para binrio; ento converta o binrio para o sistema de numerao
desejado.
Questes de Reviso
1. Converta 24CE
16
para decimal.
2. Converta 3117
10
para hexa, e depois para binrio.
3. Converta 1001011110110101
2
para hexa.
4. Escreva os prximos quatro nmeros nesta sequncia de contagem hexa:
E9A, E9B, E9C, E9D, ____, ____, ____, ____.
5. Converta 3527
8
para hexa.
6. Qual a faixa de valores decimais que pode ser representada por um
nmero hexa de quatro dgitos?
07CdigoBCD
Quando nmeros, letras ou palavras so representados por um grupo especial
de smbolos, dizemos que esto codificados, e o grupo de smbolos chamado
de cdigo. Provavelmente um dos cdigos mais conhecidos o cdigo Morse,
em que uma srie de traos e pontos representam as letras do alfabeto.
J vimos que qualquer nmero decimal pode ser representado por um nmero
binrio equivalente. O grupo de 0s e 1s no nmero binrio pode ser imaginado
como um cdigo representando o nmero decimal. Quando um nmero
decimal representado por seu nmero binrio equivalente, denomina-se
codificao binria pura.
Todos os sistemas digitais utilizam alguma forma de nmeros binrios para
suas operaes internas, mas o mundo exterior decimal por natureza. Isto
significa que converses entre os sistemas decimal e binrio so realizadas
frequentemente. Vimos que converses entre decimal e binrio podem se
tornar longas e complicadas para nmeros grandes. Por essa razo, um meio
de codificar nmeros decimais que combina algumas caractersticas tanto do
sistema decimal quanto do sistema binrio usado em certas situaes.
Cdigo Decimal Codificado em Binrio
Se cada dgito de um nmero decimal representado por seu equivalente
binrio, o resultado um cdigo chamado decimal codificado em binrio
(daqui para a frente abreviado como BCD, do ingls Binary-Coded-Decimal).
Como um dgito decimal pode assumir o valor 9, quatro bits so necessrios
para codificar cada dgito (o cdigo binrio para 9 1001).
17
Para ilustrar o cdigo BCD, considere um nmero decimal como 874. Cada
dgito substitudo pelo seu equivalente binrio do seguinte modo:
8 7 4 (decimal)

1000 0111 0100 (BCD)

Como um outro exemplo, vamos transformar 943 para sua representao no
cdigo BCD:
9 4 3 (decimal)

1001 0100 0011 (BCD)

Mais uma vez, cada dgito decimal trocado pelo seu binrio equivalente puro.
Note que sempre so usados quatro bits para cada dgito.
O cdigo BCD, portanto, representa cada dgito do nmero decimal por um
nmero binrio de quatro bits. Obviamente apenas os nmeros binrios de
quatro bits de 0000 at 1001 so usados. O cdigo BCD no utiliza os nmeros
1010, 1011, 1100, 1101, 1110 e 1111. Em outras palavras, somente 10 dos 16
grupos possveis de quatro bits so usados. Se algum nmero de quatro bits
"proibido" ocorrer numa mquina usando o cdigo BCD, usualmente uma
indicao de que um erro aconteceu.

08Relacionandoas
representaes
A Tabela 1-3 mostra a representao dos nmeros decimais de 0 at 15 nos
sistemas de numerao binrio, octal, hexadecimal e no cdigo BCD. Examine-
a cuidadosamente e esteja certo de compreender como ela foi obtida. Observe
especialmente como a representao BCD sempre usa quatro bits para cada
dgito decimal.
Eletr
A ma
infor
cade
corre
infor
Exem
Qua
Solu
Exem
Qua
dois
Solu
deci
Exem
Qua
BCD
rnica Digi
aioria dos
rmaes e
eia (ou seq
esponde a
rmaes. O
mplo 1
ntos bytes
uo: 32/8
mplo 2
l o maior
bytes?
uo: Dois
mal 2
16
1
mplo 3
ntos bytes
D?
ital Teoria e
microcomp
m grupos d
quncia) de
a oito bits, e
Os exemplo
s existem n
8 = 4, logo
r valor dec
s bytes so
1 = 65.535
s so neces
e Prtica
09
putadores
de oito bits
e oito bits
e pode rep
os seguint
numa cade
existem qu
cimal que p
o 16 bits, lo
5.
ssrios pa
OB
manipula
s; assim, u
s: o cham
presentar n
tes ilustram
eia de 32 b
uatro bytes
pode ser re
ogo o maio
ara represe
Colgio
Byte
e armazen
m nome e
mado byte.
numerosos
m isso.
its?
s numa ca
epresentad
or valor bin
entar o valo
Tcnico He
na dados b
special d
Um byte s
s tipos de d
deia de 32
do em bin
nrio ser e
or decimal
Henrique He

binrios e
dado para
sempre
dados ou
2 bits.
rio usando
equivalente
846.569 e
ennry
18
uma
o
e ao
em
Eletr
Solu
Assi
Este

10-1
Com
mod
desig
cara
com
Bool
escr
atrav
lgic
parti
com
form
utiliz
10-2
A lg
conv
dois
pode
gera
ou n
siste
situa
qual
bool
do n
Diz-s
nve
rnica Digi
uo: Cad
m, um nm
es 24 bits e
10
1 Introdu
mo foi menc
do binrio o
gnaes 0
actersticas
o uma ferr
leana um
rever a rela
vs de um
cos mais e
ir dos quai
o a opera
mados pela
zando a lg
2 Consta
gebra bool
vencional.
valores pe
e em mom
almente uti
nos termina
ema digital
ado no inte
quer nvel
eanos no
nvel de ten
se que o n
l lgico 1,
ital Teoria e
a dgito de
mero decim
equivalem
lge
uo
cionado an
onde cada
0 e 1 repres
s dos circui
ramenta de
ma ferrame
ao entre
a equao
lementares
s todos os
o das dif
combina
gebra bool
antes e V
leana poss
Na lgebra
ermitidos 0
entos difer
lizadas pa
ais de entra
, o valor bo
ervalo entre
de tenso
o so nme
nso de um
nvel de ten
dependen
e Prtica
ecimal co
mal de seis
a trs byte
ebraB
L
nteriormen
tenso de
sentam int
itos digitais
e anlise e
enta matem
a(s) sada
o (express
s, as porta
s outros circ
ferentes po
o de port
eana.
Variveis
sui uma dif
a booleana
0 ou 1.Uma
rentes ser
ra represe
ada/sada
ooleano 0
e 0 e 0,8V,
o situado no
eros de fat
ma varive
nso em um
do do seu
onvertido p
s dgitos re
es. Isto il
Bool
gica
te os circu
e sada ou
tervalos de
s nos perm
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mtica rela
a(s) de um
o boolean
as lgicas,
rcuitos lgic
ortas lgica
tas lgicas
s Boolean
ferena fun
a, constant
a varivel b
igual a 0 o
entar o nve
do circuito
dado pa
, enquanto
o intervalo
to mas, ao
l ou, como
m circuito d
valor num
Colgio
para um c
equer 24 bi
lustrado a
eana
as
uitos digitai
entrada te
e tenso pr
mite utilizar
e circuitos
tivamente
circuito lg
na). Estuda
que so b
cos so co
as e de cir
s, podem s
nas
ndamental
tes e vari
booleana
ou 1. Vari
el de tens
o. Por exem
ara qualque
o o valor bo
o entre 2 a
contrrio,
o chamad
digital est
mrico de fa
Tcnico He
digo BCD
ts.
seguir.

aePo
s (lgicos)
m o valor 0
redefinidos
r a lgebra
digitais. A
simples qu
gico e sua
aremos os
locos fund
onstrudos.
rcuitos mai
er descrita
em rela
veis possu
uma qua
veis boole
o presente
mplo, em u
er nvel de
ooleano 1
5 V. Assim
represent
do, o seu n
no nvel l
ato. Em lg
Henrique He
de quatro
ortas
) operam d
0 ou 1. As
s. Estas
a booleana
A lgebra
ue nos per
as entrada
circuitos
damentais
. Veremos
is complex
as e analisa
o lgebr
uem apena
antidade qu
eanas so
e nas liga
um certo
tenso
dado pa
m 0 e 1
tam o estad
nvel lgic
gico 0 ou
gica digital
ennry
19
bits.
s
de
rmite
a
xos,
ada
ra
as
ue
es
ra
do
co.
u no
,
Eletr
vrio
com
BAIX
Conf
expr
so
mom
repre
sad
ou A
Com
mais
no
cbic
lge
NOT
Essa
cham
e res
resu
entra
essa
com
10-3
A tab
lgic
4(a)
A tab
pres
prim
sad
da ta
A = 0
rnica Digi
os outros te
uns so m
XO/ALTO n
forme diss
ressar a en
considerad
mento, os n
esentar va
a de um c
A = 0 ou A
mo apenas
s fcil de tr
existem fra
cas, logari
bra boolea
T (NO).
as opera
mados por
sistores co
ultado da o
adas. Utiliz
as portas l
binaes d
3 Tabela
bela-verda
co depende
mostra a t
bela relaci
sentes nas
meira linha d
a x est no
abela most
0 e B = 1,
ital Teoria e
ermos so
mostrados n
na maioria
semos na i
ntre as ent
das varive
nveis lgic
ariveis lg
ircuito digit
= 1.
dois valore
rabalhar do
aes, dec
tmos, nm
ana existem
es bsica
rtas lgicas
onectados
perao l
zaremos a
gicas bs
dessas por
Verdade
ade uma
e dos nve
tabela-verd
ona todas
entradas A
da tabela m
o nvel 1, o
tra que qua
a sada x t
e Prtica
o usados co
na Tabela
a das vezes
ntroduo,
radas e as
eis lgicas
cos da sad
gicas. Por e
tal, e em q
es so pos
o que a lg
cimais, nm
meros imag
m apenas t
s so cham
s podem se
de um mod
gica bsic
lgebra, p
sicas, e pos
rtas lgicas
e
maneira d
is lgicos p
dade para
as combin
A e B com
mostra que
ou, de mod
ando a ent
torna-se 0
omo sinn
1-4. Usare
s.
, a lgebra
s sadas de
s cujos nve
da. A partir
exemplo, A
qualquer in
ssveis, a
gebra conv
meros neg
ginrios e a
trs opera
madas ope
er constru
do pelo qu
ca (OR, AN
primeirame
steriormen
s conectad
de descrev
presentes
um tipo de
naes pos
o nvel co
e quando A
do equivale
trada B mu
. De mane
Colgio
imos de 0
emos as de
a booleana
e um circui
eis lgicos
r de agora
A represen
stante nec
lgebra bo
vencional.
ativos, raz
assim por d
es bsic
eraes lg
dos a part
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ND, NOT) r
ente para d
nte para an
das como c
er como a
nas entrad
e circuito l
ssveis dos
orresponde
A e B esto
ente, no es
uda para o
eira similar,
Tcnico He
e 1. Algun
esignaes

a um mod
to lgico. A
s determina
, utilizarem
tar uma ce
cessariame
oleana re
Na lgebra
zes quadra
diante. Na
cas: OR (O
gicas. Circ
tir de diodo
do circuito
realizada s
descrever e
nalisar e pr
circuitos l
sada de u
das do circ
gico de du
s nveis lg
ente da sa
o ambos e
stado 1. A
o estado 1,
, a tabela m
Henrique He
ns dos mai
s 0/1 e
do de
As entrada
am, a qual
mos letras p
erta entrad
ente teram
relativamen
a booleana
adas, raze
verdade, n
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cuitos digita
os, transist
o seja o
sobre suas
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rojetar
gicos.
um circuito
cuito. A Fig
uas entrad
gicos
da x. A
em nvel 0,
segunda l
de modo
mostra o q
ennry
20
s
as
quer
para
da ou
mos
nte
a
es
na
(E) e
ais
tores
s
o
g. 1-
das.
a
inha
que
ue
Eletr
acon
entra
As F
trs
com
com
de x
Obse
linha
de q
uma
com
bin
poss
10-4
A op
estu
entra
prod
com
O n
0.
rnica Digi
ntece com
ada.
Fig. 1-4
Figs.1-4(b)
e de quatr
binaes p
o nvel lg
x depender
erve que e
as para um
quatro entra
a tabela-ve
binaes p
ria, e, assi
sveis sem
4 Opera
perao OR
dada. A ta
adas lgica
duzir a sad
binaes d
nico caso o
ital Teoria e
o estado d
Exemplos d
(b) de
e (c) most
ro entradas
possveis d
gico resulta
r do tipo d
existem 4 l
ma tabela-v
adas. O n
rdade de N
possveis d
im, torna-s
esquecer
o OR C
R a prime
abela-verda
as, A e B,
da x. A tab
dos nveis
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e Prtica
da sada pa
de tabelas-ve
e trs entrad
tram exem
s. Novame
dos nveis
ante para a
de circuito
inhas para
verdade de
mero de c
N entradas
de entrada
se bastante
nenhuma.
Com Port
eira das tr
ade na Fig
so combi
ela mostra
de entrada
gual a 0 oc
ara qualqu
erdade para
das e (c) de

mplos de ta
ente, cada
lgicos de
a sada x n
lgico utiliz
a um tabela
e trs entra
combina
s. Note tam
a acompan
e simples e
.
rtas OR
s opera
. 1-5(a) mo
inadas atra
a que x ig
a onde um
corre quand
Colgio
uer conjunt
a circuitos (a
quatro entr
belas-verd
tabela enu
e entrada n
na direita.
zado.
a-verdade
adas, e 16
es de entr
mbm que
ha a sequ
escrever to
es boolea
ostra o que
avs da op
gual a 1 pa
ma ou mais
do todas a
Tcnico He
to de cond
a) de duas e
radas.
dade para c
umera toda
na esquerd
claro que
de duas e
linhas para
rada ser ig
a lista de t
ncia de co
odas as co
anas bsica
e acontece
perao OR
ara todas a
entradas s
s entradas
Henrique He
dies de

entradas,
circuitos d
as as
da, juntame
e o valor r
ntradas, 8
a uma tabe
gual a 2
N
p
todas as
contagem
ombinaes
cas a ser
e quando d
R para
as
so iguais
s so iguai
ennry
21
e
ente
eal
ela
para
s
duas
a 1.
s a
Eletr
Fig.

A ex
Nest
mas
ordin
a op
adi
nunc
send
Aqui
entra
Nova
a 1,
A ex
impo
repre
5(a),
A fig
do In
Em c
entra
OR.
entra
tens
, x
sad
Fig.1
as e
rnica Digi
1-5 (a) Tabe
xpresso b
ta express
represent
nria, exce
perao OR
o. Na lg
ca poderem
do verdade
i teremos x
adas so ig
amente, o
sempre
xpresso l
ortante a s
esenta a o
, e no a o
gura 1-5(c)
nstituto de
circuitos d
adas e cuja
A Fig.1-5(
adas A e B
o cujo va
= A + B. E
da ser ALT
1-5(c) ]. A
ntradas fo
ital Teoria e
ela-verdade
duas entra
booleana pa
so, o sinal
ta a opera
eto para o c
R produz 1
ebra boole
mos ter um
eira quando
x = A + B +
guais a 1:
resultado
igual a 1.
gica x = A
er lembrad
operao O
operao d
represent
Engenhei
igitais, uma
a sada i
(b) mostra
B so nvei
alor o res
Em outras p
TA (nvel l
sada da p
rem iguais
e Prtica
que define
adas; (c) sm
ara a oper
l de + no
o OR. A
caso em q
+ 1 = 1, e
eana, 1 o
m resultado
o combina
+ C. Se co
x =
da opera
A + B lida
do que o
OR que foi
de adio o
a o smbol
ros Eletrici
a porta OR
gual com
o smbolo
s lgicos d
sultado da o
palavras, a
gico 1) se
porta OR se
s a 0.
a operao
mbolo padr
rao OR
x = A + B
o represent
operao
que A e B s
e no 1 + 1
o valor mx
o maior do
amos trs e
onsiderarm
= 1 + 1 + 1
o OR, qu
a como x
sinal de +
definida at
ordinria.
lo lgico do
istas e Ele
R um circ
mbinao d
para uma
de tenso,
operao
a porta OR
e A ou B ou
er BAIXA
Colgio
OR; (b) sm
o 91-1984 A
dada por
B
ta a opera
OR sem
so ambos
= 2, como
ximo que p
que 1. Ess
entradas ut
mos o caso
= 1
uando mais
igual a A
+, que apar
travs da t
o padro d
etrnicos ou
cuito que p
das entrad
porta OR
e a sada
OR sobre
R funciona d
u ambas fo
A (nvel lg
Tcnico He
mbolo para u
ANSI/IEEE.
r:
o de adi
melhante
s iguais a 1
o seria no c
pode ser o
sa afirma
tilizando a
em que to
s de uma e
A OR B. O
rece na exp
tabela-verd
do sistema
u IEEE.
possui duas
as atravs
de duas e
x um nv
as entrada
de tal mod
orem iguais
ico 0) apen
Henrique He
uma porta O
o ordin
adio
1. Neste ca
caso de um
btido, e as
o contnu
operao
odas as tr
entrada ig
mais
presso,
dade na Fi
a internacio
s ou mais
s da opera
entradas. A
vel lgico d
as A e B, is
do que sua
is a 1[ (1)
nas se tod
ennry
22

OR de
ria,
aso,
ma
ssim
ua
OR.
s
gual
ig.1-
onal
o
As
de
sto

das
Eletr
Na F
de e
em t
A SA
t4, q
esta
mud
entra
tm
uma
nve
mud
entra
ALT
ALT
acon
Este
usad
diag

10-5
A op
apar
e B,
mos
nve
0 [(&
Nest
ordin
mes
um e
com
anl
rnica Digi
Fig.1-6 a te
entrada e s
t1, a SADA
ADA perm
quando am
ro em BA
danas nos
adas que o
efeito na S
a das entra
l ALTO en
dando. Enq
adas da po
O, a sada
O, no imp
ntecendo n
e mesmo ra
do para de
rama de te

5 Opera
perao AN
rece na Fig
so comb
tra que x e
l lgico 1.
&) Fig
ta express
nria. Entre
ma maneir
exame da
o se fosse
ise de exp
ital Teoria e
emos as fo
sada da po
A passar
manecer e
bas as ent
AIXO. Obse
s nveis lg
ocorrem em
SADA, um
adas perma
quanto a o
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orta OR es
a permanec
portando o
nas outras
aciocnio p
eterminar o
empo para

o AND
ND a seg
g.1-7(a) mo
binadas usa
est em nv
Para qualq
g.1-7(c)]. A
so, o sinal
etanto, a o
ra que a m
tabela-verd
em apenas
presses l
e Prtica
ormas de o
orta OR ob
para ALTO
em ALTO a
tradas
erve que a
gicos das
m t7 e t3 n
ma vez que
anece em
outra est
a das
stiver em
cer em
o que estive
entradas.
pode ser
o restante d
a SADA.

com Po
gunda oper
ostra o que
ando a ope
vel lgico 1
quer outro
A express
l () expres
operao A
multiplica
dade. Assi
uma. Essa
gicas que
onda ou dia
bservamos
O.
at
as
o
e
er
do

ortas AND
rao bool
e acontece
erao AN
1 somente
caso, ond
o boolean
X = AB
ssa a opera
AND sobre
o ordinria
im, podem
a caracter
contenham
Colgio
agrama de
que quan
Fig.1-6 Form
de temporiz
D
leana bsi
e quando d
D para pro
e quando ta
e uma das
na para a o
ao AND,
variveis
a, como po
mos pensar
stica pode
m opera
Tcnico He
temporiza
do A passa
ma de onda
zao da po
ca. A tabe
duas entrad
oduzir a sa
anto A com
s entradas
operao A
, e no a m
booleanas
ode ser vis
r nas duas
e ser de gr
es AND.
Henrique He
ao de sin
a para ALT
a ou diagram
orta OR.
la-verdade
das lgica
ada x. A ta
mo B esto
0, a sad
AND
multiplica
s opera da
sto atravs
operaes
rande ajud
ennry
23
nais
TO
ma
e que
s, A
abela
o em
da
o
de
s
a na
Eletr
A ex
de m
ser l
quan
mult
duas
entra
pode
O s
1-7(b
prod
AB.
um c
sua
toda
todo
esta
Na fo
porta
que
toda
ao m

Para
t2-t3
prod
nve
BAIX
10-6
A op
uma
resu
rnica Digi
Fig
xpresso x
modo que a
embrada
ndo todas
tiplicao.
s entradas
adas, temo
e ser igual
mbolo lgi
b). A sada
duto das en
Em outras
circuito que
sada est
as as entra
os os outro
r em BAIX
forma de o
a AND d
ela estar
as as entra
mesmo tem

a as formas
3 e t6-t7. E
duzindo po
is de entra
XO no tm
6 Opera
perao NO
a nica entr
ultado x pod
ital Teoria e
.1-7 (a) Tabe
porta AN
= A B lid
a express
que a op
as entrada
Este fato p
. Por exem
os
a 1 quan
co para um
a da porta
ntradas lg
s palavras,
e opera de
em ALTO
das esto
s casos, a
XO.
nda daFig
eterminada
em ALTO
das estive
mpo.

s de onda
m todos os
rtanto um
ada que oc
m efeito na
o NOT
OT realiz
rada. Por e
de ser exp
e Prtica
ela-verdade
ND; (c) smb
da como x
o se torna
erao AN
as (varive
permanece
mplo, quand
x = A B
ndo A = B
ma porta A
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gicas, isto
a porta AN
e tal manei
O apenas q
em ALTO.
sada da p
g.1-8 a sad
a observan
O apenas q
rem em AL

fornecidas
s outros in
nvel BAIX
correm enq
a sada.
zada, ao co
exemplo, s
presso com
e para a ope
bolo padro
x = A AND
a apenas x
ND produzi
eis) forem i
e verdadeir
do a opera
B C = AB
= C = 1.
AND de dua
ual ao
, x =
ND
ira que
quando
. Para
porta
da da
ndo
uando
LTO

s, isto acon
tervalos, u
XO na sad
quanto uma
ontrrio da
se a variv
mo: x = A
Colgio
erao AND;
o 91-1984 AN
B. O sina
x = AB. A c
r 1 como
guais a 1,
ro para o c
ao AND
BC. O nico
as entrada
Fig. 1-8 Dia
ntece apen
uma ou ma
a. Observe
a das entra
as opera
vel A suje
onde a ba
Tcnico He
(b) smbolo
NSI/IEEE.
al geralm
oisa mais
resultado
exatamen
caso de ter
realizada
o momento
as pode se
agrama de te
nas durante
ais entrada
e que mud
adas est e
es AND e
eita opera
rra sobrep
Henrique He

o da
mente omitid
importante
apenas
te como n
rmos mais
a sobre tr
o em que x
r visto na F
emporizao
e os interv
as esto em
danas nos
em nvel
OR, sobre
ao NOT
posta
ennry
24
do
e a
a
de
s
x
Fig.
o

valos
m 0,
s
e
, o
Eletr
repre
ou x
dest
x =
escla
A op
sem
men
isto
Amb
inve
NOT
sem
nve
sina
pont
Exis
so
com
rnica Digi
esenta a o
x igual ao
tas express
A opos
arece esta
Fig.
(
perao NO
pre utilizar
ncionar que
:
bos os sm
rso. A F
T, que ma
pre uma
l lgico da
l de entrad
tos da form
11
tem dois o
amplamen
binam as o
ital Teoria e
operao N
o inverso d
ses de
to ao valor
a afirmao
.1-9 (a) Tabe
c) formas d
OT tamb
rmos a bar
e um outro
bolos so
Fig. 1-9(b) m
ais comum
nica entrad
a entrada. A
da. Ele inve
ma de onda
Port
outros tipos
nte utilizada
operaes
e Prtica
NOT. Esta
de A ou x
uso comum
r lgico de
o para os d
1 = u p
u = 1 p
ela-verdade
e onda; (d)
m chama
rra sobrepo
smbolo p
reconhecid
mostra o s
mente cham
da, e o nv
A Fig. 1-9(
erte (comp
a da entrad
tasN
s de portas
as em circ
s bsicas A
expresso
x igual ao
m, e todas
A. A tabel
dois casos
porque NO
e
porque NO

; (b) smbol
smbolo pad
ada de inve
osta para r
para repres
A
i
= A
dos como
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mado de IN
vel lgico d
c) mostra
plementa) o
da.
ORe
s lgicas, p
cuitos digita
AND, OR e
Colgio
o lida com
o complem
s indicam q
la-verdade
possveis,
OT 1 = 0
OT 0 = 1
o para o INV
dro 91-198
erso ou c
representa
sentar a inv
indicadore
ra a repres
NVERSOR
de sua sad
como o IN
o sinal de e
eport
portas NOR
ais. Estas p
e NOT. Est
Tcnico He
mo x igu
mento de A
que o nvel
e mostrada
, A = 0 e A
VERSOR (NO
84 ANSI/IEEE
omplemen
ar inverso
verso o
es da opera
sentao d
R. Este circ
da sempr
VERSOR
entrada em
tasN
R e portas
portas, na
e fato faz c
Henrique He
ual a NOT A
A. Cada um
lgico de
a na Fig. 1-
A = 1, isto
OT);
E.
nto; Apesar
o, importa
o apstrofo
ao de
do circuito
cuito tem
re oposto a
age sobre
m todos os
NAND
NAND, qu
verdade,
com que s
ennry
25
A
ma
-9(a)
:
r de
ante
o (),
ao
o
s
D
ue
eja
Eletr
relat
bool
11-1
O s
10(a
crcu
de in
que
um I
os c
1-10
e a e
sad
dada
verd
Fig.
sad
exat
para
as co
Enqu
porta
ALT
urna
ALT
nve
qual
est
racio
para
duas
mos
porta
NOT
11-2
O s
11(a
crcu
oper
com
das
sad
rnica Digi
tivamente s
eanas apr
1 Porta N
mbolo para
a). Este sm
ulo que pos
nverso. E
uma porta
NVERSOR
ircuitos mo
0(a) e (b) s
expresso
a de uma
a por x = A
dade, que p
1-10(c), m
a de uma
tamente o
a uma porta
ondies d
uanto a sa
a OR vai p
O sempre
a das entra
O, a porta
l BAIXO se
quer uma
em ALTO
ocnio pode
a portas NO
s entradas
tra o smb
a NOR com
T () confo
2 Porta N
mbolo para
a). Este sm
ulo em sua
rao de in
o uma por
Fig. 1-11(a
a de uma
ital Teoria e
simples de
rendidas an
NOR
a uma port
mbolo igu
ssui em su
nto, pode
a OR segui
R, de modo
ostrados na
o equival
booleana
porta NOR
A +B. A ta
pode ser v
mostra que
porta NOR
inverso da
a OR, para
de entrada
ada de um
para o nve
que qualq
adas est e
NOR vai p
empre que
das entrad
O. Este mes
e ser esten
OR com m
. A Fig.1-9
olo lgico
m o padro
orme a set
NAND
a uma port
mbolo igu
a sada. Um
nverso. E
rta AND se
a) e (b) so
porta NAN
e Prtica
escrever o
nteriormen
ta NOR de
ual ao smb
ua sada. E
emos dizer
da de
o que
a Fig.
entes
para a
R
abela-
ista na
a
R
a sada
a todas
a.
a
el
uer
em
para
e
das
smo
ndido
ais de
9(d)
da
o ANSI/IEE
a indica a
ta NAND d
ual ao smb
ma vez ma
nto, pode
eguida de u
o equivale
ND x = A
seu funcio
nte.
e duas entr
bolo de um
Este peque
r que urna
EE com as
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de duas en
bolo da po
ais, este pe
emos dizer
um INVER
ntes e que
AB.
Colgio
onamento u
radas pode
ma porta O
eno crculo
porta NOR
s indicae
na figura.
ntradas pod
orta AND, e
equeno crc
r que uma
SOR, e qu
e a express
Tcnico He
utilizando a
e ser visto
R, exceto
represent
R opera do
es da porta
de ser visto
exceto pelo
culo repres
porta NAN
ue, portanto
so boolea
Henrique He
as opera
na Fig. 1-
pelo pequ
ta a opera
o mesmo m
a OR (~ 1)
o na Fig. 1
o pequeno
senta uma
ND funcion
o os circuit
ana para a
ennry
26
es
eno
o
modo
) e
1-

a
tos
Eletr
A tab
ex
poss
as e
BAIX
mais
Fig.1
note
12
Dois
digita
12-1
Cons

A tab
(o te
Este
em n
rnica Digi
bela-verda
xatamente
sveis de e
ntradas es
XO somen
s de duas e
1-9(d) mos
e a inverso
Circuito
s circuitos l
ais so os
1 Exclus
sidere o ci
bela-verda
ermo AB) e
e circuito pr
nveis opos
ital Teoria e
ade vista na
o inverso d
entrada. A s
sto em AL
te quando
entradas ta
stra o smb
o indicado
os Excl
lgicos esp
circuitos e
sive OR
rcuito lgic
ade aprese
e A = 1, B =
roduz uma
stos.
e Prtica
a Fig. 1-11
da sada d
sada de u
LTO, enqua
todas as e
ambm ap
bolo lgico
na sada x
usive-O
peciais que
exclusive-O
co da Fig.
x
entada mos
= 0 (o term
a sada em
1(c) mostra
e uma por
uma porta A
anto a sad
entradas e
presentam
da porta N
x da figura
OR e Exc
e frequente
OR e o exc
1-12(a). A
x = AB + A
stra que x
mo AB). Em
m ALTO sem
Colgio
a que a sa
rta AND pa
AND vai pa
da de uma
esto em A
essa mesm
NAND com
a.
clusive
emente ap
clusive-NO
A expresso
AB
= 1 para d
m outras pa
mpre que a
Tcnico He
da de uma
ara todas a
ara ALTO q
a porta NAN
ALTO. Porta
ma caracte
m o padro
-NOR
parecem em
OR,
o de sada
ois casos:
alavras:
as duas en
Henrique He
a porta NA
as condie
quando to
ND vai par
as NAND c
erstica. A
ANSI/IEEE
m sistemas
a deste circ
A = 0, B =
ntradas est
ennry
27

AND
es
das
ra
com
E,
s
cuito
= 1
to
Eletr
Este
EX-O
Essa
til e
prp
toda
expr
norm
outro
mos
que
ALT
Uma
trs
uma
onde
uma
1. Te
rnica Digi
Fig. 1-12 (a
e o circuit
OR.
a combina
em certas a
prio, que
as as porta
resso lgi
malmente m
o tipo de p
trado na F
a sada es
O.
a porta EX-
ou quatro
a expresso
e o smbolo
a porta EX-
em apenas
ital Teoria e
a) Tabela-ve
porta EX-O
to exclusiv
o espec
aplicaes
mostrado
s lgicas d
ica e a me
mencionad
porta lgica
Fig. 1-12(c)
st ativa AL
-OR tem a
entradas.
. Um modo
o de sada
o represen
-OR podem
s duas ent
e Prtica
erdade e circ
OR; (c) smb
ve-OR, que
ial de porta
s. Na verda
na Fig. 1-1
de um circu
sma tabela
do como um
a. O smbo
). A nota
LTO some
apenas dua
As duas e
o abreviad
a EX-OR
x
nta a opera
m ser resum
radas e su
cuito exclus
olo IEEE/AN
e daqui par
as lgicas
ade, o circu
12(b). Sup
uito EX-OR
a-verdade.
ma porta E
olo IEEE/AN
o de depe
ente quand
as entradas
entradas s
do que algu
x = A
ao da po
midas com
ua sada
Colgio
sive-OR; (b)
NSI para a p
ra a frente
ocorre fre
uito EX-OR
e-se que
R e, portan
. Esse circ
EX-OR, que
NSI para u
endncia (1
o uma ni
s. No exis
o combina
umas veze
B
orta EX-OR
mo se segu
x = AB +
Tcnico He
smbolo tra
porta EX-OR
ser abrev
quentemen
R tem um s
este smb
nto tem a m
uito EX-OR
e conside
uma porta E
1) dentro d
ca entrada
stem porta
adas de mo
s usado
R. As carac
e:
AB = A
Henrique He
adicional da
R.
viado com
nte e mu
smbolo
bolo contm
mesma
R
erada um
EX-OR
do bloco ind
a est em
as EX-OR d
odo que
para indic
ctersticas
B
ennry
28

a
mo
uito
m
dica
de
car
de
Eletr
2. Su
difer
12-2
O cir
circu
tabe
que
1 (o
Este
no m
Deve
da s
obtid
EX-O
sad
o es
A po
que
rnica Digi
ua sada e
rentes.
2 Exclus
rcuito exclu
uito EX-OR
ela-verdade
indica junt
termo AB)
e circuito pr
mesmo nve
Fig. 1-13 (a
e estar cla
ada de um
do simples
OR [Fig. 1-
a do smbo
tado ativo
orta EX-NO
sua sada
ital Teoria e
est em AL
sive-NOR
usive-NOR
R. A Fig. 1-
e. A expres
tamente co
) e A = B =
roduz uma
el.
a) Circuito e
aro que a s
m circuito E
smente adic
-13(b)]. O s
olo EX-OR
em BAIXO
OR tambm
x = AB
e Prtica
LTO somen
R
R (abreviad
-13(a) mos
sso de sa
x
om a tabela
= 0 (o termo
a sada em
exclusive-NO
(c) sm
ada de um
EX-OR. O
cionando-s
smbolo IE
R. Ambos o
O quando s
m tem apen
+A B.
nte quando
do como E
stra um circ
ada
= AB + A
a-verdade
o A B ). Em
m ALTO sem
OR; (b) smb
mbolo IEEE
m circuito E
smbolo tr
se um peq
EEE/ANSI a
os smbolo
somente u
nas duas e
Colgio
o as duas e
EX-NOR) o
cuito EX-N
A B
que x 1
m outras pa
mpre que a
bolo tradicio
/ANSI.
EX-NOR
radicional d
ueno crcu
adiciona u
os indicam
ma entrad
entradas, e
Tcnico He
entradas e
pera ao co
NOR e sua
para dois
alavras:
as duas en
onal da port
exatamen
de uma po
ulo sada
m pequeno
uma sada
a est em
e as combi
Henrique He
esto em n
ontrrio do
respectiva
casos: A =
ntradas est

ta EX-NOR;
nte o invers
rta EX-NO
a do smbo
o tringulo
a que vai p
ALTO.
ina de mod
ennry
29
veis
a
= B =
to

so
OR
lo do
o
para
do
Eletr
Um
que
resu
1. Te
2. Su
mes
13-1
O Pr
reali
os co
O pr
lmi
ouro
esta
linha
si (fo
rnica Digi
modo abre
simplesm
umida como
em apenas
ua sada e
mo nvel.
13
Sobre o
rotoboard c
zar a mon
omponente
rotoboard a
nas folhea
o, entre as
belecendo
as verticais
ormando e
ital Teoria e
eviado de i
mente o in
o se segue
s duas ent
est em AL
Expe
P
Protoboar
consiste de
tagem e te
es, permiti
apresenta
adas a
quais os fi
o um conta
s e linhas h
equipotenci
e Prtica
ndicar uma
verso da o
e:
radas e su
LTO somen
erin
Porta
rd
e estrutura
estes de ci
ndo desta
abaixo dos
Fig.01 Inter
ios ou os c
ato eltrico
horizontais
iais), o que
a express
x = A B
operao E
ua sada
nte quando
ncias
asL
as plsticas
rcuitos de
forma a tr
s quadrado
rligaes do

component
bastante r
s, as quais
e significa
Colgio
o de sad
B
EX-OR. A p
x = AB +
o as duas e
Prt
gicas
s vazadas
forma sim
roca fcil e
os de plst
o Protoboard
tes sero c
razovel. O
apresenta
que eleme
Tcnico He
a de um E
porta EX-N
A B = A
entradas e
ticas
s
. Esta plac
ples, sem
rpida de
tico, uma s
d
conectados
Observe qu
am contato
entos distin
Henrique He
EX-NOR
NOR
B
esto no
com
ca permite
precisar s
e compone
srie de du
s,
ue existem
o eltrico e
ntos
ennry
30
m
oldar
ntes.
uas

m
ntre
Eletr
cone
cada
Con
Posi
a) os
b) o
form
c)
orga
verm
ama
d) o
firme
segu
ser n
dem
Caso
para
gera
13-2
A fig
digita
Data
as p
final
a mo
digita
tamb
trein
avan

rnica Digi
ectados em
a contato.
nexes no
icionament
s terminais
aluno dev
ma a facilita
aconselh
anizao da
melhos, ter
arelos, etc.
fio deve se
e, sem deix
uir. Isto evi
nem curtos
mais, pois e
o uma entr
a distribuir
ao da en
2 Mdulo
gura Fig.01
al avanad
apool, onde
rticas de
idade princ
ontagem e
ais e digita
bm ampla
namento de
nados ram

ital Teoria e
m "furos" d
Protoboa
to de comp
s dos comp
e organiza
ar medie
vel usar c
as conex
rra (GND) s
er descasc
xar condut
ita a ocorr
s demais, p
eles podem
rada seja u
os sinais (
trada pode
o Digital
mostra o
do modelo
e ser real
eletrnica
cipal aux
e o teste de
al-analgic
a aplicao
e pessoal,
mos da ele

e Prtica
iversos po
ard
ponentes n
ponentes d
ar a coloca
es e conex
cdigos de
es. Por ex
sempre us
cado com t
tor fora do
ncia de cu
pois fica di
m se soltar
usada em v
como mos
e causar m
Avanad
mdulo
8810 da
lizado toda
digital. A
xiliar o proj
e circuitos
co, tendo
o didtica n
nos mais
etrnica.

odero apre
no protobo
devem esta
ao dos co
es;
cores e ta
xemplo, +V
sa fios preto
tamanho s
protoboar
urtos-circu
ifcil fazer a
facilmente
vrios pon
strado a se
mau contato
do (Data
as
eto,
no

Colgio
esentar po
oard:
ar retos e o
omponente
amanhos n
Vdc (5V) se
os, entrada
suficiente p
rd, como re
uitos aciden
alteraes
e (ver ilustr
ntos, deve-
eguir). Liga
o.
apool 881
Fi
Tcnico He
otenciais di
organizado
es no proto
os fios, pa
empre usa
a A sempre
para fazer u
epresentad
ntais. Os fi
no circuito
rao a seg
se usar o p
r vrios fio
10)
g.01 Mdu
Henrique He
istintos em
os;
oboard de
ara facilitar
fios
re usa fios

um contato
do na figura
ios no de
o, nem lon
guir):
protoboard
os no ponto
ulo 8810
ennry
31
m
a
o
a a
vem
gos
d
o de
Eletr
13.2
Plac
O M
(Pro
cara
rnica Digi
2-1 Oper
ca de Mon
dulo Digi
toboard), o
actersticas
ital Teoria e
rao do
tagem (Pr
tal 8810 po
onde pos
s do protob
e Prtica
Fig.02 Pain
Mdulo
rotoboard
ossui em s
ssvel, mon
board da se
nel do Md
Digital
)
seu painel
ntar qualqu
eo 13-1.
Colgio
dulo Digita
(Fig.02) um
uer circuito

Tcnico He
l
ma placa d
o. Com as
Henrique He
de montag
mesmas
ennry
32

ens
33
Chaves de Dados
A fig.02 mostra na parte inferior 10 chaves indicadas pelas letras A, B, C, D, E,
F, G, H, I, e J que esto interligados nos tie-blocks adjacentes localizado, logo
acima localizado no campo denominado Niveis Lgicos que tem a sadas
Normais (A, B, C, D, E, F, G, H, I, J) e as sadas Complementares
(A B C B E F u B I I) que podem ser vista na Fig.02.
Nas sadas normais, estando a chave correspondente na posio indicativa do
nvel lgico 1, a sada apresenta um nvel ALTO de tenso (5V em TTL e 15V
em CMOS) e com a chave indicando nvel lgico 0, a sada apresenta um nvel
baixo de tenso (0 em TTL ou CMOS). Nas sadas complementares, estando a
chave correspondente indicando nvel lgico 1, a sada fornece um nvel baixo
de tenso (0V) e com a chave indicando nvel lgico 0, a sada apresenta um
nvel alto de tenso (5V ou 15V).
As tenses disponveis nas sadas das chaves so compatveis com circuitos
integrados da famlia TTL ou CMOS (ver Fig.02 Chave de tipo de Fabricao
do CI) onde selecionado o tipo de fabricao de CI.
LEDs de Monitorao
O circuito de sada do Mdulo Digital composto de 10 LEDs (Diodo Emissor
de Luz) assinalados na parte superior do painel com as denominaes L0, L1,
L2, L3, L4, L5, L6, L7, L8 E L9. Estes LEDs operam de modo a testar os nveis
lgicos de sada, isto , o LED acesso representa o nvel lgico 1, e o LED
apagado o nvel lgico 0. Cada um destes LEDs possui uma entrada de
comando que est disponvel abaixo do prprio LED, no mesmo soquete que o
comporta. Quando em uma dessas entradas estiver presente uma tenso alta
(2V 5V em TTL; 10,5V 15V em CMOS) o LED se apresentar aceso,
indicando nvel lgico 1; se nesta entrada for colocada uma tenso
representativa do nvel lgico 0, o LED se mostrar apagado.
Fonte (Fontes de Alimentao)
O mdulo digital possui uma fonte de alimentao para circuitos a serem
montados no Protoboard. Esta fonte fornece uma tenso de +5V(3A)
estabilizada, com baixo nvel de rudos (ripple), proteo trmica e proteo
contra curto-circuito, especialmente projetada para alimentao dos circuitos
integrados que usam a tecnologia TTL.
Fornece tambm as tenses: 15V(1A) e +15V(1A), adequadas a utilizao em
circuitos integrados da famlia CMOS.
Estas tenses e mais o ponto de referencia denominado COMUM esto a
direita da Protoboard (veja Fig.02 conexes COM).
Gerador de Onda Quadrada
Eletr
Ao la
sim
0,1H
em 1
Deco
No c
deco
L4, L
sua
Cha
Esta
utiliz
Proto
Assi
feita
expe
sele
a qu
para

13-3
a) M
1 x C
b) La

rnica Digi
ado oposto
tricas, nas
Hz, com nv
15V.
odificador
canto supe
odificador,
L5, L6, L7;
codifica
ve de Sele
a chave atu
zao em c
oboard.
m, uma ex
com a cha
erincia qu
o na pos
ue os manu
a esta tens
3 Experi
Material Util
CI 74LS08
ay-out do C
ital Teoria e
o das fonte
s frequnc
veis de ten
r
erior esque
que est i
O display
o binria p
eo TTL
ua em todo
circuitos TT
xperincia
ave de sele
ue utiliza ci
sio COM
uais dos fa
o.
ncia 1
lizado
CI 74 LS08
e Prtica
es de alime
ias de 100
nso comp
erdo do M
mplementa
DP2 mon
para hexad
ou CMOS
os os circu
TL ou CMO
que utiliza
eo na po
rcuitos inte
MOS. O fat
abricantes,
8
entao do
0KHz, 10KH
patveis com
dulo Digita
ado ao Dis
itora os LE
decimal.
S
itos do m
OS (15V).
a circuitos i
osio TTL
egrados C
to de ser u
normalme
Colgio
o mdulo d
Hz, 1KHz,
m as tecno
al pode-se
splay DP1,
EDs L0, L1
dulo digita
Localiza-s
ntegrados
L. Do mesm
MOS, dev
sado tens
ente, apres
Tcnico He
digital, onda
100Hz, 10
ologias TTL
ver o circu
que monit
1, L2, L3, c
al, adequan
e abaixo e
da famlia
mo modo,
e ser com
o de 15 v
sentam form
Henrique He
as quadrad
0Hz, 1Hz e
L ou CMOS
uito do
tora os LE
convertend
ndo-os a
e a direita d
a TTL, deve
uma
a chave d
volts foi dev
mas de on

ennry
34
das
e
S
EDs
do
do
e ser
e
vido
ndas
Eletr
c) M
d) C
NOT
13-4
a) M
1 x C
b) M
c) Co
rnica Digi
Montar o cir
ompletar a
TA: O LED
4 EXPERI
Material Util
CI74LS08
Montar o cir
ompletar a
ital Teoria e
rcuito da fig
a tabela da
Fig.05 Ta
aceso ind
NCIA 2
lizado
rcuito da fig
a tabela da
e Prtica
gura 4.
a figura 05.
ENTRADA
A
0
0
1
1
bela Verdad
ica 1, apag
gura 6, liga
Fig.06 Circu
a figura 7.
.
AS
B
0
1
0
1
de da Fun

gado 0.
ando o pin
uito AND de

Colgio
SADAS
L0 = AB
o E de duas
o 14 ao +5
e 4 Entradas
Tcnico He
s entradas
5V e o pino
s.
Henrique He

o 7 ao com

ennry
35
mum.
Eletr
d) O
No c
de d
L2 =
Em t
13-5
o t
terem
10ns
temp
O sig
folha
t
PLH

(baix
rnica Digi
Observao
circuito tes
duas entrad
= ABCD = (
termos de
5 DEMORA
tempo requ
m mudado
s. Esta dem
peratura am
gnificado d
as de dado
- Demora
xo), para u
ital Teoria e
Fig.07 Ta
o:
tado foi mo
das. Usand
(((AB) C) D
blocos lg
A DE PRO
uerido para
o. Um gate
mora de pr
mbiente, e
de algumas
os so:
de propag
um nvel 1
e Prtica
abela Verda
ontado um
do as prop
D)
gicos terem
Fig.08 - G
PAGAO
a a sada d
TTL tpico
ropagao
e da carga
s simbolog
gao quan
(alto).
ade do GATE
m porta lgi
priedades d
mos o most
Gate E de 4
O (DELAY
do gate mu
o possui um
o depende
capacitiva
gias referen
ndo a sad
Colgio
E AND de 4
ca E de 4
da lgebra
trado na fig

entradas
Y TIME)
udar de es
ma demora
da tenso
de sada.
ntes a tem
a est mu
Tcnico He
entradas
entradas u
de Boole f
gura 8.
stado aps
a de propa
de alimen
po e enco
dando de u
Henrique He
usando po
foi feito:
as entrad
agao de
ntao,
ntradas na
um nvel 0
ennry
36

rta E
as
as
0
Eletr
t
PHL

(alto
Amb
entra
Devi
obse
Na f
pulso
dem
cons
pino
este
rnica Digi
- Demora
o), para um
bos os par
ada. Os cir
ido a estes
ervados a o
figura 8, se
o () com
mora de pro
stantement
s 12 e 13 a
s atrasos.
ital Teoria e
de propag
m nvel 0 (b
metros, t
P
rcuitos das
s tempos e
olho nu, si
Fig.09 Ci
e A = 1, C =
m uma freq
opagao d
te em zero
acontecere
Fig.10 Fo
Fig.11 Ci
e Prtica
gao quan
baixo).
PHL
e t
PLH
,
s figuras 9
estarem na
m como o
ircuito para
= 1 e os pi
quncia de
do bloco l
o, devido a
em em mo
ormas de on
ircuito para
ndo a sad
so medid
e 11 ilustr
a ordem de
uso de eq
teste de de
nos 2 e 12
e 1Hz e co
gico, ent
aos instante
omentos n
ndas corres
teste de de
Colgio
a est mu
das com re
ram a dem
e nano seg
quipamento
mora de pro
2 esto liga
m largura d
o, a sada
es de ocor
o coincide
pondentes
mora de pro
Tcnico He
dando de u
espeito ao
ora de pro
undos, no
os de alta f
opagao
ados a um
de pulso m
(pino 11) f
rrncia dos
entes. A fig
figura 9
opagao
Henrique He
um nvel 1
pulso de
opagao.
o podero
frequncia

gerador d
menor que
ficaria
s pulsos no
gura 10 ilus

ennry
37

ser
a
e
a
os
stra

Eletr
Na f
com
este
Disto
Devi
pino
intro
zero
a tem
adeq

13-6
a) M
1 x C
b) La

c) M
rnica Digi
figura 11, s
durao ig
s atrasos.
o conclui-s
ido Dem
2 vai cheg
oduzido na
o. Na figura
mpos prx
quada, isto
6 EXPERI
Material Util
CI74LS32
ay-out do C

Montar o cir
ital Teoria e
se A = 1 e
gual ao ins
Fig.12 Fo
se que:
ora de Pro
gar a entra
outra entr
a 11, o atra
imos um d
o um puls
NCIA 3
lizado
CI 74LS32

rcuito da fig
e Prtica
B = 1, na s
stante de c
ormas de on
opagao d
ada do gate
rada deste
aso no s
do outro no
so.

gura 14.
sada tera
coincidnc
nda corresp
de cada ga
e de sada
gate, dest
suficiente,
o gate de s

Fig.13
Colgio
amos um p
ia dos puls
pondente F
ate na figur
a aps ter t
ta maneira
de maneir
sada, dand

Lay-out do
Tcnico He
ulso a cad
sos, A figur
Figura 11
ra 9, o sina
erminado o
a a sada pe
ra que os s
do assim u
CI 74LS32
Henrique He
a segundo
ra 12 ilustr
al aplicado
o pulso
ermanece
sinais cheg
uma sada
ennry
38
o,
ra

o no
em
gam
Eletr

d) C
13-7
a) M
1 x C
b) M
c) Co

rnica Digi
ompletar a
7 EXPERI
Material Util
CI74LS32
Montar o cir
ompletar a
Fig
ital Teoria e
a tabela da
Fig
NCIA 4
lizado
rcuito da fig
Fig.1
a tabela da
g.17 Tabela
e Prtica
Fig. 14 Ci
a figura 15.
ENTRAD
A B
0 0
0 1
1
1
0
1
g.15 Tabela
gura 16.
16 Gate OU
a figura 17.
ENTRADA
A
0
1
Verdade do
rcuito com
.
DA
B
0
1
0
1

Verdade do
com uma en
.
A
o Gate OU co
Colgio
o Gate OU
SADA
L
0
= A+B

o Gate OU (O
ntrada flutu
SADA
L
0

om uma ent
Tcnico He
OR)

ando
trada flutuan
Henrique He

ndo
ennry
39
Eletr
d) O
Nota
flutu
prop
74) u
entre
sem
rudo
13-8
a) M
1 x C
b) M
com
c) Co
rnica Digi
Observao
ar que o cir
ando) intro
priedade do
um pino de
etanto, par
conexo,
os, que alt
8 EXPERI
Material Util
CI74LS32
Montar o cir
um.
ompletar a
ital Teoria e
o:
rcuito ind
oduz um n
os circuitos
e entrada s
ra montage
pois os me
eram a op
NCIA 5
lizado
rcuito da fig
a tabela da
e Prtica
depende d
vel lgico
s integrado
sem conex
ens definiti
esmos pod
erao do
gura 18, lig
Fig. 18 - Cir
a figura 19.
e A, isto si
1 no circu
os da srie
xo funcion
ivas, no s
dero oper
circuito.
gando o pi
rcuito OU de
.
Colgio
ignifica que
ito. Isto de
e TTL-74. "
na como n
se deve de
rar como a
no 14 ao +
e 4 entradas
Tcnico He
e o pino 12
emonstra u
"Na tecnolo
vel lgico
eixar pinos
antenas rec
+5V e o pin
s.
Henrique He
2 (que est
uma
ogia TTL (s
1". Na pr
de entrad
cebendo
no 7 ao
ennry
40

srie
tica,
as

Eletr
d) O
O cir
usa
prop
Em t
13-9
O cir
rnica Digi
Observao
rcuito mon
gates O U
priedades d
termos de
9 ANALISE
rcuito das
ital Teoria e
Fig.19 T
o:
ntado exec
de duas e
da lgebra
L2 =
blocos lg
E DE DEM
figuras 21
e Prtica
Tabela Verda
utou a fun
entradas. Is
de Boole
A + B + C
gicos tem-s
Fig.20 - G
ORA
e 22 ilustr
ade do GAT
o de um
sto foi con
que diz:
C + D = (((A
se o mostra
Gate OU de 4
ram a dem
Colgio
TE OR de 4 e
m gate OU d
seguido la
A + B) + C)
ado na figu

4 entradas
ora de pro
Tcnico He
entradas
de 4 entrad
anando m
) + D)
ura 20.
opagao.
Henrique He
das, porm
o de uma
ennry
41

m
a das
Eletr
Na f
pulso
que
apre
difer
rnica Digi
figura 21, s
o negativo
a demora
esentada n
rentes, pro
Fig.
ital Teoria e
Fig.2
se B = 0, C
o () com
de propag
a figura 21
ovocando p
22 - Circuito
e Prtica
21 - Circuito
C = 0 e os p
m uma frequ
gao, ter-s
1. Isto porq
pulsos adic
o do Gate O
do Gate OU
pinos 1 e 1
uncia de
se- na sa
que o pulso
cionais na s
OU de 4 entr
Colgio
U com 4 ent
12 so liga
1Hz e com
ada, pino 1
o negativo
sada.
adas com d
Tcnico He
radas
dos a um g
m largura d
11, a forma
de entrad
emora redu
Henrique He
gerador de
de pulso me
a de onda
a sofre atr
uzida.
ennry
42

e
enor
rasos

Eletr
Na f
pino
porq
circu
Disto
Apes
o cir
cons
13-1
a) M
1 x C
b) La

c) M
d) C
rnica Digi
figura 22, s
s 1 e 5, a s
que neste c
uito de sad
o conclui-s
sar dos cir
rcuito da fig
sequentem
0 EXPERI
Material Util
CI74LS04
ay-out do C

Montar o cir
ompletar a
ital Teoria e
se B = 0, C
sada, pino
caso os atr
da em insta
se que:
rcuitos das
gura 22 int
mente, pode
INCIA 6
lizado
CI 74LS04

rcuito da fig
a tabela da
e Prtica
C = 0 e os p
o 11, apres
rasos seria
antes coin
s figura 21
troduz men
er operar
4

gura 25.
Fig. 25 - Ci
a figura 26.
pulsos neg
sentaria a
am de um
cidentes.
e 22 terem
nor demora
r em maior
Figura
rcuito com
.
Colgio
gativos de
forma de o
nico bloc
m express
a de propa
res frequn
a 24 - Lay-ou
o gate NO
Tcnico He
1Hz so a
onda da fig
o lgico e
es lgicas
agao e,
ncias.
ut do CI 74L
O
Henrique He
plicados a
gura 22. Ist
aplicados
s equivalen
LS04
ennry
43
os
to
ao
ntes,

Eletr
e) D
Os g
uma
gate
f) "F
Um
gate
alime
valo
cont
BUF
o cir
nest

rnica Digi
emora de
gates "NO
a determina
e "NO" int
an-Out" (C
parmetro
es do mesm
entar. Esta
r tpico de
troladas po
FFER, de m
rcuito origin
te caso faz
ital Teoria e
Fig.26
Propaga
O" podem s
ada linha. U
troduz um
Fig.27 - G
Capacidade
o important
mo tipo, ou
a caracter
10. Se o c
or uma dete
maneira a a
Fig.2
nal 74LS00
z o controle
e Prtica
- Tabela Ve
o
ser usados
Usados em
atraso tpic
Gates NO f
e de Carga
e dos circu
u cargas, q
stica cha
circuito exig
erminada s
aumentar e
28 - Uso de
0 alimenta
e de 19, po
erdade do G
s para intro
m cascata
co de 10ns
funcionando
as)
uitos integr
ue a sada
amada "FA
ge que ma
sada, pod
este nme
Gates NO
diretamen
odendo ser
Colgio
ate NO (in
oduzir dem
como mos
s, para TT
o como Dela
rados a q
a de um de
AN -OUT" e
ais de 10 c
demos usa
ero. A figura
O como BUF
nte apenas
r expandid
Tcnico He
versor)
mora de pro
stra a figura
L padro.
ay (atraso)
quantidade
eterminado
e nos circu
argas deva
r gates N
a 28 ilustra
FER.
s 10 entrad
o para 100
Henrique He

opagao
a 27, cada
e de outros
o gate pode
uitos TTL te
am ser
O como
a este fato
das, porm
0.
ennry
44
em
a

s
er
em
.

m
Eletr
13-1
a) M
1 x C
b) La

c) M
d) C
rnica Digi
1 EXPERI
Material Util
CI 74LS00
ay-out do C
Montar o cir
ompletar a
ital Teoria e
INCIA 7
lizado
CI 74LS00
rcuito da fig
F
a tabela da
e Prtica
0
Figura 30 -
gura 31.
ig.31 - Circu
a figura 32.
- Lay-out do
uito com um
.
Colgio
o CI 74LS00
m Gate NO
Tcnico He
-E
Henrique He

ennry
45
Eletr
13-1
a) M
1 x C
b) M
o pin

c) Co
e) C
f) Co
rnica Digi
2 EXPERI
Material Util
CI 74LS00
Montar o cir
no 7 ao co
ompletar a
Fig.34
ompletar a
Fig.36
oncluso:
ital Teoria e
Figu
INCIA 8
lizado
rcuito da fig
mum.
Fig.33 -
a tabela da
4 - Tabela V
a tabela da
6 - Tabela V
e Prtica
ura 32 - Tabe
gura 33, n
- Gate NO-
a figura 34.
Verdade do G
a figura 36.
Verdade do G
ela Verdade
o se esqu
-E funciona
.
Gate NO-E
.
Gate NO-E
Colgio
e do Gate N
uecendo d
ndo como i
E funcionand
E funcionand
Tcnico He

O-E
e ligar o pi

nversor

do como inv

do como inv
Henrique He
ino 14 ao 5
versor
versor
ennry
46
5V e
Eletr
O ga
usad
um g
No p
em n
segu
frequ
para
alto,
13-1
a) M
1 x C
b) M
c) Co
d) C
O cir
mos
rnica Digi
ate NO-E
do apenas
gate NO.
primeiro ca
nvel lgico
undo caso,
uncias o
a o circuito
ao invs d
3 EXPERI
Material Util
CI74LS00
Montar o cir
ompletar a
oncluso:
rcuito mon
tra a figura
ital Teoria e
E quando te
uma das e
aso a entra
o baixo e 2
, ser sem
pino aberto
. Neste cas
de deix-lo
INCIA 9
lizado
rcuito da fig
Fig.37
a tabela da
Fig.38- Ta
ntado na fig
a 39
e Prtica
em as entr
entradas d
ada do circ
2 unidades
pre uma u
o poder o
so melho
o aberto.
gura 37.
7- Circuito d
a figura 38
abela Verda
gura 37 po
radas ligad
deixando as
uito equiva
s de carga,
unidade de
operar com
or que o pi
do Gate NO
ade do Gate
ode ser rep
Colgio
das no mes
s outras flu
ale a 1 unid
quando e
carga, po
m uma ante
no seja co
O-E de 3 ent
NO-E de 3
presentado
Tcnico He
smo ponto,
utuando fu
dade de ca
m nvel lg
rm, para
ena, fornec
onectado a
tradas
3 entradas
simbolica
Henrique He
, ou quand
unciona com
arga, quan
gico alto. N
altas
cendo rudo
a nvel lgic
mente com
ennry
47
do
mo
ndo
No
os
co

mo
Eletr
13-1
a) M
1 x C
b) M

c) Co
d) C
Com
que
Bool
rnica Digi
4 EXPERI
Material Util
CI74LS00
Montar o cir
ompletar a
Fig.41 - T
oncluso:
mparar o re
so idntic
le chamad
ital Teoria e
Fig.3
INCIA 10
lizado
rcuito da fig
Fig.40 - Cir
a tabela da
Tabela Verda
esultado da
cas. Isto po
o Teorema
e Prtica
39 - Gate N
0
gura 40.
rcuito do Ga
a figura 41.
ade do circu
a tabela da
ode ser ex
a de Morga
A
O-E de 3 en
ate OU mont
.
uito do Gate
a figura 41
xplicado at
an.
A B = A +
Colgio
ntradas (sm
tado com G
e OU montad
com a tab
ravs do te
B
Tcnico He

mbolo)
ates NO-E

do com Gat
ela do gate
eorema da
Henrique He

E
tes NO-E
e OU e no
a lgebra d
ennry
48
tar
de
Eletr
Dest
NO
NO
13-1
a) M
1 x C
b) La
c) M
pino
d) C
13-1
a) M
1 x C
rnica Digi
te modo, s
O-E, qualqu
O-E.
5 EXPERI
Material Util
CI74LS02
ay-out do C
Montar o cir
7 ao comu
ompletar a
6 EXPERI
Material Util
CI74LS02
ital Teoria e
se observa
uer expres
INCIA 11
lizado
CI 74LS02
rcuito da fig
um.
F
a tabela da
Fig
INCIA 12
lizado
e Prtica
que pode
sso Boole

.
Fig.42 - L
gura 43, n
Fig.43 - Circu
a figura 44.
.44 - Tabela
2
ndo-se imp
eana pode
Lay-out do C
o esquec
uito com o G
.
a Verdade do
Colgio
plementar
ser monta
CI 74LS02
endo de lig
Gate NO-O
o Gate NO
Tcnico He
o gate OU
do usando

gar pino 14

OU

-OU
Henrique He
U com gate
o apenas g

4 ao +5V e
ennry
49
es
gates
e o
Eletr
b) M
c) Co
d) C
Da ta
sem
de u
13-1
a) M
1 x C
b) M
c) Co
d) M
rnica Digi
Montar o cir
ompletar a
Fig
oncluso:
abela da fi
pre 0). Isto
um nvel 1
7 EXPERI
Material Util
CI74LS02
Montar o cir
Fig
ompletar a
Fig.48- Ta
Montar o cir
ital Teoria e
rcuito da fig
F
a tabela da
.46 - Tabela
igura 46, n
o devido
no gate, pr
INCIA 13
lizado
rcuito da fig
.47 - Circuit
a tabela da
abela Verdad
rcuito da fig
e Prtica
gura 45.
Fig.45 - Circ
a figura 46.
Verdade do
nota-se que
ao pino 3
roduzindo
3
gura 47.
to com Gate
a figura 48.
de do Gate
gura 49.
cuito com G
.
o Gate OU c
e o circuito
estar flutu
assim sem
e NO-OU fu
.
NO-OU co
Colgio
Gate NO-OU
com uma en
o no exec
ando, o qu
mpre uma s
uncionando
om uma entr
Tcnico He

U

trada flutua
uta funo
ue equivale
sada 0.

como Inver

rada ligada a

Henrique He
ando
o lgica (Lo
e a introdu
rsor
ao comum
ennry
50
o
o
Eletr
e) C
F
f) Co
Nos
inve
13-1
a) M
I x C
b) M
c) Co

rnica Digi
Fig
ompletar a
Fig.50 - Tabe
oncluso:
dois circu
rsor.
8 EXPERI
Material Util
CI74LS02
Montar o cir
ompletar a
ital Teoria e
.49 - Circuit
a tabela da
ela Verdade
itos aprese
INCIA 14
lizado
rcuito da fig
F
a tabela da
Fig.52 - Ta
e Prtica
to com Gate
a figura 50.
e do Gate N
entados o g
4
gura 51.
Fig.51 - Gate
a figura 52.
abela Verdad
e NO-OU fu
.
O-OU com
gate NO-
e NO-OU d
.
de do Gate N
Colgio
uncionando
as Entrada
-OU est f
de 3 Entrada
NO-OU de
Tcnico He
como inver

ligada ao m
uncionand
as
3 entradas
Henrique He
rsor
mesmo pont
do como um

ennry
51
to
m

Eletr
13-1
a) M
1 x C
b) M
c) Co
d) C
O cir
que
proc
13-2
a) M
rnica Digi
9 EXPERI
Material Util
CI 74LS02
Montar o cir
ompletar a
oncluso:
rcuito apre
com o gat
cesso de se
20 EXPERI
Material Util
ital Teoria e
INCIA 15
lizado
rcuito da fig
Fig.53 -
a tabela da
Fig.54
esentado re
e NO-OU
e consegu
INCIA 16
lizado
e Prtica
5
gura 53
Gate E imp
a figura 54.
- Tabela Ve
epresenta
U possve
ir isto atr
A
6
plementado c
.
erdade do Ci
a funo E
el montar q
ravs do T
+ B = A
Colgio
com Gates
ircuito da fig
E, deste m
qualquer e
Teorema de
B
Tcnico He
NO-OU
gura 53
odo podem
xpresso B
e De Morg
Henrique He

mos deduz
Booleana.
gan:
ennry
52

zir
O
Eletr
1 x C
b) M
Obse
No
pont
c) Co
prti
Com
lgic
d) C
A lg
gate
nve
0 es
sad
esta
gran
OU,
de g
rnica Digi
CI74LS02
Montar o cir
ervao:
possve
to E.
ompletar te
ico.
F
mo os led's
ca E por fio
oncluso:
gica por fio
es so ligad
l 1 para pr
ta sada m
a. O circui
configura
nde consum
porm TT
gates no m
ital Teoria e
rcuito da fig
Fig.55
el visualizar
eoricamen
igura 56 - Ta
L0, LI e L2
os, ou seja
os, ou Pon
das juntas.
roduzir uma
manter o p
to montad
o no
mo de corr
TL produz o
esmo pont
e Prtica
gura 55.
5 - Circuito
r somente
nte a tabela
abela Verda
2 esto co
a o valor de
to E, um
. Neste circ
a sada 1 n
ponto E em
o, usando
recomend
rente. Algu
o ponto E,
to.
que executa
A+B e nem
a da figura
ade do Circu
onectados a
e L2.
ma condio
cuito, as sa
no ponto E
m nvel 0, in
lgica por
dada para c
mas famli
e pode se
Colgio
a Lgica po
m C+D sem
56 e comp
uito com Lg
ao mesmo
o onde as
adas de to
E. Se uma
ndependen
r fios, econ
circuitos TT
ias lgicas
r ligadas n
Tcnico He
or Fios
m que se d
parar com
gica por Fio
o ponto, pre
sadas de
odos os ga
das sadas
nte do valo
nomiza um
TL standar
s podem pr
no mximo
Henrique He
desfaa o
o resultad

os.
evalece a
dois ou m
ates devem
s dos gate
or de outra
gate E, po
rd, devido
roduzir o p
duas sad
ennry
53

do
mais
m ter
s for

orm
ao
onto
das
Eletr
13-2
a) M
1 x C
1 x C
b) M
com
c) Co
d) C
Nota
Bool
Usan
13-2
a) M
1 x C
b) M
com
rnica Digi
21 EXPERI
Material Util
CI74LS08
CI74LS32
Montar o cir
um).
ompletar a
oncluso:
ar que a fu
leana
ndo assim
22 EXPERI
Material Util
CI74LS00
Montar o cir
um).
ital Teoria e
INCIA 17
lizado
rcuito da fig
Fig.57 - C
a tabela da
Fig.58 -
no OU-E
dois gates
INCIA 19
lizado
rcuito da fig
e Prtica
7
gura 57, n
Circuito para
a figura 58.
Tabela Verd
EXCLUSIV
(A
s E e um g
9
gura 59, n
o esquec
a gerar a fun
.
dade da fun
VO monta
B) = AB
gate OU.
o deixand
Colgio
cendo de a
no OU-EX
o OU-EXC
ada a parti
B + AB
do de alime
Tcnico He
limentar os
XCLUSIVO

CLUSIVO
ir da expre
entar o CI
Henrique He
s CI's (+5V
esso
(+5V e
ennry
54
V e

Eletr
c) Co
d) C
A fun
com
Com
aplic

13-2
a) M
1 x C
b) M

rnica Digi
Fi
ompletar a
Fig.60 - Tab
oncluso:
no OU-E
o uso do t
mparando o
cao do te
23 EXPERI
Material Util
CI 74LS02
Montar o cir
ital Teoria e
ig.59 Fun
a tabela da
bela Verdad
EXCLUSIV
teorema de
A B
os resultad
eorema.
INCIA 20
lizado
rcuito da fig
e Prtica
o OU-EXC
a figura 60.
de da/uno
VO impleme
e De Morg
= AB +A
dos das tab
0
gura 61.
CLUSIVO mo
.
o OU-EXCLU
entando co
gan como s
AB = AB +
belas Verd
Colgio
ontada com
USIVO, mont
om gates N
se segue :
+AB = (A
ades vemo
Tcnico He
Gales NO

tada com Ga
NO-E c
B)(AB)
os a valida
Henrique He

O-E
ates NO-E
conseguida
ade da
ennry
55
E
a
Eletr
c) Co
F
d) C
A fun
aplic
com

13-2
a) M
1 x C
b) La

rnica Digi
Fig
ompletar a
Fig.62 - Tabe
oncluso:
no OU-E
cao do te
parando a
A
24 EXPERI
Material Util
CI74LS86
ay-out do C
ital Teoria e
g.61 - Fun
a tabela da
ela Verdade
EXCLUSIV
eorema de
as tabelas v
B = AB
INCIA 21
lizado
CI 74LS86
e Prtica
o OU-EXCL
a figura 62.
e da funo
VO montad
e De Morga
verdades.
+AB = (A
A B =

6.
LUSIVO mon
.
OU-EXCLUS
da com gat
an, cujos re
AB) +(AB
= (A +B) +
Colgio
ntada com G
SIVO, monta
tes NO-O
esultados
B) = (A +
+(A +B)
Tcnico He
Gates NO-O

ada com Ga
OU, conse
podem ser
B) +(A +
Henrique He
OU
ates NO-O
eguida' co
r conferido
+B)
ennry
56

U
m a
os
Eletr
c) M
d) C
14
Circu
aind
Tran
origi
influ
Disp
dispo
com
com
rnica Digi
Montar o cir
ompletar a
4C
uitos Integ
a se encon
nsistor-Tra
nal de disp
ncia nas
positivos TT
ositivos ma
o circuitos
corrente m
ital Teoria e
rcuito da fig
a tabela da
Fig.65 -
onst
rados de p
ntravam di
nsistor) pa
positivos, e
caracterst
TL ainda s
ais comple
s de interfa
mais alta. E
e Prtica
Fig.63 - L
gura 64.
Fig.64 - G
a figura 65.
- Tabela Ver
ru
L
pequena e
sponveis
adro, que
e seus des
ticas de to
so utilizad
exos em sis
ce para dis
Embora a f
Lay-out do C
Gate OU-EX
.
rdade do Ga
oEl
gica
mdia esc
na tecnolo
est dispo
scendentes
odos os dis
dos como l
stemas dig
spositivos
famlia bip
Colgio
CI 74LS86
XCLUSIVO
ate OU-EXC
trica
as
calas de in
ogia da sr
onvel h 3
s na famlia
spositivos l
gica auxil
gitais. Eles
que neces
polar TTL c
Tcnico He

LUSIVO
adeP
ntegrao (
rie TTL (L
0 anos. Es
a TTL, teve
gicos atu
liar que co
s tambm s
ssitam de a
como um to
Henrique He

Porta
(SSI e MS
gica
sta srie
e uma eno
ais.
onecta os
so usado
acionamen
odo esteja
ennry
57
as
!)
orme
s
nto
em
Eletr
decl
que
O cir
deta
Prim
jun
Este
para
Repa
arran
norm
sad
14-1
Emb
anl
Q1,
jun
utiliz
Prim
Fig.6
nos
corre
base
rnica Digi
nio, iniciar
moldaram
rcuito lgic
alhado, mo
meiramente
es base-e
e transistor
a uma porta
are tamb
njo denom
mal, ou Q3
a.
Fig.6
1 Opera
bora este c
ise utilizan
conforme
es B-E de
zaremos es
meiramente
67 mostra
catodos de
ente algum
e de Q2, q
ital Teoria e
remos nos
a tecnolog
co bsico T
strado na
e, note que
emissor (B
r de entrad
a NAND de
m que na s
minado tote
ou Q4 est
66 (a) Porta
o do C
circuito par
ndo o equiv
mostrado
e Q1 e D4
sta represe
e, vamos co
esta situa
e D2 e D3
ma. A fonte
ue conduz
e Prtica
ssa aprese
gia digital.
TTL a po
Fig. 66(a),
e o transisto
B-E) que po
a de mltip
e oito entra
sada do c
m-pole. Co
tar condu
NAND bsic
Circuito
rea extrem
valente a d
na Fig. 66(
a juno
entao pa
onsiderar o
o com as
os deixa c
e de +5V fo
z. A corrent
entao sob
orta NAND.
tem divers
or Q1 tem
odem ser u
plos emiss
adas.
circuito os t
omo verem
uzindo, dep
ca TTL; (b) e
Estado
mamente c
diodo do tr
(b). Os dio
o base-col
ara Q1.
o caso em
s entradas
cortados, e
ornecer co
te do emis
Colgio
bre CIs lg
. Seu diagr
sas caract
dois emis
usadas par
sores pode
transistore
mos em bre
pendendo d
equivalente
BAIXO
complexo,
ansistor de
odos D2 e D
etor (B-C).
que a sa
s A e B em
e eles prati
orrente atr
ssor de Q2
Tcnico He
gicos com o
rama de ci
ersticas e
sores; logo
ra fazer Q1
e ter at oit
s Q3 e Q4
eve, em op
do estado
a diodo par
podemos s
e mltiplos
D3 represe
. Na anlis
da est em
+5V. A te
camente n
ravs de R
fluir para
Henrique He
os disposit
ircuito
especficas
o, tem dua
1 conduzir
to emissor
4 esto num
perao
lgico da
ra Q1.
simplificar
s emissore
entam as d
se a seguir
m BAIXO. A
enso de +
no conduz
R1 e D4 pa
a a base de
ennry
58
tivos
s.
as
r.
es
m

sua
s,
duas
r,
A
5V
ziro
ra a
e Q4
Eletr
e o f
uma
valo
A ten
emis
de Q
V
CE
(
diret
para
Com
baixa
verd
cond
+5V
entra
im
apen
por v

14-2
rnica Digi
faz conduz
a queda de
r que ins
nso no co
ssor de Q2
Q4 e o cole
(sat). Este
tamente a
a manter Q
m .Q4 cond
a, j que a
dade, a ten
duz. Com Q
, atravs d
adas TTL
mportante n
nas a pequ
volta de 10
2 Opera
ital Teoria e
zir. Ao mes
e tenso so
suficiente p
Fig.67
oletor de Q
2 est a 0,7
etor de Q2
valor de 0
juno B-E
Q3 cortado
duzindo, o t
a resistnc
so de sa
Q3 cortado
de R4. Com
s quais o
notar que a
uena corre
0A para a
o do C
e Prtica
smo tempo
obre R2, qu
para fazer
7 Porta NAN
Q2 de apr
7 V em rela
est a 0,1
0,8 V na ba
E de Q3 e
nesta situa
terminal de
ia de Q4, q
da, depen
o, no exis
mo veremo
terminal X
as entradas
nte de fug
a temperatu
Circuito
o, o fluxo d
ue reduz a
Q3 conduz
D TTL Estad
roximadam
ao terr
V em rela
ase de Q3
o diodo D
ao.
e sada, X,
quando co
nder de qu
ste corrente
os, a corren
X estiver co
s em ALTO
a dos diod
ura ambien
Estado
Colgio
e corrente
a tenso no
zir.
do de Sada
mente 0,8 V
ra, devido
ao ao se
no sufic
1. Na verd
, estar co
nduz, ser
uanta corre
e vindo do
nte do cole
onectado.
O, A e B, te
dos. Tipicam
nte.
ALTO
Tcnico He
no coletor
o coletor de
a Baixo
V. Isto po
tenso d
u emissor
ciente para
ade, D1
om uma ten
baixa (1 a
ente de co
terminal d
etor de Q4
ero que fo
mente, est
Henrique He
r de Q2 pro
e Q2 para

orque o
direta entre
devido ao
a polarizar
necessri
nso muito
a 25 ). N
oletor Q4
da fonte de
vir das
ornecer
ta corrente
ennry
59
oduz
um
e B-E
r
o
o
a
e
e,
Eletr

A Fig
situa
entra
pola
atrav

A ten
tens
para
Com
exist
sufic
oper
sad
terra
(B-E
tens
Q3,
porta
rnica Digi
g. 68 most
ao pode
adas em B
rizar D3 di
vs de R1
nso direta
o no s
a conduo
m Q2 cortad
te corrente
ciente para
ra como um
a X est n
a,V
OH
esta
E de Q3 e D
o diminui
que por su
anto a que
ital Teoria e
tra a situa
ser produz
BAIXO. Aqu
iretamente
e D3, pelo
Fig.6
a sobre D3
suficiente p
o.
do, no ex
e de coleto
a polarizar
m seguidor
o seu emis
r em torn
D1) devem
ir com a c
ua vez rece
eda de tens
e Prtica
o em que
zida conec
ui, a entrad
e, de modo
o terminal B
8 Porta NAN
3 manter o
para polariz
xiste corren
or em Q2, a
Q3 e D1 d
r de emiss
ssor. Sem
o de 3,4 a
m ser subtra
carga, porq
ebe corren
so sobre
e a sada d
ctando-se u
da B est c
o que a cor
B para a te
ND TTL Esta
o ponto Ye
zar diretam
nte de base
a tenso na
de modo qu
sor, porque
carga con
3,8V, pois
adas dos
que a carg
nte de base
R2.
Colgio
do circuito
uma entrad
conectada
rrente fluir
erra.
ado de Sad
em aproxim
mente D2 e
e para Q4,
a base de
ue Q3 con
e essencial
nectada do
s duas que
5V aplicad
ga receber
e atravs d
Tcnico He
est em A
da ou amb
na terra. I
do termin
a Alto
madamente
e a juno
, e ele cort
Q3 ser g
duz. Na ve
mente o te
ponto X p
edas de dio
dos base
corrente
de R2, aum
Henrique He
ALTO. Esta
bas as
sto vai
nal de + 5
e 0,7V. Es
B-E de Q2
ta. Como n
grande o
erdade, Q3
erminal de
para a
odo de 0,7
e de Q3. Es
do emisso
mentando
ennry
60
a
sta
2
no
3
V
sta
or de
Eletr
im
term
entra
terra

14-3
Um s
temp
t
PL
de L
t
PH
de H
A Fig
t
PLH
entre
t
PHL
De u
depe
prop
lgic
lgic
cond
rnica Digi
mportante n
minal de en
ada B em
a.
3 Tempo
sinal lgico
pos de atra
LH
Tempo d
LOW para H
HL
Tempo d
HIGH para
gura 69 ilu
o atras
e os ponto
L
o atraso
um modo g
endendo d
pagao s
cos. Por ex
co mais rp
dies de c
ital Teoria e
notar que e
trada B pa
BAIXO fun
o de prop
o sempre s
asos de s
de atraso d
HIGH).
de atraso d
LOW)
ustra estes
o na sada
os que repr
o na sada
geral, t
PHL

as condi
o usados
xemplo, um
pido do qu
carga.
e Prtica
existe uma
ara a terra.
nciona com
pagao
sofre um a
o definidos
do estado
do estado
atrasos de
a quando e
resentam 5
quando el
e t
PLH
no
es de carg
como uma
m circuito l
e um com
corrente s
Esta corre
mo um abso
de Porta
atraso ao a
s como se
0 lgico pa
1 lgico pa
e propaga
ele vai de A
50% nas tr
la vai de B
o tm o me
rga capacit
a medida d
gico com
valores de
Colgio
substancia
ente, I
IL
,
orvedor pa
as Lgica
atravessar
e segue:
ara 1 lgico
ara 0 lgico
o para u
ALTO para
ransies d
BAIXO para
esmo valor
tiva. Os va
da velocida
valores de
e 20ns, sob
Tcnico He
l fluindo at
tipicament
ara esta co
as
um circuito
o (BAIXO p
o (ALTO p
um INVERS
a BAIXO. E
de entrada
a ALTO.
r, e ambos
lores dos t
ade relativa
e 10ns u
b determin
Henrique He
travs do
te de 1,1m
orrente par
o. Os dois
para ALTO
para BAIXO
SOR. Note
Ele medid
a e sada. O
s variaro
tempos de
a dos circu
m circuito
nadas
ennry
61
mA. A
a o
O) ou
O ou
e que
do
O
e
uitos

62
Fig.69 Atraso de Transies.

14-4 Fan-out e Interconexes de portas lgicas
De um modo geral, uma sada de um circuito lgico necessita acionar vrias
entradas lgicas. O fan-out (tambm chamado de carregamento) definido
como o nmero mximo de entradas lgicas padronizadas que uma sada pode
acionar confiavelmente. Por exemplo uma porta lgica que est especificada
para ter um fan-out de 10 acionar 10 entradas lgicas padronizadas. Se este
nmero for excedido, as tenses dos nveis lgicos da sada no podem ser
garantidas.
importante compreender o que determina o fan-out ou a capacidade de
acionamento da sada de um CI. A Fig. 70(a) mostra uma sada TTL padro no
estado BAIXO conectada para acionar diversas entradas TTL padro. O
transistor Q4 est conduzindo (ON) e est absorvendo uma quantidade de
corrente I
OL
(Corrente de Sada Correspondente ao Nvel Lgico Baixo) que a soma
das correntes I
IL
(Corrente de Entrada Correspondente ao Nvel Lgico Baixo) de cada
entrada.
No seu estado ON, a resistncia de coletor para emissor de Q4 muito
pequena, mas no zero, e portanto a corrente I
OL
produzir uma queda de
tenso V
OL
(Tenso de Sada Correspondente ao Nvel Lgico Baixo). Esta tenso no
deve exceder o limite V
OL
(max) do CI. Isto limita o valor mximo de I
OL
e o
nmero de cargas que podem ser acionadas.
Para ilustrar, suponha que os CIs sejam da srie 74 e que cada I
IL
de 1,6 mA.
Da Tabela 01(abaixo), vemos que a srie 74 tem V
OL
(max) = 0,4V e V
IL
(max) =
0,8V (V
IL
- Tenso de Entrada Correspondente ao Nvel Lgico Baixo). Vamos supor
tambm que Q4 pode absorver at 16mA antes que a tenso de sada alcance
V
OL
(max) = 0,4 V. Isto significa que ele pode absorver a corrente de at 16
mA/1,6mA = 10 cargas.
Eletr
Se e
aum
porq
ultra
rnica Digi
Fig.70 Co
ele for cone
mento de V
O
que reduz a
apassa V
OL
ital Teoria e
orrentes qua
ectado a m
OL
para um
a margem
L
(max) = 0,
e Prtica
ando uma s
mais de 10
m valor acim
de rudo n
,8 V, ela es
ada TTL es
cargas, se
ma de 0,4
nas entrada
star na fa
Colgio
st acionand
eu I
OL
aum
V. Isto ger
as do CI. N
aixa indete
Tcnico He

do diversas
mentar e p
ralmente
Na verdade
rminada.
Henrique He
entradas.
provocar u
indesejv
e, se V
OL

ennry
63
um
vel
Eletr
Uma
Q3 e
corre
som
difer
esta
tens
abai
rudo
Em r
que
quan
corre
prec
Para
voc
I
OH
(m
infor
fabri
14.4
Qua
para
com
entra
porta
nica

rnica Digi
a situao
est atuand
ente total I
a das corr
rentes entr
corrente I
o em R2,
xo de V
OH
o no estad
resumo, a
pode abso
ntidade de
ente de sa
cisarem fica
a determina
precisa s
max)] e os
rmao se
icante do C
4-1 Cone
ndo duas
a formar um
um repres
ada individ
as, a carga
a, no imp
ital Teoria e
parecida o
do como u
OH
(Corrent
rentes I
IH
(C
radas TTL.
OH
se torn
, na juno
H
(min). Isto
o ALTO e
sada TTL
orver no es
corrente q
ada no de
ar dentro d
ar quantas
saber a cap
requisitos
mpre est
CI.
ectando e
(ou mais) e
ma entrada
sentar um
dual. A nic
a da entrad
portando qu
e Prtica
ocorre no e
um seguido
te de Sada C
Corrente de
Se cargas
ar suficie
o base-em
tambm
poderia at
L tem um li
stado BAIX
que pode f
evem ser e
das faixas e
s entradas
pacidade d
de corren
presente d
entradas
entradas T
a comum, c
a carga qu
ca exceo
da em esta
uantas ent
estado ALT
or de emiss
Corresponde
Entrada Cor
s em dema
entemente
issor de Q
indesejv
t mesmo
mite, I
OL
(m
XO. Ela tam
fornecer no
excedidos s
especificad
diferentes
de corrente
te de cada
de algum m
s juntas
TTL na mes
como na F
ue a som
o para po
ado BAIXO
tradas est
Colgio
TO e est i
sor que es
ente ao Nve
rrespondente
asia estive
grande pa
Q3, e em D
vel, j que
deixar V
OH
max), da qu
mbm tem
o estado A
se os nve
das.
s a sada d
e da sada
a entrada (
modo na fo
sma porta
Fig.71(c), g
ma das corr
ortas NAN
O ser a me
o conecta
Tcnico He
ilustrada n
st fornece
l Lgico Alto
e ao Nvel L
rem sendo
ara causar
1, de modo
reduz a m
H
na faixa i
uantidade
um limite,
LTO. Este
is de tens
e um CI po
[isto , I
OL
isto , I
IL
e
olha de car
so conec
eralmente
rentes de c
D e AND.
esma de u
adas juntas
Henrique He
na Fig. 70(b
endo uma
o) que a
gico Alto) d
o acionada
quedas de
o a levar V
margem de
ndetermin
de corrent
I
OH
(max),
es limites d
o de sad
ode aciona
(max) e
e I
IH
). Esta
racterstica
ctadas junt
e esta entra
carga de c
Para estas
uma entrad
s.
ennry
64

b).
as
as,
e
V
OH

ada.
te
da
e
a
ar,
as do
tas
ada
cada
s
da
Eletr
Para
Fig.7
porta
0,5m
uma
entra
A raz
de c
resis
aterr
cam
porta
emis
conf

rnica Digi
a ilustrar, c
71(c) tem 0
anto, uma
mA no esta
a porta OR
ada de 40
zo para e
circuito da p
stncia R1
radas, esta
inhos para
as OR e N
ssores, ma
forme mos
ital Teoria e
Fig.71 Trs
considere q
0,5mA para
carga de e
ado BAIXO
ou uma N
A no esta
esta caract
porta NAN
. Mesmo q
a corrente
alelos atrav
OR, j que
as tm tran
tra na figu
e Prtica
modos de t
que cada e
a I
IL
e 20A
entrada de
O. O mesmo
OR, a entr
ado ALTO e
terstica po
D TTL da
que as entr
no se alte
vs dos dio
e elas no
nsistores de
ra Fig. 72.
Fig.72 - Circ
tratar entrad
entrada da
A para I
IH
.
e 40A no e
o seria vl
rada B com
e 1 mA no
ode ser ent
Fig. 68. A
radas A e B
eraria; ela
odos D2 e
utilizam tr
e entrada s
cuito da por
Colgio
das lgicas
porta NAN
. A entrada
estado ALT
ido para u
mum repre
estado BA
tendida ve
corrente I
I
B fossem l
apenas se
D3. A situ
ransistores
separados
rta NOR TTL
Tcnico He
no-usadas
ND de trs
a comum B
TO, mas d
ma porta A
sentaria um
AIXO.
rificando-s
L
est limit
igadas jun
e dividiria e
ao dife
s com mlti
s para cada
L.
Henrique He
s
entradas
B represen
de apenas
AND. Se fo
ma carga d
se o diagra
tada pela
ntas e
e fluiria por
erente par
iplos
a entrada,

ennry
65

na
tar,
osse
de
ama
r
a
Eletr
14.4
Algu
mos
Q3,
esta
um c
tem
Para
cone
inter
do d
Qua
resis
resis
10 k
tens
do q
BAIX
14.4
Disp
junta
C74
rnica Digi
4-2 Sada
Fig.73 (a
uns circuito
trado na F
D1 e R4. A
do de sad
curto entre
corrente d
a operao
ectado com
rno do disp
dispositivo
ndo Q4 es
stor de pull
stor de pull
k. Este va
o sobre e
que o mnim
XO limite a
4-3 Cone
positivos co
as de modo
LS01)
ital Teoria e
as Coleto
a) Circuito T
os TTL so
Fig.73(a), a
A sada n
da BAIXO Q
e coletor e
de base e e
o adequada
mo mostrad
positivo TT
Quando Q
st OFF, R
l-up a tens
l-up usad
alor pequ
ele devido
mo para TT
a corrente a
exo Wire
om sadas
o seguro. A
e Prtica
or Aberto
TTL coletor a
o projetado
a estrutura
no coletor d
Q4 est O
emissor); n
est essen
a, um resis
do na Fig.
TL ele um
Q4 est ON
RP faz a ten
so de sad
do. O valor
ueno o bas
a corrente
TL. Ele g
atravs de
ed-AND
em coleto
A Fig.74 m
o
aberto; (b) c
os com sad
coletor ab
de Q4, que
N (tem cor
no estado
ncialmente
stor de pul
73(b). Este
m resistor q
N, ele deixa
nso de sa
da seria ind
r deste res
stante para
e de carga,
grande o su
e Q4 para u
or aberto po
mostra trs
Colgio
com resisto
das coleto
berto elimin
e est abe
rrente de b
ALTO de s
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l-up extern
e resistor n
que voc d
a a tenso
ada ir para
determinad
sistor usu
a que no es
no abaix
uficiente pa
um valor a
odem ter s
portas NA
Tcnico He
r de pull-up
r aberto. C
na o transis
erto (desco
base e es
sada, Q4
tre coletor
no RP deve
no parte
eve conec
de sada e
a ALTO. No
da (flutuan
ualmente e
stado ALTO
xar a tens
ara que no
baixo de I
O
suas sadas
AND com c
Henrique He
p externo.
Conforme
stor de pul
onectado).
ssencialme
est OFF
e emissor
e ser
e do circuit
ctar na sad
em BAIXO
ote que se
ndo). Por is
escolhido c
O a queda
so de sad
o estado
OL
(max).
s conectad
coletor abe
ennry
66

l-up
No
ente
(no
r).
to
da
.
em o
sso o
como
a de
da
das
erto
Eletr
cujas
porq
mes
uma
nenh
Esta
mas
chav
trans
Por
veloc
O de
coloc
perm
cons
circu
digita
entre
os b
Esta
fam
os m
rnica Digi
Fig.7
s sadas s
que equiv
ma que se
a AND. Isto
huma porta
a configura
os dispos
veamento
sistor de p
isso, os cir
cidade p
esenvolvim
cao num
mitir um de
sequentem
uitos integr
ais mais u
e si a parti
locos para
as sries de
lias digitai
mesmos nv
ital Teoria e
74 Operao
o ligadas
valente o
eria obtida
o mostrad
a AND de v
ao wired-
sitivos com
bem meno
ull-up (Q3)
rcuitos com
primordial.
15
mento da te
m nico inv
esenvolvim
mente do pr
rados que
sadas e de
r das quais
a montar se
e circuitos
s que cons
veis lgico
e Prtica
o wired-AND
s juntas. Es
operao l
se as sad
do pelo sm
verdade.
-AND elimi
coletor ab
or do que a
) para carr
m coletor a
Fam
ecnologia d
vlucro de
ento muito
rojeto de s
continham
e tal mane
s os projet
eus sistem
integrados
sistem em
os e tense
D utilizando
sta conex
gica AND
das das tr
mbolo de p
ina a nece
berto apres
aqueles co
regar a cap
aberto no
mlias
dos circuito
diversos c
o rpido da
sistemas di
m numa ni
eira projeta
tistas tivera
mas digitais
s formaram
um grupo
es de alime
Colgio
o portas com
o denom
D. A expres
s portas tiv
porta AND
essidade de
sentam um
m sada to
pacitncia
devem se
sLg
os integrad
component
a eletrnica
igitais. Foi
ca pastilha
das que to
am facilida
s.
m ento as
de dispos
entao, po
Tcnico He
m coletor ab
minada wire
sso lgica
vessem sid
pontilhado
e uma port
ma velocida
otem-pole,
de carga r
r usados o
gicas
dos, possib
es j interl
a digital e
criada um
a as fune
odas eram
de em enc
s famlias l
itivos com
or isso voc
Henrique He

berto.
ed-AND
a da sada
do ligadas
o. No exis
ta AND rea
ade de
que tm u
rapidament
onde a
bilitando a
ligados, ve
ma srie de
es lgicas
compatve
contrar tod
gicas ou
patveis co
c pode
ennry
67
a
em
ste
al,
um
te.
eio

eis
os
om
Eletr
cone
forem
Em v
cara
popu
de c
difer
fam
RTL
DTL
DCT
TTL
ECL
MOS
PMO
NMO
CMO
15-1
A top
das
uma
O co
entra
resis
satu
rnica Digi
ectar direta
m da mesm
virtude da
actersticas
ulares. Um
circuitos dig
rentes, ger
lias lgica
- Lgica r
- Lgica d
TL - Lgica
- Lgica tr
L - Lgica e
S - Metal O
OS - Lgica
OS - Lgica
OS - Lgica
1 Resisto
pologia RT
arquitetura
a porta lgi
omportame
ada tem o
stncia R
C

rao, pelo
ital Teoria e
amente a s
ma famlia
massifica
s gerais de
ma vez ente
gitais me
ralmente h
s mais com
resistor-tra
diodo-trans
a transistor
ransistor-tr
emissor-ac
Oxide Sem
a MOSFET
a MOSFET
a MOSFET
or-Trans
TL Resist
as base pa
ca NOT.
Fig.7
ento desta
nvel lgic
dimensi
o que a ten
e Prtica
sada de um
digital.
o do uso
sses circu
endidas tai
elhorada. P
a necess
muns pode
nsistor (ob
sistor (obso
r acoplame
ransistor (m
coplado;
iconductor
Ts de cana
Ts de cana
Ts Comple
istor Log
tor Transis
ara a realiz
75 Porta lg
porta re
co alto o tra
onada par
nso de sa
m dispositi
o de CIs, to
itos e de a
is caracter
Para se con
sidade de
em ser clas
bsoleta);
oleta);
ento direto;
mais popul
r:
al-p (obsole
al-n
ementares;
gic (RTL
stor Logic
zao de p
gica NOT em
lativament
ansistor es
ra que o tra
ada apro
Colgio
ivo na entr
orna-se ne
algumas da
rsticas, a p
nectar disp
uma interfa
ssificadas
;
lar, vista a
eta);
;
L)
pode ser
ortas digita
m tecnologia
te simples,
st diretam
ansistor es
oximadame
Tcnico He
rada de ou
cessrio c
as famlias
preparao
positivos de
ace entre a
como:
nteriormen
r considera
ais. A Fig.7

a RTL
quando a
ente polar
steja na zo
ente 0.2V o
Henrique He
tro se amb
conhecer a
lgicas m
o dos proje
e famlias
ambas. As
nte Seo
ada como u
75 represe
a tenso de
rizado e a
ona de
o que
ennry
68
bos
s
ais
etos
s
14);
uma
enta
e
Eletr
corre
trans
de s
Port
re
lgic
com
de e
Qua
tens
resis
trans
na s
baixo
15-2
A tec
com
rnica Digi
esponde a
sistor est
ada V
O
se
ta NAND R
lativament
ca universa
base na p
entrada tal
ndo ambo
es de ent
stncia R
C

sistor estiv
ada alto
o.
2 Diode-T
cnologia D
portament
ital Teoria e
ao nvel lg
cortado e
eja V
CC
nv
RTL
te simples
al, dado qu
porta lgica
como ap
Fig.7
s os transi
trada corre
e o nvel l
ver cortado
o, bastando
Transist
DTL Diod
to algo po
Fig.77
e Prtica
gico baixo.
portanto I
C
vel lgico a
implement
ue qualque
a NOT, bas
presentado
6 Porta lgi
stores est
espondem
gico de s
o I
C
= 0, a t
o para isso
or Logic
e Transisto
orta lgica
7 Porta lgic
Quando o
C
igual a
alto.
tar uma po
er outra pod
sta para is
o na Fig.76
ca NAND em
o conduz
ao nvel l
sada bai
tenso de
o que uma
c (DTL)
or Logic
a NAND us
ca NAND em
Colgio
o nvel lgic
a zero o qu
orta lgica
de ser imp
sso acresce
6.
m tecnologi
zindo, ou se
gico alto,
xo. Quand
sada igu
das tens
visvel na
sada em l
m tecnologia
Tcnico He
co de entra
e implica q
NAND q
plementada
entar um s

a RTL
eja, quand
h corrent
do qualque
ual a V
CC
e
es de entr
Fig.77, tem
gica RTL.
a DTL.
Henrique He
ada baixo
que a tens
que porta
a a partir d
segundo ra
do ambas a
te na
er dos dois
e o nvel l
rada seja
m um

ennry
69
o o
o
a
desta
amo
as
gico
70
Neste caso, s quando ambos os diodos de entrada D

1
e D
2
esto cortados,
que o transistor tem a juno base-emissor polarizado diretamente e impe o
nvel lgico baixo na sada. Caso qualquer dos dois diodos D
1
e D
2
esteja em
conduo, a tenso no n X no suficiente para polarizar o transistor - que
fica cortado e portanto I
C
= 0 pelo que a tenso de sada igual a V
CC
e o nvel
lgico na sada alto. Basta portanto que uma das tenses de entrada seja
baixo para que a corrente do nvel lgico de sada seja alto.
15-3 Transistor-Transistor Logic (TTL)
TTL significa Transistor-Transistor Logic (Lgica Transistor-Transistor).
Atenso de alimentao se restringe a 5V contnuos, tendo, porm, uma faixa
de tenso correspondente aos nveis lgicos 0 e 1.
A famlia TTL foi originalmente desenvolvida pela TEXAS Instruments, mas
hoje, muitos fabricantes de semicondutores produzem seus componentes. Esta
famlia principalmente reconhecida pelo fato de Ter duas sries que
comeam pelos nmeros 54 para os componentes de uso militar e 74 para os
componentes de uso comercial. Os Cis da srie TTL 74-padro oferecem uma
combinao de velocidade e potncias consumidas adequadas a um grande
nmero de aplicaes.
Entre os Cis desta srie, podemos encontrar uma ampla variedade de portas
lgicas, flip-flops, construdos segundo a tecnologia SSI, alm de registradores
de deslocamento, contadores, decodificadores, memrias e circuitos
aritmticos, construdos com a tecnologia MSI.
Especificaes do fabricante: Para ilustrar as caractersticas da srie-padro
TTL, vamos utilizar o CI 7400, um NAND qudruplo. Vrias outras sries TTL
foram desenvolvidas depois do aparecimento da srie 74-padro. Estas outras
sries fornecem uma ampla variedade de escolha dos parmetros de
velocidade e potncia consumida. Dentre essas sries destacam-se:
- TTL 74L de Baixa Potncia: adequada para o uso em aplicaes nas quais a
dissipao de potncia um problema mais crtico do que a velocidade de
operao. Exemplo de aplicao: Circuitos que operam a baixas freqncias,
alimentados por baterias, como as calculadoras eletrnicas. Esta srie tornou-
se obsoleta com o desenvolvimento das sries 74LS, 74ALS e CMOS, que
oferecem chips com baixo consumo de potncia, operando a velocidades bem
mais altas que as dos dispositivos 74L. Por isso a srie 74L no
recomendada para ser usada no projeto de novos circuitos;
- TTL 74H de Alta Velocidade: apresenta um aumento da velocidade em
relao a srie 74L, porm esse aumento conseguido custa do aumento da
potncia consumida pelos dispositivos da srie. A srie 74H tambm ficou
obsoleta com o desenvolvimento da srie TTL Schottky;
71
- TTL 74S Schottky: reduz o retardo de armazenamento, com o uso do diodo

Schottky. Opera com o dobro da velocidade da 74H, consumindo mais ou
menos a mesma potncia;
- TTL 74LS Schottky de Baixa Potncia (LS-TTL): A mais usada, uma
verso da 74S, que apresenta CIs com consumo de potncia mais baixo e com
velocidade tambm mais baixa. Tais caractersticas colocaram a srie 74LS
como a principal srie de toda a famlia TTL, sendo atualmente usada em
todos os novos projetos em que a velocidade um fator preponderante. Esta
posio de liderana tende a ser perdida pouco a pouco pela nova srie
74ALS;
- TTL 74AS Schottky Avanada (AS-TTL): a srie TTL mais rpida, e com o
produto velocidade potncia significativamente mais baixo que o da srie 74S.
A srie 74AS tem outras vantagens sobre as demais, incluindo a necessidade
de correntes de entrada extremamente baixas, o que resulta em fan-outs
maiores que os da srie 74S. Em funo de tais vantagens, a srie 74AS est
aos poucos tomando o lugar antes ocupado por dispositivos da srie 74S, em
todas as aplicaes nas quais so necessrios componentes de alta
velocidade de operao. Como o custo dos dispositivos 74AS continua a cair, e
como muito mais funes lgicas esto disponveis nesta srie, no h a
menor dvida de que a srie 74S torna-se- obsoleta num curto prazo de
tempo.
- TTL Schottky Avanada de Baixa Potncia (74ALS-TTL): oferece uma
sensvel melhora em relao 74LS no que diz respeito velocidade de
operao e potncia consumida. Esta srie tem o mais baixo produto
velocidade-potncia de todas as sries TTL, e est muito prxima de ter a mais
baixa dissipao de potncia por porta lgica. Pelo exposto, poderemos ter, a
mdio prazo, os dispositivos da srie 74ALS substituindo os da srie 74LS
como os mais utilizados da famlia TTL.
15-4 Famlia MOS
A tecnologia MOS (Metal Oxide Semiconductor) tem seu nome extrado do fato
de sua estrutura bsica ser formada por um eletrodo de metal conectado a uma
camada de xido isolante que, por sua vez, depositada sobre um substrato
de silcio. Os transistores construdos na tcnica MOS so transistores por
efeito de campo (field-effect transistor) chamados por conseguinte de
MOSFETs. As principais vantagens do MOSFET residem nos fatos de ser
relativamente simples, de ter um custo de fabricao bem baixo, ser pequeno e
consumir muito pouca potncia. Alm disso, o MOS ocupa muito menos
espao no chip do que os transistores bipolares (aproximadamente, 50 vezes
menos espao). Um outro aspecto muito importante sobre a tecnologia MOS
o fato de seus CIS no usarem resistores na sua construo. Os resistores
tomam parte da rea de chip ocupada pelos CIs bipolares. A alta densidade de
integrao dos CIs MOS permite a construo de sistemas de alta
72
confiabilidade, em virtude da reduo no nmero de conexes externas

necessrias implementao de determinada funo lgica.
A principal desvantagem da tcnica MOS a velocidade de operao
relativamente baixa de seus componentes, se comparada com as
apresentadas por componentes das famlias bipolares. As famlias MOS so
mais lentas na operao, requerem muito menos potncia, tm uma margem
de rudo melhor, uma faixa de tenso maior, e um fan-out tambm maior (o fan-
out da famlia CMOS completamente ilimitado, sendo restrito apenas por
atrasos e consideraes sobre o tempo de subida). Alm disso, requer menos
espao.
Obs.: A lgica MOS especialmente susceptvel a danos causados pela
eletricidade esttica, enquanto que as famlias bipolares no so to afetadas.
A descarga eletrosttica responsvel pela perda de milhes de dlares,
devido a danos causados por ela em equipamentos eletrnicos. Alguns
procedimentos so adotados para evitar esse problema, por exemplo, deve-se
conectar terra o chassi de todos os instrumentos de testes, o operador deve
se conectar terra atravs de uma pulseira especial, no deixar desconectada
nenhuma entrada de qualquer CI que no esteja sendo utilizado, etc.
Lgica CMOS
CMOS significa Complementary Metal Oxide Semiconductor (Semicondutor de
xido-Metal Complementar), usa tanto FETs canal-N quanto canal-P no
mesmo circuito, de forma a aproveitar as vantagens de ambas as famlias
lgicas. As caractersticas principais desta famlia so:
reduzido consumo de corrente (baixa potncia);
alta imunidade a rudos;
uma faixa de alimentao que se estende de 3V a 15V ou 18V dependendo
do modelo
processo de fabricao do CMOS mais simples que do TTL, possuindo
tambm uma densidade de integrao maior, porm so mais lentos do que os
TTL, apesar da nova srie CMOS de alta velocidade competir em p de
igualdade com as sries TTL 74 e 74LS.
A famlia CMOS possui, tambm, uma determinada faixa de tenso para
representar os nveis lgicos de entrada e de sada, porm estes valores
dependem da tenso de alimentao e da temperatura ambiente. A Fig.78,
ilustra o exemplo de um circuito implementado utilizando a tecnologia CMOS
(NOT CMOS bsico).

Eletr
Car
- 400
utiliz
imple
- 74C
mes
- 74H
melh
com
dispo
srie
- 74H
74H
tens
pode
Com
mes
padr
de s
veze
muit
srie

rnica Digi
ractersti
00/14000:
zadas, ape
ementarem
C: compat
mo nmer
HC (CMOS
horamento
o a capaci
ositivos de
e TTL 74LS
HCT: CMO
C o fato
es com d
em ser alim
mpatibilida
mas carac
ronizada e
ada e velo
es, at as f
to cuidado.
es de circu
ital Teoria e
cas das
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vel, pino a
ro. A perfor
S de Alta V
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idade de s
esta srie
S;
OS de alta
de ela ser
dispositivos
mentados d
ade: Ao co
ctersticas e
m sua num
ocidade de
funes s
. A tabela 2
uitos integra
e Prtica
Fig.78 Inv
sries C
primeiras s
arecimento
s funes a
a pino e fun
rmance de
Velocidad
o de comut
uportar alt
compatv
velocidade
r desenvolv
s da famlia
diretament
ontrrio da
eltricas p
merao, a
e operao
o diferente
2 compara
ados das f
versor CMO
CMOS
sries da fa
o de novas
ainda no d
no por fu
esta srie
de): verso
tao (em
tas corrent
vel com a v
e. A princip
vida para s
a TTL. Ou
te por sad
famlia TT
por todos o
apresenta g
o, de um fa
es e incom
a as caract
famlias CM
Colgio
OS bsico.
amlia CMO
s sries, pe
disponveis
uno, com
quase id
o melhorad
torno de 1
tes na sad
velocidade
pal diferen
ser compat
seja, os d
as de disp
TL, que p
s fabricant
grandes va
abricante p
mpatveis, c
tersticas t
MOS e TTL
Tcnico He
OS, so ba
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s nas nova
m os dispo
ntica da
a da 74C,
0 vezes m
da. A veloc
dos dispo
a entre es
tvel em te
ispositivos
positivos TT
produzida c
tes, a CMO
ariaes na
para outro.
com o que
picas das
L.
Henrique He

astante
as sries;
ositivos TTL
a srie 400
o principa
maior), bem
cidade dos
ositivos da
sta srie e
ermos de
s 74HCT
TL;
com as
OS, embor
a capacida
Algumas
deve-se te
principais
ennry
73
L de
00;
al
m
e a
ra
ade
er
Eletr
Inte
difer
circu
com
desv
fabri
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aum
gera
tipo
15-5
A fam
veloc
arma
fam
aum
cham
logic
corre
para
tamb
O cir
amp
corre
Esta
em V
e o c
(0 l
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e (2)
entra
O se
est
rnica Digi
erfaceand
rentes dos
uitos TTL e
patibilidad
vantagens
icantes con
uas famlia
mentando a
al, podemo
e aplica
5 Lgica
mlia TTL u
cidade de
azenamen
lia lgica b
mentando a
mada lgic
c), e ela op
ente fixa d
a outro. De
bm con
rcuito bsi
plificador di
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E
pra
a corrente p
V
IN
. Em o
coletor de
gico para
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ortantes de
) os nveis
ada.
egundo po
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ital Teoria e
do: Mesmo
circuitos in
e CMOS, d
e. A partir
no uso do
nseguem p
as com o d
ainda mais
os dizer que
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a com aco
utiliza trans
comutao
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bipolar foi d
a velocidad
ca com ac
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evido a este
hecida com
co para a f
iferencial d
aticamente
pode fluir a
utras palav
Q
2
conform
ECL) e -
sada resu
evem ser n
de tenso
nto indicad
po seguido
e Prtica
o tendo um
ntegrados,
desde que
do expost
os circuitos
pouco a po
desenvolvim
a velocida
e existem
e o outro tip
oplamen
sistores op
o est limit
ado com o t
desenvolvi
e global de
coplament
princpio d
o que I
C
(sa
e modo de
mo lgica e
famlia EC
da Fig.79. A
fixa por vo
atravs de
vras, esta
me V
IN
com
-0,8 V (1 l
ultantes pa
notados: (1
o de sada
do facilm
r de emiss
ma faixa de
, existe a p
sejam tom
to, verifica-
s CMOS em
ouco elimin
mento de t
ade e reduz
aplicaes
po melho
nto pelo e
perando na
tada pelo a
transistor q
ida evitand
e chaveam
to pelo em
do chaveam
at) chave
e operao
em modo d
CL essenc
A fonte de
olta de 3 m
Q
1
ou Q
2
corrente s
muta entre
gico para
ara estas d
) V
C1
e V
C
no so os
mente resol
sor (Q
3
e Q
Colgio
e tenses a
possibilidad
mados cuid
-se que ex
m lugar dos
nar as difer
tecnologia
zindo o co
s em que
or.
emissor
a satura
atraso do t
que est s
do a satura
mento. Esta
missor (EC
mento de c
eada do co
o por corren
de corrente
cialmente
alimenta
mA durante
dependen
er chavea
seus dois
ECL). A ta
duas condi
C2
so o co
s mesmos
vido conec
Q
4
), conform
Tcnico He
ampla e ca
de de inte
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istem vant
s TTL, mas
renas exis
s de fabric
nsumo. De
mais vant
(ECL)
o. Em resu
tempo de
aturado. U
ao, e por
a famlia l
CL -emitter-
corrente, o
oletor de u
nte, esta fo
e.
a configura
o V
EE
pro
e a opera
do do nve
ada entre o
nveis lg
abela na Fi
es em V
omplement
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ctando V
C1
me mostra
Henrique He
aracterstic
erfacear
ue se refer
tagens e
s os
stentes en
cao,
e uma form
tajoso usa
ultado, sua
Uma outra
rtanto
gica
r-coupled
onde uma
m transisto
orma de l
ao de
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o normal.
el de tens
o coletor d
gicos de -1
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V
IN
. Dois po
to um do o
s lgicos d
1
e V
C2
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ennry
74

cas
re a
ntre
ma
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gica

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1

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e
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80.
Eletr
Os s
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V
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rnica Digi
seguidores
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T1
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F
ital Teoria e
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corretos E
), que pro
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gual a
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e Prtica
or realizam
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C1
e V
CL; e (2) t
oporciona
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, e V
OUT2
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to ECL com
m duas fun
V
C2
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m uma im
um grande
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que igua
Circuito ECL
m a adio d
Colgio
es: (1) s
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al a V
IN
.
L bsico
e seguidore
Tcnico He
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de sada m
e um rpido
to produz d
es de emisso
Henrique He
sada para
muito baix
o
duas sada

or
ennry
75
a os
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as

Eletr
16
Vimo
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pode
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O te
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qual
Isto
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mult
sabe
mult
Sabe
uma
qual
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O te
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com
ordin
O te
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ent
1. Po
O te
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ent
O te
esse
rnica Digi
6
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ematicame
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eoremas
pode ser i
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quer x e 0
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a porta AND
quer uma
pendentem
outra entrad
eorema (2)
rmos mais
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nria com
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ficando o re
r possvel
o 00 = 0;
ortanto,
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ocinar que
o, uma op
eorema (5)
e valor, sej
ital Teoria e
lgeb
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monstra su
) mostra qu
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D como a
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o resultado
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bm que a
D ser 0 se
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mente do n
da.
) tambm
uma vez a
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esultado p
de entrada
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x x = x
) pode ser
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) direto, u
a na adi
e Prtica
raBo
s como a
cuito lgico
nuaremos
s teoremas
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na Fig.81
u 1. Cada
a validade
ue o
o AND q
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igual a 0.
orque a
a
onde
o de
a por 0 0
a sada de
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das for 0,
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m bvio, se
a
ao
o AND.
provado
para cada
a. Se x =0,
ento 1 1
x.
provado d
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o e express
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presses e
. Em cada
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que
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e
o
e
,
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om seu inve
ue 0 adicio
a ou na op
Colgio
anae
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sar sua ope
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chamados
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um deles,
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Tcnico He
eTeo
de ser usad
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s teorema b
gicos. O
, x uma v
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retanto, po
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sempre igu
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R.
Henrique He
rema
da para no
eana
booleano q
primeiro g
varivel lg
or um circu
odemos
ser igual a
ual a 0.
lor no alte
ennry
76
as
os
que
rupo
gica
uito
0 e,
era
77
O teorema (6) afirma que o resultado de uma operao OR que possui como
entradas uma varivel qualquer x e 1 ser sempre igual a 1. Podemos fazer a
verificao deste teorema para os dois valores possveis de x:
0 + 1 = 1 e 1 + 1 = 1. De modo equivalente, podemos lembrar que a sada de
uma porta OR de duas entradas ser igual a 1 quando qualquer uma das
entradas for igual a 1, no importando o valor da outra entrada.
O teorema (7) pode ser verificado para ambos os valores de x: 0 + 0 = 0 e 1 +
1 = 1.
O teorema (8) pode ser provado de modo similar, ou podemos raciocinar que
em qualquer instante x ou seu inverso x estar em nvel lgico 1, ento sempre
teremos a operao OR de 0 e 1, cujo resultado ser sempre 1.
Antes de introduzirmos mais teoremas, devemos enfatizar que quando os
teoremas de (1) a (8) so aplicados, a varivel x pode, na verdade, representar
uma expresso que contenha mais de uma varivel. Por exemplo, se tivermos
a expresso AB (AB), podemos aplicar o teorema (4) se fizermosx = AB.
Ento podemos dizer queAB IAB] = u. Este mesmo raciocnio pode ser
aplicado para o uso de qualquer um destes teoremas.
Os teoremas apresentados a seguir envolvem o uso de mais de uma varivel:
(9) x + y = y + x
(10) x y = y x
(11) x + (y + z) = (x + y) + z = x + y + z
(12) x(yz) = (xy)z
(13) x(y + z) = xy + xz
(14) x + xy = x
(15) x + xy = x + y
Os teoremas (9) e (10) so conhecidos como leis da comutatividade. Estas leis
determinam que a ordem na qual realizamos as operaes AND e OR no
importante. O resultado o mesmo.
Os teoremas (11) e (12) so conhecidos como leis da associatividade; elas
afirmam que podemos agrupar as variveis de expresses do tipo AND ou OR
do modo que desejarmos.
O teorema (13) a lei da distributividade, que afirma que uma expresso pode
ser expandida multiplicando-se termo a termo, do mesmo modo que feito na
Eletr
lge
uma
cont
na
a va
Com
este
fator
Os t
utiliz
poss
dem
poss
O te
dos
rnica Digi
bra comum
aexpresso
tendo uma
lgebra com
rivel B:
mo um outr
s dois term
rado, como
eoremas (
zados na
suem corre
monstrado s
sveis, conf
orema (14
teoremas
ital Teoria e
m. Este teo
o. Caso ten
varivel c
mum. Por e
A
ro exemplo
mos tm as
o vemos a
9) a (13) s
lgebra com
espondente
substituind
forme dem
4) tambm
(6) e (2).
e Prtica
orema tam
nhamos a s
omum, pod
exemplo, n
A B C + A
o, considere
s variveis
seguir.
ABC + A
so fceis d
mum. Os te
es na lge
o x e y na
monstrado
pode ser d
bm afirm
soma de d
demos fato
na express
A B C = B(
re a expres
s A e B em
ABB = AB
de lembrar
eoremas (1
ebra comum
expresso
para o teo
demonstra
Colgio
a que pod
dois (ou ma
orar essa v
so ABC +
(AC + A C
sso ABC
comum, e
B(C + B)
r porque s
14) e (15),
m. Cada um
o por todos
rema (14):
ado atravs

Tcnico He
emos fator
ais) termos
varivel co
+ A B C, po
)
+ ABB. N
e portanto A
o idntico
por outro
m deles po
s os diferen
:
s de fatora
Henrique He
rar
s, cada um
omo fazem
odemos fat
Neste caso,
A B, pode
os queles
lado, no
ode ser
ntes casos
o e do u
ennry
78
m
mos
torar
,
e ser

s
uso
79
Todos esses teoremas da lgebra booleana podem ser teis na simplificao

de uma expresso lgica, isto , na reduo do nmero de termos da
expresso. Quando isto feito, a expresso simplificada d origem a um
circuito que menos complexo do que aquele que a expresso original
produziria.
EXEMPLO 1
Simplifique a expresso y = ABB + AB B.
Soluo:
Fatore as variveis comuns A B utilizando o teorema (13):
Y = AB( + )
Pelo teorema (8), o termo entre parnteses igual a 1 e portanto,
Y = AB 1
Y = AB [usando o teorema (2)]
EXEMPLO 2
Simplifique Z = (A + B)(A + B)
Soluo:
A expresso pode ser expandida multiplicando-se os termos [teorema (13)]:
Z = A A + A B + B A + B B
Pelo teorema (4), A A = u. Alm disso, B B = B [teorema (3)]:
Z = u + A B + B A + B = AB + AB + B
Fatorando a varivel B [teorema (13)], temos
z = B(A + A + 1) Finalmente, utilizando os teoremas (2) e (6),
z = B.
16-1 Teorema DeMorgan
Dois dos mais importantes teoremas da lgebra booleana so atribudos a um
grande matemtico chamado DeMorgan. Os teoremas de DeMorgan so
extremamente teis para simplificar expresses nas quais o produto (AND) ou
a soma (OR) das variveis invertido. Os dois teoremas so:
80
(16) (x + y) = x y
(17) (x y) = x + y
O teorema (16) diz que quando uma soma OR est invertida, esta igual ao
produto AND das variveis invertidas. O teorema (17) diz que quando um
produto AND de duas variveis est invertido, este igual a uma soma OR das
variveis invertidas. Cada um dos teoremas de DeMorgan pode ser
prontamente demonstrado verificando-o para todas as combinaes possveis
de valores para x e y. Apesar de esses teoremas terem sido enunciados em
termos de variveis simples x e y, eles so igualmente vlidos para situaes
nas quais x e/ou y so expresses que contenham mais de uma varivel. Por
exemplo, a aplicao destes teoremas na expresso (AB + C) pode ser vista a
seguir:
IAB + C] = AB C
Note que aqui tratamos AB como x e C como y. O resultado pode depois ser
simplificado j que temos um produto AB que invertido. Usando o teorema
(17), a expresso se torna
AB C = IA + B] C
Observe que podemos substituir B por B, e ento finalmente temos:
(A + B) C = A C + BC
Este resultado final possui sinais de inverso apenas em variveis simples.
EXEMPLO 1
Simplifique a expresso z = (A + C) (B + B) para uma outra que contenha
apenas variveis simples invertidas.
Soluo:
Utilizando o teorema (17), podemos reescrever a expresso anterior como
z = IA + C] + IB + ]
Podemos pensar nesse procedimento como partir o sinal de inverso ao meio
trocar sinais AND () por sinais OR (+). Agora o termo IA + C] pode ser
81
simplificado aplicando-se o teorema (16). Do mesmo modo, IB + ] pode ser

simplificado como se segue:
z = IA + C] + IB + ]
z = IA C] + IB B]
Nesta simplificao, partimos o sinal de inverso ao meio e trocamos os sinais
(+) por (). A seguir, cancelamos as inverses duplas e temos finalmente
z = AC + BB
O Exemplo 1 acima mostra que, quando se utilizam os teoremas de DeMorgan
para simplificar uma expresso, o que fazemos partir o sinal de inverso em
qualquer ponto na expresso e ento mudar o sinal do operador que estiver
neste ponto(+ trocado por e vice-versa). Este procedimento pode ser
continuado at que a expresso seja reduzida a uma outra na qual apenas
variveis simples encontram-se invertidas.
17SimplificandoeManipulando
CircuitosLgicosCombinacionais
17-1 Forma de Soma de Produto
Os mtodos de simplificao e projeto de circuitos lgicos que estudaremos
exigem que a expresso esteja na forma de soma de produto. Alguns
exemplos de expresses deste tipo podem ser vistos a seguir:
1. ABC + ABC
2. AB + ABC + C B + B
3. AB + CB + EF + uK + BF
Cada uma destas expresses do tipo soma-de-produtos consiste em dois ou
mais termos AND (produtos) que por sua vez so conectados a uma porta OR.
Cada termo AND consiste em uma ou mais variveis que aparecem
individualmente na sua forma complementada ou no. Por exemplo, na
expresso ABC + ABC, o produto AND contm as variveis A, B e C na sua
forma no complementada (no-invertida). O segundo produto contm A e C
na sua forma complementada (invertida). Observe que em uma expresso do
tipo soma-de-produtos, um sinal de inverso no pode cobrir mais do que uma
varivel em um termo (por exemplo, no poderamos ter ABC ou RST).
Eletr
17-2
Uma
de c
em d
entra
sua
do ti
1
2
3
Os m
expr
form
tm
17-3
Uma
redu
term
pode
origi
Para
circu
bvio
nm
origi
nm
circu
Fig
rnica Digi
2 Produt
a outra form
circuitos lg
dois ou ma
adas de um
forma com
po produto
1. (A + B
2. (A + B
3. (A + C)
mtodos de
resses do
ma produto-
uma estru
3 Simplif
a vez obtid
uzi-la a um
mos ou vari
e ser usad
nal, mas q
a exemplifi
uito da Fig.
o que um c
mero de por
nal. Alm
mero de liga
uito.
g.82 Geralm
(a), e
ital Teoria e
to-de-So
ma geral p
gicos. Ela
ais termos
ma porta A
mplementad
o-de-soma
+ C)(A +
)(C + B)F
)(B + B)(
e simplifica
o tipo soma
-de-somas
tura partic
ficao d
a expres
a forma m
veis em u
a para imp
que contm
car, o circu
.82(b). Um
circuito ma
rtas e porta
disso, a co
aes, dim
mente poss
produzir um
e Prtica
mas
ara expres
chamada
OR (soma
AND. Cada
da ou no.
as:
+ C)
F
(B + C)(A
ao e proj
a-de-produ
s. Ela, entre
ular.
de Circui
sso de um
ais simples
um ou mais
plementar u
m um meno
uito da Fig
ma vez que
ais simples
anto ser m
onfiabilidad
inuindo as
svel simplif
ma impleme
sses lgic
a de forma
as) que por
a termo OR
. A seguir p
A + B + E
ojeto que se
utos, e, por
etanto, apa
itos Lg
m circuito l
s, que con
s termos d
um circuito
or nmero
.82(a) pod
os circuito
s mais de
menor e m
de ser me
ssim uma d
ficar um circ
entao mai
Colgio
cas s vez
a de produ
r sua vez s
R contm u
podemos v
E)
ero usado
rtanto no
arecer em
icos
gico, pod
ntenha um
da express
o que eq
de portas
de ser simp
os impleme
esejvel po
mais barato
elhorada p
das causas
cuito lgico
s eficiente,
Tcnico He
es utiliza
uto-de-som
so conect
uma ou ma
ver alguma
os so bas
utilizaremo
m alguns c
emos ser c
menor nm
o. Esta n
uivalente a
e conexe
plificado pa
entam a m
orque cont
do que o
orque exis
s potenciai
o, como o qu
mostrada e
Henrique He
ada no proj
mas, e con
tados s
ais varivei
as express
seados em
os muito a
circuitos qu
capazes d
mero de
nova expre
ao circuito
es.
ara produz
mesma lgic
tm um me
circuito
ste um men
is de falha
ue aparece e
em (b).
ennry
82
jeto
nsiste
is na
ses
m

e
e
sso
ir o
ca,
enor
nor
s no

em
Eletr
Nas
simp
bool
expe
siste
omit
cont
feito
17-4
Pode
ante
Infel
prod
cons
ser a
se to
se fic
Os e
teore
expr
esse
1. A
aplic
2. U
verif
poss
EXE
Simp
rnica Digi
sees su
plificar circu
eana e, co
erincia. O
emtica, co
tir este mt
tribui para
sem altera
4 Simplif
emos usar
eriormente,
izmente, n
duzir o resu
statar se a
ainda mais
orna um pr
car perito e
exemplos q
emas bool
resso. Vo
enciais:
expresso
cao repe
ma vez qu
ficados qua
svel. Com
EMPLO 1
plifique o c
ital Teoria e
ubsequente
uitos lgico
omo verem
O outro mt
om instru
todo porqu
uma melho
ar a contin
ficao A
r os teorem
, para nos
nem sempr
ultado mais
expresso
s simplifica
rocesso de
e obter res
que se seg
eanos pod
oc deve no
o original
etitiva dos t
ue a expres
anto a fato
sorte, a fa
circuito lg
Fig.83
e Prtica
es, estuda
os. Um dos
mos, bast
todo (o ma
es passo
ue ele ba
or compree
nuidade ou
Algbrica
mas da lge
ajudar a s
re bvio q
s simples.
o obtida es
ada. Portan
e tentativa
sultados ra
guem ilustr
dem ser ap
otar que es
colocada
teoremas d
sso origin
ores comun
atorao re
ico mostra
3 (a) circuito
remos dois
s mtodos
tante depe
apa de Kar
a passo. A
astante me
enso da
clareza do
a
ebra boole
implificar e
qual teore
Alm diss
st em sua
nto, a simp
e erro. Co
azoavelme
ram muitas
plicados na
stes exem
sob a form
de DeMorg
nal esteja n
ns, realizan
esulta na e
ado na Fig.
do exemplo
Colgio
s mtodos
s faz uso d
ndente da
rnaugh) tem
Alguns pro
ecnico e p
lgebra bo
o restante
eana, que e
expresses
ma deve s
o, no exis
a forma ma
plificao a
m a exper
nte bons.
s maneiras
a tentativa
plos cont
ma de som
gan e pela
nesta forma
ndo-se a fa
eliminao
83(a).
o1 (b) simplifi
Tcnico He
utilizados
os teorema
inspirao
m uma abo
ofessores p
provavelme
ooleana. Ist
do texto.
estudamos
s para um
ser aplicado
ste um mo
ais simples
lgbrica fre
incia, no
s pelas qua
de simplific
m dois pas
ma-de-prod
multiplica
a, os termo
atorao se
de um ou
cao
Henrique He
para
as da lge
o e da
ordagem m
podem que
ente no
to pode se
s
circuito lg
o de modo
odo fcil de
s ou se pod
equenteme
entanto, p
ais os
car uma
ssos
utos pela
o de ter
os produto
empre que
mais term

ennry
83
ebra
mais
erer
er
gico.
o a
e
deria
ente
ode-
mos.
o so
e
os.
84
Soluo
O primeiro passo determinar a expresso para a sada. O resultado
z = ABC + AB IA C]
J com a expresso determinada, usualmente uma boa ideia quebrar todos
os grandes sinais de inverso usando os teoremas de DeMorgan e ento
multiplicar todos os termos.
z = ABC + ABIA + C] [teorema (17)]
z = ABC + AB(A + C) [cancela inverses duplas]
z = ABC + ABA + ABC [multiplica]
z = ABC + AB + ABC [A + A = A]
Com a expresso agora sob a forma de soma-de-produtos, devemos procurar
por variveis comuns dentre os vrios termos com a inteno de fatorar. O
primeiro e terceiro termos tm AC em comum, que pode ser fatorado:
z = AC(B + B) + AB
J que B + B = 1, ento
z = AC(1) + AB
z = AC + AB
Podemos agora fatorar A, o que resulta em
z = A(C + B)
Este resultado no pode mais ser simplificado. A implementao do circuito
mostrada na Fig.83(b). bvio que o circuito em (b) bem mais simples do
que o circuito original em (a).
17-5 Projetando Circuitos Lgicos
Quando o nvel de sada desejado de um circuito lgico dado para todas as
condies de entrada possveis, os resultados podem ser convenientemente
apresentados em umatabela-verdade. A expresso booleana para o circuito
pode ser derivada da tabela-verdade. Por exemplo, considere a Fig.84(a), onde
uma tabela-verdade mostrada para um circuito que tem duas entradas, A e B,
e uma sada x. A tabela mostra que a sada x est no nvel 1 somente para o
caso em que A = 0 e 5 = 1. Agora, resta determinar que circuito lgico produz
Eletr
esta
Fig.8
F
A B
forem
valo
Uma
exem
o cir
pala
pode
apro
so
para
cond
depe
vari
F
Vam
tabe
= 0,
term
rnica Digi
operao
84(b). Nela
Fig.84 Circu
B. Obviam
m 1, isto
res de A e
a abordage
mplo, se x
rcuito resul
vras, para
emos gera
opriadas, p
mostrados
a uma certa
dies. De
endendo d
vel 0 pa
Fig.85 Uma
uma
mos agora c
ela-verdade
B = 1 e A
mo AND A
ital Teoria e
. Deveria e
a, uma por
uito que prod
ente, x ser
, A = 1 (o
e B, a sada
em similar
tivesse qu
ltante deve
qualquer
ar uma sad
para gerar o
s na Fig.85
a condio
ve-se nota
os valores
ara a condi
porta AND,
sada em 1
considerar
e indicando
= 1, B = 0.
B gera 1
e Prtica
estar claro
rta AND u
duz nvel 1 n
r 1 somen
que signif
a x deve se
pode ser u
ue estar em
eria ser um
uma das q
da alta x ut
o produto A
5. Cada po
o de entrad
ar que as e
s que as va
o dada,
com entrad
para um co
r o caso mo
o que a sa
. Como isto
somente p
que uma s
usada com
na sada so
nte se amb
fica A = 0)
er 0.
usada para
m alto some
ma porta AN
quatro poss
tilizando um
AND reque
orta AND ge
da, e a sad
entradas da
ariveis tm
ela inve
das apropria
onjunto espe
ostrado na
ada x deve
o pode ser
para a con
Colgio
soluo po
m entradas
mente para
bas as entr
e B = 1. P
a outras co
ente para
ND com en
sveis cond
ma porta A
erido. Os q
era uma sa
da 0 para
a AND so
m para a c
ertida antes
adas, pode s
ecfico de n
a Fig.86(a)
e ser 1 para
r implemen
dio A =
Tcnico He
ossvel a
A e B, de
a condio
radas da p
ara todos o
ondies de
a condio
ntradas A e
dies de e
AND, com e
quatro caso
ada que
a todas as
o invertidas
ondio da
s de entrar
ser usada p
veis de ent
, onde tem
a dois caso
ntado? Sab
0 e B = 1 e
Henrique He
apresentad
modo que

o A = 0, B = 1
porta AND
os outros
e entrada.
o A = 1, B
e B. Em ou
entrada
entradas
os distintos
1 soment
outras
s ou no,
ada. Se a
r na porta A

para produzi
trada.
mos uma
os distinto
bemos que
e o termo A
ennry
85
a na
e x =
1.
Por
= 0,
utras
s
te
AND.
ir
s: A
e o
AND

Eletr
A B
uma
com
F
mos
AB
Nest
sad
prod
proc
Cons
exist
est
apar
para

rnica Digi
B = 1, ger
a ou outra c
OR para p
Fig.86 Cada
trada na F
.
te exemplo
a deve ser
duzir a sad
cedimento
sidere a ta
tem trs ca
indicado.
rece comp
a obtida u
ital Teoria e
ra 1 para a
condio, d
produzirem
conjunto d
implem
Fig.86(b), o
o, um term
r 1. As sad
da x,que s
pode ser e
abela-verda
asos onde
Novament
lementada
unindo com
e Prtica
condio
deve ficar
m a sada d
e condies
mentado por
onde a exp
o AND g
das das po
er 1 quan
estendido p
ade para u
a sada x
te, observe
a no termo
m OR os tr
x = AB
A = 1, B =
claro que
desejada x
s de entrada
r uma porta
presso res
gerado par
ortas AND
ndo um do
para exem
um circuito
deve ser 1
e que para
AND. A ex
rs termos
BC +ABC
Colgio
= 0. Como x
estes term
x Esta impl
a que produ
AND em se
sultante pa
ra cada cas
so ento
os termos A
mplos com m
de trs en
1. O termo
a cada caso
xpresso d
AND.
+ABC
Tcnico He
x deve ser
mos devem
ementao
uz uma sada
parado.
ara a sada
so na tabe
o unidas co
AND for 1.
mais de du
ntradas (Ta
AND para
o onde a v
de soma-de

Henrique He
r ALTO par
ser unidos
o

a em ALTO
a x = AB
ela onde a
om OR par
Este mesm
uas entrad
abela 3). N
a cada cas
varivel 0
e-produtos
ennry
86
ra
s

B +
ra
mo
as.
Nela
o
0 ela
s
87
18MapadeKarnaugh
O mapa de Karnaugh um mtodo grfico usado para simplificar uma equao
lgica ou para converter uma tabela-verdade no seu circuito lgico
correspondente, de um modo simples e ordenado. Embora um mapa de
Karnaugh (daqui para a frente abreviado como mapa K) possa ser usado em
problemas que envolvem qualquer nmero de variveis de entrada, sua
utilidade prtica est limitada a seis variveis. A apresentao que se segue
est restrita a problemas com at quatro entradas, pois mesmo os problemas
com cinco ou seis entradas so demasiadamente complicados, sendo mais
bem resolvidos por um programa de computador.
18-1 Formato do Mapa de Karnaugh
O mapa K, como uma tabela-verdade, um meio de mostrar a relao entre as
entradas lgicas e a sada desejada. A Fig.87 apresenta trs exemplos de
mapas K, para duas, para trs e para quatro variveis, em conjunto com as
tabelas-verdade correspondentes. Estes exemplos ilustram os seguintes
pontos importantes:
1. A tabela-verdade fornece o valor da sada X para cada combinao de
valores da entrada. O mapa K fornece a mesma informao num
formato diferente. Cada linha na tabela-verdade corresponde a um
quadrado no mapa K. Por exemplo, na Fig.87(a), a condio A = 0, B =
0, na tabela-verdade, corresponde ao quadrado A B no mapa K. Como a
tabela-verdade mostra X = 1 para este caso, 1 colocado no quadrado
A B no mapa K. Do mesmo modo, a condio A = 1, B = 1 na tabela-
verdade corresponde aoquadrado AB no mapa K. Como X = 1 para este
caso, 1 colocado no quadrado AB. Todos os outros quadrados so
preenchidos com 0s. Esta mesma ideia usada nos mapas de trs e
quatro variveis mostrados na figura.
2. Os quadrados do mapa K so identificados de modo que quadrados
adjacentes horizontalmente diferem apenas em uma varivel. Por
exemplo, o quadrado do canto superior esquerdo no mapa de quatro
variveis A B C B, enquanto o quadrado imediatamente sua direita
A B C B (apenas a varivel D diferente). Do mesmo modo, quadrados
adjacentes verticalmente diferem apenas em uma varivel. Por exemplo,
o quadrado do canto superior esquerdo no mapa de quatro variveis
A B C B, enquanto o quadrado diretamente abaixo dele A B C B
(apenas a varivel B diferente).
Note que cada quadrado na linha superior considerado adjacente ao
quadrado correspondente na linha inferior. Por exemplo, o quadrado
A B C B na linha superior adjacente ao quadrado A B C B na linha
inferior, pois diferem apenas na varivel A. Voc pode imaginar que a
Eletr
Fig.8
rnica Digi
parte su
Analoga
aos qua
87 Mapas de
3. Para
vertical,
baixo de
se aplic
4.Uma v
soma-de
ital Teoria e
uperior do
amente, os
adrados co
e Karnaugh
que os qu
difiram em
eve ser feit
a identifi
vez que um
e-produtos
e Prtica
mapa foi d
s quadrado
orresponde
e tabelas-ve
adrados ad
m apenas u
ta na orde
cao da e
m mapa K
s para a sa
dobrada pa
os da colun
entes da co
erdade para
djacentes,
uma variv
m mostrad
esquerda p
foi preenc
ada A pod
Colgio
ara tocar a
na mais e
oluna mais
a (a) duas, (b
tanto na h
vel, a ident
da: A B, AB
para a dire
hido com 0
e ser obtid
Tcnico He
parte infer
esquerda s
s direita.
b) trs e (c)
horizontal q
tificao de
B, AB, A B
eita.
0s e 1s, a e
da juntando
Henrique He
rior.
so adjace
quatro vari
quanto na
e cima par
B . O mesm
expresso
o-se com O
ennry
88
entes

veis
ra
mo
o da
OR
Eletr
18-2
A ex
adeq
com
18.2
Na F
vari
prim
term
com
agru
que
facilm
BC(
adja
1s h
Este
nas
rnica Digi
os quad
quadrad
A BC +
2 Agrupam
xpresso p
quadamen
binar estes
2-1 Agrupa
Fig.88(a) e
veis. Este
meiro repres
mos apenas
plementar
upados (co
ela aparec
mente prov
1) = BC. E
centes na
orizontalm
Fig
es dois pod
formas n
ital Teoria e
drados que
dos A B C,
ABC +AB
mento de t
para a sad
te os quad
s 1s cha
ando Dois
est o mapa
e mapa con
senta ABC
s a varive
r (Be C per
ombinados)
ce em amb
vado como
Este mesm
vertical ou
mente adjac
g.88 Exemp
dem ser ag
o-complem
e Prtica
e contm 1
A BC, AB
BC
ermos no
a X pode s
drados no m
mado de a
s Termos (
a K para u
ntm um p
C e o segun
el A aparec
rmanecem
) para dar
bas as form
o se segue
mo princpi
u na horizo
centes.
plos de agru
grupados e
mentada e
. No mapa
BC e ABC c
o mapa
ser simplifi
mapa K qu
agrupamen
(Pares)
uma determ
par de ls qu
ndo repres
ce tanto na
inalterada
um resulta
mas, norma
e: X = ABC
o permane
ontal. A Fig
upamentos d
e a varive
compleme
Colgio
a de trs va
ontm 1, p
cada comb
ue contm
nto.
minada tab
ue so adja
senta ABC
a forma nor
as). Estes d
ado que eli
al e comple
C + ABC =
ece vlido
g.88(b) mo
de pares de
l C elimina
entada par
Tcnico He
ariveis da
portanto X
binando-se
1. O proce
e- la-verda
acentes na
. Repare q
rmal quant
dois termo
mina a var
ementar. Is
= BC(A +
para qualq
stra um ex
1s adjacent
ada, j que
a resultar e
Henrique He
a Fig.87(b)
= A B C +
e
esso de
ade de trs
a vertical: o
que nestes
to na
os podem s
rivel A, vi
sto
A) =
quer par de
xemplo de

tes
e ela apare
em X = A
ennry
89
, os
+
s
o
dois
ser
isto
e 1s
dois
ece
AB.
90
Um outro exemplo est ilustrado na Fig.88(c). Num mapa K a linha superior e a

linha inferior so consideradas adjacentes. Assim, os dois 1s neste mapa
podem ser agrupados para produzir como resultado A B C + AB C = B C.
A Fig.88(d) mostra um mapa K que tem dois pares de 1s que podem ser
agrupados. Os dois 1s na linha superior so horizontalmente adjacentes. Os
dois 1s na linha inferior tambm so adjacentes, j que, em um mapa K, a
coluna de quadrados mais esquerda considerada adjacente com a coluna
mais direita. Quando o par de 1s superior agrupado, a varivel D
eliminada (pois ela aparece tanto como D quanto como ) para gerar o termo
A BC. Agrupar o par inferior elimina a varivel C para gerar o termo AB . Estes
dois termos so unidos por um OR, obtendo-se o resultado final para X.
Resumindo:
Agrupar um par de 1s adjacentes num mapa K elimina a varivel que
aparece nas formas complementada e no-complementada.
18.2-2 Agrupando Quatro Termos (Quartetos)
Um mapa K pode conter um grupo de quatro 1s adjacentes entre si. Este grupo
denominado quarteto. A Fig.89 mostra vrios exemplos de quartetos. Na
parte (a) os quatro 1s so verticalmente adjacentes, e na parte (b) eles so
adjacentes na horizontal. O mapa K na Fig.89(c) contm quatro 1s formando
um quadrado, e eles so considerados adjacentes entre si. Os quatro 1s na
Fig.89(d) tambm so adjacentes, assim como os da Fig.89(e) porque,
conforme apresentado anteriormente, as linhas superior e inferior so
consideradas adjacentes entre si, do mesmo modo que as colunas mais
esquerda e mais direita.
Quando um quarteto agrupado, o termo resultante contm apenas as
variveis que no mudam de forma para todos os quadrados do quarteto. Por
exemplo, na Fig. 4- 13(a), os quatro quadrados que contm 1 so
A BC, ABC, ABC e ABC. Um exame destes termos revela que apenas a varivel
C permanece inalterada (tanto A como B aparecem nas formas no-
complementada e complementada). Assim, a expresso resultante para A
simplesmente X = C. Isto pode ser provado como se segue:
X = A BC + ABC + ABC + ABC
X = AC(B + B) + AC(B + B)
X = AC + AC = C(A + A) = C

Eletr
Com
cont
que
simp
Isto
deve
indic
Agru
form
18.2
Um g
exem
num
porq
dos
est
apar
este
na F
rnica Digi
F
mo outro ex
tm 1s so
somente a
plificada pa
pode ser p
e analisar c
cadas para
upar um q
mas compl
2-3 Agrupa
grupo de o
mplos de o
m mapa de
que apenas
oito quadr
na mesma
recem nas
mapa, X =
Fig.90.
ital Teoria e
ig.89 Exemp
xemplo, co
o: ABC B, A
as varivei
ara A X =
provado da
cada um d
a A. Resum
quarteto d
lementada
ando Oito
oito 1s que
octetos so
quatro var
s uma vari
rados agru
a forma pa
formas co
= B. O leito
e Prtica
plos de agru
onsidere a
AB C B, AB
s A e pe
= AB.
a mesma m
os casos n
mindo:
de 1s elimi
a e no-co
Termos (O
e so adjac
o mostrado
riveis, trs
vel perma
pados na F
ara todos o
omplement
or pode ve
upamentos
Fig.89(d),
CB e ABCB
ermanecem
maneira qu
na Fig.89 p
ina as dua
omplemen
Octetos)
centes entr
os na Fig.9
s das quat
anece inalt
Fig.90(a) m
os oito qua
tada e no
rificar os re
Colgio
de quatro 1
onde os q
B. Um exam
m inalterad
ue foi feito
para verific
as varive
ntada.
re si cha
90. Quando
ro varivei
terada. Po
mostra que
adrados; as
o-complem
esultados
Tcnico He
s (quartetos
uatro quad
me destes
as, portan
anteriorme
car as expr
is que apa
mado de o
o um octeto
is so elim
or exemplo
e somente
s outras va
entada. Po
para os ou
Henrique He
s).
drados que
termos ind
nto a expre
ente. O leit
resses
arecem na
octeto. Mui
o agrupa
minadas,
, um exam
a varivel
ariveis
ortanto, pa
utros exem
ennry
91

e
dica
sso
tor
as
itos
ado
me
B
ara
mplos
Eletr
Resu
Agru
form
18-3
Vimo
usad
para
Qua
com
Vari
na e
Deve
exat
e um
rnica Digi
umindo:
upar um o
mas compl
3 Proces
os que o a
do para ob
a grupos de
ndo uma v
plementad
veis que
expresso f
e ficar clar
to, um grup
m grupo de
ital Teoria e
Fig.90 Exe
octeto de 1
lementada
sso Com
agrupamen
btermos um
e qualquer
varivel ap
da dentro d
no muda
final.
ro que um
po de dois
e oito elimin
e Prtica
emplos de ag
1s elimina
a e no-co
pleto de
to de pare
ma express
r tamanho:
parece nas
de um grup
m para tod
grupo maio
elimina um
na trs. Es
grupamento
a as trs v
omplemen
Simplifi
es, quarteto
so simplifi

formas co
po, esta va
dos os qua
or de 1s e
ma varive
ste princpi
Colgio
os de oito 1s
variveis q
ntada.
cao
os e octeto
icada. Pod
omplement
arivel eli
adrados do
limina mai
el, um grup
o, agora, s
Tcnico He
s (octetos).
que aparec
os num ma
demos resu
tada e no
iminada da
o grupo dev
s variveis
po de quatr
ser utiliza
Henrique He

cem nas
apa K pode
umir a regr
o-
a express
vem apare
s. Para ser
ro elimina d
ado para ob
ennry
92
e ser
ra
o.
ecer
r
duas
bter
93
uma expresso lgica simplificada a partir de um mapa K que contenha

qualquer combinao de 1s e 0s.
Os passos a seguir so realizados para a utilizao do mtodo do mapa K para
simplificao de uma expresso booleana:
Passo 1 Construa o mapa K e coloque 1s nos quadrados que correspondem
aos ls na tabela-verdade. Coloque Os nos outros quadrados.
Passo 2 Examine o mapa para detectar 1s adjacentes e agrupe aqueles 1s
que no so adjacentes a quaisquer outros 1s. Estes so denominados 1s
isolados.
Passo 3 Em seguida, procure por aqueles 1s que so adjacentes a somente
um outro 1. Agrupe todo par que contm tal 1.
Passo 4 Agrupe qualquer octeto, mesmo que ele contenha alguns 1s que j
tenham sido combinados.
Passo 5 Agrupe qualquer quarteto que contm um ou mais 1s que ainda no
tenham sido combinados, certificando-se de usar o nmero mnimo de
agrupamentos.
Passo 6 Agrupe quaisquer pares necessrios para incluir quaisquer 1s que
ainda no tenham sido combinados, certificando-se de usar o nmero mnimo
de agrupamentos.
Passo 7 Forme a soma OR de todos os termos gerados por cada
agrupamento.
18-4 Condies "Don't Care"
Alguns circuitos lgicos podem ser projetados, de modo que existam certas
condies de entrada para as quais no existam nveis cie sada especificados,
usualmente porque estas condies cie entrada nunca ocorrero. Em outras
palavras, existem certas combinaes de nveis de entrada em que "no
importa" (do ingls dont care) se a sada est em ALTO ou BAIXO. Isto est
ilustrado na tabela-verdade da Fig.91(a).
Aqui a sada z no est especificada nem como 0 nem como 1 para as
seguintes condies: A, B, C = 1, 0, 0 e A, B, C = 0, 1, 1. Em vez disso, um x
mostrado para estas condies. O x representa a condio don't care. Uma
condio don't care pode surgir por vrias razes; a mais comum a existncia
de algumas situaes nas quais certas combinaes de entrada no podem
nunca ocorrer, e portanto no existe sada especificada para estas condies.
Um projetista de circuitos est livre para fazer a sada ser 0 ou 1 para qualquer
condio don't care, de modo a produzir a expresso de sada mais simples.
Por exemplo, o mapa K para esta tabela-verdade mostrado na Fig.91(b) com
um x colocado nos quadrados ABC e ABC. Neste caso, o projetista deve ser
Eletr
intel
por 0
= A,
Toda
mud
map

As p
cap
elem
tamb
dgit
flops
19-1
Um
num
em e
Latc
Na F
resis
o ou
Por e
ser
base
rnica Digi
igente para
0, j que is
conforme
a vez que
dar para 0 e
pa K (isto
19
portas so
tulo preced
mentos de t
bm de ele
to binrio.
s (multivibr
1 LATCH
biestvel
m destes es
estudo nes
ch a Trans
Fig. 4-1a ca
stor de 100
utro est co
exemplo, s
de aproxi
e para o tra
ital Teoria e
a substitui
sto produz
mostra a F
condies
e qual dev
, a expres
BIES
elementos
dente, elas
tomada de
ementos de
Este captu
radores bie
HES RS (
um dispo
stados at
sta seco
sistor
ada coleto
0 k2. Num
ortado.
se o transis
madament
ansistor da
e Prtica
r o x no qu
um quarte
Fig.91(c).
don't care
e mudar p
so mais s
STV
s de tomad
s podem e
e deciso n
e memria
ulo trata do
estveis) o
OU TRAV
ositivo que
que seja d
, um dos
or comanda
circuito co
stor da dire
te 0 V. Isto
a esquerda
uadrado AB
eto que pod
e ocorrem,
para 1, de m
simples). E
VEIS(
da de decis
efetuar adi
no bastam
a, dispositiv
os elemen
ou biestve
VAS RS)
possui do
disparado a
s biestveis
a ou excita
omo este u
eita estive
o significa
a, e assim
Colgio
B C por 1 e
de ser agru
devemos
modo a pro
Esta decis
(FLIP
so. Confo
o e subtr
m. Um com
vos que po
tos de mem
eis.
)
is estados
ao outro. O
s mais sim
a a base op
um dos tra
r saturado
que no h
ele corta e
Tcnico He
o x no qua
upado para
decidir qua
oduzir o me
o nem sem
PFLO
orme mostr
rao bin
mputador ne
odem arma
mria cham
estveis; e
O circuito d
mples.
posta atrav
nsistores e
, sua tens
nenhuma
e sua tens
Henrique He
adrado AB
a resultar e
al x deve
elhor grup
mpre fc
OPS)
rado no
rias. Mas o
ecessita
azenar um
mados flip-
ele perma
de latch RS
vs de um
est satura
o de colet
a excitao
o de colet
ennry
94
BC
em z

o no
cil.
os
-
nece
S,
ado e
tor
o da
tor
Eletr
tend
da d
trans
satu
Por
trans
apro
A sa
na F
Por o
arma
Entr
Para
entra
(0V)
esqu
rnica Digi
de a +5 V. E
direita para
sistor esqu
rado. Q
um argum
sistor da d
oximadame
ada Q pod
Fig. 4-1a, o
outro lado
azenar um
radas de C
a controlar
adas most
ou altas (+
uerda a sa
ital Teoria e
Esta alta te
a manter su
uerdo corta
de aproxim
ento seme
ireita estar
ente 5 V pa
e ser baixa
o circuito ar
, quando tr
m binrio 1
Controle
o bit arma
radas na F
+5 V). Um
turar. Logo
e Prtica
enso prod
ua satura
ado (sombr
madamente
elhante, se
r cortado.
ara esta co
a ou alta, b
rmazenar
ravado con
1porque
azenado no
Fig. 4-1c. E
a entrada
o que o tra
duz corren
o. O circu
reado escu
e 0 V.
e o transisto
. A Fig. 4-1
ondio.
binrio 0ou
um binri
Q = 0
nforme mo
Q= 1
o circuito la
Estas entra
S set (esta
ansistor da
Colgio
nte de base
uito global
uro) e com
or da esqu
1b ilustra e
u 1. Se trav
io 0porque
ostrado na
atch, pode
adas de co
abelecida)
esquerda
Tcnico He
e suficiente
est trava
m transistor
uerda estive
este outro e
vado confo
e.
Fig. 4-1b,
mos acres
ontrole ser
alta fora
saturar, o
Henrique He
e no transis
do com o
r da direita
ver saturad
estado. Q
orme most
o circuito
scentar as
o ou baixa
o transisto
circuito gl
ennry
95
stor
o, o
de
rado

as
or da
obal
Eletr
trava
volta
Uma
satu
A sa
baixa
Na F
enco
depe
Tabe
A Ta
as e
perm
Obse
Isto
uma
Eis a
cont
satu
volta
tenta
entre
dess
(aqu
satu
circu
do la
ser
estiv
Na p
pode
rnica Digi
ar e uma
ar para 0V.
a entrada R
rao. Um
ada perma
a.
Fig. 4-1c, Q
ontrada no
endendo d
ela- Verda
abela 4-1 r
ntradas ba
manecer t
ervemos a
denomin
a operao
aqui por qu
trole forem
raro. Qua
arem a baix
aro sair d
e os transi
satura prim
uele com m
rao) gan
uito. Se o t
ado esquer
baixa. Se
ver do lado
produo e
e ser mais
ital Teoria e
vez em se
.
R reset (res
ma vez que
anece trava
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o coletor do
a aplica
ade
resume a o
aixas, nenh
travado em
a ltima en
nado cond
o imprevisv
ue. Se amb
altas, amb
ando as en
xas, ambo
a satura
stores para
meiro. O tra
menor temp
nhar a co
ransistor m
rdo da Fig
e o transisto
o direito, a
em massa,
rpido; po
e Prtica
et, a sada
stabelecida
isto acont
ada no esta
nta o bit arm
o transistor
o.
operao d
huma alter
m seu ltim
trada na T
dio de co
vel.
bas as ent
bos os tran
ntradas R e
os os transi
o. uma
a ver qual
ansistor ma
po de retar
rrida e trav
mais rpido
. 4-1c, a sa
or mais rp
sada Q es
qualquer
ortanto, a s
permanec
da) alta com
tea, o circ
Q = 0
ado 0, mes
mazenado
r da esque
do circuito d
rao pode
mo estado.
in
Q
ci
P
ba
em
C
Tabela 4-1.
orrida esta
radas de
nsistores
e S
istores
corrida
deles
ais rpido
rdo de
var o
o estiver
ada Q
pido
star alta.
transistor
sada Q
Colgio
cer um me
manda o tra
cuito travar
smo se a e
o. Uma sad
erda. Esta p
de latch a
er ocorrer
Esta cond
nativoporqu
Quando R
rcuito set a
or outro la
aixa, a sa
m uma bai
Condio d
R e S so
a nunca
Tcnico He
esmo se a
ansistor da
r e
entrada R
da Q comp
pode ser u
transistor.
r na sada
io cha
ue nada se
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a sada Q
do, se R
da Q zera
xa.
de Corrida
simultane
usada porq
Henrique He
entrada S
a direita pa
retornar a
plementar
usada ou n
Com amb
e o circuito
amada esta
e altera.
S alta, o
em uma a
alta e S
(restabele
a ("Race")
eamente al
rque condu
ennry
96
S
ara a
uma

o,
bas
o
ado
lta.
ece)

tas.
uz a
Eletr
impr
evita
simu
sad
R =
simu
De a
uma
Latc
Um c
era d
NOR
A Fig
equi
um S
baixo
alto
S alt
quan
A Fig
entra
torna
baixo
R re
Trav
Se p
mos
Morg
seta
Por c
inve
e S =
usar
mes
s o
as sa
rnica Digi
revisvel. E
ada.Eis aqu
ultnea de
a imprevis
1 e S = 1 r
ultaneamen
agora em d
a condio
ch NOR
circuito dis
dos circuito
R ou portas
g. 4-2a mo
valente de
S baixo no
o e um S a
e um S ba
to produze
ndo usarm
g. 4-1c u
ada interag
a-se alta q
o. Q retorn
tornar a ba
vas NAND
preferirmos
trado na F
gan mostra
m Q em a
causa da i
rtidas. Em
=0 tornam-
rmos um la
mo tempo
lhar rapida
adas so
ital Teoria e
Este o mo
ui como re
ambas as
svel, foi ob
representa
nte R e S a
diante, um
de corrida
screto com
os integrad
s NAND.
ostra como
e De Morga
os do o es
alto repres
aixo do o e
em uma co
os um latc
um diagram
gem para p
uando S to
na a baixo
aixo.

s usar porta
Fig. 4-3a.
ado na Fig
lto; um alto
nverso da
outras pa
-se a cond
atch NAND
. (Para lem
amente a F
as mesma
e Prtica
otivo pelo q
econhecer
entradas
btida uma c
a uma cond
a 0 forar-s
asterisco
a, s vezes
mo o da Fig
dos. Atualm
o isto feito
an. Confor
stado inativ
entam o es
estado de
ndio de
ch NOR.
ma de temp
produzir o
orna-se alt
quando R
as NAND,
s vezes
. 4-3b. Em
o R e um b
a porta NA
lavras, R =
dio de co
D, deverem
mbrarmos d
Fig. 4-3b. S
as, indicand
qual a con
uma cond
em um ele
condio d
dio de co
se Q a um
numa tabe
s chamada
g. 4-1c ra
mente, con
o com port
rme mostra
vo; o circui
stado de s
zerar (leva
corrida; po
porizao;
sinal de sa
to. Q perm
R torna-se a
poderemo
convenien
m qualquer
baixo S rea
AND, as co
= 1 e S = 1
orrida (ver
mos evitar t
dacondio
Se R = 0 e
do uma co
Colgio
dio de c
io de co
emento de
de corrida.
orrida porq
estado ale
ela-verdade
a estado pr
aramente u
nstrumos l
tas NAND.
ado na Tab
to armaze
setar (levar
ar a 0). Fin
ortanto dev
ele mostra
ada. Conf
anece alto
alto, e perm
os construi
nte desenh
caso, um
ajustam Q
ondies in
tornam-se
Tabela 4-3
er ambas
o de corrid
S =0, ent
ondio n
Tcnico He
corrida dev
rrida. Se a
memria l
Com o latc
que, retorn
eatrio.
e (ver Tabe
roibido ou n
usado porq
atch RS co
. A Fig. 4-2
bela 4-2, um
na ou mem
r a 1), enqu
nalmente, u
vemos evit
a como os
orme vemo
o depois de
manece ba
r um latch
har o equiv
R baixo e
em baixo.
nativa e de
e o estado
3). Portanto
as entrada
da de uma
o Q =1 e
o-vlida.)
Henrique He
ve ser
a variao
levar a um
ch a transi
ando-se
ela 4-1) in
no-vlido
que estamo
om portas
2b o
m R baixo
moriza. Um
uanto um R
um R alto e
tara = 1 e
sinais de
os, a sada
e S tornar-
aixo depois
RS confor
valente de
um S alto
e corrida s
o inativo; R
o, sempre
as baixas a
trava NAN
= 1; amb
ennry
97
a
istor,
dica
.
os na
e
m R
R
e um
S= 1
a Q
se
s de
rme
De
o
R = 0
que
ao
ND
bas
Eletr
A Fig
R e
dela
alta
torna
Cha
Os la
Sem
os co
dura
de s
em c
EXE
A Fig
SOL
As e
equi
Com
(part
o pin
CLR
Qua
a po
se-
Fig.
trepi
5 tor
rnica Digi
g. 4-3c mo
S so norm
s torna-se
sempre qu
a-se baixa
ves sem T
atchs RS s
mpre que le
ontactos tr
ante alguns
e eliminar
conjuno
EMPLO 4-1
g. 4-4a mo
LUO
entradas TT
valentes a
m a chave n
tida), o pin
no 5 estar
R est alta
ndo a chav
osio CLE
alto, confo
4-4b. Por
idao dos
rnar-se- a
ital Teoria e
ostra o diag
malmente a
baixa a qu
ue R torna-
.
Trepida
so muitas
evarmos um
repidaro e
s milissegu
os efeitos
com a cha
1
ostra um el
TL flutuant
a entradas
na posio
no 1 estar
alto; porta
e est
ve for lan
EAR, o pino
orme most
causa da
s contactos
alternadam
e Prtica
grama de f
altas para
ualquer ins
-se baixa;
o
s vezes usa
ma chave d
e a chave
undos ante
de salto d
ave. O seg
liminador d
tes so
altas.
o START
baixo e
anto,
baixa.
ada para
o 1tornar-
trado na
s, o pino
mente
formas-de-
evitar a co
stante. Con
a sada Q
ados para
da posio
alternadam
es de se co
de contacto
guinte exem
de trepida
Colgio
-onda de u
ondio de
nforme vem
torna-se b
se obter c
o aberta pa
mente far
olocar na p
os consiste
mplo explic
o nas ch
Tcnico He
um circuito
e corrida. S
mos, a sad
baixa semp
haves sem
ara a posi
e desfar
posio fina
e em usar u
ca a idia.
aves. Que
Henrique He
trava NAN
Somente um
da Q torna
pre que S
m trepida
o fechad
os contac
al. Um mo
um latch R
e faz ele?
ennry
98
ND.
ma
a-se
o.
da,
ctos
do
RS
Eletr
baixo
baixo
torna
As tr
latch
Simi
baixo
CLR
nenh
Os r
d
nos
isto q
trepi
19-2
REL
Os c
um s
flops
apro
Latc
Na F
R co
Para
cont
e S'.
conf
R' ba
enqu
zera
um b
de c
norm
estiv
atrav
a en
entra
deve
infer
Can
rnica Digi
o e alto du
o, simboliz
ar-se baixo
repidaes
h permane
ilarmente,
o e alto du
R voltar pa
hum efeito
registrador
da Fig. 4-4
pinos 1 a 5
que muitas
idao em
2 DISPAR
LGIO
computado
sinal de on
s. Este sina
opriado.
ch Sincron
Fig. 4-5a u
omandam a
a evitar con
trole intern
. O latch N
forme desc
aixo e um
uanto um R
am Q. Alm
baixo S' re
corrida; por
malmente a
ver inativo.
vs das po
ntrada S te
ada NAND
er coman
rior.
celamento
ital Teoria e
urante algu
zado pelos
o, o latch s
s subseque
ce em set.
quando a
urante algu
ara baixa e
sobre CLR
res necess
4b para fun
5 acionass
s vezes en
chaves.
RO POR
ores usam
nda-quadra
al evita que
nizada
m par de p
as portas d
nfuso, os
os sero d
AND funci
crito anterio
S' alto seta
R' alto e um
m disso, um
presentam
rtanto, R' e
altos quand
Por causa
ortas NAND
r que com
D superior e
dar a entra
o de Dupla
e Prtica
uns milisse
s pulsos ide
setar, CLR
entes no
.
chave ac
um tempo.
e CLR para
R e .
itam de sin
ncionar ade
sem os reg
ncontramos
SINCRO
milhares d
ada chama
e os flip-flo
portas NAN
de entrada
sinais de
designados
iona
ormente; u
am Q em 1
m S' baixo
m baixo R'
m a condi
e S' so
do o latch
a da invers
D de entrad
mandar a
e a entrada
ada NAND
as Invers
egundos an
eais da Fig
R tornar-se
tm nenhu
cionada de
A primeira
a alta. Trep
nais de lim
equadame
gistradores
s os latchs
ONIZA
de flip-flops
ado relgio
ops mudem
ND comand
a.
s R'
um
1,
e
o
so
da,
a R
D
es
Colgio
ntes de se
g. 4-4b. A p
e- alta e C
um efeito s
e volta a S
a vez que o
pidaes p
mpar (clean
ente. Se os
s, a opera
s RS usado
O DE N
s. Para coo
o (clock) m
m de estad
da um latc
Tcnico He
estabelece
primeira ve
CLR tornar
sobre CLR
TART, o p
o pino 1 tor
posteriores
n signals) c
s sinais de
o seria er
os como el
VEL DO
ordenar a a
mandado a
do antes do
ch NAND. O
Henrique He
erno estad
ez que o pi
r-se- baix
e porq
pino 1 trepi
rnar-se ba
s no tm
como CLR
trepidao
rrtica. p
liminadore
O SINAL D
ao globa
a cada flip
o instante
Os sinais S
ennry
99
do
ino 5
xa.
que o
dar
ixo,
e
o
por
s de
DE
al,
-
S e
Eletr
Qua
lemb
anul
conf
que
mes
Fig.
Sinc
Na F
(abre
evita
as e
ante
latch
cons
que
A sin
as p
CLK
As s
sincr
ao n
man
discu
pela
Con
E co
4-5a
obte
alto
seja
Diag
A Fig
torna
retor
torna
com
a op
com
rnica Digi
ndo analis
brar que um
a; isto faz
forme mos
um alto S
mo se esti
4-5b.
cronizao
Fig. 4-5a o
eviadamen
ar que S e
ntradas da
es de Q pod
h dever es
stitui um ex
o sinal de
ncroniza
ortas de e
K esteja ba
sincroniza
ronizao
nvel (alto o
neira mais s
utiremos m
transio
ndio de C
om refernc
a, R' e S' es
er uma con
S. Portant
m ambos a
grama de T
g. 4-5c mo
a-se alto q
rna ao esta
a-se alto. O
andar mui
perao da
putador.
ital Teoria e
samos a op
ma dupla i
parecer co
trado na F
e um alto
ivssemos
o Positiva
relgio u
nte CLK) c
e R contro
as portas, o
der ser set
sperar por
xemplo de
relgio es
o positiva
ntrada da
ixo antes q
es positiv
de nvel de
ou baixo) d
simples de
mtodos m
(ou borda
Corrida
cia cond
staro alto
dio de c
o, a opera
altos quan
Temporiza
ostra o diag
uando S
ado baixo q
O uso de u
tos biestv
as diferente
e Prtica
perao de
nverso (d
omo se dua
ig. 4-5b. D
CLK fora
s olhando p
a
um sinal de
omandar a
lem o latch
o latch dev
tado. Simil
r um CLK a
sincroniza
teja alto an
semelha
Fig. 4-5a.
que a sada
va e negat
e sinal de r
do sinal de
e controlar
ais avana
) e sincron
io de co
os, que u
corrida con
o norma
do o relg
ao e Ta
grama de t
alto e CLK
quando R
um sinal CL
veis nos pe
es seces
este e de c
duas bolha
as portas A
Deste modo
m Q a torn
para a Fig.
e onda qu
ambas as p
h. Se um S
ver esper
larmente, d
alto antes q
ao positi
ntes que a
ante. Visua
Neste cas
a possa va
tiva muitas
relgio por
relgio. A
biestveis
ados cham
nizao me
orrida? Qua
ma condi
nsiste em te
al deste cir
io tornar-s
bela-Verd
temporiza
K torna-se
alto e CL
LK comum
ermite sinc
s de um
Colgio
circuitos sim
as em um t
AND coma
o, podemo
nar-se alto
4-5a, em
adrada. Em
portas NAN
S alto e um
rar at que
dados um
que Q pos
iva, fazend
a sada pos
alizemos u
o, o latch d
ariar.
s vezes so
rque o bies
sincroniza
s com um r
mados sincr
estre-escra
ando o rel
o estve
er um CLK
rcuito requ
e alto.
ade
o. Q
e alto. Q
LK
m para
cronizar
Tcnico He
milares, de
rajeto em s
andassem
os verificar
. Em outra
nossa men
m virtude d
ND, um CL
m R baixo c
o relgio s
S baixo e
sa ser zera
do um latch
ssa variar.
m inversor
deve espe
o chamada
stvel (flip-
ao de nv
relgio. Po
ronizao
avo.
gio estive
l. O nico
K alto, um a
er que R e
Henrique He
evemos
srie) se
portas OR
de relance
as palavras
nte veram
do relgio
LK baixo
comandare
se torne al
um R alto,
ado. Este
h esperar a
r entre CLK
rar at que
as
-flop) respo
vel a
osteriormen
de disparo
er baixo na
modo de s
alto R e um
e S nunca
ennry
100
R
e
s,
mos a
em
lto
o
at
K e
e
onde
nte,
o
Fig.
se
m
Eletr
A Ta
relg
relg
CLK
delib
19-3
Uma
susc
mod
para
cond
uma
conh
No
A Fig
bit D
com
A Ta
nenh
R es
cond
esta
sincr
Sinc
A Fig
entra
CLK
mem
latch
A Ta
de in
pode
sad
rnica Digi
abela 4-4 r
gio est ba
gio torna-s
K, R e S tod
beradamen
3 LATCH
a vez que o
cetvel de u
dificaremos
a eliminar a
dio de co
a nova esp
hecida por
-sincroniz
g. 4-6 mos
D de dados
anda a en
abela 4-5 r
huma cond
staro sem
dio de co
r setada
ronizado c
cronizado
g. 4-7a s
ada e evita
K for baixo,
morizar. Q
h, enquanto
abela 4-6 r
ndetermina
er variar,
a ser igua
ital Teoria e
resume a o
aixo, a sad
se alto, o ci
dos altos c
nte.
H D
o biestvel
uma condi
s imediatam
a possibilid
orrida. O re
cie de bie
latch D.
zado
stra um mo
s comanda
trada R. P
resume a o
dio de co
mpre em es
orrida no la
ou zerada
como este q
sincronizad
a que o latc
o latch es
Quando CL
o um D ba
resume a o
ao; ela s
no impor
al entrad
e Prtica
operao d
da est trav
ircuito fica
constitui um
l RS for
o de cor
mente o pr
dade de um
esultado se
estvel
odo de con
a entrada
ortanto, um
operao la
orrida nest
stados opo
atch D. O l
logo que D
quase nun
da pelo nv
ch mude d
star no es
LK for alto,
aixo zerar
operao. X
significa ou
rta qual sej
da
do latch NA
vada em s
setado se
ma condi
rrida,
rojeto
ma
er
nstruir um l
a S de um l
m D alto se
atch D. Es
ta tabela-v
ostos; porta
atch D da
D se torna
nca usad
vel. Um CL
de estados
stado inativ
D controla
o latch.
X represen
u 0 ou 1.En
ja D. Quan

Colgio
AND sincro
seu ltimo
e S alto o
o de corrid
atch D. Em
atch NAND
eta o latch
pecialmen
erdade. O
anto, imp
Fig. 4-6
r alto ou b
o.
LK baixo de
. Em outra
vo e o circu
ar a sada
nta uma co
nquanto CL
ndo CLK fo
Tcnico He
onizada. Q
estado. Qu
ou zerado s
da, que nu
m virtude d
D e o comp
, e um D b
te importa
inversor g
possvel es
no-sincro
aixo. Um b

esativa as
as palavras
uito armaze
a. Um D alt
ondio n
LK for baix
or alto, no e
Henrique He
uando o
uando o
se R alto
unca usa
do inversor
plemento D
baixo zeram
ante, no h
garante que
stabelecer
onizado; el
biestvel n
portas de
s, enquanto
enar ou
to setar o
o-especific
xo, a sada
entanto, a
ennry
101
o.
da
r, o
D
m-o.

e S e
uma
la
o-
o
o
cada
no
Eletr
A Fig
de te
for b
trava
ser v
estiv
igua
alto,
torna
baixo
que
acom
enqu

Desv
Em v
desv
Latc
no
verd
fica
19-4
Agor
biest
faa
Disp
A Fi
rnica Digi
g. 4-7b mo
emporiza
baixo, o circ
ado e a sa
variada. En
ver alto, no
l a D; quan
Q torna-s
a-se baixo
o. O latch
significa q
mpanha o
uanto o rel
vantagem
virtude do
vantagem.
ches transp
nos circuit
dadeiramen
o.
4 BIEST
ra estamos
tvel D. O
a amostra
paro pela
g. 4-8a mo
ital Teoria e
ostra um di
o. Se o re
cuito estar
da Q no
nquanto o
o entanto, Q
ndo D torn
e alto; qua
, Q torna-s
transparen
ue a sada
valor de D
gio for alt
m
latch D se
Enquanto
parentes po
tos de com
nte til, o c
VEIS D
s preparad
que um co
agem dos b
Borda (ou
ostra um c
e Prtica
iagrama
elgio
r
poder
relgio
Q ser
a-se
ando D
se
nte, o
a
D
to.
er sincroniz
o relgio f
odem ser t
mputadores
circuito da
DISPAR
dos para fa
omputador
bits de dad
u Transi
ircuito RC
zado pelo n
for alto, a s
todos corre
s que estar
Fig. 4-7a n
RADOS P
alar a respe
r prtico ne
dos num in
o)
na entrada
Colgio
nvel, ele a
sada acom
etos em al
remos estu
necessita d
PELA BO
eito do tipo
ecessita
nstante ni
a de um bi
Tcnico He
apresentar
mpanhar
gumas apl
udando. Pa
de uma lige
ORDA
o mais com
de um bies
co.
estvel D.
delibera
constant
RC mu
que a la
de relg
disto, o
se carre
quando
alto; est
exponen
um pico
estreito
resistor.
bordo di
Henrique He
uma sri
o valor de
licaes m
ara ser
eira modi-
mum de
stvel D q
Pelo proje
ado, a
te de temp
uito menor
argura de p
gio. Por cau
capacitor p
egar totalm
CLK se to
ta carga
ncial produ
de tenso
e positivo
Mais tard
ianteiro
ennry
102
ia
D,
mas
ue
eto
po
r do
pulso
usa
pode
mente
rna
uz
o
no
e, o
Eletr
(tran
O pic
insta
de e
insta
biest
Em o
posit
A Ta
As s
decr
nenh
bord
bord
arma
Disp
Qua
bord
sincr
baixo
insta
pode
Pres
Qua
se e
oper
sina
com
func
rnica Digi
nsio fron
co positivo
ante; o pico
entrada dur
ante. Neste
tvel, fora
outras pala
tivo.
abela 4-7 r
setas para
rescente do
huma varia
da negativa
da positiva
azenado s
paro pela
ndo um cir
do crescen
ronizado p
o). Com o
ante duran
er variar d
set (Ajusta
ndo a alim
m estados
rador tem q
l de clear(z
putadores
cionamento
ital Teoria e
tal) do puls
o estreito a
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rante o pic
e tempo n
ando Q ase
avras, os d
resume a o
cima e par
o relgio. A
ao de sa
a. As duas
do relgio
omente na
Borda ver
rcuito for d
te (ou dec
pelo nvel, a
disparo pe
te o ciclo d
durante tod
ar em 1) e
mentao
s aleatrios
que compr
zero) a tod
preset (sin
o do compu
e Prtica
so de relg
ativa ou ha
estreito na
o positivo,
nico, D e se
etar ou zer
Esta esp
borda po
o relgio
4-8a oco
da da de
A Fig. 4-8
sada var
dados so
operao d
ra baixo re
As trs prim
ada quand
ltimas en
o. Em outra
a borda cre
rsus Sincr
disparado p
rescente) d
a sada po
ela borda,
de relgio;
do um mei
Limpar (R
aplicada p
s. Para dar
rimir um bo
dos os bies
nnimo de
utador.
gio resulta
bilita (enab
ada faz. 0e
equivalen
eu comple
rar.
pcie de op
orque o bie
estiver mu
orre no bord
enomina
8b ilustra a
ria soment
armazena
do biestve
epresentam
meiras ent
do o relgio
ntradas ind
as palavras
escente po
ronizao
pela borda
do relgio.
oder varia
a sada po
com a sin
o-ciclo do
Reajustar
pela prime
r a partida
oto mestr
stveis. Al
e setar) cer
Colgio
num pico
ble) as por
efeito cons
nte a amos
emento atin
perao c
estvel resp
udando es
do crescen
o disparo
a ao. A i
te no bordo
ados somen
el D dispar
m os bordo
tradas indic
o estiver ba
dicam uma
s, D dados
ositiva do re
pelo Nve
, a sada p
. Mas quan
ar enquanto
oder varia
cronizao
relgio.
em 0)
eira vez, os
em alguns
re de zeram
m disso,
rtos biestv
Tcnico He
negativo e
rtas de ent
siste em at
trar o valo
ngem as en
chamada d
ponde som
tados. O d
nte positivo
pela borda
deia crucia
o crescente
nte no bord
ado pela b
os crescent
cam que n
aixo, alto, o
a variao d
s de entrad
elgio.
el
poder vari
ndo o circu
o o relgio
ar somente
o pelo nve
s biestveis
s computad
mento. Isto
necessr
veis antes
Henrique He
estreito.
trada por u
tivar as por
r de D por
ntradas do
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mente quan
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o do relgi
a positiva.
al que a
te do relg
do crescen
borda posit
te e
no h
ou em sua
de sada n
da
iar soment
uito for
for alto (o
e em um
el, a sada
s apresent
dores, um
o transmite
rio em algu
de um
ennry
103
um
rtas
um
o
la
ndo
Fig.
o;
io.
nte
tiva.
a
na
te no
u
tam-
e um
uns
Eletr
A Fig
fun
bord
desc
perm
em u
Uma
uma
A Ta
Qua
baixa
ser m
prp
reaju
varia
Pres
veze
exem
que
bot
As e
prior
alta
A sa
proc
pora
LIMP
perm
Bies
Os b
impu
fabri
rnica Digi
g. 4-9 mos
es num b
da o mes
crito. Alm
mitem entra
uma CLEA
a PRESET
a CLEAR b
abela 4-8 r
ndo PRES
as, obtemo
mantidas a
pria e ajust
ustamos o
a somente
set (levar-a
es chamad
mplo, o sin
o relgio e
o de limpa
entradas pr
ridade. Por
e permane
ada perma
cedimento
ariamente,
PAR baixa
mitir que o
stvel D de
biestveis D
ulsos) trans
icar em um
ital Teoria e
stra como i
biestvel D
smo que o
disso, as
ar numa P
AR baixa qu
T baixa for
baixa zera Q
resume a a
SET e CLE
os uma co
altas quand
amos o bie
biestvel.
no bordo
a-1) s ve
do zerar dir
nal de limpa
esteja faze
ar.
reset e lim
r exemplo,
ece ali no
anecer alt
normal no
e depois to
a brevemen
circuito op
e Acoplam
D integrad
sitrios est
ma pastilha
e Prtica
ncluir amb
D.O disparo
previamen
portas AN
RESET ba
uando des
a Q a ser
Q.
ao do cir
EAR so am
ndio de
do inativas
estvel; co
Conforme
(ou transi
ezes cham
reto. A pala
ar pode vir
endo, a sad
par anulam
quando P
o importa o
ta enquant
ajuste inic
orn-la alta
nte para ze
pere.
mento Dire
os no usa
treitos, por
a (chip). Em
bas as
o pela
nte
D nos
aixa ou
sejado.
igual a 1;
rcuito.
mbas
corrida; po
s. Consider
onsideremo
e mostrado
o) cresce
mado setar
avra direto
r de um bo
da ir para
m as outras
PRESET to
o que as en
to PRESET
cial consist
a. Similarm
erar o biest
eto e Disp
am circuito
rque os ca
m vez disto
Colgio
ortanto, PR
remos PRE
os CLEAR
o nas entra
ente positiv
r direto, e li
o significa d
oto de cal
a zero qua
s entradas
orna-se bai
ntradas D e
T for baixa
te em faze
mente, para
tvel, e de
parado pel
os RC para
apacitores s
o, uma vari
Tcnico He
RESET e C
ESET baix
baixa por
adas restan
vo do relg
impar (leva
dessincron
car; indepe
ndo o oper
s; elas tm
xa, a sada
e CLK este
. Portanto,
r PRESET
a a funo
epois torn-
a Borda
a obter pico
so difceis
iedade de
Henrique He

CLEAR dev
xa por si
si prpria
ntes, a sad
gio.
ar-a-0)
nizado. Por
endente do
rador calca
a primeira
a Q torna-
ejam fazen
, o
T baixa tem
o clear: faz
-la alta par
os (ou
s de se
projetos d
ennry
104
vem
e
da
s
r
o
ar o
a
se
ndo.
m-
er
ra
e
Eletr
acop
dispa
no
e co
ante
relg
arma
Sm
A Fig
posit
pela
sign
A Fig
indic
limpa
torna
zera
alta.
A me
entra
prod
torna
Tem
rnica Digi
plamento d
arado pela
tem capac
mplicada p
eriormente.
gio comuta
azenados
bolo Lgi
g. 4-11 o
tiva. A entr
borda. Qu
ifica: a ent
g. 4-11 tam
cam um es
ar so alta
ar-se baixa
ar o biestv

esma idia
ada signific
duzir um ef
ar-se alta p
mpo de Ret
ital Teoria e
direto usa
a transio
citores, ma
para ser fe
. O circuito
a ou chave
somente n
co
o smbolo d
rada CLK t
uando virm
tradaD a
mbm inclu
stado ativo
as quando
a temporar
vel, a entra
a aplica-se
ca um esta
feito. Quan
para ter um
tardo de P
e Prtica
ada. Por ex
o (borda) po
as somente
eita aqui, m
o responde
eia de baixa
no bordo cr
de um bies
tem um pe
mos este s
rmazenada
ui as entrad
o baixo. E
inativas. P
riamente e
ada limpar
e aos circui
ado ativo b
ndo no ho
m efeito.
Propaga
xemplo, a
ositiva. Es
e portas NA
mas a ideia
e apenas d
a para alta
rescente p
stvel D dis
equeno tri
mbolo esq
a no bordo
das prese
m outras p
Para setar o
e depois tor
deve torna
itos estuda
baixo: a en
ouver bolha
o
Colgio
Fig. 4-10 m
te circuito
AND. A an
a a mesm
urante o b
a. Assim, D
positivo do
sparado pe
ngulo, um
quemtico,
o crescente
t (PR) e lim
palavras, a
o biestve
rnar a ser
ar-se baixa
ados mais
trada tem
a presente
Tcnico He
mostra um
de acoplam
lise dem
ma que a di
reve instan
D bits de da
relgio.
ela borda o
lembrete
lembrarem
e do relgio
mpar (CLR
as entradas
l, a entrad
alta. Simila
a, e depois
tarde. Uma
que tornar
, a entrada
Henrique He
m biestvel
mento dire
masiado lo
iscutida
nte em que
ados so
ou transi
do disparo
mos o que
o.
R). As bolha
s preset e
a preset d
armente, p
s voltar a s
a bolha nu
r-se baixa
a tem que
ennry
105
D
eto
onga
e o

o
o
ele
as
deve
para
er
uma
para
106
Os diodos e os transistores no podem comutar os estados instantaneamente.

Sempre decorre um pequeno intervalo de tempo para fazer um diodo conduzir
ou entrar em corte. Analogamente, necessrio um certo tempo para que um
transistor comute ou chaveie da saturao ao corte ou vice-versa. Nos
transistores e nos diodos bipolares, o tempo de comutao ou de chaveamento
est na faixa de nanossegundos.
O tempo de comutao ou chaveamento a principal causa do tempo t
P
de
retardo de propagao. Isto representa o intervalo de tempo necessrio a que a
sada de uma porta ou bies-tvel mude de estados. Por exemplo, se a folha de
dados (data sheet) caractersticos de um bies-tvel D indicar um t
P
de 10 ns,
sero necessrios aproximadamente 10ns para Q mudar de estados depois de
D ter sido amostrado pela transio (borda) de relgio.
O tempo de retardo de propagao to pequeno que desprezvel em muitas
aplicaes, mas nos circuitos de alta velocidade temos que lev-lo em conta.
Se um biestvel tiver um t
P
de 10 ns, isto significar que temos que esperar
10ns antes que a sada possa disparar um outro circuito.
Tempo de Posicionamento ("Setup Time")
Capacitancia espria ou parasita na entrada D (alm de outros fatores) faz
necessrio que o bit D de dados esteja na entrada antes que chegue a
transio (ou borda) de relgio. O tempo t
SETUP
de posicionamento o mnimo
intervalo de tempo para que o bit de dados deva estar presente antes que a
transio de relgio consiga chegar.
Por exemplo, se a folha de dados caractersticos de um biestvel D indica um
t
SETUP
de 15ns, o bit de dados a ser armazenado deve estar na entrada D pelo
menos 15ns antes da transio (borda) de CLK chegar; do contrrio, o
fabricante de CI no garante a amostragem e o armazenamento corretos.
Tempo de Reteno ("HoLd Time")
Alm disso, o bit D de dados tem que ser retido por tempo bem longo para que
os transistores internos comutem os estados. Somente depois da transio
estar assegurada podemos permitir que o bits D de dados mude. O tempo de
reteno t
HOLD
o mnimo intervalo de tempo necessrio a que o bit de dados
deva estar presente depois da transio CLK ter incidido.
Por exemplo, se t
SETUP
for 15ns e t
HOLD
for 5ns, o bit de dados ter de estar na
entrada D pelo menos 15ns antes da transio CLK chegar e retido pelo menos
5 ns depois da transio CLK conseguir chegar.
19-5 Biestveis JK disparados pela borda (Transio)
O prximo captulo nos mostra como construir um contador, o equivalente
eletrnico de um odmetro binrio. Quando entra em circuitos que contam, o
biestvel JK o elemento de memria ideal para se usar.
107
Circuito
A Fig. 4-12a mostra um modo de se conseguir um biestvel JK. Como
anteriormente, um circuito RC com uma pequena constante de tempo converte
o pulso CLK retangular em picos ou impulsos transitrios estreitos. Devido
dupla inverso atravs das portas NAND, o circuito disparado pela borda (ou
transio) positiva. Em outras palavras, as portas de entrada so ativadas
somente no bordo (transio) crescente do relgio.
Inativo
As entradas J e K so entradas de controle; elas determinam o que o circuito
far no bordo positivo de relgio. Quando J e K esto baixas, ambas as portas
de entrada esto desativadas e o circuito est inativo em todos os instantes de
tempo incluindo o bordo crescente do relgio.
Reset (Levar-a-0)
Quando Jfor baixa e K for alta, a porta superior estar desativada; portanto,
no haver nenhum modo de setar o biestvel. A nica possibilidade zerar.
Quando Q for alta, a porta inferior deixar passar um disparo de reajuste logo
que chegar o bordo (transio) positivo de relgio. Isto fora Q a tornar-se
baixa. Portanto, J = 0 e K =1 significa que um bordo crescente de relgio zera o
biestvel.
Set (Levar-a-1)
Quando J for alta e K for baixa, a porta inferior estar desativada; portanto,
ser impossvel zerar o biestvel. Mas podemos setar o biestvel como segue.
Quando Q for baixa, Q ser alta; portanto, a porta superior deixar passar um
disparo de setar no bordo positivo de relgio. Isto comandar Q para o estado
alto. Assim, J = 1 e K = 0 significar que o prximo bordo positivo de relgio
setar o biestvel.
Comutar para o Estado Oposto ("Toggle")
Quando J e K estiverem ambas altas, ser possvel setar (levar-a-1) ou zerar
(levar-a-zero) o biestvel, dependendo do estado atual da sada. Se Q for alta,
a porta inferior deixar passar um disparo de zerar no prximo bordo positivo
de relgio. Por outro lado, quando Q for baixa, a porta superior deixar passar
um disparo de setar no prximo bordo positivo de relgio. De qualquer maneira,
Q mudar para o complemento do ltimo estado. Portanto, J = 1 e K =1
significar que o biestvel comutar para o estado oposto no prximo bordo
positivo de relgio. (Toggle significa comutar para o estado oposto.)
Diagrama de Temporizao (Formas-de-onda)
O diagrama de temporizao da Fig. 4-12b um resumo visual da ao.
Quando Jestiver alta e K estiver baixa, o bordo crescente de relgio setar Q
Eletr
em a
cres
altas
relg
Tabe
A Ta
estiv
inativ
apen
entra
para
Corr
O bie
(bord
sincr
circu
CLK
reali
(port
opos
mod
relg
relg
dura
Adm
dispa
rnica Digi
alta. Por ou
cente de r
s, a sada c
gio.
ela-Verdad
abela 4-9 r
ver baixo, a
vo quando
nas no bor
adas da ta
a o estado
rida
estvel JK
da) para e
ronizado p
uito RC e p
K alto, a sa
mentadas
tas de entr
sto. E, uma
do, a sada
gio for alto
gio. A com
ante um cic
mitamos ag
aro pela bo
ital Teoria e
utro lado, q
relgio zera
comutar p
de
resume a o
alto, ou em
o J e K esti
rdo crescen
abela. A sa
oposto.
K mostrado
vitar oscila
pelo nvel. E
passamos
da comuta
para as po
rada e de s
a vez mais
poder re
. Assim, ob
utao pa
clo de relg
ora que co
orda. O tem
e Prtica
quando J e
ar Q em b
para o esta
operao. O
m seu bordo
verem am
nte do rel
da ou res
o na Fig. 4-
aes. Por
Em outras
o relgio d
ar para o
ortas de en
sada), a s
s, novas sa
epetidamen
bteremos o
ra o estado
gio ser ch
olocamos o
mpo de ret
estiver baix
baixa. Qua
ado oposto
O circuito e
o negativo
bas baixas
gio, confo
et (zera), s
-12a tem q
r qu? Adm
palavras,
direto para
estado op
ntrada. Ap
sada nova
adas retor
nte comuta
oscilaes
o oposto (t
hamada co
o circuito R
tardo de p
Colgio
xa e K esti
ando J e K
o em cada
estar inat
o. Analogam
s. Variae
rme indica
seta (ajusta
ue ser disp
mitamos qu
admitamo
as portas.
posto. Nova
s dois tem
mente com
naro s p
ar para oes
s durante o
toggling) fe
orrida (racin
RC de volta
ropagao
Tcnico He
ver alta, o
forem sim
bordo cre
tivo quando
mente, o c
es de sada
ado pelas t
a) ou comu
parado pel
ue o circuito
s que retir
. Com uma
as sadas s
mpos de p
mutar para
portas de e
stado opos
o meio-ciclo
eita mais d
ng).
a e retorna
o evita que
Henrique He
bordo
multaneame
escente de
o o relgio
circuito esta
a ocorrer
trs ltimas
uta (toggle
la transi
to esteja
ramos o
a Jalta, K a
sero depo
ropagao
a o estado
entrada. De
sto enquan
o positivo d
de uma vez

amos ao
e o biestve
ennry
108
ente
e
o
ar
o
s
e)
o
alta e
ois
o
o
este
nto o
do
z
el JK
Eletr
entre
bord
retor
deca
esta
Por e
sad
cres
do q
o fal
Sm
Conf
se fa
prefe
bord
repro
fabri
A Fig
posit
A Fig
e cle
sign
baixa
A Fig
entra
nega
bord
enfa

rnica Digi
e em corrid
do positivo
rnaram as
aram a ze
do oposto
exemplo, s
a for 20ns
cente do r
que 20 ns,
so disparo
bolos
forme foi m
abricar em
erem proje
da. Tais pro
oduzidos,
icantes.
g. 4-13a
tiva de qua
g. 4-13b
ear (le-var-
ifica que e
as para pr
g. 4-13c
ada de rel
ativo. Conf
do decresc
atiza este d
ital Teoria e
da. Eis aqu
do relgio
portas de
ro. Isto po
(toggle) d
se o tempo
, as sadas
relgio. Se
os Q e Q q
o.
mencionad
uma pasti
etos de aco
ojetos so
mas podem
o smbolo
alquer proj
o smbolo
-a-0). Com
elas so no
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Na Fig. 4-
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Este o m
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pode variar
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109
do
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s
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a-1)
o
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110
19-6 BIESTVEL JK MESTRE-ESCRAVO

A Fig. 4-14 mostra um biestvel mestre-escravo JK, uma outra maneira de se
evitar a corrida. Um biestvel mestre-escravo uma combinao de dois
latches sincronizados; o primeiro chamado mestre e o segundo o escravo.
Observemos que o mestre est sincronizado negativamente. Isto implica o
seguinte:
1. Enquanto o relgio estiver alto, o mestre estar ativo e o escravo, inativo.
2. Enquanto o relgio estiver baixo, o mestre estar inativo e o escravo, ativo.
Set (Ajustar)
Para iniciar a anlise, admitamos Q baixa e Q alta. Para uma condio de
entrada de J alta K baixa e CLK alto, o mestre entra no estado de setar,
produzindo S alta e R baixa. Nada acontece s sadas Q e Q porque o escravo
est inativo enquanto o relgio est alto. Quando o relgio torna-se baixo, no
entanto, a Salta e a R baixa foram o escravo a entrar no estado de setar,
produzindo uma Q alta e uma Q baixa.
H duas etapas distintas na ajustagem da sada Q final. Primeiro, o mestre
setado enquanto o relgio est alto. Segundo, o escravo setado enquanto o
relgio est baixo. Esta ao s vezes chamada engatlhamento e disparo
(locking and triggering). Engatilhamos o mestre durante o semiciclo positivo do
relgio, e disparamos o escravo durante o semiciclo negativo do relgio.
Reset (Zerar)
Quando o escravo estiver setado, Q estar alta e Q estar baixa. Na condio
de entrada de J baixa, K alta e CLK alto, o mestre se zerar, forando S a
tornar-se baixa e R a tornar-se alta. Novamente, no podero ocorrer variaes
em Q e em Q porque o escravo estar inativo enquanto o relgio estiver alto.
Quando o relgio retornar ao estado baixo, a S baixa e a R alta foraro o
escravo a se zerar; isto forar Q a tornar-se baixa e Q a tornar-se alta.
Novamente, observemos o engatilhamento e o disparo. Isto constitui a
ideiachave em que se baseia o biestvel mestre-escravo. Toda ao do mestre
com um CLK alto copiada pelo escravo quando o relgio torna-se baixo.
Eletr

Com
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111

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19.7
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7 PRTIC
7-1 E
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76
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Colgio
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7-2 E
aterial Utili
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ital Teoria e
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EXPERIN
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e Prtica
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0
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1
1
1
1
1
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NCIA 2
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0
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1
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Henrique He
76
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113

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rnica Digi
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7-3 E
aterial Utili
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ital Teoria e
tabela da
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EXPERIEN
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Figura 4-2
e Prtica
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A C
0 0
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0 0
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1 0
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o clock, e
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NCIA 3
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S SADA
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Q
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que as ent
m 1 ou 0, s
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Henrique He

74
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114
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7-4 E
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1
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EXPERIN
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1 1
1 1
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0 1
0 1
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1 0
1 0
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vel 1 (pre
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e entrada (
abela, v-s
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NCIA 4
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0 0
1 0
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0 0
1 0
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1 1
0 0
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115
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Figura
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S
ital Teoria e
ura 4-23 T
ve C vai a
com 1 e h
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D=CK C
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0
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0
1
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S
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0
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1
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Q
1 L0
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_
Q
1 L0
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Tcnico He
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mostrada na
Caso o us
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to da Figura
Gates inve
ou corretam
Henrique He
4-22
ara 1, pois
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o clock, tem
a figura 4-2
so de 4

o Clock
a 4-24
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ennry
116
a
ar
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24.
Eletr
A fig

rnica Digi
gura 4-26 m
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mostra as f
Figura 4-26
e Prtica
formas de
6 Formas d
onda do o
de onda do
Colgio
ocorrido.
Circuito da
Tcnico He

figura 4-24
Henrique He
4
ennry
117
118

BIBLIOGRAFIA

- Matemtica para Eletrnica Problemas Prticos e solues - Victor F. Veley /
John J. Dulin, 501 pginas - 1 edio 2004

- Circuitos Eltricos - Corrente Contnua e Corrente Alternada - Teoria e
Exerccios - OTVIO MARKUS, Bestbooks

- Sistemas Digitais - Fundamentos e Aplicaes THOMAS FLOYD, Bookman,
888 pginas.

- Sistemas Digitais - Princpios e Aplicaes - RONALD J. TOCCI, NEAL S.
WIDMER, GREGORY L. MOSS 830 paginas.

- Microcomputadores e Microprocessadores - MALVINO, ALBERT PAUL,
McGraw-Hill 592 paginas.

- Datapool - Mdulo 8810, Teoria e Prtica.

- Datapool - Mdulo 8810, Folhas de Dados de CIs.

- Eletrinform - ANDRADE, CLETO L. Reviso Eletrnica e Prtica.

119

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19-6 BIESTVEL JK MESTRE-ESCRAVO

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