Prctica 2: PLL

2.1 Introduccin
En esta prctica se utilizar el circuitos NE565. Es un bucle de enganche en fase monolticos con mrgenes de funcionamiento que llegan hasta los 500 KHz para el NE565. El PLL responde a un diagrama de bloques simplificado como el de la Figura 1.

2.2 Circuito NE 565

El circuito NE565 un PLL de propsito general. Su diagrama de bloques y patillado se muestra en la siguiente figura.

Figura 2. Diagrama de bloques del PLL NE565

- Entrada
El circuito de entrada tiene un limitador conectado al pin 6. -

VCO.
0.3 , donde R0 es una resistencia R0C0 externa entre los terminales 8 y +Vcc (pin 10) y C0 es un condensador externo situado entre la patilla 9 y tierra.
La frecuencia libre del VCO es f 0

Comparador de fase
El parmetro que caracteriza el comportamiento del detector de fase es su sensibilidad KD (Volt./rad). Es un parmetro interno, por lo que no se puede modificar. En las hojas de caractersticas del NE565 aparece como valor tpico KD = 0.68 (Volt./rad). -

Filtro del lazo

La ganancia en lazo cerrado viene determinada por la expresin K0 KD (sec-1), donde K0 ((rad/sec)/Volt) es la sensibilidad del VCO. Para el circuito NE565 se

puede hacer la aproximacin: K 0 K D

33.6 f 0 (sec -1 ) , siendo VC es la tensin de VC alimentacin total que se suministra al circuito. La salida del detector de fase se obtiene en la patilla 7. Entre la patilla 7 y la 10, el NE565 tiene una resistencia interna R1 = 3.6 k que puede utilizarse para construir el filtro del lazo. En la mayora de las aplicaciones basta con aplicar un nico condensador a la patilla 7; de esta forma, el paralelo con la resistencia R1 produce un filtro de orden 1, tal y como se muestra en la Figura 3.

Figura 3. Filtro del lazo En este caso, la funcin de transferencia del filtro de lazo es 1 1 L( s ) = = 1 + sR1C1 1 + s1 La funcin de transferencia del lazo, en el caso de tener un comportamiento ideal en el detector de fase, vendra especificada por la expresin ( s) L( s ) = . ( s ) L( s ) + s Obsrvese que cuando L(s) es una funcin de primer orden, la respuesta global del lazo es de segundo orden: K ( s) = 2 ( s ) s + 2n s + 2 n donde es el factor de amortiguamiento y n es la frecuencia natural del sistema. Por ello, la funcin de trasferencia del filtro cerrado es 2 K 0 K D / 1 ( s) n = 2 = 2 , 2 ( s ) s + 2n s + n s + s / 1 + K 0 K D / 1 siendo su respuesta en frecuencia la mostrada en la Figura 4.

Figura 4. Funcin de transferencia en lazo cerrado

Margen de enganche.
El margen de enganche es el margen de frecuencias de entrada fi a las que el PLL puede engancharse. Este lmite, suponiendo que el VCO no se satura, est determinado por la caracterstica del detector de fase. Supongamos que la diferencia entre la frecuencia de salida del VCO fo y la de entrada fi es f . Para que el PLL se enganche a la frecuencia de entrada, hay que modificar el voltaje de control del VCO en V0 = f voltios. Si el amplificador del lazo K0 no tiene ganancia, el voltaje de control del VCO es directamente el voltaje de salida del detector de fase (V0=VD). Como el detector de fase entrega un voltaje VD = K D e , y como la desviacin mxima de fase que puede seguir el PLL es e / 2 , resulta que el margen de enganche es f H = K 0 K D 16 f 0 . VC

2.3 Desarrollo de la prctica

Los PLL se pueden utilizar para realizar demodulacin coherente de seales moduladas en amplitud. El esquema de demodulacin coherente se muestra en la Figura 5.
LM565 Limitador Detector de fase

fRF
LM1496

fFI VCO

Figura 5. Demodulador coherente Como se observa, se puede utilizar el demodulador balanceado MC1496 junto con el integrado NE565 para llevar a cabo dicha operacin. Module una portadora de 10 kHz con un tono de 1 kHz. Disee y analice el demodulador coherente de AM, siguiendo el esquema mostrado en la Figura 6. Elija adecuadamente los componentes R0 y C0 para que la frecuencia de oscilacin libre sea 10kHz con la fuente de alimentacin de 15V. Puede sustituir el transistor 2N3565 por el 2N2222. Los valores de los condensadores aparecen en F. Correspondencia entre el patillaje del integrado LM1596 y el del LM1496 LM1596 LM1496 1 1 2 2 3 3 4 4 5 5 6 6 7 8 8 10 9 12 10 14

C0

Figura 6. Demodulador coherente

2.3.1 Caracterizacin del PLL

Nota: Para evitar la carga del mezclador con el PLL desconecte el Condensador de 0.1uF que une el emisor del transistor Q1 con el pin 7 del mezclador LM1496/LM1596. 2.3.1.1 Medicin de la frecuencia de oscilacin libre del PLL.

Con la entrada conectada a tierra mida la frecuencia de oscilacin libre del PLL en el emisor del transistor Q1.
2.3.1.2 Medicin del margen de enganche y seguimiento a con distintos voltajes de fuente.

Mida los mrgenes de enganche y seguimiento del PLL introduciendo una seal senosoidal en la entrada del circuito y observando la salida en el emisor del transistor Q1 variando la fuente de alimentacin entre 10 voltios y 24 voltios de 2 voltios en 2 voltios. Realice una grfica en el informe con esta tabla de valores.

2.3.2 Caracterizacin del Mezclador

2.3.2.1 Rechazo de OL en FI.

Con la entrada general del circuito conectada a 0 voltios, introduzca 1 seal de 1 Vrms y 10 Khz al mezclador a travs del condensador de 0.1uF desconectado en la etapa anterior. Observe la salida para verificar el nivel de potencia de la seal a 10 Khz en el pin 12 del LM1496. Calcule el nivel de rechazo en FI del OL.
2.3.2.2 Rechazo de OL en RF

Utilizando el mismo montaje del apartado anterior, mida el nivel de seal de 10Khz en el pin 4 del LM1496. Calcule el nivel de rechazo en RF de OL.
2.3.2.3 Rechazo de RF en OL

Conectando el condensador de 0.1uF de nuevo a tierra, introduzca una seal de 10 Khz por la entrada general del circuito y verifique el nivel de seal de 10 Khz existente en el pin 12 del LM1496. Calcule el nivel de rechazo de RF en FI. Como se podran mejorar los niveles de rechazo de las distintas seales a la salida? Verifique la topologa del montaje y los posibles puntos por los cuales se intercomunican las entradas entre si y la salida. Sugiera posibles soluciones de montaje y/o calidad de componentes.

2.3.3 Medidas a Realizar con el Demodulador

Nota: Conecte el condensador entre el emisor del transistor Q1 y el pin 7 del mezclador LM1496. El valor de la fuente de alimentacin ser de 15V. 2.3.3.1 Verificacin de la demodulacin y distorsin de la seal obtenida.

Una vez conectado completamente el circuito genere una seal modulada en AM con frecuencia portadora 10Khz y moduladora de 1.3 Khz. Verifique que a la salida del PLL hay una seal triangular de 10Khz, y a la salida del circuito total se obtiene la seal remodulada. Tome como seal de referencia la moduladora de 1 Khz para todas las siguientes medidas. (mida con el osciloscopio la FFT de esta seal antes de introducirla al segundo generador para realizar la modulacin y anote su valor en dB) Sobre la seal remodulada: Mida su nivel de potencia en comparacin a la seal de referencia. 9

 Mida el nivel de potencia de los armnicos 2 3 de la seal remodulada ( 2 y 3 Khz) y los armnicos de la seal a 20 y 30 Khz. Es posible mejorar la seal final reduciendo la distorsin de estos armnicos? Analice la seal con la que se est realizando la demodulacin coherente. Como la podra mejorar?

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