Dissertação DSP

RAFAEL TAKASAKI CARVALHO
ESTUDO E IMPLEMENTAO DE CONTROLE

DIGITAL PARA O CONVERSOR PONTE
COMPLETA E COMUTAO SUAVE COM
MODULAO POR DESLOCAMENTO DE FASE
(FB-ZVS-PS)

FLORIANPOLIS
2003

UNIVERSIDADE FEDERAL DE SANTA CATARINA

PROGRAMA DE PS-GRADUAO
EM ENGENHARIA ELTRICA

ESTUDO E IMPLEMENTAO DE CONTROLE
DIGITAL PARA O CONVERSOR PONTE
COMPLETA E COMUTAO SUAVE COM
MODULAO POR DESLOCAMENTO DE FASE
(FB-ZVS-PS)

Dissertao submetida
Universidade Federal de Santa Catarina
como parte dos requisitos para a
obteno do grau de Mestre em Engenharia Eltrica.

RAFAEL TAKASAKI CARVALHO

Florianpolis, Novembro de 2003.

ii
ESTUDO E IMPLEMENTAO DE CONTROLE DIGITAL
PARA O CONVERSOR PONTE COMPLETA E
COMUTAO SUAVE COM MODULAO POR
DESLOCAMENTO DE FASE (FB-ZVS-PS)

Rafael Takasaki Carvalho

Esta Dissertao foi julgada adequada para obteno do Ttulo de Mestre em
Engenharia Eltrica, rea de Concentrao em Eletrnica de Potncia, e aprovada
em sua forma final pelo Programa de Ps-Graduao em Engenharia Eltrica da
Universidade Federal de Santa Catarina.

Hari Bruno Mohr, Dr.
Orientador

Denizar Cruz Martins, Dr.
Coordenador do Programa de Ps-Graduao em Engenharia Eltrica

Banca Examinadora:

Hari Bruno Mohr, Dr.
Presidente

Arnaldo Jos Perin, Dr.

Daniel Juan Pagano, Dr.

Enio Valmor Kassick, Dr.

iii

minha esposa, Carise, com quem j dividi e ainda espero dividir
muitos dos melhores momentos de minha vida.

iv

Ao meu filhos, Gabriel e Clara, que so minha
grande fonte de felicidade e realizao.

v

Aos meus pais, Jos Carlos e Ndia, e irmos, Danilo e Cssio,
pela famlia maravilhosa que so.

vi
Agradecimentos
Agradeo, primeiramente, a Deus e ao meu anjo da guarda que sempre
iluminaram meus pensamentos e foram grandes companheiros em todos momentos de
minha vida.
A toda minha famlia e amigos que foram sempre aqueles que estavam mais
prximos para me orientar, alegrar, incentivar e ouvir.
Aos professores Hari B. Mohr e Alexandre F. de Souza pela orientao e empenho
para o aprimoramento deste trabalho e de ou tras atividades que assumi dentro do
instituto.
Ao professor Arnaldo J. Perin que foi, juntamente com o professor Alexandre, um
dos grandes incentivadores para concluso deste trabalho.
Aos professores membros da banca, Arnaldo J. Perin, Daniel J. Pagano e Enio V.
Kassick, pela ateno e contribuio.
Aos meus amigos Carlos, Dirk, Douglas, Eduardo, Kefas, Lus Tomaselli, Ricardo e
Srgio com os quais dividi muito conhecimento e diverso.
A todos os integrantes do INEP que formam uma base importante de apoio no
desenvolvimento de todos os projetos.
A CAPES que disponibilizou os recursos fundamentais para que eu pudesse me
dedicar integralmente durante grande parte do trabalho.
A Universidade Federal de Santa Catarina e ao Departamento de Engenharia
Eltrica pela grande importncia na minha formao profissional e pessoal.

vii
Resumo da Dissertao apresentada UFSC como parte dos requisistos
necessrios para a obteno do grau de Mestre em Engenharia Eltrica.

ESTUDO E IMPLEMENTAO DE CONTROLE DIGITAL
PARA O CONVERSOR PONTE COMPLETA E
COMUTAO SUAVE COM MODULAO POR
DESLOCAMENTO DE FASE (FB-ZVS-PS)

Novembro/ 2003

Orientador: Hari Bruno Mohr, Dr.
rea de concentrao: Eletrnica de Potncia.
Palavras-chave: Fonte de alimentao, controle digital, DSP, telecomunicaes, FB-
ZVS-PS.
Nmero de pginas: 116.

O presente trabalho aborda o desenvolvimento e implementao de um
sistema de controle digital para o estgio de sada de uma fonte de alimentao
para telecomunicaes, conversor FB-ZVS-PS, utilizando o processador digital de
sinais TMS320LF2407 da Texas Intruments. Este trabalho foi motivado, no s
pelas vantagens proporcionadas pelo controle digital, tais como flexibilidade e
reduo de volume, como tambm pela necessidade de desenvolvimento nas
tcnicas de controle para o segmento de retificadores monofsicos. Para a
realizao deste trabalho foi necessrio, alm do estudo do estgio de potncia e
do processador, a elaborao de uma soluo digital original de controle phase-
shift aplicada ao conversor FB-ZVS-PS. Um prottipo utilizando uma placa de
circuito impresso de uma fonte comercial de 600 W foi desenvolvido para
validao desta tcnica. Os resultados obtidos foram extremamente satisfatrios
com destaque para o comportamento dinmico verificado atravs de reduzidas
variaes na tenso de sada sob mudanas de carga.

viii
Abstract of Dissertation presented to UFSC as a partial fulfillment of the
requirements for the degree fo Master in Electrical Engineering.

STUDY AND IMPLEMENTATION OF DIGITAL
CONTROL FOR A SOFT-SWITCHING PHASE-SHIFT
FULL-BRIDGE CONVERTER (FB-ZVS-PS)

November/ 2003

Advisor: Hari Bruno Mohr, Dr.
Area of concentration: Power Electronics.
Keywords: Power supply, digital control, DSP, telecommunications, FB-ZVS-PS.
Nmero de pginas: 116.

The present work accost the development and implementation of a digital
control system to the output stage of telecommunications power supply, FB-ZVS-
PS converter, using the digital signal processor TMS320LF2407 from Texas
Instruments. This project was motivated, not only by the digital control
advantages such as flexibility and volume reduction, but also by the necessity of
control technique development in single fase rectifiers. To accomplish this work,
besides the study of power stage and processor, it was necessary to propose an
original digital solution of phase-shift control applied to FB-ZVS-PS converter. A
prototype using a 600 W commercial supplys power lay-out was developed to
validate this technique. Obtained results were extremely satisfactories standing
out the dynamic behaviour verified by reduced variations on the output voltage
under load changes.

ix
Sumrio
Simbologia................................................................................. XII

Introduo.................................................................................. 1

Captulo 1
Unidades Retificadoras: Um breve histrico...................... 4
1.1. Introduo....................................................................................... 4
1.2. Reviso bibliogrfica....................................................... .............. 5
1.3. Concluso........................................................................................ 8

Captulo 2
Estrutura de Potncia............................................................... 9
2.1. Introduo....................................................................................... 9
2.2. Funcionamento.............................................................................. 10
2.3. Concluso........................................................................................ 16

Captulo 3
Caractersticas do Processador............................................... 17
3.1. Introduo....................................................................................... 17
3.2. Caractersticas bsicas................................................................... 18
3.3. Unidades de memria................................................................... 19
3.4. Ncleo de processamento................................................. ........... 22
3.5. Conjunto de perifricos................................................................. 26
3.5.1. Gerenciadores de eventos................................................ 27
3.5.2. Converso Analgico-Digital (ADC)............... .............. 35
3.5.3. Portas I/ O e pinos de dupla funo............................... 39
3.5.4. Outros registradores configurados................................. 40
3.6. Concluso........................................................................................ 43

x
Captulo 4
Estratgia de Comando............................................................ 44
4.1. Introduo....................................................................................... 44
4.2. Estudo do funcionamento dos Integrados da famlia Phase-
Shift Resonant Controllers.................................................................. 44
4.3. Estratgia para realizar o controle Phase-Shiftutilizando o
DSP TMS320LF2407............................... ............................................... 47
4.4. Resultados experimentais............................................................. 51
4.5. Concluso........................................................................................ 54

Captulo 5
Projeto do Sistema de Controle............................................. 56
5.1. Introduo....................................................................................... 56
5.2. Anlise das caractersticas do sistema digital........................... 58
5.3. Projeto do controlador.................................................................. 62
5.3.1. Modelos da planta e do conversor.................................. 63
5.3.2. Definio dos parmetros do compensador. ................. 67
5.4. Resultados de simulao.............................................................. 72
5.5. Concluso........................................................................................ 77

Captulo 6
Resultados Experimentais...................................................... 78
6.1. Introduo....................................................................................... 78
6.2. Anlise dos resultados..................................................... ............. 78
6.3. Concluso........................................................................................ 87

Concluses Finais..................................................................... 89

Anexo 1
Projeto do Circuito de Potncia e Circuitos Auxiliares e
Diagramas de Circuitos........................................................... 92

xi
A1.1. Projeto do conversor FB-ZVS-PS.............................................. 92
A1.2. Projeto dos circuitos de controle e comando.......................... 103

Anexo 2
Caracterizao do Rudo Psofomtrico................................ 107
A2.1. Psofmetro................................................................................... 108

Referncias Bibliogrficas...................................................... 112

xii
Simbologia
Lista de smbolos empregados no texto

Smbolo Significado
VI Tenso de entrada
VO Tenso de sada
PO Potncia de sada
PIN Potncia de entrada
IO Corrente de sada
Def Razo cclica efetiva
D Perda de razo cclica
Rendimento
frede Freqncia da rede eltrica
Vac Tenso eficaz de entrada
Iac Corrente eficaz de entrada
IINRUSH Corrente de Inrush
CIN Capacitor de filtro da entrada retificada
J Densidade de corrente
B Densidade de fluxo magntico
Ku Fator de utilizao do transformador
Kp Fator de utilizao do primrio
Ae rea da perna central do transformad or
Aw rea da janela do transformad or
Resistividade do cobre
TTrafo
Elevao de temperatura no transformador
O
Permeabilidade do ar
tr Tempo de bloqueio do Mosfet aps comando no gate
tf Tempo de entrada em conduo do Mosfet aps comand o no gate
ID Corrente no diodo
VD Tenso no diodo
IS Corrente no transistor Mosfet

xiii
VS Tenso no transistor Mosfet
MF Margem de fase
Rth Resistncia trmica
S1 S4 Interruptores Mosfet do conversor FB-ZVS-PWM
Di1 Di4 Diod os intrnsecos aos Mosfets S1 S4
Ci1 Ci4 Capacitores em anti-paralelo intrnsecos aos Mosfets S1 S4
G1 G4 Gate dos Mosfets S1 S4
Lr Indutor ressonante
Lp Indutncia do enrolamento primrio
TR Transformador do conversor FB-ZVS-PWM
Ls1 e Ls2 Indutncias do enrolamentos secundrio
Dr1 Dr2 Diod os retificadores d o conversor FB-ZVS-PWM
Cg1 Cg2 Capacitores de grampeamento dos diodos Dr1 Dr2
Rg1 Rg2 Resistores de grampeamento dos diodos Dr 1 Dr2
Dg1 Dg2 Diod os de grampeamento dos diod os Dr1 Dr2
C1 C3 Capacitores do filtro de sada
R1 R3 Resistncias srie equivalente dos capacitores do filtro de sada
L1 e L2 Indutores do filtro de sada
Ro Resistncia de carga
Lo Indutor do filtro de sada tipo LC simples
Co Capacitor do filtro de sada tipo LC simples
Lb Indutor Boost
Db Diod o Boost
Ls Indutor do snubber do conversor PFC Boost
Cs Capacitor do snubber do conversor PFC Boost
Ds1 Ds2 Diod os d o snubber do conversor PFC Boost
Rb Resistor de bloqueio de componente contnua
Cb Capacitor de bloqueio de componente contnua
RINRUSH Resistor de Inrush
n Relao de transformao
Np Nmero de espiras do primrio do transformad or
Ns Nmero de espiras do secundrio do transformador
lg Largura do entreferro

xiv
Ldisp Indutncia de disperso
Dfio Dimetro do fio de cobre
Afio rea do fio de cobre
Fpar alelo Nmero de fios em paralelo
ffita Espessura da fita de cobre
Lfita Largura da fita de cobre
Afita rea da fita de cobre
fs Freqncia de comutao
Fc Freqncia de corte
N5 No
Coeficientes do numerador da funo de transferncia completa do
conversor FB-ZVS-PWM
D7 Do
Coeficientes do denominador da funo de transferncia completa do
conversor FB-ZVS-PWM
Vs Tenso aplicada ao filtro de sada do conversor FB-ZVS-PWM
I/ O Input/ Output (Entrada/ Sada)
T Perod o
Deslocamento entre os pulsos de comando em segundos
Deslocamento percentual entre os pulsos de comando
f Freqncia
fN Freqncia de Nyquist
r (t) Referncia no sistema contnuo
e (t) Sinal de erro no sistema contnuo
u (t) Sinal de sada de controle no sistema contnuo
y (t) Sinal de sada no sistema contnuo
r (kT) Referncia no sistema amostrado
e (kT) Sinal de erro no sistema amostrado
u (kT) Sinal de sada de controle no sistema amostrado
y (kT) Sinal de sada no sistema amostrado
C (s) Funo de transferncia do compensador no sistema contnuo
G (s) Funo de transferncia da planta no sistema contnuo
C (z) Funo de transferncia do compensador discretizada
G (z) Funo de transferncia da planta discretizada
H (z) Funo de transferncia do sensor discretizada

xv
R (z) Referncia no sistema discreto
Y (z) Sinal de sada no sistema discreto
KC Ganho do compensador PI
KDC Ganho esttico do filtro anti-aliasing
Freqncia angular
t tempo
Vsensor Tenso de sada do sensor de tenso/ corrente
VC Sinal de sada do filtro anti-aliasing
Rf1 Rf3 Resistores do do filtro anti-aliasing
Cf1 Capacitor do filtro anti-aliasing
Pp Potncia do sinal a ser medido pelo psofmetro
Pref Potncia de referncia para o psofmetro

Lista de unidades

Smbolo Significado
V Volts
A Ampre
Ohm
W Watt
Hz Hertz
s Segundos
F Faraday
H Henry
dB Decibel
rad Radianos

xvi
Lista de abreviaes

Smbolo Significado
CAPES
Fundao de Coordenao de Aperfeioamento de Pessoal de Nvel
Superior
INEP Instituto de Eletrnica de Potncia
UFSC Universidade Federal de Santa Catarina
FB Full-Bridge (Ponte Completa)
ZVS Zero Voltage Switching (Comutao sob Tenso Nula)
PWM Pulse Width Modulation (Modulao por Largura de Pulso)
ZCS Zero Current Switching (Comutao sob Corrente Nula)
CC Corrente Contnua
MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
IGBT Insulated Gate Bipolar Transistor
PFC Power Factor Correction (Correo de Fator de Potncia)
EMI Electromagnetical Interference (Interferncia Eletromagntica)
UPS Uninterruptable Power Supply
DSP Digital Signal Processor (Processador Digital de Sinais)
RAM Random Access Memory
ROM Read-Only Memory
JTAG Joint Test Action Group
A/ D Analgico para Digital
D/ A Digital para Analgico
CI Circuito Integrado
PI Proporcional Integral
PID Proporcional Integral-Derivativo

In tr odu o

1
Introduo
A demanda por inovaes tecnolgicas em Eletrnica de Potncia crescente.
Fabricantes esto continuamente projetando dispositivos capazes de processar energia de
mod o mais eficiente.
Entre as principais aplicaes da Eletrnica de Potncia esto as fontes de
alimentao chaveadas, baseadas em conversores CC-CC, empregadas em equipamentos
de suprimento de energia para diversas finalidades. Dentre elas destaca-se as unidades
retificadoras que com a necessidade de ampliao d o sistema de telefonia, tanto o de
telefonia fixa como mvel, e de alimentao de diversos equipamentos a partir de baterias
tornaram-se foco de diversas pesquisas nos mais variados centros de tecnologia.
Atualmente a necessidade de conformar as fontes de alimentao a uma srie de
rgidas normas de segurana, compatibilidade eletromagntica e, no caso de sistemas de
telefonia, rudo psofomtrico, tem exigido dos projetistas solues inovadoras para
manter seus produtos num mercado competitivo. Alm disso a eterna busca por reduo
de custos um elemento bastante motivador. Para isto, no s o estudo de diferentes
topologias, mas principalmente de diferentes tcnicas de controle so imprescindveis.
A utilizao de tcnicas de controle digital uma tendncia mundial e os seus
estudos vm avanando para aplicao em conversores estticos, principalmente quando
algumas tcnicas de controle analgicas e alguns conversores j so considerados solues
padres para determinado propsito. Pode-se apontar como principais vantagens do
emprego de um controle digital:
Flexibilidade.
Menor suscetibilidade a fatores externos. Ex: temperatura, rudos, mudanas
no lay-out da placa de circuito impresso.
Reduo de volume do equipamento, devido ao nmero de funes que um
processador pode realizar.
Reduo de custos de desenvolvimento e manuteno de um produto.
O conversor FB-ZVS-PS utilizando controle tipo phase-shift ou deslocamento de
fase atravs de integrados dedicados como os da famlia Phase-Shift Resonant
Controllers da Unitrode/ Texas Instruments pode ser considerado uma soluo padro

In tr odu o

2
para unidades retificadoras monofsicas para aplicaes em telecomunicaes. At
mesmo o conversor de entrada, conversor PFC Boost com controle por valores mdios
instantneos, pode ser citado como soluo padro.
Neste sentido este trabalho consiste na apresentao de um mtodo de controle
digital para o conversor de sada de uma fonte de alimentao para telecomunicaes
utilizando o processador digital de sinais DSP TMS320LF2407 da Texas Instruments. O
processador deve ser responsvel, no s, pela execuo da estratgia de controle, mas
tambm por gerar os pulsos de comando d os interruptores. A tcnica de controle
empregada baseada naquela utilizada pelos integrados da famlia Phase-Shift Resonant
Controllers (Unitrode/ Texas Instruments), porm com ajustes por software capazes de
corrigir algumas de suas fragilidades.
O Captulo 1 apresenta uma breve contextualizao desta pesquisa atravs de um
histrico de desenvolvimento de tecnologia para unidades retificadoras.
O Captulo 2 faz uma anlise sobre o funcionamento e as caractersticas do
conversor FB-ZVS-PS empregado. apresentado o modelo do conversor obtido atravs
da anlise do filtro de sada e da sua caracterstica de sada em regime permanente.
No Captulo 3 diversos aspectos do processad or digital so analisados e so
evidenciadas as razes que o fazem apropriado para ser empregado nesta aplicao. Alm
disso, os principais registradores configurados, bem como os valores empregados nestes,
so detalhados, fazendo com que este captulo possa ser uma ferramenta para fcil
reproduo deste projeto ou para novos projetos envolvendo conversores estticos.
Toda a tcnica de controle tipo phase-shift gerada a partir de um processador
digital explanada no Captulo 4. O funcionamento de integrados da famlia Phase-Shift
Resonant Controllers (Unitrode/ Texas Instruments) analisado para servir de base para
elaborao da tcnica. Resultados experimentais em malha aberta so tambm
apresentados.
O Captulo 5 detalha toda a etapa de projeto do lao de controle digital, abordando
todos os aspectos especficos advindos de um sistema de controle digital. Resultados de
simulao do sistema de controle projetado aplicado tanto ao modelo da planta (funo
de transferncia obtida por mtodo de linearizao) quanto ao prprio circuito de
potncia so apresentados.
A validao de toda a tcnica de controle digital proposta realizada no Captulo 6
atravs de uma anlise sobre os resultados experimentais, em r egime permanente e

In tr odu o

3
transitrio, da fonte de alimentao operando com controle de tenso e corrente. So
tambm tomadas medidas de rudo psofomtrico.

Ca pt u lo 1

4
Captulo 1
Unidades Retificadoras: Um breve histrico
1.1. Introduo
Unidades retificadoras (UR) vm sendo largamente utilizadas pela indstria
devido, principalmente, ao aumento da necessidade de carregadores de bateria. Pode-se
citar o mercado de telecomunicaes e o de fontes ininterruptas de energia (UPS) como os
grandes clientes das empresas que desenvolvem estes equipamentos. Embora cada um
destes mercad os possuam suas peculiaridades quanto s caractersticas de desempenhos
das unidades retificadoras, quesitos como correo de fator de potncia, alto rendimento,
excelente regulao de tenso, limitao de corrente, compatibilidade eletromagntica e
monitoramento so pontos comuns na anlise de desempenho de uma UR.
Da mesma forma, como especificaes mais restritivas foram sendo exigidas ao
longo do tempo, o desenvolvimento de novas estruturas vinha sendo realizado ano aps
ano. Com exceo das estruturas trifsicas que ainda no apresentam uma soluo
padro, as URs monofsicas convergiram para uma estrutura de potncia que
basicamente composta de um estgio pr-regulador para correo de fator de potncia
(Conversor Boost com controle por valores mdios instantneos) e um estgio de
isolamento e regulao da tenso de sada (Conversor FB-ZVS-PS).
Inicialmente as URs eram equipamentos pesados e volumosos, caractersticas de
uma retificao a filtro capacitivo com isolamento em baixa freqncia e de uma
regulao da tenso de sada utilizando tiristores ou transistores. Mas com o aumento da
demanda por tecnologia embarcada houve um desenvolvimento muito grande no
processo de fabricao de semicondutores Mosfets e IGBTs de melhor desempenho, o
que possibilitou o aumento da freqncia de operao d os conversores e
consequentemente a reduo de volume e peso dos elementos reativos. Porm, da mesma
forma que houve esta reduo de volume e peso por parte dos elementos reativos, houve
tambm um aumento do volume do dissipador por conseqncia das perdas de

Ca pt u lo 1

5
comutao mais elevadas. Isto causava uma limitao da freqncia de operao do
conversor para que a temperatura de juno do interruptor no atingisse nveis
proibitivos. Para que se pudesse aumentar a freqncia de comutao era necessrio o
desenvolvimento de tcnicas de comutao no-dissipativa dos interruptores e com este
intuito, no incio da dcada de 80, foram introduzidas as tcnicas ressonantes e o
desenvolvimento de novas estruturas que permitiram realizar a comutao tanto sob
corrente nula (ZCS), como sob tenso nula (ZVS).
1.2. Reviso bibliogrfica
Porm, embora as perdas por comutao fossem drasticamente reduzidas, as
perdas por conduo tornaram-se o novo foco das pesquisas visto a circulao elevada de
energia reativa. Para isto foram prop ostas tcnicas e estruturas em que a ressonncia
estivesse presente apenas no instante da comutao. Nesta linha de pesquisa Vieira [1]
realizou uma anlise bem completa de algumas estruturas, inclusive do conversor FB-
ZVS-PS. Foram estudados conversores com modulao em freqncia e PWM. Destacou-
se a modulao PWM pela facilidade no emprego da tcnica e uma indicao de que o
conversor FB-ZVS-PS poderia ser uma alternativa interessante. O trabalho foi
principalmente dedicado anlise do estgio de sada, mas foi identificada a
possibilidade da UR operar com apenas um estgio. Este estudo apresentou uma soluo
competitiva para sistemas trifsicos, pois possui um elevado nmero de componentes
para sistemas monofsicos.
O indicativo sobre a utilizao d o conversor FB-ZVS-PS para o estgio de sada da
UR foi muito importante e deu incio a uma srie de pesquisas de desenvolvimento como
as apresentadas em [2], [3], [4] e [5]. Ainda em sistemas de mais baixa potncia abaixo de
300 W se observa a utilizao do conversor Meia Ponte, mas a tendncia o aumento da
potncia da UR migrando do sistema monofsico para o trifsico sendo que em sistemas
monofsicos, comercialmente, existe uma grande procura por fontes de 10 e 15 A, ou seja,
600 e 900 W.
O conversor FB-ZVS-PS bsico apresentado na Fig. 1.1.

Ca pt u lo 1

6
Lr
Dr1
Dr2
TR1
Lp
Ls1
Ls2
Carga
Co
Lo
Vs
B
A
2
Cg
2 Rg
Dg
2
1
Cg
1
Rg
Dg
1
Vi
C D
C D
1 1
3 3
S
3
S
1
C D
2 2
S
2
C D
4 4
S
4

Fig. 1.1 Estrutura bsica do conversor FB-ZVS-PS.
As reas em destaque tambm foram alvos de pesquisa. O grampeamento da
tenso sobre os diodos retificadores de sada extremamente necessrio devido a
ressonncia entre a indutncia ressonante (Lr) e a capacitncia intrnseca dos diod os. Mas
da forma que empregado na figura acima totalmente dissipativo. Em [6] prop osta a
utilizao de um grampeamento pelo lado do enrolamento primrio, dessa forma pode -se
aproveitar parte da energia da indutncia ressonante e consequentemente aumentar o
rendimento da estrutura. O conversor utilizado neste trabalho faz uso desta tcnica e ser
apresentado no captulo seguinte. Ainda nesta linha de pesquisa, Font e Barbi [7]
apresentam um conversor capaz de aproveitar grande parte da energia que seria perdida
na resistncia do grampead or (Rg) e destin-la ao capacitor de sada. Mas devido ao custo
deste conversor ele se mostra muito til apenas para potncias mais elevadas em sistemas
trifsicos. O filtro de sada tambm um p onto d e bastante estudo, j que no mercado de
telecomunicaes o rudo psofomtrico [8 e 9] uma especificao normatizada.
O conversor pr-regulador tambm um tema importante de desenvolvimento.
Em aplicao para unidades retificadoras monofsicas, o conversor Boost com controle
por valores mdios instantneos adotad o na grande maioria das URs que necessitam de
correo de fator de potncia. Com a necessidade de melhorar cada vez mais o
rendimento das estruturas, esto propostos na literatura muitos mtodos para reduo
das perdas por comutao como tcnicas de comutao sob tenso ou corrente nula ou
circuitos snubber para limitao da derivada de corrente na entrada em conduo ou
bloqueio do interruptor e, tambm, para reduo das perdas por conduo. Pode-se
destacar Souza [10] que analisa uma topologia que integra os interruptores de alta
freqncia no circuito retificador de entrada reduzindo de 3 para 2 o nmero de
semicondutores em conduo simultnea. Mas, por questes de custo, esta tcnica s

Ca pt u lo 1

7
pde ser aproveitada melhor em sistemas de maior potncia. A estrutura bsica
apresentada na Fig. 1.2.

Carga
Vi
Lb
Co

Fig. 1.2 Conversor Boost com reduzidas perdas em conduo.
Um mtodo largamente empregado o snubber no-dissipativo que limita a
derivada do crescimento da corrente sobre o interruptor principal, diminuindo a
influncia da corrente de recuperao reversa do diodo. Este circuito apresentado a
seguir.

Lb
Cs
Ls
Ds Ds
1 2
Vo
Sb
Db
Vi

Fig. 1.3 Snubber no-dissipativo empregado no Conversor Boost.
Atualmente o estudo de tcnicas digitais de controle, em substituio s tcnicas
analgicas, vem sendo objeto de pesquisa. Os avanos nestes estudos foram acelerados
com o advento de novos processadores digitais de sinais, que alm de operarem em alta
velocidade e possurem alto grau de interface, tambm passaram a ser de baixo custo.
Com a flexibilidade que se ganha atravs de implementao de programas, ao invs de
circuitos de controle, reduz-se o tempo e os custos de desenvolvimento de um novo
produto. Alm disso, o fato d o desempenho do processador ser menos afetado por
agentes externos (ex: temperatura) propiciava tambm a reduo nos custos de
manuteno e maior robustez. A maior parte das pesquisas realizadas at o momento se
concentraram em estudos de controle para o conversor PFC ([11] e [12]), alcanando bons
resultados. Pode-se citar como alternativa para URs de baixa potncia o estudo realizado

Ca pt u lo 1

8
por Fung & Tzou [13]. Nele, uma tcnica de controle utilizando um DSP da famlia
TMS320 empregada para operar um conversor PFC Flyback e um conversor CC-CC
bidirecional que responsvel pelo funcionamento da UR nos mod os carga e
flutuao.
Como p ode-se perceber existe uma lacuna a ser preenchida nos estudos de
controle para os conversores que compe uma UR. Poucos estudos de controle digital
foram realizados tendo como foco o estgio CC-CC. O estudo e implementao de
tcnicas de controle digital em estruturas FB-ZVS-PS tm sido pouco explorados na
literatura.
1.3. Concluso
Depois de anos de desenvolvimento e pesquisa, as URs monofsicas, como j dito,
convergiram para uma soluo padro com a possibilidade de utilizao de alguns
circuitos para melhorar o rendimento. As tcnicas de controle desenvolvidas neste
perodo ficaram muito concentradas em solues digitais para o conversor PFC. Desta
forma isto se constituiu em motivao para o desenvolvimento do presente trabalho que
enfoca uma nova proposta de controle atravs de um processador digital de sinais para o
estgio de sada.

Ca pt u lo 2

9
Captulo 2
Estrutura de Potncia
2.1. Introduo
Aplicaes de retificadores de potncia como carregadores de baterias ou
alimentadores de sistemas de telefonia exigem dos conversores estticos empregados,
alm de simplicidade e robustez, tambm eficincia, isolamento e baixos nveis de
interferncia gerados tanto na entrada quanto na sada.
De forma geral os retificadores monofsicos utilizam dois estgios de
processamento. O estgio inicial que corresponde ao filtro de EMI e ao conversor PFC
(conversor Boost) tem o inconveniente de fornecer ao estgio de sada um valor de tenso
elevado e com altos nveis de ondulao.
Esta tenso deve ser alterada para valores entre 42V e 60V com ondulao
reduzida de tal forma que no comprometa os testes de rudo psofomtrico. O isolamento
da carga em relao a rede imprescindvel visto que a carga, muitas vezes, de alto
custo e possui uma importncia estratgica. No caso dos alimentadores de bateria de No-
Breaks o isolamento pode ser feito na sada do inversor, embora apresente um volume
muito maior.
Uma soluo natural para um conversor abaixador isolado seria o conversor
Forward, porm o seu rendimento abaixo do que desejado pelo mercado (acima de
90% para a UR como um tod o). Alm disso, a dificuldade no emprego de tcnicas de
comutao suave, importantes para evitar a propagao de interferncia, e o mau
aproveitamento do transformador no permitem sua aplicao para os atuais fins
comerciais.
O conversor que atende s necessidades do projeto e que ser empregado, como j
mencionado no captulo anterior, o conversor em ponte completa com comutao sob
tenso nula, modulao por largura de pulso (tipo phase-shift) e sada em corrente,
mais conhecido como FB-ZVS-PS, embora este que foi utilizado apresente duas diferenas

Ca pt u lo 2

10
bsicas em relao ao original: o grampeamento da tenso dos diodos retificadores pelo
lado primrio do transformador [6] e o filtro LC duplo na sada.
O conversor FB-ZVS-PS utilizado apresentado na Fig. 2.1.

Lr
Dr
Dr
TR
Lp
Ls
Ls
Carga
Cb
Rb
L
Vs
B
A
2 Cg
2 Rg
Dg
2
1
Cg
1
Rg
Dg
1
S2
S1
S3
S4
1
1
1
2
3
1 L2
1
1
2
2
C
1
R
1
C
2
R
2
C
3
R
3
entrada
Estgio de
CA-CC

Fig. 2.1 Conversor FB-ZVS-PS empregado.
Este conversor apresenta excelente rendimento decorrente das baixssimas perdas
por comutao, reduzidas perdas de conduo devido sua caracterstica de sada em
corrente e do grampeamento de tenso nos diod os retificadores.
Alm disso, como a tcnica de comutao suave proporciona menores perdas, ela
permite a elevao da freqncia de comutao e consequentemente a reduo de volume
dos componentes magnticos e dos capacitores, bem como reduz os nveis de
interferncia eletromagntica.
Para que a tcnica de comutao suave do FB-ZVS-PS seja realizada, necessria a
insero, para cada interruptor, de um capacitor em paralelo e um diodo em anti -paralelo.
Como a grande maioria das estruturas monofsicas utiliza como interruptores elementos
MOSFET, a aplicao da tcnica se torna ainda mais indicada devido ao aproveitamento
dos seus componentes parasitas.
2.2. Funcionamento
Para simplificar a anlise, considera-se a estrutura bsica do conversor FB-ZVS-PS
apresentada na Fig. 1.1, sendo os diod os retificadores componentes ideais e a associao
filtro de sada-carga substituda por uma fonte de corrente.
Desta forma, as principais formas de onda deste conversor so apresentados a
seguir.

Ca pt u lo 2

11
t
0
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
t
11
t
12
S
1
S
2
S
3
S
4
I
S2
V
i
V
S2
I '
o
I
S1
V
S1
V
i
I '
o
I
Lr
I '
o
- I '
o
V
ab
V
i
-V
i
V
s
n.V
i

Fig. 2.2 Formas de onda bsicas do conversor FB-ZVS-PS.
Das formas de onda acima apresentadas importante discutir alguns pontos:
Pulsos de comando
O bom desempenho de qualquer conversor esttico depende muito do sinal de
comando dos seus interruptores. O conversor FB-ZVS-PS utiliza pulsos de comando
simtricos. O controle das variveis de sada realizado pelo tipo de modulao
empregada: phase-shift. A modulao por largura de pulso neste caso no se observa
pelo sinal de comando aplicado ao interruptor, mas sim aps a retificao, no secundrio.
A tenso Vs, ou seja, a tenso aplicada ao filtro de sada varia a largura de seu pulso
conforme o deslocamento no tempo dos sinais de comando. Se no houver sobreposio

Ca pt u lo 2

12
entre os sinais significa que o conversor est operando com o mximo de razo cclica que,
na prtica, no pode ser igual a 1 devido ao tempo-morto entre os sinais de comando d o
mesmo brao. A sobreposio total leva a uma tenso nula na sada. O tempo-morto deve
ser calculado no somente para proteo contra curto-circuito de brao, mas tambm para
garantir a entrada em conduo dos interruptores sob tenso nula.
Transformador
Esta tcnica de comand o tambm prop orciona um melhor aproveitamento do
transformador, fazendo-o operar nos quatro quadrantes, simetricamente. Por operar nos
quatro quadrantes a excurso mxima do fluxo reduzida, diminuindo, ento, o tamanho
do ncleo. A tenso VAB (Fig. 2.1) apresenta o sinal imposto ao transformador. Para
reduzir os efeitos de algum desbalanceamento na tenso VAB, que provoca perdas no
transformador, utilizado um circuito RC de bloqueio de componente contnua (bloco 3
Fig. 2.1).
Comutao suave
Para a comutao ser suave, trs fatores devem ser considerad os: a corrente de
carga, a indutncia ressonante e o tempo-morto entre os sinais de comando. a troca de
energia entre a indutncia ressonante e os capacitores em paralelo com os interruptores
que definem a caracterstica da comutao. O brao S1-S3 considerado o brao no-
crtico por sua comutao (bloqueio) ser realizada com corrente de carga referenciada ao
primrio. O brao crtico por sua vez j depende do valor da indutncia ressonante ser
suficientemente grande para no se descarregar to facilmente.
Como se pode ver, este conversor utiliza apenas alguns estgios ressonantes. Isto
uma vantagem em relao aos conversores ressonantes que realizam comutao suave ao
custo de maiores perdas em conduo por circulao de reativos.
Caracterstica de sada
Pela anlise da Fig. 2.2 pode-se perceber que a tenso Vs no somente nula no
intervalo de sobreposio dos pulsos de comando, mas tambm no intervalo de variao
linear da corrente no indutor Lr. Considerando que durante a segunda etapa a corrente no
indutor Lr no varia e sendo D a razo entre o tempo em que a tenso VAB igual a Vi
e o perod o de comutao, atravs da anlise apresentada em [14] definida a
caracterstica esttica do conversor FB-ZVS-PS.

Ca pt u lo 2

13

O
S
2
I O
O
R
f Lr n 4
1
V n
D
V
G

+

(Eq. 2.1)

Onde:
VO = 42 60 V; n = 0,214;
VI = 400 V; fS = 140 kHz;
RO = 4,2 6 ; Lr = 45 H;

Esta expresso pode ser obtida tambm empregando o modelo da chave PWM,
apresentado por Vorprian [15] atravs da anlise do modelo de pequenos sinais do
conversor. Desta forma encontra-se no s o ganho esttico como a funo de
transferncia completa, que nada mais do que a funo de transferncia do filtro de
sada. O ponto de operao foi definido para uma carga de 10 A e razo cclica
aproximadamente igual a 0,8. Em geral, ao projetar a malha de controle utiliza -se apenas a
caracterstica de um filtro LC simples independentemente do filtro adotado. Isto ajuda a
simplificar o projeto, porm pode levar a diferenas significativas ao calcular a malha de
controle digital. A funo de transferncia completa da estrutura apresentada na Fig. 2.1
mostrada a seguir.

0 1
2
2
3
3
4
4
5
5
6
6
7
7
0 1
2
2
3
3
4
4
5
5
O
O
D s D s D s D s D s D s D s D
N s N s N s N s N s N
G
D(s)
(s) V
+ + + + + + +
+ + + + +

(Eq. 2.2)

Sendo:
N5 = (L2.C3
2
.R3
2
.R2.C2.R1.C1 + L2.R3.C3
2
.RO.R2.C2.R1.C1);

N4 = (L2.R2.C2.R1.C1 + L2.C3.R3.R2.C2 + L2.C3.R3.R1.C1 + RO.R3.C3.R2.C2.R1.C1
+ L2.C3.RO.R2.C2 + L2.C3.RO.R1.C1).R3.C3 + (L2.C3.R3.R2.C2.R1.C1 +
L2.C3.RO.R2.C2.R1.C1);

N3 = (RO.R3.C3.R2.C2 + RO.R3.C3.R1.C1 + L2.C3.R3 + RO.R2.C2.R1.C1 + L2.R2.C2
+ L2.R1.C1 + L2.C3.RO).R3.C3 + (L2.R2.C2.R1.C1 + L2.C3.R3.R2.C2 + L2.C3.R3.R1.C1
+ RO.R3.C3.R2.C2.R1.C1 + L2.C3.RO.R2.C2 + L2.C3.RO.R1.C1);

Ca pt u lo 2

14
N2 = RO.R2.C2.R3.C3 + RO.R1.C1.R3.C3 + L2.R3.C3 + RO.R3
2
.C3
2
+ (RO.R3.C3.R2.C2
+ RO.R3.C3.R1.C1 + L2.C3.R3 + RO.R2.C2.R1.C1 + L2.R2.C2 + L2.R1.C1 + L2.C3.RO);

N1 = RO.R3.C3 + RO.R2.C2 + RO.R1.C1 + L2 + RO.R3.C3;

N0 = RO;

D7 = [L1.L2.C3.C2.C1.(RO.R1+R3.R1+R3.R2+RO.R2)].[(R3/ RO+1).L2.C3];

D6 = [L1.L2.C3.C2.C1.(RO.R1 + R3.R1 + R3.R2 + RO.R2)].(L2/ RO + R3.C3) +
(L1.RO.R3.C3.C2.R1.C1 + L1.R2.C2.R1.C1.C3.RO + L1.L2.C1.R2.C2 + L1.RO.R3.C3.C1.R2.C2 +
L1.R2.C2.R1.C1.R3.C3 + L1.L2.C2.R1.C1 + L1.L2.C3.R3.C1 + L1.L2.C3.RO.C2 + L1.L2.C3.RO.C1
+ L1.L2.C3.R3.C2 + L2.C3.R3.R2.C2.R1.C1 + L2.C3.RO.R2.C2.R1.C1) [(R3/ RO+1).L2.C3];

D5 = [L1.L2.C3.C2.C1.(RO.R1 + R3.R1 + R3.R2 + RO.R2)] + (L1.RO.R3.C3.C2.R1.C1 +
L1.R2.C2.R1.C1.C3.RO + L1.L2.C1.R2.C2 + L1.RO.R3.C3.C1.R2.C2 + L1.R2.C2.R1.C1.R3.C3 +
L1.L2.C2.R1.C1 + L1.L2.C3.R3.C1 + L1.L2.C3.RO.C2 + L1.L2.C3.RO.C1 + L1.L2.C3.R3.C2 +
L2.C3.R3.R2.C2.R1.C1 + L2.C3.RO.R2.C2.R1.C1). (L2/ RO + R3.C3) + (L1.L2.C1 +
L1.R1.C1.R3.C3 + L1.L2.C2 + L1.R2.C2.R1.C1 + L1.RO.C1.R2.C2 + L1.R2.C2.C3.RO +
L1.RO.R3.C3.C2 + L1.R2.C2.R3.C3 + L1.R1.C1.C3.RO + L1.RO.R3.C3.C1 + L1.RO.C2.R1.C1 +
L2.R2.C2.R1.C1 + L2.C3.R3.R2.C2 + L2.C3.R3.R1.C1 + RO.R3.C3.R2.C2.R1.C1 +
L2.C3.RO.R2.C2 + L2.C3.RO.R1.C1).[(R3/ RO + 1).L2.C3];

D4 = (L1.RO.R3.C3.C2.R1.C1 + L1.R2.C2.R1.C1.C3.RO + L1.L2.C1.R2.C2 +
L1.RO.R3.C3.C1.R2.C2 + L1.R2.C2.R1.C1.R3.C3 + L1.L2.C2.R1.C1 + L1.L2.C3.R3.C1 +
L1.L2.C3.RO.C2 + L1.L2.C3.RO.C1 + L1.L2.C3.R3.C2 + L2.C3.R3.R2.C2.R1.C1 +
L2.C3.RO.R2.C2.R1.C1) + (L1.L2.C1 + L1.R1.C1.R3.C3 + L1.L2.C2 + L1.R2.C2.R1.C1 +
L1.RO.C1.R2.C2 + L1.R2.C2.C3.RO + L1.RO.R3.C3.C2 + L1.R2.C2.R3.C3 + L1.R1.C1.C3.RO +
L1.RO.R3.C3.C1 + L1.RO.C2.R1.C1 + L2.R2.C2.R1.C1 + L2.C3.R3.R2.C2 + L2.C3.R3.R1.C1 +
RO.R3.C3.R2.C2.R1.C1 + L2.C3.RO.R2.C2 + L2.C3.RO.R1.C1).(L2/ RO + R3.C3) + (L1.C3.RO +
L1.R1.C1 + L1.C2.R2 + L1.RO.C1 + L1.RO.C2 + L1.R3.C3 + RO.R3.C3.R2.C2 + RO.R3.C3.R1.C1
+ L2.C3.R3 + RO.R2.C2.R1.C1 + L2.R2.C2 + L2.R1.C1 + L2.C3.RO).[(R3/ RO + 1).L2.C3];

Ca pt u lo 2

15
D3 = (L1.L2.C1 + L1.R1.C1.R3.C3 + L1.L2.C2 + L1.R2.C2.R1.C1 + L1.RO.C1.R2.C2 +
L1.R2.C2.C3.RO + L1.RO.R3.C3.C2 + L1.R2.C2.R3.C3 + L1.R1.C1.C3.RO + L1.RO.R3.C3.C1 +
L1.RO.C2.R1.C1 + L2.R2.C2.R1.C1 + L2.C3.R3.R2.C2 + L2.C3.R3.R1.C1 +
RO.R3.C3.R2.C2.R1.C1 + L2.C3.RO.R2.C2 + L2.C3.RO.R1.C1) + (L1.C3.RO + L1.R1.C1 +
L1.C2.R2 + L1.RO.C1 + L1.RO.C2 + L1.R3.C3 + RO.R3.C3.R2.C2 + RO.R3.C3.R1.C1 + L2.C3.R3
+ RO.R2.C2.R1.C1 + L2.R2.C2 + L2.R1.C1 + L2.C3.RO).(L2/ RO + R3.C3) + (L1 + RO.R2.C2 +
RO.R1.C1 + L2 + RO.R3.C3).[(R3/ RO + 1).L2.C3];
D2 = (L1.C3.RO + L1.R1.C1 + L1.C2.R2 + L1.RO.C1 + L1.RO.C2 + L1.R3.C3 + RO.R3.C3.R2.C2
+ RO.R3.C3.R1.C1 + L2.C3.R3 + RO.R2.C2.R1.C1 + L2.R2.C2 + L2.R1.C1 + L2.C3.RO) + (L1 +
RO.R2.C2 + RO.R1.C1 + L2 + RO.R3.C3).(L2/ RO + R3.C3) + RO.[(R3/ RO + 1).L2.C3];

D1 = (L1 + RO.R2.C2 + RO.R1.C1 + L2 + RO.R3.C3) + RO.(L2/ RO + R3.C3);

D0 = RO;
No captulo 5 ser apresentado a funo de transferncia em Z empregando os
valores dos componentes adotados no projeto.
A inteno de utilizar o filtro LC duplo p oder fazer uma comparao de
resultados, com relao a caracterstica do sinal de sada, com uma outra fonte de
alimentao implementada no laboratrio com controle analgico. No s utilizou-se o
mesmo filtro de sada, como tambm o mesmo projeto de potncia para todo o conversor
e lay-out da placa de circuito impresso.
Grampeamento dos diodos retificadores
Embora no tenha sido abordada na descrio das formas de onda por se tratarem
de diodos ideais, a anlise do grampeamento dos diodos retificadores (bloco 1 Fig. 2.1)
fundamental para a operao do conversor.
Um diodo real antes de bloquear completamente necessita da circulao de uma
corrente reversa (corrente catodo-anodo) para que a energia armazenada durante o
intervalo de conduo se anule. Neste instante ocorre um fenmeno fsico que simula o
efeito de uma ressonncia devido a interao entre a indutncia de disperso do
transformador e a energia de recuperao do diod o retificador que pode ser modelada
como uma capacitncia. Este efeito leva a sobretenses destrutivas para este componente.
Utilizar diodos com maior tolerncia tenso reversa no deve ser a soluo, pois o
tempo de recuperao do diod o diretamente proporcional a tenso de break-down.

Ca pt u lo 2

16
Desta forma imprescindvel que algum tipo de circuito grampeador seja inserido no
conversor.
Embora bastante utilizado por sua simplicidade e baixo custo, o circuito de
grampeamento RCD tradicional provoca muitas perdas, pois apenas desloca o problema
da sobretenso nos diod os para o resistor de grampeamento. Utilizando o grampeamento
proposto por Redl et al [6] pode-se reaproveitar parte da energia da indutncia de
disperso e, tambm, da indutncia ressonante, devolvendo-a ao capacitor de entrada.
Desta forma, o problema isolado no primrio do transformador e o circuito snubber dos
diodos retificadores (RC) p ode ser redimensionado para uma potncia menor, visto que
agora os diod os de sada enxergam apenas parte da indutncia de disperso e
indutncias de trilha.
2.3. Concluso
O conversor apresentado neste captulo uma soluo tradicional para unidades
retificadoras monofsicas pelo seu elevado rendimento, possibilidade de isolamento em
alta freqncia e por proporcionar baixos nveis de interferncia. Alm disso, a tenso
sobre os interruptores grampeada na tenso de barramento de entrada, o que se traduz
em menores custos. Em termos de projeto foi utilizada a mesma estrutura de potncia e
lay-out aplicada por Alves [3]. O objetivo comparar a performance dos d ois projetos
sob a tica das normas impostas s caractersticas do sinal de sada, visto que [3] utiliza o
controle analgico tradicional e o presente trabalho, uma proposta de controle digital.
Alm disso, atravs da anlise das formas de onda bsicas, pde-se abordar
diversos aspectos importantes do funcionamento do conversor, inclusive a sua funo de
transferncia, principal base para o desenvolvimento deste trabalho que focado no
controle digital desta estrutura.

Ca pt u lo 3

17
Captulo 3
Caractersticas do Processador
3.1. Introduo
Para se fazer o controle do conversor FB-ZVS-PS e ser aplicado a uma unidade
retificadora comercial, o processador digital de sinais deve atender a diversos requisitos.
Com base nas peculiaridades exigidas optou-se por utilizar o Kit DSP TMS320LF2407 da
Texas Instruments [30 e 31].
A famlia TMS320x24x composta por processadores digitais em ponto fixo de 16
bits, projetados para controlar sistemas em tempo real. Para exercer tal funo com o
desempenho necessrio eles operam em diversas freqncias. A freqncia de clock da
CPU do LF2407 igual a 30 MHz, mas a freqncia pode variar de 20 MHz a 40 MHz em
outros processadores. Ainda existe a srie LF28x que opera a 150 MHz. Os DSPs integram
a alta performance de um processad or digital funcionalidade dos perifricos de um
microcontrolad or. Unindo-se a isto um amplo conjunto de instrues, pode-se realizar
tarefas complexas com relativa facilidade.
Estes processad ores, em princpio, foram projetados vislumbrando atender ao
mercado de controle de sistemas de acionamento, em especial sistemas com motores de
baixo custo, visto que a proposta d o controle digital possibilitaria maior flexibilidade e
consequentemente, menor custo com a reduo de componentes. Devido a esta
preocupao, estes processadores renem perifricos com funes apropriadas para o
gerao de pulsos de comando de um inversor (controle e modulao). Como o bom
desempenho de uma fonte chaveada est relacionada ao seu circuito de comando e estes
DSPs so capazes de gerar pulsos de diversas formas diferentes, contemplando at o
tempo-morto, os profissionais de Eletrnica de Potncia passaram a voltar suas atenes
para estes dispositivos.
De forma geral, todos estes processad ores apresentam algumas caractersticas
bsicas que os tornam muito atrativos para o controle de conversores estticos.

Ca pt u lo 3

18
Primeiramente, deve-se ressaltar a separao das estruturas de barramento de memria
programa e dados para dar maior velocidade de processamento. Isto possibilita ler
simultaneamente dados e instrues. Juntamente com o processamento tipo pipeline,
isto permite que algumas instrues possam ser realizadas em apenas um ciclo de
mquina. Em aplicaes que exigem alta freqncia de comutao, como a deste projeto,
no se pode fazer uso de um simples microcontrolador. Microcontroladores so muito
teis para fazer a superviso de uma fonte chaveada, mas no tem a performance
necessria para controlar seus estados [41].
3.2. Caractersticas bsicas
Entre as principais caractersticas d o DSP TMS320LF2407 para implementao
neste projeto pode-se destacar:
Freqncia de clock = 30 MHz.
16 portas de entrada analgicas multiplexadas com tempo de converso de
aproximadamente 500 ns.
2 gerenciadores de eventos independentes.
Portas I/ O digitais.
Memria de programa on-chip (SARAM, DARAM e Flash EPROM).
Comunicao serial.
Registrador de soma e produto de 32 bits.
Instrues apropriadas implementao de compensadores.
Estrutura de processamento tipo pipeline.
O laboratrio dispunha dos kits de desenvolvimento da srie F243 e LF2407.
Outros processadores foram estudados, porm o fato de se operar o conversor na
freqncia desejada, a necessidade de atender a diversos requisistos de interface, a
facilidade em termos de programa que se obteve com a utilizao dos d ois gerenciadores
de eventos e a familiaridade do laboratrio na utilizao de processad ores da famlia
TMS320 tornam o kit DSP TMS320LF2407 bem indicado, no sendo necessrio optar por
verses mais avanadas. Esta necessidade pode aparecer no desenvolvimento de uma UR
comercial contend o o controle dos conversores de entrada e sada e de perifricos como
sinalizaes de monitorao e comunicao serial.
A tabela a seguir apresenta um comparativo das principais caractersticas dos
processadores da famlia TMS320x2x.

Ca pt u lo 3

19
Tab. 3.1 Comparativo das principais caractersticas dos processadores da famlia TMS320x24x.
F241 F243 LF2407 LF2407A F2812
Ciclo de instruo 50ns 50ns 33ns 25ns 6,67ns
Converso A/ D
8 canais
10 bits
8 canais
10 bits
16 canais
10 bits
16 canais
10 bits
16 canais
12 bits
Tempo de converso 1s 1s 500ns 375ns 80ns
Gerenciador de eventos 1 1 2 2 2
Pinos I/ O 26 26 41 41 56
Interface com memria externa Sim Sim Sim Sim Sim
Interface para comunicao serial Sim Sim Sim Sim Sim

Embora seja uma caracterstica importante para aplicao em um produto, pois
possibilita o controle e monitorao remota da UR, bem como facilita o carregamento de
novos cdigos de instruo quando ainda na fase de desenvolvimento, a comunicao
serial no ser explorada neste projeto. A interface com o computador, nesta fase de
desenvolvimento, realizada atravs do kit DSP da Spectrum Digital [42].
3.3. Unidades de memria
O DSP TMS320LF2407 utiliza uma arquitetura Harvard aprimorada com
dispositivos com mltiplos espaos de memria acessveis em 3 barramentos paralelos e
independentes: PAB (Program Address Bus), DRAB (Data-Read Address Bus) e
DWAB (Data-Write Address Bus). Isto permite o acesso simultneo aos espaos de
dados e programa, ou seja a CALU (Central Arithmetic Logic Unit) pode executar em 1
ciclo 3 operaes de memria.
O LF2407 dotado de memria RAM, ROM e FLASH e seu mapa de endereos de
192K words x 16 bits organizado da seguinte forma:
64K words: Memria de programa.
64K words: Memria de dados.
64K words: Memria I/ O.

Ca pt u lo 3

20
Memria de programa: Alm de armazenar o cdigo d o programa, tambm
armazena operadores imediatos e dados de tabela.

Memria de dados: Armazena valores a serem utilizados pelo cdigo d o
programa e configuraes dos registradores relacionados ao conjunto de perifricos. Pode
ser acessada de duas formas, endereamento direto ou indireto. No caso de utilizar o
endereamento direto deve-se declarar qual das 512 pginas (data-pages) se quer
acessar. Cada data-page ocupa um espao de 128 words. O endereamento indireto
acessa a memria de dados atravs de registradores auxiliares que so carregados com o
valor do endereo.

Memria I/O: acessada para definir parmetros de controle da memria Flash e
de comunicao entre a CPU, seus perifricos e a memria externa.

A Fig. 3.1 apresenta os blocos de memria do LF2407 e suas divises e a Fig. 3.2 o
mapa de memria dos registradores dos seus perifricos.

Fig. 3.1 Mapa de memria do DSP TMS320LF2407.

Ca pt u lo 3

21

Fig. 3.2 Mapa de memria dos perifricos na memria de dados.
Memria RAM
DARAM (Dual-access On-chip RAM): Pode ser acessada 2 vezes por ciclo de
mquina. dividida em trs blocos: B0, B1 e B2. Em geral usada como memria de
dados, mas o bloco B0 pode ser usado como memria de programa dependendo do bit
CNF do registrador de status1.
SARAM (Single-access On-chip RAM): Pode ser acessada apenas 1 vez por ciclo
de mquina. Pode ser utilizada tanto como memria de dados como de programa e ainda
configurvel por software como memria interna ou externa.
Memria ROM
mapeada na memria de programa e habilitada na falta de uma interface com a
memria externa (LC240x). A ROM vem programada de fbrica.
Memria FLASH
utilizada quando se deseja um armazenamento permanente do programa, mas
com possibilidade de atualiz-lo. Quanto memria Flash, a famlia LF240x similar aos
dispositivos F24x, mas com avanos como possuir interface JTAG que p ode melhorar a
programao e a emulao.

Ca pt u lo 3

22
Apesar da srie LF2407 possuir interface com memria externa, o que permite
acesso a um espao ainda maior, ele tambm possui memria on-chip. Ela possibilita
melhorar a performance d o processador por no necessitar de estados de espera (wait-
states) imprescindveis para comunicao com a CPU e por consumir menos energia.
3.4. Ncleo de processamento
A Unidade Central de Processamento (CPU) do TMS320LF2407, apresentada na
Fig. 3.3, pode ser dividida nas sees a seguir apresentadas.

Fig. 3.3 Diagrama de blocos da CPU.
Input Scaling Shifter: Permite o deslocamento em 16 bits de dados conectados
ao barramento de dados e das sadas de 32 bits. Como opera como parte da instruo, no
necessita de ciclos de mquina extras para ser executado. Os bits menos significativos d o
dado de sada so preenchidos com n zeros aps o deslocamento de n bits. Os mais

Ca pt u lo 3

23
significativos podem ser preenchidos com zeros ou bits de sinal dependendo do valor do
bit SXM do registrador de status 1.

Multiplicador: Este DSP utiliza um multiplicador em hardware de 16 x 16 bits
capaz de computar um produto de 32 bits, com ou sem sinal, em apenas 1 ciclo de
mquina. Isto uma grande vantagem deste processador em relao a outros ou em
relao a muitos microcontroladores que precisam de rotinas especficas para esta funo,
prejudicando a rapidez de processamento da informao.
Os registradores envolvidos so:
TREG: Registrador de 16 bits preenchidos com um dos operadores.
PREG: Registrador de 32 bits preenchidos com o resultado do produto.
O LF2407 capaz de realizar uma operao de multiplicao simples, como
tambm est totalmente preparado para solucionar equaes recursivas de diversas
ordens. Com instrues dedicadas que aproveitam os recursos de pipeline pode-se
executar diversas multiplicaes e somas de produto j carregando um novo valor no
operad or TREG em apenas 1 ciclo de mquina. Desta forma, este DSP se torna
extremamente atrativo no controle de estruturas das mais variadas reas.
Diretamente relacionados com o PREG possvel, atravs d o campo PM (Product
Shift-Mode) do registrad or de status 1, rotacionar os bits do dad o de sada. Este recurso
permite o uso de diferentes formatos de representao numrica e consequentemente uma
melhor preciso do resultado, visto que no possvel representar qualquer nmero real
de forma digital. A tabela abaixo apresenta de forma sucinta a possibilidade de rotao de
bits dos dados presentes no PREG.
Tab. 3.2 Modos de escala de um produto.
PM Deslocamento Descrio
00 sem deslocamento Dado sem deslocamento.
01 1 bit a esquerda Remove o bit de sinal extra gerado pelo produto
de 2 dados em complemento 2.
10 4 bits a esquerda Remove os 4 bits de sinal extra gerado pelo
produto de um dado de 16 bits por uma
constante de 13 bits
11 6 bits a direita Reescala o produto para evitar overflow.

Ca pt u lo 3

24
No programa utilizado neste projeto se fez uso deste recurso para que se pudesse
representar os ganhos do compensador de forma mais precisa. Utilizando uma
representao numrica tipo Q6 e carregando o campo PM com o valor 3,
automaticamente o resultado da multiplicao reescalado para o formato Q0 (valor
inteiro) [11].

Unidade Lgica e Aritmti ca Central (CALU): Implementa uma srie de funes
lgicas e aritmticas que se dividem em 4 categorias.
Adio em 16 bits.
Subtrao em 16 bits.
Operaes de lgica Booleana.
Testes e deslocamento de bits.
Todas as operaes de adio e subtrao esto vinculadas ao acumulador,
independente do dado a ser somado estar em uma posio da memria de dados, ou seja,
um valor imediato. Desta forma, os campos OVM (Overflow Mode), SXM e SPM dos
registradores de status 0 e 1 influenciam diretamente nesta unidade.
Alm disso, devido a responsabilidade de executar testes de bits, a CALU pode
controlar uma srie de branchs condicionais.

Acumulador: o registrador de sada da CALU. Possui 32 bits que podem ser
divididos em 2 grupos de 16 bits para comunicao com o barramento de dados. Como
mencionado anteriormente, est totalmente vinculado s unidades de deslocamento
(shift) e a alguns modos de operao definidos por campos dos registradores de status.

Unidade Aritmtica de Registradores Auxiliares (ARAU): Realiza operaes
aritmticas nos 8 registradores independentemente da CALU. A Fig. 3.4 ilustra em forma
de diagrama a ARAU.

Ca pt u lo 3

25

Fig. 3.4 Detalhe da ARAU.

A ARAU pode operar da seguinte forma:
Incrementa ou decrementa os registradores auxiliares de 1 unidade ou de um
valor indexado.
Compara o contedo de AR0 com o do registrad or ativo (ARP = 1-7) e coloca o
resultado no bit de teste e controle (TC).
Os registradores auxiliares podem ser utilizados para as funes descritas abaixo:
Permitir o acesso a qualquer posio de memria do barramento de dados
atravs do endereamento indireto utilizando o valor carregado no registrador
como o endereo desejado.
Ser utilizado em rotinas de comparao devido ao uso do bit TC do registrador
de status 1.
Armazenar valores temporrios.
Servir como contador.

Operao em pipeline: Consiste de uma seqncia de operaes que ocorrem
durante a execuo de u ma instruo, que como ocorrem paralelamente, formam canais

Ca pt u lo 3

26
de operaes que podem tornar muito mais rpido o processamento de uma srie de
funes. O DSP TMSx240x possui 4 estgios independentes.
Localizao da instruo.
Decodificao da instruo.
Localizao do operando.
Execuo da instruo.
A Fig. 3.5 mostra a operao dos 4 estgios de pipeline para instrues d o tipo
single-word e single-cycle desprezando a presena de wait-states.

Fig. 3.5 Seqncia de instrues utilizando o recurso de pipeline.
importante o programador ter conhecimento deste recurso para que seu cdigo
seja otimizado para o seu melhor aproveitamento. O uso excessivo de branches no
programa, por exemplo, no uma forma indicada para obter o melhor aproveitamento
deste processador.
3.5. Conjunto de perifricos
Em muitas reas da engenharia, inclusive a de Eletrnica de Potncia,
microcontrolad ores so utilizados para fins de monitorao, alarme e comunicao. Mas
quando se deseja, alm disso, o controle de variveis de uma estrutura, o desempenho do
conjunto de perifricos, os recursos simples de CPU e do conjunto de instrues destes
microcontrolad ores podem no ser suficientes para tal funo.
Como os conversores apresentam freqncia de comutao cada vez mais alta
necessrio um conjunto de perifricos capaz de obter um dado a ser controlado, process-
lo e atuar sobre os mecanismos de acionamento em perod os extremamente pequenos
para atender os requisitos de desempenho tais, como de rejeio de perturbao, ripple

Ca pt u lo 3

27
de sada, entre outros. Desta forma, a utilizao de microcontrolad ores no se mostra
eficaz.
O processador digital de sinais TMS320LF2407 possui um poderoso conjunto de
perifricos e um amplo conjunto de instrues capaz de aproveitar os diversos recursos de
CPU disponveis.
O conjunto de perifricos do LF2407 dividido nas seguintes unidades:
Gerenciadores de eventos (EVA e EVB).
Conversor Analgico-Digital (ADC).
Portas I/ O e pinos de dupla funo.
Interface de comunicao serial (SCI).
Interface serial com perifricos (SPI).
Controlador de rede (CAN).
PLL-based clock.
Temporizador Watchdog (WD).
Os mdulos principais empregados neste projeto so apresentados a seguir.
3.5.1. Gerenciadores de eventos
Juntamente com o mdulo de converso A/ D, os gerenciadores de eventos so,
nas aplicaes em Eletrnica de Potncia, os perifricos mais importantes do processad or.
Esta a unidade responsvel pela gerao dos pulsos de comando do conversor.
Os processadores da famlia Lx240x apresentam um mdulo gerenciador a mais
do que seus antecessores, a famlia F24x. A Fig. 3.6 apresenta o diagrama de blocos do
gerenciador de eventos A.
Este segundo mdulo foi importantssimo no desenvolvimento deste projeto, pois
possibilitou definir os pulsos de comando dos d ois braos do conversor utilizando apenas
unidades de comparao do tipo full-compare que esto diretamente relacionadas com
registradores de tempo-morto, o que dispensa a programao de uma rotina especfica e
no to precisa para esta funo. Caso fosse utilizado o processador da famlia F24x, que
possuem todas as unidades de comparao d o tipo full-compare relacionadas a apenas
um timer, com a inteno de definir os pulsos d e comando inteiramente por software,
seria necessrio implementar uma rotina dedicada a definir um atraso na atualizao do
estado dos pulsos visand o simular o tempo-morto que automaticamente gerado para os
pulsos de comando de um d os braos. Isto praticamente impossibilitaria esta

Ca pt u lo 3

28
implementao inteiramente por software, visto que a no utilizao de perifricos levaria
a um enorme esforo de programao para garantir que chamadas de interrupo no
ocorressem justamente no momento de definio d os pulsos, o que levaria a uma
assimetria.

Fig. 3.6 Diagrama de blocos do EVA.
Exceto quanto aos ndices utilizados, o gerenciador de eventos B exatamente
igual.
Como se pode ver, cada gerenciador de eventos tem vinculado a si temporizadores
(timers) de propsito geral, unidades de comparao e sadas PWM, unidades de
captura e circuitos quadrature-enconder pulse (QEP).
A Tab. 3.3 apresenta a composio dos dois gerenciadores de eventos e destaca em
negrito as unidades utilizadas neste projeto.

Ca pt u lo 3

29
Tab. 3.3 Mdulos e sinais dos gerenciadores de eventos.
EVA EVB
Mdulos do EVM
Mdulo Sinal Mdulo Sinal
Temporizadores
Timer 1
Timer 2
T1PWM/ T1CMP
T2PWM/ T2CMP
Timer 3
Timer 4
T3PWM/ T3CMP
T4PWM/ T4CMP
Unidades de comparao
Compare 1
Compare 2
Compare 3
PWM1/PWM2
PWM3/ PWM4
PWM5/ PWM6
Compare 4
Compare 5
Compare 6
PWM7/PWM8
PWM9/ PWM10
PWM11/ PWM12
Unidades de captura
Capture 1
Capture 2
Capture 3
CAP1
CAP2
CAP3
Capture 4
Capture 5
Capture 6
CAP4
CAP5
CAP6
QEP
QEP 1
QEP 2
QEP1
QEP2
QEP 3
QEP 4
QEP3
QEP4
Entradas externas
Direction
Ext. Clock
TDIRA
TCLKINA
Direction
Ext. Clock
TDIRB
TCLKINB

Temporizadores: H dois temporizadores para cada mdulo gerenciador que
podem ser programad os para operar em freqncias mltiplas do clock de CPU ou de
uma referncia externa. Eles podem ser utilizados como diferentes bases de tempo em
diversas aplicaes, tais como: definio do perodo de amostragem, chamadas de
interrupo, base de tempo das unidades de comparao, entre outras. Os temporizadores
podem tambm ser sincronizados entre si.
Os temporizadores do LF2407 possuem 4 modos de operao:
1) Stop/Hold: Neste modo a contagem interrompida e mantm seu estado
atual at o momento em que o programador desejar.
2) Contagem crescente contnua: o modo de contagem adotado neste projeto
para definio dos pulsos de comand o. a verso digital do sinal dente-de-
serra. O perodo da contagem definido pelo valor carregado no registrador
TxPR acrescentado de u ma unidade e multiplicado pelo perodo de clock da
CPU.
A Fig. 3.7. descreve de forma simplificada a operao deste modo.

Ca pt u lo 3

30

Fig. 3.7 Verso digital do sinal dente-de-serra.
3) Contagem crescente-decrescente contnua: a verso digital da forma de
onda triangular. A contagem crescente at o valor definido por TxPR e depois
passa a ser decrescente at atingir o underflow. Dessa forma o perodo de
contagem duas vezes o valor de TxPR multiplicado pelo perodo de clock
da CPU.
4) Contagem direcional: Este mod o pode realizar a funo de qualquer modo de
contagem contnua de forma crescente ou decrescente de acordo com o
registrador TDIRA/ B. importante por permitir alta flexibilidade ao
processador, mas de pouca utilidade para controle de conversores.
Dos registradores relacionados aos temporizadores, aqueles que foram utilizados
no projeto so detalhados a seguir com os valores empregados.

Timer x Control Register - T1CON / T3CON (7404h / 7504h)

15 14 13 12 11 10 9 8
Free Soft Reservado TMODE1 TMODE0 TPS2 TPS1 TPS0
0 0 1 0 0 0 0

7 6 5 4 3 2 1 0
T2SWT1
T4SWT3
TENEABLE TCLKS1 TCLKS0 TCLD1 TCLD0 TECMPR
SELT1PR
SELT3PR
0 1 0 0 0 0 1 0

Bits 15-14: Bits de controle da emulao. Configurado para interromper a
contagem na suspenso da emulao.
Bits 12-11: Seleo dos modos de contagem. Modo Continous-Up Count.

Ca pt u lo 3

31
Bits 10-8: Fator de multiplicao do clock. CLKTIMER = CLKCPU
Bit 7: Bit de sincronizao dos temporizadores. Cada temporizador usa seu prprio
bit de inicializao.
Bit 6: Bit que habilita o temporizador.
Bits 5-4: Seleo da fonte de clock. Clock interno selecionado.
Bits 3-2: Condio de recarga do registrador de comparao dos temporizadores.
Configurado para recarregar quando o contador atingir 0.
Bit1: Habilita o timer compare.
Bit 0: T2CON/ T4CON usam os prprios perodos ou o perod o de
T1CON/ T3CON.Reservado em T1CON/ T3CON.

Overall GP Timer Control Register A/ B - GPTCONA / GPTCONB (7400h /
7500h)

15 14 13 12 11 10 9 8
Reserv. T2STAT T1STAT Reserv. Reserv. T2TOADC T2TOADC T1TOADC
0 0 0 0 1/0

7 6 5 4 3 2 1 0
T1TOADC TCOMPOE Reserv. Reserv. T2PIN T2PIN T1PIN T1PIN
1/0 1 0 1 0 1

Bit 14: Status do GP Timer2/ 4. Somente leitura.
Bit 13: Status do GP Timer1/ 3. Deve-se ler 1 devido a contagem progressiva destes
temporizadores.
Bits 10-9: Controla o incio da converso com u m evento do Timer2/ 4. Nenhum
evento inicia o ADC.
Bits 8-7: Controla o incio da converso com um evento do Timer1/ 3. Uma
interrupo de comparao do timer 1 inicia o ADC.
Bit 6: Habilita as sadas comparadoras.
Bits 3-2: Polaridade da sada comparadora d o GP Timer2/ 4. Ativo-baixo.
Bits 1-0: Polaridade da sada comparadora d o GP Timer1/ 3. Ativo-baixo.

T1PR / T3PR (7403h / 7503h): Os registradores de perod o so carregados com
210 (decimal) como valor nominal para 140 kHz, mas o registrador T3PR pode

Ca pt u lo 3

32
ser alterado para realizar o deslocamento dos pulsos de comando de um brao
em relao ao outro. Isto ser melhor explicado no captulo seg uinte.

Unidades de comparao: Cada mdulo gerenciador possui trs unidades tipo
full-compare que so responsveis por seis das oitos sadas PWM de cada um deles.
Neste projeto no sero utilizados sadas relacionadas aos registradores TxCMPR. As
unidades do tipo full-compare so um dos mais poderosos recursos dos perifricos
deste DSP. capaz de gerar pulsos de comando com temp o morto definido e sadas
complementares tendo sua razo cclica determinada por comparaes com os
temporizadores.
A Fig. 3.8 apresenta o diagrama de blocos das unidades de comparao.

Fig. 3.8 Diagrama de blocos das unidades comparadoras.
Sendo que:
Para EVA: x = 1, 2, 3; y = 1, 3, 5; z = 1;
Para EVB: x = 4, 5, 6; y = 7, 9, 11; z =2;
Como mencionado anteriormente, o LF2407 por possuir dois gerenciadores de
eventos independentes simplificou bastante a tarefa de gerar os pulsos para o conversor
FB-ZVS-PS. Desta forma pode-se fazer uso de duas unidades full-compare, cada uma
relacionada a um timer diferente (1 e 3). Como as sadas PWM 1-6 esto relacionadas ao
GP timer 1, a nica soluo caso no houvesse as sadas PWM 7-12 seria utilizar a sada
relacionada ao registrador T2CMPR (T2PWM). Logo, abriria-se mo da configurao de

Ca pt u lo 3

33
tempo mort o que a unidade de comparao possibilita e realizaria esta funo
externamente, o que encareceria o produto final, ou por software, o que no seria to
preciso.
Os registradores destas unidades utilizados no projeto so apresentados a seguir.

Compare Control Register A/ B - COMCONA / COMCONB (7411h / 7511h)

15 14 13 12 11 10 9 8
CENABLE CLD1 CLD0 SVENABLE ACTRLD1 ACTRLD0 FCOMPOE Reserv.
1 0 0 0 0 0 1

7 6 5 4 3 2 1 0
Reservado

Bit 15: Habilita a operao de comparao.
Bits 14-13: Condio de recarga do registrador de comparao CMPRx. Recarrega
o registrador na ocorrncia de um underflow em T1CNT/ T3CNT.
Bit 12: Habilita o modo space-vector PWM. Desabilitado.
Bits 11-10: Condio de recarga do ACTR. Recarrega o registrador na ocorrncia de
um underflow em T1CNT/ T3CNT.
Bit 9: Habilita as sadas comparadoras.

Compare Action Control Register A/ B - ACTRA / ACTRB (7413h / 7513h)

15 14 13 12 11 10 9 8
SVRDIR D2 D1 D0
CMP6ACT1
CMP12ACT1
CMP6ACT0
CMP12ACT0
CMP5ACT1
CMP11ACT1
CMP5ACT0
CMP11ACT0
0 0 0 0 0 1 0 1

7 6 5 4 3 2 1 0
CMP4ACT1
CMP10ACT1
CMP4ACT0
CMP10ACT0
CMP3ACT1
CMP9ACT1
CMP3ACT0
CMP9ACT0
CMP2ACT1
CMP8ACT1
CMP2ACT0
CMP8ACT0
CMP1ACT1
CMP7ACT1
CMP1ACT0
CMP7ACT0
1 0 0 1 0 1 1 0

Bit 15: Utilizado somente para o space-vector PWM.
Bits 14-13: Utilizado somente para o space-vector PWM.
Bits 11-0 : Polaridade dos pinos de sadas comparadoras CMP12 CMP1. Os pinos
PWM1 e PWM2 devem ser complementares assim como PWM7 e PWM8.
01 Ativo-baixo.

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34
10 Ativo-alto.

Dead-Band Timer Control Registers A/ B - DBTCONA / DBTCONB (7415h
/ 7515h)

15 14 13 12 11 10 9 8
Reservado DBT3 DBT2 DBT1 DBT0
0 1 0 1

7 6 5 4 3 2 1 0
EDBT3 EDBT2 EDBT1 DBTPS2 DBTPS1 DBTPS0 Reservado
0 0 1 0 0 1

Bits 11-8: Definem o valor do perodo dos 3 dead-band timers de 4 bits de cada
gerenciador. Combinado com o prescaler definem o tempo morto.
Bits 7-5: Habilitam os 3 dead-band timers relacionadas aos blocos de
comparao CMP6-1 e CMP12-CMP7. Desta forma esto habilitados para os pinos
PWM1, PWM2, PWM7 e PWM8.
Bits 4-2: Dead-band timer prescaler.
Com esta configurao, o temp o-morto ficou programado para 500 ns nas sadas
PWM e levando-se em conta que existe um circuito drive para comando dos
interruptores, o tempo-morto diretamente aplicado a estes foi de aproximadamente 380
ns.

CMPR1 / CMPR4 (7417h / 7517h): so configurados com o valor nominal igual
a 104 que corresponde a razo cclica de aproximadamente 50%, mas CMPR4
pode ser alterado para que o controle phase-shift seja realizado, em
decorrncia da alterao de T3PR.

Registradores de interrupes: so configurados de acord o com a interrupo que
se deseja na ocorrncia de um evento do gerenciador. So divididos em registradores d o
tipo mscara (mask) e do tipo flag.
Os registradores do tipo mscara definem quais interrupes esto habilitadas.
Neste projeto foi necessrio habilitar a interrupo de comparao do GP timer 1. Ela
controla o incio da converso A/ D e a chamada da interrupo que tratar os dados
adquiridos.

Ca pt u lo 3

35
Os registradores d o tipo flag atuam como sinalizao da ocorrncia de um
evento, cuja interrupo havia sido habilitada. Os bits que so setados devem ser
levados a zero novamente para que a interrupo possa ser identificada pelo processad or.
Os registradores de interrupes so os seguintes:
Tab. 3.4 Registradores de interrupo.
Registradores Flag Registradores Mask Mdulo EV
EVAIFRA (742Fh) EVAIMRA (742Ch) EVA
EVAIFRB (7430h) EVAIMRB (742Dh) EVA
EVAIFRC (7431h) EVAIMRC (742Eh) EVA
EVBIFRA (752Fh) EVBIMRA (752Ch) EVB
EVBIFRB (7530h) EVBIMRB (752Dh) EVB
EVBIFRC (7531h) EVBIMRC (752Eh) EVB
3.5.2. Converso Analgico-Digital (ADC)
Outro mdulo importante do conjunto de perifricos, o ADC do LF2407 apresenta
as seguintes caractersticas:
Tempo de converso 500 ns.
Converso A/ D em 10 bits.
16 canais de entrada multiplexados.
Capacidade de programar uma seqncia de canais a serem adquiridos e
modos de converso.
Uma das vantagens da famlia Lx240x em relao a F24x, alm do tempo de
converso reduzido, a possibilidade de realizar uma seqncia de converses. Ele possui
2 seqenciadores independentes de 8 converses (SEQ 1 e SEQ 2) que podem ser
cascatead os para 16 converses. Como o F24X s permitia 2 converses em seqncia,
ento, reduziu-se muito o tempo necessrio para reconfigurar o ADC para uma nova
aquisio. Quando h rudos de comutao nos sinais a serem controlados interessante
implementar um filtro digital atravs da mdia de 2 a 4 aquisies para minimizar este
efeito no controle, j que, diferentemente do sistema analgico, no sistema digital a
varivel amostrada se mantm como uma referncia constante para todas as aes de
controle durante todo o perod o de amostragem. Caso seja necessrio controlar mais de
uma varivel, o nmero de converses pode passar de 8. Neste projeto so monitorados
os sinais de tenso e corrente de sada fazendo uma mdia de 2 aquisies para cada
varivel, que nos testes de bancada apresentou melhores resultados.

Ca pt u lo 3

36
A Fig. 3.9 apresenta o diagrama de tempos em relao ao perodo de amostragem e
a Fig. 3.10 o diagrama de blocos do mdulo ADC.
KT
t(K) t(K+1)
T = 7,14 us
a
233ns 400ns
2 6 5
1us
1 - "Backup" de informaes (pilha).
2 - Configurao de registradores para aquisio de sinais.
3 - 2 Aquisies da imagem da tenso de sada.
1 3 4
1us 2,2us 1us
4 - 2 Aquisies da imagem da corrente de sada.
5 - Algoritmo: lgica de modulao e reconfigurao
6 - Restaurao de informaes.
de registradores.

Fig. 3.9 Diagrama de tempos.

Fig. 3.10 Diagrama de blocos do conversor A/D.
O LF2407 possui dois modos de aquisio:

Ca pt u lo 3

37
1) Modo ininterrupto: Realiza a converso dos n canais desejados
continuamente. Ao final da seqncia o seqenciador resetado ao CONV00
para uma nova srie. Esta foi a opo deste projeto.
2) Modo descontnuo (start/stop): Neste caso a seqncia no resetada
automaticamente. O registrador MAXCONV determina quantas aquisies da
seqncia sero realizadas. O trigger para cada conjunto de converses pode
ser dado por software, por uma interrupo do EVA ou EVB ou pelo pino
ADC SOC.
A descrio dos registradores utilizados apresentada a seguir.

ADC Control Register 1 - ADC TRL 1 (70A0h)

15 14 13 12 11 10 9 8
Reserv. RESET SOFT FREE ACQ PS3 ACQ PS2 ACQ PS1 ACQ PS0
0 1 0 0 0 0 0

7 6 5 4 3 2 1 0
CPS CONT RUN INT PRI SEQCASC CAL ENA BRG ENA HI/ LO STESTENA
0 1 1 0 0 0 0 0

Bit 14: Reseta todo o mdulo ADC e deve ser setado antes de iniciar a
configurao deste.
Bit 13-12: Define como se comporta o conversor A/ D quando ocorre a suspenso
de uma emulao. Da forma utilizada, completa a converso antes da suspenso.
Bits 11-8: Aquisition time window. Definem o fator de multiplicao do clock
do ADC. Fator utilizado = 1.
Bit 7: Define a freqncia base do clock do ADC. fCLK = fCPU.
Bit 6: Define o mod o de operao do seqenciador. Configurado para operar no
modo contnuo.
Bit 5: Baixa prioridade para a requisio de interrupo do ADC.
Bit 4: Define o seqenciador para operar em dois mdulos de 8 estados (SEQ1 e
SEQ2).
Bit 3: Habilita o modo calibrao. Desabilitado.
Bit 2: Fornece uma tenso de referncia para ser utilizad a no modo calibrao.

Ca pt u lo 3

38
Bit 1: Define a tenso de referncia para os modos de calibrao ou self-test. No
tem efeito se estas opes estiverem desabilitadas.
Bit 0: Habilita a funo self-test. Desabilitada.

ADC Control Register 2 - ADC TRL 2 (70A1h)

15 14 13 12 11 10 9 8
EVB SOC
SEQ
RST SEQ1/
STRT CAL
SOC SEQ1 SEQ1 BSY
INT ENA
SEQ1
INT ENA
SEQ1
INT FLAG
SEQ1
EVA SOC
SEQ1
0 0 0 0 0 1 0 1

7 6 5 4 3 2 1 0
EXT SOC
SEQ1
RST SEQ2 SOC SEQ2 SEQ2 BSY
INT ENA
SEQ2
INT ENA
SEQ2
INT FLAG
SEQ2
EVB SOC
SEQ2
0 0 0 0 0 0 0 0

Bit 15: Ativo apenas no modo cascateado.
Bit 14: Caso o modo de calibrao esteja desabilitado reseta o seqenciador 1 ao
estado CONV00. Caso esteja habilitado inicia o processo de calibrao.
Bit 13: Configura o trigger do seqenciador 1 (SEQ1) a ser fornecido por
software.
Bit 12: Este bit setado se uma converso estiver em progresso. Somente leitura.
Bits 11-10: Da forma que est configurado requisita uma interrupo
imediatamente quando INT FLAG SEQ1 setado.
Bit 9: Indica se ocorreu uma interrupo do ADC para o SEQ1. Deve ser levado a
zero aps uma converso.
Bit 8: Habilita SEQ1 ou SEQ a ser iniciado por um evento do EVA.
Bit 7: Desabilita SEQ1 a ser iniciado por um sinal do pino ADCSOC.
Bit 6: Reseta o seqenciador 2 (SEQ2) ao estado CONV08.
Bit 5: Configura o trigger do SEQ2 a ser fornecido por software.
Bit 4: Este bit setado se uma converso estiver em progresso. Somente leitura.
Bits 3-2: Da forma que est configurado desabilita uma requisio de interrupo.
Bit 1: Indica se ocorreu uma interrupo do ADC para o SEQ2. Deve ser levado a
zero aps uma converso.
Bit 0: Desabilita SEQ2 a ser iniciado por um evento do EVB.

Ca pt u lo 3

39
Maximum Conversion Channels Register - MAX CONV (70A2h)

15 14 13 12 11 10 9 8
Reservado

7 6 5 4 3 2 1 0
Reserv.
MAX
CONV2_2
MAX
CONV2_1
MAX
CONV2_0
MAX
CONV1_3
MAX
CONV1_2
MAX
CONV1_1
MAX
CONV1_0
0 0 0 0 0 1 1

Bits 6-4: Definem o nmero de converses para SEQ2.
Bit 3: utilizado junto com os bits 2-0 se o modo cascateado estiver habilitado.
Bits 2-0: Definem o nmero de converses para SEQ1.
O nmero mximo de converses igual ao valor carregado nos bits do
registrador mais 1.

ADC Input Channel Select Sequencing Control Registers - CHSELSEQn
(70A3h / 70A4h / 70A5h / 70A6h)

15-12 11-8 7-4 3-0
CHSELSEQ1 CONV03 CONV02 CONV01 CONV00

Cada um dos 16 canais pode ser selecionado preenchendo os camp os CONVn com
valores de 0000b a 1111b. Como foram necessrias 4 converses, 2 para a amostra de
tenso e duas para a amostra de corrente, logo apenas o CHSELSEQ1 foi utilizado.

ADC Conversion Result Buffer Registers - RESULT15-RESULT0: Estes
registradores contm o valor de cada converso realizada. O resultado fica
registrado nos 10 bits mais significativos.
3.5.3. Portas I/O e pinos de dupla funo
As portas I/ O so indispensveis quando se deseja monitorao e sinalizao de
um equipamento. Isto no est sendo realizado neste projeto, mas os registradores

Ca pt u lo 3

40
relacionados a este perifrico devem ser configurados, pois eles definem quais funes as
portas I/ O vo realizar e de que forma.
Os registradores podem ser divididos em dois blocos so apresentados na Tab. 3.5:
MCRx : Controlam a seleo entre a funo primria de um pino ou a funo
I/ O de propsitos gerais.
PxDatDir: Controlam os estados dos pinos I/ O.
Tab. 3.5 Registradores de controle das portas I/O.
Endereo Registrador Descrio
7090h MCRA I/ O MUX Control Register A
7092h MCRB I/ O MUX Control Register B
7094h MCRC I/ O MUX Control Register C
7098h PADATDIR I/ O Port A Data and Direction Register
709Ah PBDATDIR I/ O Port B Data and Direction Register
709Ch PCDATDIR I/ O Port C Data and Direction Register
709Eh PDDATDIR I/ O Port D Data and Direction Register
7095h PEDATDIR I/ O Port E Data and Direction Register
7096h PFDATDIR I/ O Port F Data and Direction Register

As funes primrias selecionadas neste projeto foram:
PWM1, PWM2, PWM7, PWM8 e CLOCKOUT.
Como as sadas I/ O no foram utilizadas os registradores de controle dos estados
dos pinos I/ O foram configurados definindo todas as portas como sada em estado baixo.
3.5.4. Outros registradores configurados
WD Timer Control Register WDCR (7029h)

7 6 5 4 3 2 1 0
WDFLAG WDDIS WDCHK2 WDCHK1 WDCHK0 WDPS2 WDPS1 WDPS0
0 1 1 0 1 0 0 0

Bit 7: Indica se houve reset causado pelo WD timer.
Bit 6: 1 Desabilita o watchdog.
Bits 5-3: Deve ser escrito como 101
Bits 2-0: Fator de multiplicao do clock do WD timer.

Ca pt u lo 3

41
System Control and Status Register 1 SCSR1 (7018h)

15 14 13 12 11 10 9 8
Reserv. CLKSRC LPM1 LPM0 CLK PS2 CLK PS1 CLK PS0 Reserv.
0 0 0 0 1 1

7 6 5 4 3 2 1 0
ADC
CLKEN
SCI
CLKEN
SPI
CLKEN
CAN
CLKEN
EVB
CLKEN
EVA
CLKEN
Reserv. ILLADR
1 0 0 0 1 1 0 1

Bit 14: Seleciona o sinal imposto ao pino CLKOUT. Da forma que foi configurado
CLKOUT = CPU Clock.
Bits 13-12: Selecionam qual mod o low-power acionado quando a CPU executa
a instruo IDLE.
Bits 11-9: Selecionam o fator de multiplicao do PLL clock.
Bit 7: Habilita o clock do mdulo ADC.
Bit 6: Habilita o clock do mdulo SCI. Desabilitado.
Bit 5: Habilita o clock do mdulo SPI. Desabilitado.
Bit 4: Habilita o clock do mdulo CAN. Desabilitado.
Bit 3: Habilita o clock do mdulo EVB.
Bit 2: Habilita o clock do mdulo EVA.
Bit 0: Detecta se houve algum endereamento ilegal. Deve ser levado a zero na
seqncia de inicializao.

System Control and Status Register 2 SCSR2 (7019h)

15 14 13 12 11 10 9 8
Reservado

7 6 5 4 3 2 1 0
Reservado
WD
OVERRIDE
XMIF
HI-Z
BOOT EN MP/ MC DON PON
0 0 0 1 0 0

Bit 5: Habilita o programador a desabilitar o WD timer atravs do bit WDDIS d o
WDCR. Para isto deve ser carregado com zero.
Bit 4: Sinais XMIF em modo normal.

Ca pt u lo 3

42
Bit 3: Habilita o espao 0000h 00FFh para a Boot ROM e desabilita a memria
FLASH. Desabilitado.
Bit 2: Mapeia os endereos da memria de programa 0000h 7FFFh na memria
externa.
Bits 1-0: Desabilita a SARAM e mapeia seu espao na memria externa.

Interrupt Flag Register IFR (0006h)

15-6 5 4 3 2 1 0
Reservado INT6 Flag INT5 Flag INT4 Flag INT3 Flag INT2 Flag INT1 Flag
0 0 0 0 1 0

Bits 5-0: INT6 INT1 flags.
0 Nenhuma interrupo pendente.
1 Ao menos 1 interrupo pendente.
Deve-se escrever 1 no bit da interrupo que foi requisitada. A interrupo de
comparao do timer 1 pertence a INT2.

Interrupt Mask Register IFR (0004h)

15-6 5 4 3 2 1 0
Reservado INT6 Mask INT5 Mask INT4 Mask INT3 Mask INT2 Mask INT1 Mask
0 0 0 0 1 0

Bits 5-0: INT6 INT1 masks.
0 INTx est mascarada.
1 INTx no est mascarada.
Os bits do IMR no so afetados por um reset.

Wait-State Generator WSGR (FFFFh)

15-11 10-9 8-6 5-3 2-0
Reservado BVIS ISWS DSWS PSWS
00 001 000 000

Bits 10-9: Visibilidade do barramento de dados e de programa.

Ca pt u lo 3

43
Bits 8-6: Definem o nmero de wait -states para o I/ O space.
Bits 5-3: Definem o nmero de wait -states para o Data space.
Bits 2-0: Definem o nmero de wait -states para o Program space.
O nmero mnimo de wait -states igual a 0 e o mximo igual a 7.
Deve-se fazer uso da instruo OUT, para carregar este registrador com uma
constante.
3.6. Concluso
O processador DSP TMS320LF2407, como apresentado neste captulo, se mostra
extremamente bem adaptado para aplicao no controle do conversor FB-ZVS-PS. Alta
velocidade de processamento e de converso de dados e uma vasta opo de recursos de
software dedicados para utilizao no controle de conversores estticos formam a base
para sua escolha. Alm disso, a necessidade particular de dois pares de sada PWM
relacionados a dois temporizadores diferentes para gerao d os pulsos de comando dos
interruptores dos braos do conversor garante a indicao do processador.
Este captulo, alm de apresentar as principais caractersticas do processador
empregado e identificar as razes da sua utilizao neste trabalho, tem a inteno de
servir como base de fcil consulta, no s para reproduo deste projeto de controle, mas
tambm para elaborao de novos projetos, visto que as definies dos principais
registradores relacionad os ao controle de conversores estticos so detalhadamente
explanadas.

Ca pt u lo 4

44
Captulo 4
Estratgia de Comando
4.1. Introduo
Como apresentado no Captulo 2, a tcnica de modulao empregada para o
controle das variveis de sada do conversor FB-ZVS-PS a de deslocamento de fase
(pulso) ou phase-shift. Atualmente, como o controle analgico, os pulsos so gerados
pelos integrados da famlia Phase-Shift Resonant Controllers (Unitrode/ Texas
Instruments). Entre eles pode-se citar o UC3875, o UC3895 e o UC3879. Este ltimo vem
sendo utilizado com freqncia no laboratrio para aplicaes em unidades retificadoras.
A partir do estudo do funcionamento dos componentes desta famlia, ser traada a
estratgia para gerao dos pulsos com controle phase-shift a partir do DSP. Testes da
estrutura de potncia em malha aberta foram realizados e sero apresentados para
comprovar a eficincia da tcnica.
4.2. Estudo do funcionamento dos integrados da famlia Phase-
Shift Resonant Controllers
Os integrados da famlia Phase-Shift Resonant Controllers tm a funo de
controlar o estgio de potncia de um conversor em ponte completa deslocando o pulso
de comando de um brao em relao ao outro. Este controle pode ser feito com o
conversor operando tanto no modo tenso como no mod o corrente. Sobre o integrado
UC3879 pode-se citar como suas principais caractersticas os seguintes itens:
Freqncia de operao = at 300 kHz.
Razo cclica nominal = 50 %.
Ajuste simples de tempo morto.
Realiza partida progressiva.
Capacidade de corrente das sadas PWM de at 100 mA.

Ca pt u lo 4

45
A Fig. 4.1 apresenta o diagrama de blocos deste integrado.

Fig. 4.1 Diagrama de blocos do circuito integrado UC3879.
A partir do diagrama apresentado p ode-se identificar como definida a lgica de
gerao dos pulsos para o controle tipo phase-shift. Diferentemente da modulao
PWM tradicional, a comparao entre a tenso de controle e a dente-de-serra no define a
razo cclica do pulso de comando (sempre com largura de 50%), mas sim o percentual de
deslocamento entre os comandos dos dois braos. A Fig. 4.2 exemplifica como estes
integrados definem os pulsos de comando dos interruptores S1 e S2 (Fig. 2.1),
desconsiderando o efeito do temp o morto. As sadas do integrado correspondentes so
OUTA e OUTC. Ainda, nesta figura, so apresentados os sinais dente-de-serra de
comparao e o sinal de sada do compensador (u (t)).

Ca pt u lo 4

46
T
OUTA (S1)
OUTC (S2)
f
S
2 x f
S
u (t)
t
t

Fig. 4.2 Tenso de controle e o deslocamento de fase.
O pulso de comand o de S1 est apresentado na parte superior da Fig. 4.2. Este
independente de qualquer varivel e apresenta sempre o formato mostrado. O comando
do outro brao deslocado no tempo atravs da comparao do sinal de controle com
uma dente-de-serra com o dobro da freqncia de comutao. Os pontos de encontro
definem a alternncia entre os estados do sinal. Se a tenso de controle igual a zero o
sinal no ponto Vs (Fig. 2.1) apresenta razo cclica igual a zero, se for igual ao pico da
dente-de-serra o sinal apresenta razo cclica mxima. Pode-se definir o deslocamento
percentual a partir da Eq. 4.1.

%
T
200
(Eq. 4.1)

Neste momento, pode-se identificar o principal problema do emprego deste
integrado. Como na prtica o sinal de controle no to bem definido como o
apresentado na Fig. 4.2, comum os pulsos de comando controlados no apresentarem
razo cclica fixa em 50%. A conseqncia disto se constata nas variveis de sada do
conversor que sofrem maiores oscilaes e no desempenho do transformador que passa a
apresentar uma componente contnua de fluxo magntico.
Uma das caractersticas importantes deste integrado, e que deve ser implementada
no DSP, o fato de ele realizar uma partida progressiva. Neste caso a tenso de controle

Ca pt u lo 4

47
evolui progressivamente de zero at o seu valor nominal, bem como a razo cclica
medida no ponto Vs.
Uma vantagem que o DSP pode apresentar a menor variao da freqncia de
comutao, visto que os integrados dedicados desta famlia so sensveis a maiores
variaes de temperatura. Ainda que o UC3879 apresente um melhor desempenho neste
critrio em relao aos outros integrados, se espera um resultado superior utilizando esta
tcnica digital. Por outro lado, o DSP utilizado no atende a capacidade de corrente de
sada fornecida pelo UC3879. Como apresentado no Captulo 3, o DSP TMS320LF2407
possibilita a corrente mxima de 4 mA. Para o circuito de comando deve-se utilizar um
buffer com maior capacidade de corrente.
4.3. Estratgia para realizar o controle Phase-Shift utilizando o
DSP TMS320LF2407
A idia inicial ao se comear os estudos sobre o processador a ser empregado era
de reproduzir a funo dos integrados citados em 4.2, como o UC3875 ou o UC3879, e
corrigir as suas deficincias. Porm, embora o DSP seja bastante verstil e poderoso, no
h um mtodo de se utilizar os seus gerenciadores de eventos para realizar comparaes
como as que definem o deslocamento d os pulsos de comandos nos integrados dedicados.
Ou seja, no possvel definir um sinal PWM de freqncia f a partir de uma dente-de-
serra de freqncia 2 x f. Desta forma, para reproduzir a operao daqueles integrados,
seria necessrio utilizar portas I/ O e conseqentemente tornar a utilizao do processador
menos eficiente e o programa susceptvel a problemas quanto a chamada de interrupes
em momento de troca de estado de pulsos. Utilizando os perifricos, a atualizao dos
estados dos pulsos de comando se torna menos dependente da programao e a definio
do tempo morto muito mais simplificada.
A tcnica prop osta neste trabalho dispensa o uso de uma dente-de-serra com o
dobro da freqncia de comutao que a base de toda a operao dos integrados
dedicados e realiza o deslocamento dos pulsos de comando de um brao em relao ao
outro aumentando ou diminuindo a freqncia desta nova dente-de-serra, que tem como
base a prpria freqncia de comutao.
Assim como realizado nos integrados dedicados, o comando de um brao fixo,
com razo cclica igual a 50 % (exceto o tempo morto necessrio). O sinal de comando do

Ca pt u lo 4

48
outro brao, que anteriormente era definido atravs da comparao de um sinal de
controle com uma dente-de-serra com o dobro da freqncia de chaveamento utilizando
uma tcnica no convencional em relao modulao PWM tradicional, agora volta a
utilizar o mtodo tradicional comparando um valor de controle a um contador que atua
como uma dente-de-serra digital. No DSP, a freqncia de um sinal dente-de-serra
definida pela contagem do temporizad or em relao a sua freqncia de clock. A razo
cclica do pulso definida pela comparao de um valor alocado em um registrador
especfico contagem do temporizador. Como a razo cclica desejada 50 %, logo deve-
se configurar este registrador com metade d o valor da contagem. Tudo isto realizado
para o comando dos dois braos, porm um sinal de controle lido do conversor A/ D e
parametrizado entre 0 e a metade do valor mximo da contagem define o deslocamento
dos pulsos de um dos braos em relao ao outro. Basicamente, se o valor de comparao
parametrizado for igual a zero no h deslocamento entre os pulsos e a razo cclica no
ponto Vs igual a zero. Se o valor igual a metade do valor mximo da contagem, o
deslocamento mximo e a razo cclica no ponto Vs igual a 1 (exceto o tempo mort o
desejado). A comparao no realizada diretamente com o mximo valor da contagem,
como usualmente utilizado no controle analgico tradicional, porque como o intervalo de
pulso positivo corresponde a metade do perod o completo, ento, o deslocamento
mximo entre os pulsos deve ter o intervalo de metade de um perodo.
Porm a estratgia consiste no modo como o pulso se desloca no tempo.
estabelecida uma varivel de referncia que determina a situao atual de deslocamento.
Se o valor de comparao maior que esta referncia, significa que o pulso deve se
deslocar no sentido 0 a 100 % e vice-versa. A referncia incrementada ou decrementada
de uma unidade a cada perodo de comutao (aquisio) at que a comparao entre os
dois valores resulte em zero e se defina o deslocamento desejado. Em termos de gerao
de sinal, para se deslocar um pulso em um determinado sentido em relao ao outro basta
incrementar ou decrementar o registrador de perodo (TxPR), correspondente a este
pulso, de uma unidade, at que a igualdade se estabelea e ento se configura este
registrador com o valor nominal da freqncia desejada. Para garantir a razo cclica de
50 % deve-se fazer o mesmo com o registrador de comparao dos pulsos PWM (CMPRx).
A seguir apresentado um diagrama de blocos simplificado do funcionamento do
programa, onde Tc e Dc so os valores empregados nos registradores de perod o e razo
cclica que definem a forma de onda das sadas PWM do DSP.

Ca pt u lo 4

49
Sada do
compensador PI
U(k)
Comparao com referncia de
deslocamento ( REF = 0 )
inic
= 0
Restaura os valores
de perodo e razo cclica
dos pulsos de comando
Tc = 210 Dc = 104
= 0
< 0
REF = REF - 1
Tc = Tc - 1
Dc = Dc - 1
> 0
REF = REF + 1
Tc = Tc + 1
Dc = Dc + 1
Retorno da interrupo

Fig. 4.3 Diagrama de blocos do algoritmo que define o deslocamento dos pulsos de comando
de um brao em relao ao outro.
As Figs. 4.4 e 4.5 exemplificam a idia proposta apresentando os pulsos de
comando d os interruptores S1 e S2. Os valores de contagem e comparao so meramente
demonstrativos para facilitar a compreenso e no representam os valores adotados no
projeto.

0 5 10 15 20 25 30 35 40
S1
0 5 10 16 21 27 32 38 43
S2
Timer1
Timer3

Fig. 4.4 Deslocamento positivo do pulso.

Ca pt u lo 4

50
40 45 50 55 60 65 70 75 80
S1
77 45 50 55 59 64 68 73 82
S2
Timer1
Timer3

Fig. 4.5 Deslocamento negativo do pulso.
Embora a tcnica se baseie no aumento ou diminuio da freqncia de comutao
de um dos braos, a implementao no deve apresentar problemas, pois para a
freqncia de trabalho de 140 kHz a variao de aproximadamente t 700 Hz. Os
integrados dedicados, j mencionados, tm uma variao de freqncia bem superior.
Dessa forma pde-se obter um sinal de comando d os interruptores no qual o
intervalo de conduo de cada um deles exatamente igual e a razo cclica se aproxima
muito de um valor fixo em 50 %.
Outra vantagem desta tcnica que a partida progressiva automtica, j que o
valor de referncia incrementad o de um em um at o ponto de equilbrio. Porm, pela
freqncia elevada, a atualizao da razo cclica muito rpida e portanto necessrio
fazer o controle da rapidez em que isto ocorre para que o deslocamento d os pulsos seja
suave.
Para atender aos valores realmente empregados no DSP deve-se recorrer s Eqs.
4.2 e 4.3. A Eq. 4.2 define o valor a ser carregado n o registrador de perodo (TxPR).

3 , 214
33 , 33
14286 , 7

ns
s
T
T
TxPR
CLOCK
S

(Eq. 4.2)

TS corresponde ao perodo de comutao. Como uma contagem corresp onde a um
perodo de clock, sabe-se quantas contagens so necessrias para se atingir o perod o

Ca pt u lo 4

51
desejado. Como o registrador definido com um nmero inteiro deve-se adotar TxPR =
214. Para uma razo cclica de 50 % adota-se CMPRx = 107. Com os ajustes realizados na
prtica, os valores empregados em TxPR e CMPRx foram respectivamente 210 e 104.
Como o mximo valor do sinal de controle a metade do pico da dente-de-serra,
ou no caso do DSP a metade d o valor da contagem, sabe-se que o sinal de controle se
encontra entre 0 e 104. No Captulo 3 foram apresentadas a caracterstica do conversor
A/ D e a equao que define o valor convertido. Como o mximo valor em decimal que se
pode obter de uma converso A/ D 1023 (3,3 V), logo 104 corresponderia a uma tenso
muito baixa e conseqentemente susceptvel a rudos. Para reduzir esta interferncia e
aproveitar melhor a escala, o valor convertido dividido por 8, que corresp onde a simples
rotao de bits, e depois aplicado na comparao. Logo a Eq. 4.3 define o valor mximo do
sinal externo aplicado no conversor A/ D.

V
TxPR
V
MAX comp
71 , 2
1023
3 , 3
8
2
210
1023
3 , 3
8
2

(Eq. 4.3)

Aps caracterizar tod os os valores de registradores a serem empregados pode-se
implementar a programao e iniciar a fase de testes.
4.4. Resultados experimentais
Para validar a tcnica de gerao de pulsos com controle phase-shift aplicado
pelo DSP TMS320LF2407, ser feito primeiramente a operao d o conversor em malha
aberta. O deslocamento dos pulsos ser controlado manualmente atravs de uma fonte de
tenso que fornecer o sinal de comparao, fazendo o papel do sinal de controle da sada
de um compensador.
Primeiramente so apresentadas as formas de onda dos pulsos de comando dos
interruptores S1 e S2. A Fig. 4.6 apresenta estes pulsos de comando com um deslocamento
relativo a uma tenso de controle de 1,14 V (razo de deslocamento = 42%). A Fig. 4.7
apresenta os pulsos completamente deslocad os, sendo que a tenso aplicada foi igual a 3V
o que mostra que o programa limita o deslocamento a 100 %.

Ca pt u lo 4

52
(G2)
(G1)

Fig. 4.6 Pulsos de comando de S1 e S2 (Vc = 1,14 V).

(G1)
(G2)

Fig. 4.7 - Pulsos de comando de S1 e S2 (Vc = 3 V).
O tempo morto programado (DBTCONx) foi de 500 ns. Porm devido ao efeito do
driver de acionamento e dos transformadores de pulsos este valor pode ficar um pouco
alterado. A Fig. 4.8 mostra que o tempo morto extremamente aceitvel.

Ca pt u lo 4

53
(G2)
(G4)

Fig. 4.8 Anlise do tempo morto entre interruptores de um brao.
Aps os testes sobre o controle e qualidade dos pulsos de comando, iniciou-se os
testes em malha aberta do conversor. Neste captulo sero analisadas apenas as formas de
onda referentes s caractersticas de sada, pois uma anlise mais completa do
funcionamento da estrutura ser feita no Captulo 6. As aquisies foram colhidas para as
seguintes caractersticas do conversor.
Tenso de entrada = 400 V;
Tenso de sada = 57,8 V;
Corrente de sada = 3 A;
A Fig. 4.9 apresenta as formas de onda de tenso na sada do retificador de onda
completa em ponto mdio e da fonte de alimentao para uma carga igual a 3 A.

Ca pt u lo 4

54
(V )
sada
(Vs)

Fig. 4.9 Tenso no ponto Vs e t enso de sada.
A razo cclica projetada para potncia nominal igual a 87 %, mas devido
reduo da carga ela apresentou a caracterstica medida, igual a 66,2%.
4.5. Concluso
Foi apresentada neste captulo a estratgia para realizao do controle do
conversor FB-ZVS-PS atravs do processador d igital de sinais TMS320LF2407, que se
baseia no deslocamento de fase dos pulsos de comando. O objetivo era adaptar o
funcionamento dos integrados da famlia Phase-Shift Resonant Controllers
(Unitrode/ Texas Instruments), como o UC3879, ao processador digital buscando sempre a
maximizao d os recursos dos perifricos, garantindo a otimizao do cdigo d o
programa.
Dentro desta proposta o resultado foi bastante satisfatrio. A partir da anlise dos
resultados experimentais, observou-se que a estratgia conseguiu abordar todas as
principais caractersticas que os integrados dedicados ofereciam e, ainda, solucionar
algumas imperfeies.
O prximo passo evoluir para uma fase de testes d o sistema em malha fechada e,
em seguida, analisar e comparar os resultados obtidos aos sistemas de controle analgico.
O desenvolvimento de uma tcnica digital para a realizao de modulao por
deslocamento de fase no til apenas para a concluso deste trabalho. Alm disso, esta

Ca pt u lo 4

55
tcnica simplesmente prope uma soluo para fazer o controle de uma estrutura
qualquer utilizando o controle phase-shift via DSP e isto bastante atrativo do ponto de
vista que diversas estruturas, como por exemplo o conversor CC-CC Trs-Nveis, fazem
uso desta tcnica.

Ca pt u lo 5

56
Captulo 5
Projeto do Sistema de Controle
5.1. Introduo
Durante os ltimos anos, no s os processos industriais, mas tambm diversos
equipamentos passaram por diversas transformaes no que diz respeito s tcnicas de
controle. O desenvolvimento de mtodos e ferramentas para modelagem matemtica,
anlise e projeto dos sistemas de controle tiveram papel fundamental nesse processo.
Para que se possa realizar o controle de qualquer sistema necessrio identificar
seus agentes. O processo bsico de controle, manual ou automtico, apresentado na Fig.
5.1.

SISTEMA MEDIO ATUAO
CONTROLE

Fig. 5.1 Esquema geral de controle.
Embora os mtodos de modelagem e anlise matemtica tenham transformado
todos os agentes deste sistema, foram os blocos de medio, controle e atuao que
principalmente sofreram alteraes estruturais ao longo d o tempo. Atualmente, a
necessidade do mercad o de tornar os sistemas de controle mais flexveis, robustos e
precisos vem alterando a configurao destes blocos, principalmente, quando se deseja a
aplicao de controle digital. Nos processad ores digitais, com exceo do sensor e dos
circuitos de drive, as tarefas de medir, controlar e acionar so realizadas pela mesma
estrutura. Desta forma, um novo vocabulrio foi se incorporando ao universo de controle,

Ca pt u lo 5

57
pois a natureza d os novos sinais a serem trabalhados sinais discret os por si s j
indicava mudanas radicais nas tcnicas utilizadas.
Um ponto de partida para o entendimento destas mudanas pode ser a anlise no
tempo. Todos os sinais relacionados aos sistemas de controle so funes do tempo, sejam
funes contnuas ou discretas. Diferentemente dos sistemas contnuos, nos sistemas
discretos os intervalos so divididos em um nmero contvel de pontos. Um caso
particular e muito importante dos sistemas discretos so os sistemas amostrad os onde o
tempo um mltiplo inteiro do perod o de amostragem escolhido. Na prtica comum
trabalhar com combinaes de sistemas e desta forma necessrio se criar interlocutores
entre eles para que o resultado seja o desejado.
Considerando o modelo da planta ou o sistema a ser controlad o como uma funo
contnua, para que o controle digital seja empregado, trs novos elementos devem ser
inseridos no processo para transformar o sinal contnuo da sada da planta para um sinal
amostrado. O amostrador, operando a uma freqncia de amostragem definida pelo
clock do processador, discretizar o sinal contnuo. O conversor A/ D sincronizado com
o amostrador transforma o sinal analgico em u m valor numrico a ser manipulado na
malha de controle (equaes diferenas). Da mesma forma necessrio adaptar o valor
numrico da sada da malha de controle a um sinal analgico de controle da planta. O
conversor D/ A realiza esta funo, mas como opera sincronizado ao clock deve ser
cascatead o a um sustentador do valor convertido. muito comum utilizar o sustentador
em degraus ou sustentador de ordem zero (zero order holder ZOH).
Para exemplificar estas alteraes nos agentes bsicos apresentad a a Fig. 5.2.

Pla n t a
G(s )
Sen s or
1
C(s )
u (t )
e(t ) +
-
r(t ) y(t )
Con t rola dor con t n u o
Sen s or
1
Eq. a diferen a s
u (kt )
e(kt ) +
-
r(t )
Pla n t a
G(s )
y(t )
Con t rola dor digit a l
T
Amos t ra dor
A/ D
Clock
y(kt )
D/ A e
ZOH
u (t )

Fig. 5.2 Diagrama de blocos dos sistemas de controle contnuo e discreto.

Ca pt u lo 5

58
O controle digital, ponto-chave deste trabalho, vem cada vez mais ganhando
espao no mercado justamente por possibilitar ao sistema as caractersticas desejadas para
atuar em um mundo competitivo e bastante normatizado. A utilizao de processad ores e
microcontrolad ores digitais na Eletrnica de Potncia tambm vem crescendo e abrindo
um leque de opes antes deixadas de lado na utilizao d o controle analgico. No incio,
o controle digital utilizando processadores como os da famlia TMS320Lx240x vinha
sendo empregado, principalmente, para acionamento de motores. Porm a insero destas
tcnicas para controle de fontes chaveadas vem se mostrando muito promissora, j que
exigido das fontes atuais monitorao e alarme, comunicao serial, aprovao em
diversas normas, dentre outros.
5.2. Anlise das caractersticas do sistema digital
O sistema que este trabalho se prope a controlar um sistema hbrido, sistema
contnuo controlado por um sistema discreto. Embora as fontes chaveadas se comp ortem
de forma no-linear devido comutao e s diferentes etapas de operao, a sua
modelagem, como apresentada no Captulo 2, tradicionalmente obtida atravs de uma
linearizao sobre o ponto de operao. Desta forma a funo de transferncia da planta
se torna uma funo contnua que no caso do conversor FB-ZVS-PS pode ser aproximada
a funo de transferncia do conversor Buck ou a de um filtro LC com determinado
ganho.
Como o projeto de controle se baseia, principalmente, na anlise dos modelos
matemticos, logo necessrio antes de tudo conhecer o que foi agregado ou perdido ao
sistema de controle na migrao do sistema contnuo para o digital.
O primeiro ponto a ser abordad o a necessidade de se trabalhar com um sinal
amostrado. As duas questes fundamentais para conhecer o fenmeno da amostragem
so:
Qual o erro associado amostragem do sinal contnuo?
O que se deve fazer para manter este erro dentro de uma margem adequada?
Seja um sinal contnuo y(t), o sinal amostrado y(kT) ser um pulso contnuo de
largura t e amplitude y(kT). Empiricamente pode-se dizer que se fossem realizadas
infinitas amostragens de um determinado sinal, ou seja o intervalo de amostragem
tendendo a zero, este seria reconstitudo de forma completa e a sua fidelidade atingiria o

Ca pt u lo 5

59
grau mximo. Porm o amostrador na prtica no possui esta capacidade e uma
freqncia de amostragem finita deve ser escolhida. Esta escolha deve se basear no
teorema da amostragem de Nyquist (ou Shannon para a rea de telecomunicaes).
Teorema: Se a transformada de Fourier de um sinal contnuo y(t) nula para todo
f > fO, sendo fO a maior componente em freqncia deste, ento y(t) pode ser determinada
de forma nica a partir de suas amostras y(kT) se a freqncia de amostragem escolhida
for maior ou igual ao dobro de fO.
Na prtica os sinais utilizados possuem um espectro no limitado o que levaria a
um perodo de amostragem prximo de zero. Porm, como a energia principal destes
sinais est concentrada em freqncias menores, possvel realizar uma amostragem
eficiente.
Outra conseqncia deste teorema o fenmeno de aliasing. Ele corresponde ao
solapamento do espectro do sinal original, ou seja, freqncias maiores que a metade da
freqncia de amostragem (fN - freqncia de Nyquist) aparecem superpostas a outras
freqncias devido caracterstica circular das funes trigonomtricas e
j.
= cos (.t) +
j.sen (.t). Para evitar este efeito, um filtro passa-baixa com freqncia de corte projetada
para atenuar substancialmente sinais acima de fN deve ser inserido no sistema. A este
filtro se d o nome de filtro anti-aliasing.
+
-
R
F2
C
F1
R
F1
V
sensor
R
F3
V
c

Fig. 5.3 Filtro anti-aliasing.
Da forma como foi analisada a questo da amostragem, conclui-se que a
freqncia de 140 kHz que ser empregada pelo conversor A/ D do kit DSP suficiente
para reproduzir o sinal de sada do conversor.
Alm do fenmeno da amostragem, a insero de um sustentador (ZOH) para
conectar um sistema discreto a um sistema contnuo deve ser analisada. O sustentador
tem a funo de manter por um determinado perodo de clock a tenso de controle

Ca pt u lo 5

60
convertida pelo D/ A. Como o LF2407 j possui sadas PWM (atuador), a funo do
sustentador acontece de forma automtica, visto que a atualizao dos registradores de
controle das sadas PWM s ocorre uma vez a cada perodo de clock. Analisando
matematicamente sua insero no sistema chega-se na seguinte representao [16]:

( ) ( )
( )
'

s
s G
Z z - 1 z ZOH_G
1 -
(Eq. 5.1)

Este efeito provoca um atraso do sinal u(t) sustentado em relao ao sinal
decorrente de um controlador analgico. Aproximando o sinal u(t) por uma mdia do
sinal u(kT) o atraso obtido de TCLOCK/ 2. No domnio s pode-se aproximar o modelo
matemtico de ZOH por:

( )
CLOCK
CLOCK
T
2
s
T
2
s ZOH
+
(Eq. 5.2)

Na etapa de projeto ser detalhado como o mdulo ZOH foi abordado.
Para finalizar esta anlise das caractersticas d o sistema digital preciso comentar
sobre os efeitos de qantizao. Embora o LF2407 possua um conversor A/ D de boa
resoluo (10 bits), registradores do barramento de dados de 16 bits e registradores de
soma e produto de 32 bits, ainda assim a resoluo dos dados manipulados no como no
sistema analgico. A resoluo p ercentual pode ser definida pela Eq. 5.3.

Res olu o% = 2
-n
x 1 00
(Eq. 5.3)

Sendo n o nmero de bits associado.
O efeito da qantizao aparece na converso A/ D, no truncamento de
multiplicaes e no armazenamento de parmetros. Como o LF2407 um processad or em
ponto-fixo suas grandezas numricas so valores inteiros positivos ou negativos. Um
processador em ponto-flutuante pode alterar a resoluo da multiplicao e do
armazenamento de parmetros de acordo com a magnitude do valor de trabalho. Desta
forma, para minimizar os efeitos da qantizao, os processad ores desta famlia possuem
algumas facilidades que lhes permitem simular a operao em ponto-flutuante
melhorando a qualidade dos resultados sem comprometer o cdigo.

Ca pt u lo 5

61
A esta forma de representao numrica se d o nome de formato Q [11]. Este
formato pode variar de Q15 a Q0. Isto representa a posio de um ponto imaginrio, por
exemplo:
Tab. 5.1 Representao numrica no formato Q.
Formato Q0
1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 .
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Valor numrico = 32768

Formato Q15
1 . 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
Valor numrico = 1

Os valores numricos so apresentados no formato decimal e no esto
considerando a representao no modo complemento-2 onde o bit 15 o bit de sinal.
Do mesmo modo, o valor de cada bit a esquerda do pont o dado pela Eq. 5.4.

(Va lor d o bit n ) x 2
n

(Eq. 5.4)
O valor de cada bit a direita do ponto obtido atravs da Eq. 5.5.

(Va lor do bit n ) x 2
- n

(Eq. 5.5)

A facilidade em utilizar este formato que este processador possui um modo de
deslocamento de bits de um produto, como apresentado na tabela 3.2, que torna
automtico certos procedimentos necessrios ap s uma multiplicao. Por exemplo, como
ser apresentado posteriormente, as constantes de multiplicao dos erros das equaes
diferenas do controlador digital deste trabalho so valores fracionrios. Para represent-
las com a melhor preciso possvel, fazendo uso da funo SPM, optou-se pela
representao no formato Q6. Assim, o menor nmero possvel de se representar igual a
0,015625 e aps a multiplicao por um valor inteiro (erro) o resultado automaticamente
rotacionado a direita de 6 posies, retornando a representao original.
Aps o conhecimento de todas as novas variveis inseridas pelo sistema digital,
seus modelos e suas conseqncias, pode-se ento iniciar a etapa de projeto d o
controlador.

Ca pt u lo 5

62
5.3. Projeto do controlador
O projeto do controlador digital pode ser realizado basicamente de duas formas:
Pela tcnica de aproximaes ou emulao.
Diretamente por um projeto discreto.
O mtodo de projeto por aproximao consiste em determinar o controlador
contnuo C(s) para um sistema completamente representado no domnio s e depois
transladar o controlador ao domnio z. Diferentes mtod os de aproximao podem ser
utilizados, como: o mtodo de Euler, de Tustin ou transformao bilinear, aproximao
plo-zero, etc. A partir da escolha de uma taxa de amostragem suficientemente rpida
estes mtodos pouco diferem quanto preciso do resultado. Logo um dos mais
utilizados o da aproximao p lo-zero, pois requer pouca lgebra e faz uso direto da
relao que define as caractersticas de equivalncia entre o plano s e o plano z. Esta
relao apresentada na Eq. 5.6.

z = e
s. T

(Eq. 5.6)
Onde T o perodo de amostragem.
Porm esta relao perfeitamente vlida apenas para o posicionamento de plos,
sendo uma aproximao para o posicionamento de zeros. Alm disso, o mtodo da
aproximao plo-zero requer que se adicione n zeros (z = -1) at que a ordem do
numerador seja igual a ordem do denominador. Isto causa uma mdia entre os valores de
erro passado e atual como acontece no mtodo de Tustin. Quando pode-se utilizar uma
ferramenta computacional para discretizar uma funo de transferncia o mtodo de
Tustin pode ser uma alternativa interessante.
O mtodo de Tustin aplica a integrao trapezoidal para definir e(kT) a partir de
uma linha reta entre duas amostras. A relao de s para z obtida a partir deste mtodo
expressa na Eq. 5.7.

1 -
-1
Z 1
Z 1
T
2
S
+
(Eq. 5.7)

Sendo uma condio de estabilidade no domnio s, o posicionamento dos plos em
malha fechada no semi-plano esquerdo (Re (s) < 0), a condio de estabilidade no plano z
o posicionamento dos plos no crculo unitrio (| z| < 1) como apresentado na Fig. 5.4.

Ca pt u lo 5

63

Im (s )
Re (s )
0
Regi o de es t a bilida de
Im (z)
Re (z)
0 -1 1

Fig. 5.4 Relao grfica de estabilidade entre os domnios s e z .
Da mesma forma que no d omnio s, o posicionamento dos plos em z indicam o
comportamento da resposta temporal do sistema controlado.
Embora seja mais familiar projetar o controlad or no domnio s e translad-lo ao
domnio z, qualquer mtodo empregado nesta transformao se baseia em aproximaes e
tendo em vista que atualmente existem softwares tais como o MATLAB (The Mathworks)
que possuem ferramentas capazes de tratar de toda a anlise matemtica e ainda permitir
a definio dos parmetros do controlador de forma interativa (MATLAB RLtool)
optou-se, neste trabalho, por realizar o projeto do controlador pelo mtodo direto.
O sistema em malha fechada que ser base para o projet o direto do controlador
apresentado na Fig. 5.5.

G (z)
H (z)
C (z)
+
-
R (z) Y (z)

Fig. 5.5 Diagrama de blocos do sistema de controle puramente discreto.
5.3.1. Modelos da planta e do sensor
O bloco G(z) correspondente planta composto pelos seguintes elementos:

Ca pt u lo 5

64
Modelo do conversor.
Ganho do modulador PWM.
A resposta em freqncia deste bloco apresentada na Fig. 5.6.

10 100 1
.
10
3
1
.
10
4
1
.
10
5
40
30
20
10
0
10
dB
f

Fig. 5.6 Diagrama de Bode do mdulo da funo de transferncia correspondente ao bloco G.
Uma aproximao da planta por um sistema de 2
a
. ordem no perfeitamente
adequada e traz diferenas na definio do compensador. A partir do software MATLAB
pode-se obter coeficientes muito teis no projeto de controladores para sistemas de 2
a
.
ordem como o coeficiente de amortecimento e a freqncia natural, porm aplicando as
relaes descritas em [16] no se obtm adequadamente parmetros como sobressinal,
tempo de resposta, etc. Desta forma o mais indicado obter estes parmetros
interativamente definindo ento os dados do compensador.
O diagrama de fase apresentado a seguir.

100 1
.
10
3
1
.
10
4
1
.
10
5
1
.
10
6
200
150
100
50
0
f

Fig. 5.7 Diagrama de Bode da fase da funo de transferncia correspondente ao bloco G.

Ca pt u lo 5

65
O Bloco de realimentao ou medio H(z) corresponde ao:
Ganho do amostrad or de tenso.
Ganho do conversor A/ D.
Modelo do filtro anti-aliasing.
O ganho do amostrad or de tenso em conjunto com o do filtro devem levar os
sinais de tenso e corrente de sada a valores dentro da faixa de leitura do DSP (0 3,3V).
O ganho do conversor A/ D corresponde ao fator de transformao da escala de tenso (0
3,3V) para a escala numrica (0 1023). Em projetos em que h uma quantidade
considervel de fontes de perturbao deve-se tomar o cuidado de utilizar a maior faixa
possvel de operao do conversor A/ D a fim de evitar problemas de controle pela
influncia de rudos.
O filtro anti-aliasing foi projetado para atenuar freqncias acima de 70 kHz
(Anexo 1), ou seja, freqncias acima da metade da freqncia de amostragem so
atenuadas sem que o filtro comprometa a fase do sistema tornando sua resposta mais
lenta.
A funo de transferncia do filtro apresentado na Fig. 5.3 :

1 s C R
1
R
R R
(s) FT
F1 F1 F2
F3 F2
FILTRO
+
+

(Eq. 5.8)

A resposta em freqncia do filtro anti-aliasing mostrada nas figuras abaixo.

Fig. 5.8 Diagrama de Bode do mdulo da funo de transferncia do filtro anti -aliasing.
1
.
10
3
1
.
10
4
1
.
10
5
1
.
10
6
0
0.5
1
1.5
f (Hz)
2

Ca pt u lo 5

66
1
.
10
3
1
.
10
4
1
.
10
5
1
.
10
6
100
75
50
25
f (Hz)
0

Fig. 5.9 Diagrama de Bode de fase da funo de transferncia do filtro anti-aliasing.
Antes de definir plenamente os parmetros do compensador a ser empregado
necessrio discretizar as funes de transferncia relativas aos blocos G(z) e H(z). O
mtodo escolhido para encontrar G(z) e empregado pelo software MATLAB emprega o
sustentador de ordem zero na entrada. O mtodo escolhido para definir H(z) foi o da
transformada bilinear.
A Eq. 5.9 apresenta a funo de transferncia G(z) definida a partir da Eq. 2.2 e a
Eq.5.10 apresenta a funo de transferncia H(z).

0 1
2
2
3
3
4
4
5
5
6
6
7
0 1
2
2
3
3
4
4
5
5
6
6
D z D z D z D z D z D z D z
N z N z N z N z N z N z N
) ( G
+ + +
+ +
z
(Eq. 5.9)

Onde:
N6 = 0,00195 D6 = 5,428
N5 = 0,0073 D5 = 12,27
N4 = 0,0095 D4 = 14,86
N3 = 0,00393 D3 = 10,29
N2 = 0,00165 D2 = 3,99
N1 = 0,0018 D1 = 0,777
N0 = 0,00038 D0 = 0,0551

0,227 z
1 z
9,816 H(z)
+
+

(Eq. 5.10)

Ca pt u lo 5

67
5.3.2. Definio dos parmetros do compensador
O compensador digital que ser empregado neste projeto o compensad or PI.
Como o erro nulo ao degrau uma condio fundamental, a poro integradora
essencial neste compensad or visto que a planta, embora naturalmente estvel, no possui
um plo na origem. Porm, podia-se optar por um compensador PID, melhorand o a
margem de fase do sistema e diminuindo o sobressinal. O empecilho para sua aplicao
est na dificuldade de implementao de um compensador PID digital, j que
transformando a funo de transferncia em z para uma equao recursiva, percebe-se a
necessidade do emprego de um ganho diferente de 1 aplicado sada armazenada u(k-2)
que no caso do LF2407 possui 32 bits. Como o barramento de memria de 16 bits seria
necessria uma grande manipulao numrica e consequentemente tempo de
processamento para realizar tal funo.
O compensad or PI digital descrito na Eq. 5.11.

1 z
e z
K C(z)
Ts FZ 2
C

(Eq. 5.11)
Onde FZ a freqncia do zero do compensador PI.
A equao recursiva que descreve este compensador apresentada na Eq. 5.12.

1) E(k e K E(k) K 1) - U(k U(k)
Ts FZ 2
C C
+

(Eq. 5.12)

Fazendo o compensador C(z) uma constante unitria, o diagrama do lugar das
razes para o sistema no compensado apresentado na Fig. 5.10. Os plos em malha
fechada, responsveis pela caracterstica da resposta do sistema, so representados por
quadrados preenchidos.

Ca pt u lo 5

68
-1 -0,8 -0,6 -0,4 -0,2 0 0,2 0,4 0,6 0,8 1
-0,25
-0,2
-0,15
-0,1
-0,05
0
0,05
0,1
0,15
0,2
0,25
Eixo Real
Eixo
Imaginrio

Fig. 5.10 Diagrama do lugar das razes do sistema no compensado.
O sistema embora apresente uma caracterstica estvel no possui o desempenho
desejado. Inserindo o compensador PI, sendo a freqncia do zero igual a 505 Hz e o
ganho unitrio, o lugar das razes do sistema se altera para o apresentado em detalhe na
figura abaixo.

-1 -0,8 -0,6 -0,4 -0,2 0 0,2 0,4 0,6 0,8 1
Eixo Real
-0,25
-0,2
-0,15
-0,1
-0,05
0
0,05
0,1
0,15
0,2
0,25
Eixo
Imaginrio

Fig. 5.11 Diagrama do lugar das razes aplicando ganho unitrio ao compensador.
A Fig. 5.12 mostra a resposta em freqncia do sistema em malha aberta.

Ca pt u lo 5

69
-50
0
50
Mdulo (dB)
10
1
10
2
10
3
10
4
10
5
-270
-180
-90
0
Fase (graus)
Frequncia (Hz)

Fig. 5.12 Diagrama de Bode aplicando ganho unitrio ao compensador.
A margem de fase encontrada foi de 74
o
e a freqncia de cruzamento de 1350 Hz.
Optou-se pela freqncia de zero empregada, pois ao final do projeto foi a que
apresentou melhores resultados e se adequou aos valores numricos empregados nos
multiplicadores da malha digital.
Para analisar se o comportamento dinmico est de acordo com o desejado
observou-se a resposta ao degrau, que mostrada na figura abaixo. Os valores
correspondentes amplitude do sinal de sada se referem a um degrau unitrio, sendo
que multiplicados pela referncia interna do processador (852DECIMAL) obtm-se a resposta
da tenso de sada, o que leva a uma escala no convencional.

0,5 1 1,5 2 2,5 3 3,5
Tempo (ms)
0
8,52
17,04
25,56
34,08
42,60
51,12
59,64
Tenso de
sada [V]

Fig. 5.13 Resposta ao degrau aplicando ganho unitrio ao compensador.

Ca pt u lo 5

70
Como se pode ver, a resposta ao degrau garante o erro nulo, mas no to rpida
quanto poderia, mesmo porque h uma margem de segurana quanto ao sobressinal
permitido pela norma Telebrs [8].
Para garantir uma freqncia de cruzamento maior, garantindo que o sobressinal
no ultrapassasse 8% [8] do valor nominal, o ganho do compensador foi calculado em
1,828125, j adaptado ao valor a ser empregado no processad or. Na prtica o sistema em
regime permanente se comportou melhor com um ganho maior (3,484375) e as respostas a
trocas de carga no ficaram comprometidas como ser mostrado no captulo seguinte. Isto
se deve a um atraso na atuao devido ao mtodo empregado para gerar a modulao
phase-shift digitalmente. O integrado que realiza o controle analgico atravs da
mesma modulao tambm promove o deslocamento d os pulsos com um certo atraso que
chega a ser perceptvel no osciloscpio.
Aplicando os parmetros definidos para KC e FZ, sendo fS igual a 140 kHz, pode-se
definir a funo de transferncia C(z).

1 z
977 , 0 z
48 , 3 C(z)

(Eq. 5.13)

O Lugar das Razes obtido para o ganho empregado na prtica mostrado na Fig.
5.14.

-1 -0,8 -0,6 -0,4 -0,2 0 0,2 0,4 0,6 0,8 1
Eixo Real
-0,25
-0,2
-0,15
-0,1
-0,05
0
0,05
0,1
0,15
0,2
0,25
Eixo
Imaginrio

Fig. 5.14 Diagrama do lugar das razes aplicando o ganho empregado ao compensador.

Ca pt u lo 5

71
O diagrama de Bode para o ganho empregado apresentado a seguir.

-50
0
50
Mdulo (dB)
10
1
10
2
10
3
10
4
10
5
-270
-180
-90
0
Fase (graus)
Frequncia (Hz)

Fig. 5.15 Diagrama de Bode aplicando o ganho empregado ao compensador.
A margem de fase obtida foi de aproximadamente 69,5
o
e a freqncia de
cruzamento de 3530 Hz. Mesmo com a prtica no confirmando o resultado terico, a Fig.
5.16 mostra o comportamento da resposta ao degrau com um sobressinal de 4%. Se na
simulao fosse possvel simular o atraso na atuao se observaria um sobressinal ainda
inferior.

Tempo (ms)
0,2 0,5 0,7 0,8 1 0
8,52
17,04
25,56
34,08
42,60
51,12
59,64
Tenso de
sada [V]
0,1 0,3 0,4 0,6 0,9

Fig. 5.16 Resposta ao degrau aplicando o ganho empregado ao compensador.

Ca pt u lo 5

72
Se ao invs d o modelo completo do filtro de sada fosse empregado um modelo
simplificado atravs de uma combinao entre indutores e capacitores de tal forma que o
filtro resultasse em um LC simples, aplicando o mesmo compensador a resp osta ao
degrau seria a apresentada na figura a seguir.

Tempo (ms)
0,2 0,4 0,6 0,8 1 1,2 0
8,52
17,04
25,56
34,08
42,60
51,12
59,64
Tenso de
sada [V]

Fig. 5.17 Resposta ao degrau do sistema compensado com filtro LC simples.
O sobressinal obtido foi de 5,1%. A margem de fase observada foi de 72,6
o
para
uma freqncia de cruzamento de 3,1 kHz.
Para a malha de corrente nenhuma alterao ser necessria, pois como a sada
contnua a corrente difere da tenso apenas por um ganho e este ajuste se dar no sensor
de corrente.
5.4. Resultados de simulao
Aps o projeto d o compensador parte-se para a etapa de verificao d o seu
comportamento atravs de simulaes. Atravs da ferramenta RLTOOL obteve-se uma
resposta a partir de um modelo de planta linearizado em torno d o ponto de operao
como j discutido no Captulo 2. O software MATLAB possui uma ferramenta capaz de
unir o sistema de controle digital em ponto fixo com componentes ativos e passivos de
um circuito de potncia. O bloco SIMULINK realiza esta tarefa e faz uma verificao
importante visto que o comportamento do sistema no-linear tem suas particularidades.

Ca pt u lo 5

73
A Fig. 5.18 apresenta o sistema para controle da tenso de sada. Deve-se destacar
que ao invs de utilizar nas simulaes o circuito completo do FB-ZVS-PS optou-se por
utilizar o conversor Buck visto que ambos apresentam a mesma caracterstica de sada e as
formas de onda no ponto Vs so exatamente iguais. Foram considerados em Vin a
relao do transformador e a perda de razo cclica.

VS

Fig. 5.18 Malha de controle digital e circuito de potncia para simulao no MATLAB.
Os blocos de controle operam em ponto fixo e os ganhos aplicados aos erros esto
configurados para o formato Q6. A Fig. 5.19 apresenta a forma de onda de tenso de sada
na partida.

Ca pt u lo 5

74
Tempo [ms]
Tenso de Sada [V]
0
0,5 1 1,5 2 2,5
10
20
30
40
50
60
70

Fig. 5.19 Tenso de sada na partida do conversor.
O sobressinal para a simulao foi de aproximadamente 24%, embora a
caracterstica da resposta no tenha sido to semelhante como j era esperado. A
ondulao na sada como mostra a Fig. 5.20 foi de aproximadamente 70mV.

Tempo [ms]
Tenso de Sada [V]
98,0 98,2 98,4 98,6 98,8 99,0 99,2 99,4 99,6 99,8 100
54.12
54.13
54.14
54.15
54.16
54.17
54.18
54.19
54.2

Fig. 5.20 Detalhe da tenso de sada.
Para demonstrar que o compensador PI cumpre com sua principal funo, garantir
erro nulo ao degrau, a Fig. 5.21 mostra o comportamento do sinal de erro medido no
comparador digital.

Ca pt u lo 5

75
Tempo [ms]
0 0,5 1 1,5 2 2,5
-200
0
200
400
600
800
1000

Fig. 5.21 Anlise do sinal de erro.
A norma Telebrs especifica que para uma variao de carga de 50% a partir de
10% da corrente nominal a variao mxima de tenso de 8% da tenso nominal
(aproximadamente 4V). A Fig. 5.22 apresenta uma anlise do comportamento da tenso
para esta situao. A variao mxima foi de aproximadamente 4%, ou seja, dentro dos
limites operativos.

9 9,2 9,4 9,6 9,8 10 10,2 10,4 10,6 10,8 11
10
20
30
40
50
60
70
Tempo [ms]
Tenso de Sada [V]
Corrente de Carga x 10 [A]

Fig. 5.22 Comportamento da tenso frente variao de 50% da carga nominal.
Da mesma forma, realizada a anlise para a retirada de carga. Dentre as
variaes de sada, a retirada de carga a que teoricamente deve trazer mais prejuzos

Ca pt u lo 5

76
para o sistema controlado, podendo tender a instabilidade. A Fig. 5.23 mostra o efeito da
diminuio de carga (RO = 1000) para o sistema de controle empregado. A margem de
fase varia de 69,5
o
para 68
o
, o que muito pouco para levar o sistema a instabilidade.

-50
0
50
Mdulo (dB)
10 10 10 10 10
1 2 3 4 5
-270
-180
-90
0
Fase (graus)
Frequncia (Hz)

Fig. 5.23 Efeito da retirada de carga.
Para avaliar o comportamento dinmico para esta situao, alm da variao
negativa de 50% a partir de 90% da corrente nominal, foi tambm analisada a
conseqncia de uma retirada total da carga.

9 10 11 12 13 14
-20
0
20
40
60
80
100
Tenso de Sada [V]
Tempo [ms]
Corrente de Carga x 10 [A]

Fig. 5.24 Comportamento da tenso frente retirada de carga.
A tenso tende a subir um pouco e em regime se eleva de 54,2V para 54,8V.

Ca pt u lo 5

77
5.5. Concluso
Este captulo abordou toda a anlise sobre o sistema de controle digital empregado
neste trabalho.
Inicialmente foram apresentadas as principais caractersticas do sistema de
controle digital, bem como as vantagens em sua utilizao. Pode-se destacar toda a anlise
realizada sobre as peculiaridades agregadas ao se utilizar este modo de controle, como
freqncia de amostragem, aliasing, sustentador de ordem zero (ZOH) e erro de
quantizao. A utilizao do processador DSP TMS320LF2407 (Texas Instruments)
muito indicada para este trabalho devido s facilidades e ao desempenho oferecidos
frente s peculiaridades analisadas.
Em seguida foi definido o controlador digital a partir de uma anlise de
desempenho direta deste com o modelo da planta discretizada utilizando a ferramenta de
simulao MATLAB (The Mathworks). Ist o evitou o projeto do controlador no domnio s
e sua posterior transladao para o d omnio z, que leva a algumas aproximaes. Optou-
se por empregar o compensador tipo PI por garantir erro nulo ao degrau e ser de fcil
implementao.
Para concluir a etapa de projeto do controlador, foram realizadas simulaes da
sua atuao sobre o circuito de potncia simplificado (conversor Buck). Esta anlise
credenciou o emprego dos parmetros calculados, visto que a simulao com parmetros
reais insere um grau de no-linearidade no prevista na etapa de projeto, mas que da
natureza do prottipo a ser testado.
Desta forma o sistema est pronto para iniciar a fase de testes em bancada.

Ca pt u lo 6

78
Captulo 6
Resultados Experimentais
6.1. Introduo
Neste captulo sero apresentados os resultados dos diversos testes a que a fonte
de alimentao foi submetida. No s parmetros de sada foram analisados, mas tambm
foram feitas diversas verificaes sobre caractersticas determinadas na etapa de projeto.
6.2. Anlise dos Resultados
Uma das principais caractersticas do conversor FB-ZVS-PS a transio sob
tenso nula dos interruptores comandados. Desta forma so apresentadas as formas de
onda de corrente e tenso nos dois braos d o conversor, j que no brao crtico a
comutao depende muito da energia armazenada na indutncia ressonante, o que pode
atrapalhar o desempenho do conversor caso haja a comutao forada.

V (S4)
I (S4)

Fig. 6.1 Comutao no brao crtico com corrente de carga.

Ca pt u lo 6

79
Como se pode observar, a comutao com corrente de carga no dissipativa. Em
nenhum ponto das rampas que definem a transio de estad o pode-se perceber alterao
nas suas inclinaes, o que caracterizaria a comutao forada, j que a anlise pela
corrente no pode ser feita para os interruptores Mosfet, que j possuem intrinsecamente
o diodo em anti-paralelo e o capacitor de comutao. Isto atrapalha a determinao clara
das etapas de operao. Como a comutao no brao crtico ocorreu sob tenso nula, o
mesmo espera-se observar na comutao do brao no-crtico.

V (S3)
I (S3)

Fig. 6.2 Comutao no brao no crtico com corrente de carga.
Um ponto a ser analisado qual seria o comportamento quanto comutao em
um ponto abaixo da corrente de carga, j que nas aplicaes a carga varia constantemente
e o desempenho do conversor deve ser analisado, tambm, sob condies mais crticas. A
Fig. 6.3 apresenta as formas de onda de tenso e corrente no brao crtico para meia carga
e, como era esperado, a indutncia ressonante no foi dimensionada para que a energia
armazenada por ela garantisse a comutao sob qualquer nvel de carga e neste caso a
mudana de inclinao no bloqueio do interruptor do brao-crtico clara.

Ca pt u lo 6

80
V (S4)
I (S4)

Fig. 6.3 Comutao no brao crtico com meia carga.
Para exemplificar novamente o funcionamento do comand o p or deslocamento de
pulso, so apresentadas na Fig. 6.4 as formas de onda de tenso nos interruptores S1 e S2
(Fig. 2.1). A tenso de sada obtida para esta situao de 50,3 V, o que confere
aproximadamente com os clculos considerando a razo cclica obtida atravs da figura
abaixo, a perda de razo cclica e a tenso no secundrio do transformador.

Fig. 6.4 Formas de onda de tenso nos interruptores S1 e S2.
A razo cclica obtida atravs da anlise da forma de onda da tenso do conversor
em Ponte Completa retificada que realmente vai definir a tenso de sada, p ois exceto as
perdas do filtro de sada e das conexes com a carga, j esto consideradas a perda de

Ca pt u lo 6

81
razo cclica, as perdas do lado primrio e as do transformador. A Fig. 6.5 apresenta a
tenso na sada do retificador com ponto mdio (ponto Vs).

Fig. 6.5 Formas de onda de tenso na sada do retificador e do conversor.
A Fig. 6.6 apresenta as formas de onda de tenso e corrente de carga. Pode-se
observar, principalmente no sinal de corrente, o efeito da ondulao de 120 Hz provocada
pelo retificador de entrada. Isto influencia, embora em menor grau devido a ponderao,
o resultado d o psofmetro (Anexo 2). Porm, a ondulao na entrada do conversor FB-
ZVS-PS medida foi igual a 20 V e com o emprego do conversor Boost com correo de
fator de potncia espera-se que esta ondulao no ultrapasse os 12 V.

V (Sada)
I (Sada)

Fig. 6.6 Tenso e corrente de sada.

Ca pt u lo 6

82
Para finalizar, a anlise das caractersticas em regime permanente do conversor a
Fig. 6.7 mostra a ondulao na tenso de sada do conversor. Nota-se que o maior nvel de
ondulao de tenso est concentrado na freqncia de 120 Hz, porm este valor deve ser
reduzido com o emprego de um conversor PFC.

V (Sada)
AC

Fig. 6.7 Ondulao da tenso de sada.
A norma Telebrs [8] determina que a regulao esttica da tenso de sada deve
garantir uma variao mxima de t1% do valor nominal que corresponde a
aproximadamente t500 mV. Logo o resultado atingido (aproximadamente 400mV) est
dentro d os limites estabelecidos. A UR comercial desenvolvida por Alves [3] que fonte
de comparao para este estudo apresentou resultado melhor, 80 mV.
Como resultado de anlise psofomtrica para corrente de carga e diferentes fontes
de tenso na entrada obteve-se:
Fonte de alimentao CC: -41 dB.
Fonte de alimentao retificada: -32 dB.
A norma Telebrs estabelece que o valor mximo permitido para o rudo
psofomtrico igual a 58 dB. A UR comercial [3] apresentou 48 dB. O mau desempenho
das fontes de alimentao frente a correntes pulsadas e as conexes atravs de jumpers
do kit DSP placa de potncia tm forte influncia nos resultados obtidos.
A anlise das caractersticas dinmicas deste conversor corresp onde
principalmente verificao do comp ortamento da tenso de sada frente a variaes de
carga.

Ca pt u lo 6

83
A regulao dinmica da tenso de sada normatizada pela norma Telebrs [8]
determina que a durao mxima d o regime transitrio deve ser de 25 ms e o desvio
mximo da tenso de sada deve estar compreendido entre t 8% do valor de tenso
ajustado para um degrau de 50% de carga.
Como apresentado no Captulo 5, a situao de transio de carga mais prejudicial
e que tem mais chances de levar o sistema instabilidade a de retirada de carga. As Figs.
6.8 e 6.9 apresentam as formas de onda de tenso (AC) e corrente de sada para uma
variao de 70% da carga nominal e confirmam o atendimento da norma para esta
situao.

I (Sada)
V (Sada)
AC

Fig. 6.8 Anlise da tenso para retirada de carga.

I (Sada)
V (Sada)
AC
I (Sada)
V (Sada)
AC

Fig. 6.9 Detalhe das formas de onda na retirada de carga.

Ca pt u lo 6

84
Utilizando o controle digital proposto neste trabalho, o tempo de resposta para
que a tenso de sada do conversor se estabilizasse foi de aproximadamente 15 ms. A UR
comercial [3] respondeu em aproximadamente 17 ms para uma variao de 50% da carga
nominal.
Embora a norma Telebrs no imponha limites para uma retirada total da carga,
ela determina que a estabilidade da sada deve ser mantida para qualquer situao de
carga, inclusive a vazio. Portanto, para analisar a estabilidade de tenso em toda faixa de
operao so apresentadas as Figs. 6.10 e 6.11.

I (Sada)
V (Sada)

Fig. 6.10 Anlise da tenso de sada para uma retirada total de carga.

I (Sada)
V (Sada)

Fig. 6.11 Anlise da tenso de sada para variao de carga de 0 a 100%.

Ca pt u lo 6

85
Mesmo teoricamente no sendo o caso mais crtico, a anlise sob o comportamento
da tenso de sada para uma variao positiva de 70% de carga foi realizada j que na
prtica foi o que apresentou maior variao na tenso. Este efeito pode ter sido acentuado
pela utilizao de um varivolt que geralmente no reage bem a corrente pulsada como a
exigida pelo conversor FB-ZVS-PS.
As Figs. 6.12 e 6.13 apresentam esta anlise.

I (Sada)
V (Sada)
AC

Fig. 6.12 Anlise da tenso para elevao de carga.

I (Sada)
V (Sada)
AC
I (Sada)
V (Sada)
AC

Fig. 6.13 Detalhe das formas de onda na elevao de carga.

Ca pt u lo 6

86
O tempo de resp osta observado neste caso foi de aproximadamente 13 ms. A UR
comercial [3] respondeu, tambm para uma variao de 50% da carga nominal, em
aproximadamente 4 ms.
Como u ma variao de t 8% corresponde a aproximadamente t 4V, o desempenho
do conversor em qualquer situao de transio de carga atende s normas.
A ltima anlise foi realizada para o sistema de proteo de corrente. A norma
Telebrs determina que o sistema de limitao deve ser capaz de garantir o ajuste entre 70
e 100% da corrente de carga. Para o processador digital indiferente o percentual de
limitao. A diferena est no comportamento das variveis de sada, pois o sensor de
corrente que tem como principal comp onente um resistor de 10 m muito susceptvel a
rudos levando a um desempenho inferior quanto regulao esttica da corrente de
sada em relao regulao de tenso.
As Figs. 6.14 e 6.15 apresentam a anlise dos sinais de sada no momento da
entrada da malha de corrente.

I (Sada)
V (Sada)

Fig. 6.14 Anlise da proteo de corrente.

Ca pt u lo 6

87
I (Sada)
V (Sada)
I (Sada)
V (Sada)

Fig. 6.15 Detalhe das formas de onda sob proteo de corrente.
A norma Telebrs permite uma variao de corrente mxima de 10% do valor de
ajuste, mas o resultado obtido foi muito inferior ao previsto pela norma
(aproximadamente 5%).
6.3. Concluso
Este captulo contempla a anlise dos resultados obtidos do conversor FB-ZVS-PS
empregando o controle digital j detalhado no Captulo 5.
O conversor foi avaliado tanto em regime permanente quanto sob o efeito de
variaes de carga.
O conversor apresentou bons resultados operando em regime permanente, embora
no tenha atingido o limite imposto pela norma Telebrs [8] quanto ao nvel de rudo
psofomtrico (Anexo 2). Isto ainda merece uma anlise posterior, pois como a norma
rgida quanto a este quesito e as condies de testes no eram ideais difcil avaliar a
tcnica e o compensador empregados. A insero das fontes auxiliares, dos circuitos de
buffer e do processador na placa principal devem fornecer um resultado interessante,
alm do emprego do conversor PFC Boost. A ondulao da tenso de sada se manteve
dentro dos limites exigidos por norma [8].
Em regime transitrio o sistema se comportou de forma adequada dentro dos
limites impost os por norma [8] em todos os testes. Mesmo sendo difcil a aplicao de

Ca pt u lo 6

88
degraus de carga de forma precisa para validar os testes em relao norma devido a
aspectos const rutivos da carga (muitos interruptores), o conversor se comportou muito
bem mesmo para variaes totais de carga.
Ainda foram obtidos resultados com o conversor operando em regime de
limitao de corrente. Embora aprovado perante a norma [8], no foi possvel o emprego
dos dois laos de controle - tenso e corrente simultaneamente, por alguma falha no
tratamento dos sinais que no foi identificada. Como o foco desta pesquisa envolvia
principalmente o controle da tenso, optou-se por sugerir esta implementao para um
prximo trabalho.

Conclu s es Fin ais

89
Concluses Finais
O emprego de tcnicas digitais de controle em conversores estticos vem se
mostrand o um importante instrumento de desenvolvimento tecnolgico na rea de
Eletrnica de Potncia. Desta forma possvel atingir desempenhos distintos a partir de
estruturas j bem conhecidas. Este o caso das Unidades Retificadoras monofsicas de
mdia potncia com aplicao em sistemas de telefonia e de segurana de rede (UPS).
Aps a anlise realizada no Captulo 1, observou-se a necessidade de estudos
sobre o emprego de um controle digital aplicado ao estgio de sada da maioria das fontes
de alimentao monofsicas para telecomunicaes, conversor FB-ZVS-PS.
Embora a modulao empregada tenha se baseado no controle phase-shift
realizado pelos integrados da famlia phase-shift resonant controllers como o UC3879
(Unitrode/ Texas Instruments), foi necessrio propor uma soluo digital para o controle
do conversor. Utilizando o kit da Spectrum Digital contendo o processador digital da
Texas Instruments DSP TMS320LF2407 foi proposto um mtod o que no s realizou o
controle do conversor FB-ZVS-PS, como tambm corrigiu algumas deficincias na
operao do integrado analgico. O resultado deste estudo vai alm do que apenas
controlar o conversor FB-ZVS-PS, pois como a tcnica realmente substitui a funo dos
integrados dedicados capaz de controlar qualquer conversor que utiliza o controle
phase-shift.
A etapa de projeto d o controlador consistiu, primeiramente, na abordagem das
principais caractersticas d o sistema digital e as suas influncias na modelagem. A partir
disto, pde-se obter os modelos matemticos da planta e do sensor no domnio z e definir
os parmetros do controlador PI pelo mtodo direto, j que se fez uso da ferramenta de
simulao MATLAB (The Mathworks). Com ela foi possvel variar os parmetros do
compensador discretizado de forma simples at obter a resposta desejada do sistema. Isto
evitou as aproximaes derivadas d o projeto de um compensad or definido no domnio s e
transladado ao domnio z. Para validar os parmetros do compensador calculado foram
realizadas simulaes da atuao da malha de controle digital sobre o circuito do
conversor Buck que representa, muito bem, a caracterstica de sada do conversor FB-ZVS-
PS.

Conclu s es Fin ais

90
Os resultados obtidos foram extremamente satisfatrios, principalmente pela
possibilidade de comparao com uma UR com caractersticas comerciais, desenvolvida
no INEP [3].
Quanto s caractersticas bsicas de funcionamento do conversor constatou-se que
este garantiu a comutao suave para cargas prximas nominal e manteve os nveis de
tenso sobre os interruptores dentro dos valores de projeto. Aplicando o compensador
discreto projetado para o controle da tenso de sada, foram obtidos resultados muito
bons quanto a sua regulao. A ondulao mxima permitida pela norma Telebrs [8] no
foi ultrapassada em nenhuma situao de carga. Mas o conversor no atendeu esta norma
quanto ao nvel de rudo psofomtrico. Porm os resultados foram colhidos com os
elementos de controle em uma placa de circuito impresso externa a dos elementos de
potncia, o que torna o sistema muito mais vulnervel interferncias, fez uso de fontes
de alimentao (CA e CC) de tenso varivel que no respondem muito bem corrente
pulsada exigida pelo conversor FB-ZVS-PS e empregou como estgio CA-CC de entrada
um retificador com filtro capacitivo que permitia uma ondulao da tenso d o
barramento de entrada de 20V. Este resultado deve melhorar bastante quando se
empregar uma nica placa de circuito impresso e o conversor PFC Boost como estgio
retificador.
A anlise dinmica apresentou resultados ainda melhores, pois o conversor se
encontrou dentro dos limites estabelecidos pela norma [8] em todos os testes realizados
para a regulao da tenso de sada. Para isso foram realizadas comutaes de carga,
tanto para retirada como para insero, em p ercentuais de 70% e 100%.
Alm disso, testou-se o compensador de corrente projetado para atuar em
limitao. Os resultados tambm estavam dentro dos limites estabelecidos por norma [8],
porm no foi possvel empregar ambos os compensadores, tenso e corrente, operando
simultaneamente no cdigo do programa. Esta uma excelente proposta para um
prximo trabalho.
Porm, pode-se citar como as duas principais sugestes de continuidade desta
pesquisa a aplicao de novas tcnicas de controle e modelagem e a integrao dos dois
estgios de potncia, conversor PFC e FB-ZVS-PS, controlados a partir de um nico
processador em um mesmo lay-out. Novas tcnicas de controle, como por exemplo
mtodos no-lineares, podem fornecer resultados interessantes visto que a modelagem
linear para conversores estticos um mtodo aproximado. A integrao dos estgios

Conclu s es Fin ais

91
levando a UR a apresentar caractersticas mais profissionais pode alm de solucionar
problemas de interferncias presentes em verses prottipo, se tornar uma import ante
referncia para a indstria que muitas vezes prefere investir em produtos em fase de
desenvolvimento avanado. Posteriormente, estudos relativos ao paralelismo de fontes de
alimentao controlados a partir de um mesmo sistema digital seriam bem indicados.

An exo 1

92
Anexo 1
Projeto do Circuito de Potncia e Circuitos Auxiliares e
Diagramas de Circuitos
A1.1. Projeto do conversor FB-ZVS-PS
1 Especificaes

Potncia de sada............................................... Po = 600 W
Tenso de sada.................................................. Vo = 57,6 V
Mnima tenso de sada.................................... Vomin = 45 V
Mxima tenso de sada.................................... Vomax = 60 V
Corrente de sada.......................................... ..... Io = 10 A
Rendimento......................................................... = 0,92
Potncia de entrada........................................... W 652,17
Po
Pin
Freqncia de comutao................................. Fs = 140 kHz
Tenso de entrada.............................................. Vinnom = 400 V
Mnima tenso de entrada................................ Vinmin = 390 V
Mxima tenso de entrada............................... Vinmax = 410 V
Mxima razo cclica......................................... Dmax = 0,95
Perda de razo cclica........................................ D = 0,15
Razo cclica efetiva........................................... Def = Dmax - D = 0,8

An exo 1

93
2 Componentes para entrada alternada

Como sero realizados testes com o conversor sendo alimentado atravs de uma
entrada alternada (retificador com filtro capacitivo) necessrio dimensionar os
elementos necessrios.
Parmetros:
Freqncia da rede............................................ fr ede = 60 Hz
Tenso eficaz de entrada.................................. Vacnom = 220 V
Mxima tenso eficaz de entrada.................... Vacmax = 264 V
Mnima tenso eficaz de entrada.................... Vacmin = 176 V
Mxima corrente eficaz de entrada.................
A 3,71
Vac
Po
Iac
min
max

Resistor de in-rush:
Corrente de in-rush........................................... A 15,72 Iac 2 3 I
max INRUSH

Resistor de in-rush............................................. 23,75
I
Vac 2
I
INRUSH
max
INRUSH

Foi utilizado o resistor tipo NTC, modelo IOPS020.
Resistncia a frio................................... 20

Retificador:
Optou-se por um circuito retificador em ponte completa de diodos.
Corrente mdia nos diodos.............................. IDmed = 0,45 Iacmax = 1,67 A
Tenso mxima nos diodos.............................. V 373,35 Vac 2 V
max Dmax

Ponte de diodos escolhida: SKB 26/08 da Semikron.
Mxima tenso reversa........................ 800 V
Mxima corrente mdia....................... 18 A
Mxima tenso direta........................... 1 V

Capacitor de filtro:
Capacitncia........................................................
F 248,7
0,02 Vin f 4
Po
C
nom
2
rede
IN

Tenso mxima no capacitor............................ 404 V

An exo 1

94
O capacitor empregado foi: 470 F / 450 V da Epcos.
Resistncia srie equivalente............... 290 m
3 Transformador

Ncleo:
Densidade mxima de corrente..................
J = 500 A/ cm
2

Densidade mxima de fluxo magntico.... Bmax = 0,15 T
Densidade nominal de fluxo magntico... B = 0,11 T
Fator de utilizao do transformador........ Ku = 0,4
Fator de utilizao do primrio.................. Kp = 0,41
Fator de topologia......................................... Kt = 1
Rendimento do transformad or................... T = 0,99
Produto AeAw.............................................
4
max T
4
cm 3,52
Fs B J Ku Kp Kt
10 Po
AeAw

Ncleo escolhido: EE-42/21/20 3C94 PHILIPS
Ae......................................................
2,33 cm
2

Aw........................................................
1,56 cm
2

Produto AeAw real...
3,63 cm
4

Nmero de espiras:
Nmero de espiras do primrio.................... 28 10
Fs B Ae 4
Vin
Np
4 min

Nmero de espiras do secundrio................
6
D Vin
Vo Np
Ns
ef min
max

Relao de transformao..............................
0,214
Np
Ns
n

Dimensionamento dos condutores:
Primrio:
Corrente eficaz no primrio........................... Ipef = Ion = 2,14 A

An exo 1

95
Seo do condutor primrio..........................
2 3 ef
cm 10 4,29
J
Ip
Sp

Efeito pelicular:
Profundidade de penetrao.........................
cm
Fs
7,5
02 , 0
Dimetro mximo d o condutor elementar dmax = 2 = 0,04 cm
Para reduzir os problemas relativos ao efeito pelicular e de proximidade adotou -se:
Condutor elementar: fio 37 AWG
Dimetro de cobre................................... Dfio_37 = 0,011 cm
rea de cobre....................................... ....
Afio_37 = 0,0001 cm
2

Dimetro do fio com isolamento........... Dfio_37_isol = 0,014 cm
rea do fio com isolamento...................
Afio_37_isol = 0,00016 cm
2

Nmero de condutores em paralelo..................
43
A
Sp
F
fio_37
paralelo

Condutor empregado no enrolamento primrio: 1 fio Litz (40 x 37 AWG)
Secundrio:
Corrente eficaz no secundrio............................
A 7,07
2
Io
Is
ef

Seo do condutor secundrio...........................
2 ef
cm
J
Is
Ss 014 , 0
Para otimizar volume e reduzir os efeitos de proximidade e pelicular, o condutor
escolhido para o enrolamento secundrio do tipo fita de cobre.
Espessura da fita...................................... hfita = 0,1 mm
Largura da fita......................................... Lfita = 17,5 mm
rea do condutor secundrio.............................
Afit a = hfit aLfita10
-2
= 0,018 cm
2

Clculo de perdas:
Perdas no ncleo:
Com base na curva de perda volumtrica em funo da densidade de fluxo fornecida pelo
fabricante [17], obtm-se a perda volumtrica no ncleo empregado.
Perda volumtrica........
PVol = 80 kW/ m
3

Volume efetivo......
Ve = 22,710
-6

m
3

An exo 1

96
Perdas no ncleo..................................................
PNcleo = PVol10
3
Ve = 1,82 W
Perdas no cobre:
Comprimento mdio de uma espira................. le = 9,7 cm
Resistividade do cobre.........................................
= 2,0810
-6
/ m
Perda no enrolamento primrio.........................
W 0,605
F A
Ip l Np
P
paralelo fio_37
2
ef e
prim

Perda no enrolamento secundrio..................... W 0
A
Is l Ns
P
fita
2
ef e
sec
692 , 2

Perdas totais:
Perdas totais no transformador.......................... Ptot = PNcleo + Pprim + Psec = 3,113 W
Estimativa de elevao de temperatura:
Resistncia trmica do transformador.............. RtTR = 15 C/ W
Elevao de temperatura no transformador.... TTr afo = RtTR Pt ot = 46,695 C
4 Indutor ressonante

Ncleo:
Indutncia de disperso do transformador...... Ldisp = 4 H
Indutncia ressonante.......................................... H 44,75 Ldisp
n Io Fs 4
Vin D
Lr
min

Parmetros:
Densidade mxima de corrente.........................
JLRmax = 250 A/ cm
2

Densidade mxima de fluxo magntico........... BLRmax = 80 mT
Fator de utilizao da janela do ncleo............. Kw = 0,7
Permeabilidade do ar...........................................
o = 410
-7
H/ m
Considerando a corrente de pico no indutor ressonante como igual corrente eficaz no
mesmo e sendo esta igual corrente eficaz no primrio do transformador, tem-se:
Corrente eficaz no indutor.................................. ILRef = ILRpk = Ipef = 2,14 A
Clculo do produto AeAw.
4 4
LRmax LRmax
LRef LRpk
LR
cm 0,147 10
B J Kw
I I Lr
AeAw

Ncleo escolhido: 2 ncleos EE-30/15/07 3C94 PHILIPS
AeLR............................................... .............
2x0,6 cm
2

An exo 1

97
AwLR..........................................................
0,859 cm
2

Produto AeAw real........
1,031 cm
4

Nmero de espiras:
Nmero de espiras...............................................
espiras 7,26 10
B Ae
I Lr
N
4
LR
LRef
LR

Nmero de espiras adotado: 8

O condutor escolhido o mesmo ad otado no enrolamento primrio do transformad or: 1
fio Litz (40 x 37 AWG)

Clculo do entreferro:
Entreferro...............................................................
cm 0,018 10
Lr
Ae o N
lg
2 LR
2
LR

5 Dimensionamento dos semicondutores

Interruptores comandad os (S1 S4):
Mxima tenso de bloqueio................................ VSmax = VinMax = 410 V
Corrente eficaz no interruptor
A 1,515
2
Ip
IS
ef
ef

Interruptor escolhido: IRFPS37N50A International Rectifier
Caractersticas do Mosfet:
Mxima tenso Dreno-Source............................ Vdsmax = 500 V
Mxima corrente mdia... ISmd = 23 A @ Tj = 100 C
Tempo de bloqueio................................... ........... tr = 98 ns
Tempo de entrada em conduo........................ tf = 80 ns
Resistncia de conduo...................................... Rdson = 0,26 @ Tj = 100 C
Resistncia trmica (juno-cpsula)................. RthjcS = 0,28 C/ W
Resistncia trmica (cpsula-dissipador).......... RthcdS = 0,24 C/ W

Diodos retificadores de sada:
Mxima tenso de bloqueio................................ VDmax = 2nVinMax = 175,7 V

An exo 1

98
Corrente mdia no diodo.................................... A 5
Io
ID
med

2

Diodo escolhido: MUR1560 Motorola
Caractersticas do diodo:
Mxima tenso Catod o-Anodo.......................... Vcamax = 500 V
Mxima corrente mdia... IDmd = 23 A @ Tj = 100 C
Mxima queda de tenso.................................... Vf = 1,1 V
Resistncia trmica (juno-cpsula)................. RthjcD = 2 C/ W
Resistncia trmica (cpsula-dissipador).......... RthcdD = 0,1 C/ W
6 Capacitor de bloqueio da componente CC

Admitindo:
Mxima variao de tenso................................ Vcmax = 0,04 Vinmin = 15,6 V
Capacitor de bloqueio..........................................
F 0,49
Vc Fs 2
Io n
Cb
max

Foi empregado: 3 F / 100 V - Sprage

7 Resistor de amortecimento

Mxima razo cclica efetiva............................... Defmax = Dmax - D = 0,8
Resistor de amortecimento.
239,17
Io n Def
Vin
Rb
max
max

Foi empregado: Rb = 220
Potncia do resistor.............................................. W 1,1
Rb
Vc
Prb
2
max

8 Filtro de sada

Indutor principal do filtro de sada:
Razo cclica mnima...........................................
( )
583 , 0
Vin 9 , 0
Vf Vo
Ns
Np
D
max
min
min

+

Ondulao de corrente no indutor.................... ILO = 20%Io = 2 A

An exo 1

99
Corrente eficaz no indutor de filtro................ ... ILoef = Io = 10 A
Clculo da indutncia do filtro..........................
( ) ( )
H 45,5
I Fs 2
D 1 Vf Vo
Lo
LO
min max

+

Ncleo:
Densidade mxima de corrente.........................
JLOmax = 500 A/ cm
2

Densidade mxima de fluxo magntico........... BLOmax = 450 mT
Fator de utilizao da janela do ncleo............. Kw = 0,7
Permeabilidade do ar...........................................
o = 410
-7
H/ m
Clculo do produto AeAw.
4 4
LOmax LOmax
LOef
LO
LO
cm 0,318 10
B J Kw
I
2
I
o I Lo
AeAw

,
_

Ncleo escolhido: 2 ncleos EE-30/15/07 3C94 PHILIPS
AeLR............................................................
2x0,6 cm
2

AwLR..........................................................
0,859 cm
2

Produto AeAw real........
1,031 cm
4

Nmero de espiras:
Nmero de espiras...............................................
espiras 42 , 8 10
B Ae
I Lo
N
4
LOmax LO
LOef
LO

Nmero de espiras adotado: 9

Dimensionamento do condutor:
Corrente eficaz no indutor............................. ILOef = Io = 10 A
Seo do condutor........................................ ...
2 3
LOmax
LOef
LO
cm 10 20
J
I
S

Para melhor acomodar as espiras adotou-se: Fio 17AWG
Dimetro de cobre................................... Dfio_17 = 0,115 cm
rea de cobre...........................................
Afio_17 = 0,010379 cm
2

Dimetro do fio com isolamento........... Dfio_17_isol = 0,124 cm
rea do fio com isolamento...................
Afio_17_isol = 0,012164 cm
2

An exo 1

100
Nmero de condutores em paralelo..................
2
A
S
F
fio_17
LO
paralelo

Clculo do entreferro:
Entreferro............................................................... cm 0,024 10
Lo
Ae o N
lg
2 LO
2
LO
LO

Clculo do capacitor principal do filtro de entrada:
Mxima ondulao de tenso............................. VCO = 0,2 V
Mxima ondulao de corrente.......................... ICO = ILO = 2 A
Clculo da capacitncia do filtro........................
F 8,9
V Fs 8
I
Co
CO
CO

Clculo da resistncia srie equivalente........... 0,1
I
V
Rse
CO
CO
CO

Capacitores utilizados: 2 capacitores SIEMENS B41826 220 F / 63 V em paralelo.
Capacitncia equivalente....................... Co = 440 F
Resist. srie equivalente por capacitor. Rse = 0,9

Clculo do filtro de sada complementar:
Para possibilitar uma filtragem mais rigorosa do sinal de sada e conseqentemente
atingir nveis aceitveis de rudo psofomtrico optou-se por utilizar um segundo filtro LC.
Freqncia de ressonncia.................................. Focomp = 4 kHz
O capacitor escolhido tem o propsito de no interferir na ondulao da tenso de sada,
para isto optou-se por um com valor mais elevado e de baixa resistncia intrnseca.
Capacitncia do filtro complementar................ SIEMENS B41857
Cocomp = 470 F / 63 V
Rsecomp = 0,42
Indutncia do filtro complementar
( )
H 3,37
Co Fo 4
1
Lo
comp
comp
2 2

O ncleo escolhido foi do tipo cilndrico e empregou -se o mesmo fio utilizado no filtro
principal, fio 17 AWG.

A Fig. A1.1 apresenta o circuito de potncia completo empregado no trabalho.

An exo 1

101
C7
10nF/2kV
Np = 28 espiras
Cg1
470pF/1kV
Fio : 40x37AWG (1 fio Litz)
Ncleo:
S1
IRFPS37N50A
+Vsh
Dr2
MUR1560
G4
C6
3uF/100V
Chapa: 17,5 x 0,1mm
C8
10nF/2kV
S3
IRFPS37N50A
G1
C4
470nF/100V
V0+
Rsh
10m/3W-1%
N2 =6 espiras
Lr
45uH
8esp/40x37AWG(fio Litz)
2xEE-30/15/07-Philips
Primrio:
S2
IRFPS37N50A
C1
220uF/63V
VDC+
C5
470nF/100V
S4
IRFPS37N50A
C2
220uF/63V
T1
Rg1
47R/2W
T2
Dg1
MUR460
Transformador:
-Vsh
G2
V0-
G3
Dr1
MUR1560
R1
220R/2W
Rg2
47R/2W
Secundrio 2:
TR1
Transformador
1
2
3
4
5
6
Secundrio 1:
Ncleo cilndrico
10esp/1x17AWG
N1 = 6 espiras
T4
L1
45uH
9esp/2x17AWG
2xEE30/15/07-Philips
T3
VDC-
Dissip.
0
C3
470uF/63V Dg2
MUR460
EE-42/21/20 - 3C94 - Philips
Chapa: 17,5 x 0,1mm
Cg2
470pF/1kV
L2
3,5uH
SIEMENS SIEMENS
SIEMENS
Dissip.
Dissip.
Dissip.
Dissip.
Dissip.
Dissip.

Fig. A1.1 Diagrama do circuito de potncia do Conversor FB-ZVS-PS empregado.
9 Modelagem do conversor

A fim de analisar o comportamento do conversor em funo da freqncia so
traados os diagramas de Bode da sua funo de transferncia completa apresentada no
Captulo 2.
sada) de filtro do FT (
Ro
Fs Lr n 4
1
Vi n
) f ( D
) f ( Vo
) f ( G
2

,
_

ModG(f) = 20.log(| G(f)| )
10 100 1
.
10
3
1
.
10
4
1
.
10
5
1
.
10
6
75
50
25
0
25
50
ModG f ( )
f

Fig. A1.2 Mdulo da funo de transferncia do conversor FB-ZVS-PS.
)) f ( G arg(
180
) f ( AngG

An exo 1

102
10 100 1
.
10
3
1
.
10
4
1
.
10
5
1
.
10
6
200
150
100
50
0
AngG f ( )
f

Fig. A1.3 Fase da funo de transferncia do conversor FB-ZVS-PS.
Dados obtidos:
Freqncia de cruzamento do conversor.......... FcG = 38,4 kHz
Margem de fase.................................................... MF = 46,58

Como se pode ver, este filtro pode no apresentar um bom resultado quanto ao
nvel de rudo psofomtrico devido a sua freqncia de ressonncia estar posicionada
prxima a 1 kHz, freqncia de maior comprometimento (Anexo 2). Porm um dos
objetivos deste trabalho comparar os resultados com os obtidos a partir de uma fonte de
alimentao com projeto idntico j desenvolvida e testada no laboratrio, logo no se
alterar os parmetros do filtro.
Alm disso, pode-se perceber pelo posicionamento dos plos e pela margem de
fase que o sistema em malha aberta j bastante estvel o que facilita a ao de controle.

A1.2. Projeto dos circuitos de controle e comando
1 Filtro Anti -aliasing

Obs: Ver Figura 5.3.
Freqncia de corte.............................................. Fc = Fs / 2 = 70 kHz
Ganho esttico...................................................... KDC = 2

An exo 1

103
Filtro escolhido: Tipo passa-baixa
Adotando:
RF1 = 15 k
RF2 = 4,7 k
Logo:

k 4,7
1 K
R
R
DC
2 F
3 F

F p 6 , 51 1
R Fc 2
1
C
1 F
1 F

Anlise da caracterstica do filtro:

( )
1 F 1 F
3 F
2 F
3 F
2 F
ALIAS
C R ) f ( s 1
1
R
R
R
R
1
) f ( T F
+
,
_
,
_
+

1
.
10
3
1
.
10
4
1
.
10
5
1
.
10
6
0
0.5
1
1.5
2
FT
ALIAS
f ( )
f

Fig. A1.4 Mdulo da funo de transferncia do filtro anti-aliasing.
)) f ( FT arg(
180
) f ( AngF
ALIAS A

An exo 1

104
1
.
10
3
1
.
10
4
1
.
10
5
1
.
10
6
100
75
50
25
0
180
arg FT
ALIAS
f ( ) ( )
f

Fig. A1.5 Fase da funo de transferncia do filtro anti-aliasing.
A seguir apresentado o diagrama do circuito composto pelo sensor da tenso de
sada, responsvel por adequar a magnitude deste sinal e filtrar parte do rudo sempre
presente, e pelo filtro anti-aliasing.

V0+
5k
0
-15V
V0-
2.7nF
0
Sensoriamento da tenso de sada
15k
+15V
47k
18k
33k
47k
82pF
47k
1k8
TL072
3
2
8
4
1
+
-
V+
V-
OUT
82pF
82pF 47k
0
-15V
4k7
+15V
741
3
2
7
4
6
+
-
V+
V-
OUT
4k7
0
Vc
150pF
Filtro Anti-aliasing
0
3,3V

Fig. A1.6 Diagrama dos circuitos de adequao do sinal a ser amostrado.
2 Circuito buffer para acionamento

Devido baixa capacidade de corrente do processador digital necessria a
utilizao de um circuito buffer capaz de comandar os transistores do circuito de
drive. Para isto foi utilizado o integrado no-inversor SN7404. Os resistores conectados
s portas de entrada foram dimensionados para uma corrente de aproximadamente 30
mA para uma tenso de alimentao de 5 V.

An exo 1

105
+5 V
1
2
3
4
5
6
7
14
13
12
11
10
9
8
0
100R
PWM1
100R
PWM2
100R
PWM7
100R
PWM8
GT1
GT7
GT2
GT8
SN7404

Fig. A1.7 Circuito buffer.
3 Circuito de drive

Para que o acionamento d os interruptores do conversor em p onte seja realizado de
maneira adequada, foi utilizado o circuito de drive apresentado na Fig. A1.8. Desta
forma garante-se no s o acionamento com maior capacidade de corrente como tambm
o isolamento dos comandos.
G3
BD136
1N5819
1N4148
+15 V
10R
BD135
BD136
BD135
1N5819
T4
0
1N4148
T3
1N5819
1N5819
12R
12R
1N5819
BD136
T2
1N4148
12R

+15 V
BD135
BD136
1N4148
G2
TR2
Transformador de Pulso

GT1
10R
0
G1
1N5819
BD135
1N5819
G4
TR1
Transformador de Pulso
1

2

3
4

5

6

T1
12R
10R
1N5819
GT2
10R
GT7
GT8
1
2
3
4
5
6

Fig. A1.8 Circuito de comando isolado (Drive).
Ncleo dos transformadores de pulso TR1, TR2 : Thornton Toroidal IP-12
4 Kit de desenvolvimento TMS320LF2407 DSK Spectrum Digital

Como j mencionado no Captulo 3, foi empregado neste trabalho o kit de
desenvolvimento da Spectrum Digital TMS320LF2407 DSK com o objetivo de facilitar o
andamento do trabalho. A seguir apresentada uma viso da placa de circuito impresso e
suas ligaes com os outros pont os do circuito.

An exo 1

106
PWM1
Porta
Serial
Conexes para expanso I/O
Conexes para portas I/O
e portas de propsitos
Conexes para
conversor A/D
Vc Ic
PWM2 PWM7 PWM8
gerais

Fig. A1.9 TMS320LF2407 DSK.

An exo 2

107
Anexo 2
Caracterizao do Rudo Psofomtrico
Pode-se definir o rudo psofomtrico como sendo a ondulao da tenso, fornecida
pelas fontes de alimentao dos sistemas de telefonia, que ao fluir atravs da rede pode
causar um nvel de rudo na conversa telefnica.
Isto possvel devido ao sinal de comunicao e o sinal de alimentao utilizarem
o mesmo meio fsico. A distino entre ambos realizada no prprio aparelho telefnico
atravs de um isolador popularmente chamado de hbrida. Como o sinal de alimentao
idealmente contnuo, a hbrida se comporta como um filtro capacitivo bloqueador de
componente CC. Porm com o avano das fontes chaveadas so cada vez mais presentes
rudos em diversas freqncias no sinal de alimentao. Rudos situados na faixa de
freqncia de 20 Hz a 20 kHz so audveis, mas devido a banda de passagem do canal
telefnico as freqncias preponderantes para a determinao do rud o psofomtrico se
encontram entre 10 Hz e 6 kHz.
A ITU (International Telecommunication Union), entidade responsvel pela
indicao de regras e padres para o sistema de telefonia, estudou o fenmeno d o rudo
psofomtrico e o normatizou atravs de uma curva de ponderao baseada em curvas
mdias de audio. Desta forma, as freqncias que a maioria das pessoas ouvem com
melhor nitidez (aproximadamente 1 kHz) devem ser mais atenuadas pelas fontes de
alimentao, bem como as freqncias prximas dos limites da banda de passagem s
causaro interferncia se a ondulao for elevada.
Apesar das fontes de alimentao possurem um filtro passa-baixa na sada (em
geral um filtro LC), s vezes a atenuao no suficiente para minimizar o rudo a ponto
de mant-lo dentro dos limites da norma estabelecida. Logo, como tratar a conseqncia
s vezes no suficiente, importante conhecer as possveis causas do rud o psofomtrico
para tentar combat-las. Pode-se citar como possveis causas para os problemas de rudo
psofomtrico:

An exo 2

108
Dificuldade da malha de controle de corrigir a ondulao de 120 Hz provocada
pelo estgio de correo de fator de potncia.
Jittering.
Problemas com a malha de terra.
Freqncia de batimento.
O fenmeno de jittering se caracteriza pelo efeito sobre a ondulao na tenso de
sada causada pela variao de razo cclica. Caso o sinal de controle esteja submetido a
um meio de muita interferncia ele pode sofrer variaes e consequentemente atuar
diretamente sobre a razo cclica empregada. Com a utilizao de uma tcnica digital
pode-se minimizar este efeito, pois, como apresentado neste trabalho, um dos principais
problemas dos integrados tipo Phase-Shift Resonant Controllers a susceptibilidade
variaes no sinal de controle. J a freqncia de batimento perceptvel quando
conversores operando em cascata e em freqncias diferentes no tm seus sistemas de
comando sincronizados. Desta forma, os efeitos dos rudos de comutao podem se somar
constituindo um sinal de baixa freqncia que caracteriza o batimento. A utilizao de
tcnicas digitais aplicadas a tod os os conversores de uma fonte de alimentao tambm
pode ser muito til para minimizar os efeitos do batimento, devido facilidade de
sincronizao dos comandos.
A2.1. Psofmetro
Para entender melhor como dimensionar o rudo psofomtrico foi necessrio
estudar as normas referentes a este e tambm a o psofmetro.
O psofmetro um aparelho capaz de medir o rudo psofomtrico. Seu
funcionamento regulamentado pela recomendao O.41 da ITU-T [9]. Atravs de filtros
ponderados (weighting filters) o psofmetro d os devidos pesos s freqncias
encontradas no sinal medido. A partir disto pod e-se medir a potncia do sinal e, ento,
determinar o seu valor em dBm. dBm uma medida de ganho em dB, mas recebe esta
nomenclatura por seu valor de referncia ser 1mW.
A curva que descreve o comp ortament o dos filtros ponderados em relao
freqncia do sinal medido apresentada na Fig. A2.1 a partir dos dados da tabela A2.1.

An exo 2

109
Tab. A2.1 Coeficientes de ponderao do psofmetro.
Freqncia (Hz) Ponderao (dB) Tolerncia (+/- dB)
16,66 -85 0
50 -63 2
100 -41 2
200 -21 2
300 -10,6 1
400 -6,3 1
500 -3,6 1
600 -2 1
700 -0,9 1
800 0 0
900 0,6 1
1000 1 1
1200 0 1
1400 -0,9 1
1600 -1,7 1
1800 -2,4 1
2000 -3 1
2500 -4,2 1
3000 -5,6 1
3500 -8,5 2
4000 -15 3
4500 -25 3
5000 -36 3
6000 -43 0

-90
-80
-70
-60
-50
-40
-30
-20
-10
0
10
0 1000 2000 3000 4000 5000 6000
Frequncia (Hz)
P
o
n
d
e
r
a
o

(
d
B
)
Normal
Mximo
Mnimo

Fig. A2.1 Curva de atenuao do psofmetro.
A medida em dBm fornecida pelo psofmetro definida matematicamente em [18
Anexo A].

An exo 2

110
Como mencionado anteriormente, dBm uma relao de potncia, mas tambm
pode ser vista como uma relao de tenso j que o psofmetro possui impedncia interna
e o sinal de tenso aplicado a esta impedncia fornecer a potncia medida.

,
_

ref
p
P
P
log 10 Leitura
(Eq. A2.1)

Considerando que o psofmetro possui uma resistncia interna de 600 (padro)
e a potncia de referncia igual a 1 mW pode-se definir a tenso eficaz que resultar
neste valor de potncia:

mV 775 mV 774,597 10 1 V
3 -
sinal
600
(Eq. A2.2)

Pode-se definir a leitura do psofmetro para o caso de um sinal com apenas uma
componente fundamental como:

,
_
,
_

3 -
sinal
ref
sinal
10 775
V
log 20
V
V
log 20 Leitura
(Eq. A2.3)

Dois detalhes importantes a serem lembrados neste momento so que as medidas
em dBm e em dB sero iguais apenas para os casos onde a impedncia interna do
psofmetro igual a 600 e que Vsinal o resultado da tenso aplicada ao psofmetr o
aps a filtragem ponderada.
Como o psofmetro calibrado para fornecer a medida de 0 dBm a um sinal com
potncia igual a 1 mW na freqncia de 800 Hz, logo, a partir de Eq. A2.3 pode-se definir
o sinal de tenso a partir da leitura do psofmet ro. Porm, isto p ode ser feito se o sinal
apresentar uma componente harmnica apenas. Se o sinal composto de diversas
freqncias o adequado definir a potncia do sinal a partir da Eq. A2.4 definida em [18-
Anexo A].

df 10
) (F Z 0,001
f V
F - F
1
P
(f)/ 10 W
F
F
0 n
2
1 2
p
2
1

) (

(Eq. A2.4)

Onde:

An exo 2

111
Pp = Potncia psofomtrica (mW);
F1 = 16,66 Hz;
F2 = 6000 Hz;
Zn (F0) = 600 ;
V (f) = Tenso harmnica / Hz ;
W (f) = Funo que descreve a ponderao do psofmetro;
A partir do resultado obtido da Eq. A2.4 pode-se aplicar a Eq. A2.1 e encontrar a
medida em dBm que dimensiona o rudo psofomtrico.

Refer ncias Bibliogr fica s

112
Referncias Bibliogrficas
[1] VIEIRA, Jos L. de F. Concepo, Anlise e Projeto de Sistemas de Alimentao em
Corrente Contnua de Alto Desempenho com Altas Freqncias e Potncia. Florianpolis, 1993.
Tese (Doutorad o em Engenharia Eltrica) INEP-Instituto de Eletrnica de Potncia,
Programa de Ps-graduao em Engenharia Eltrica, Centro Tecnolgico, Universidade
Federal de Santa Catarina.

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