Descripcin del circuito Esta aplicacin es la primera de una serie de subprogramas relacionados que demuestran la USART 8251 o receptor

universal sncrono y asncrono y el transmisor. El chip USART integra un transmisor y un receptor para la comunicacin de datos en serie basado en el protocolo RS-232. Permite la conexin de un sistema de microcomputadora para una variedad de dispositivos externos, por ejemplo, ratn o trackball, teclado de serie y terminales, impresoras y plotters con interfaz RS-232, sistemas de micro desarrollo, flash-programadores, etc El protocolo RS-232 para la comunicacin de datos en serie es bastante simple. Para una explicacin detallada, vea el artculo de RS-232 en Wikipedia . El transmisor est conectado al receptor a travs de dos cables (seal y tierra) para la comunicacin unidireccional. Para la comunicacin bidireccional entre dos dispositivos, dos canales unidireccionales separadas se combinan, con el transmisor de un dispositivo conectado al receptor del otro dispositivo. En este caso, dos cables de seal y una conexin a tierra comn se requieren. Diversas variantes del protocolo estn en uso, que se diferencian en la codificacin smbolo real a travs de los niveles de voltaje o corriente. El original de bucle de corriente de codificacin que se utiliza una corriente de estado estacionario de 20 mA para indicar la lnea pasiva y amplificadores de cero para indicar un estado activo. De esta manera, una conexin rota entre el transmisor y el receptor puede ser detectado inmediatamente. En sistemas de microprocesadores, es a menudo ms conveniente para codificar los smbolos con los voltajes. En este caso, un nivel alto ('1 ') se utiliza para indicar una lnea inactiva, mientras que un nivel bajo ('0') indica el estado activo de la lnea. A menudo, los chips adicionales como el popular conversor de MAX-232 driver se utilizan para amplificar la seal de salida de un chip transmisor y dbiles para proteger un sistema de microprocesador de fallos en la lnea de comunicacin externa (s). Para indicar el comienzo de una transmisin de datos, el primer transmisor de las unidades de la lnea de seal a la baja (activa) del estado para un periodo de reloj del transmisor. Esto se conoce como el bit de inicio. Durante los siguientes periodos del reloj del transmisor, el nmero seleccionado de bits de datos (generalmente de cinco a ocho) se transmiten comenzando por el bit menos significativo. Si est activado, un bit de paridad se inserta despus de los bits de datos ms significativos. Finalmente, la lnea de seal se mantiene alta (pasiva) por lo menos un perodo de reloj del transmisor, lo que se llama la parada de bits. A menudo, los dos bits de parada se utilizan. Despus de que el bit de parada (s), la lnea de seal se mantiene en el modo inactivo (inactivo) hasta que el estado del bit de inicio de los datos de la prxima se va a transmitir. La figura siguiente ejemplo muestra la transmisin con un startbit, ocho bits de datos, bit de paridad y bits de parada dos. Obviamente, el receptor debe estar configurado para utilizar el mismo nmero de datos, bits, paridad y bits de parada que el transmisor. Adems, el reloj de bit del receptor deben coincidir con el reloj del transmisor dentro de un pequeo porcentaje para la recepcin de los datos correctos:

El modelo de simulacin utilizado en este subprograma se basa en el procesador Intel 8251 de chips, que se desarroll originalmente para los sistemas basados en la serie 8080/8085 microprocesadores de 8 bits, pero tambin se puede conectar a los buses de sistema de sistemas de microprocesadores otros. El original de 8251 de chips soporta asncrono y sncrono de comunicacin en serie, pero el modelo de simulacin de Hades hasta el momento slo es compatible con el modo asncrono ms comn, donde la lnea de comunicacin serial se mantiene inactivo entre las transmisiones. El funcionamiento del chip y sus modos de funcionamiento diferentes se explican a continuacin y en los siguientes subprogramas. El esquema muestra el chip de 8251 en el centro, con las seales de interfaz de bus a la izquierda y las seales de la interfaz serial de comunicacin de la derecha. Las seales de comunicacin de serie se puede subdividir en tres grupos principales:

Se muestra en la parte superior son los TXD salida del transmisor y dos salidas de estado del transmisor, el transmisor de seal TXRDY listo y el transmisor de seal TXE vaco (a veces tambin llamado TXEMPTY). Un generador de reloj externa es necesaria para impulsar la entrada de reloj nTXC para generar el reloj de bit de referencia para el transmisor. Del mismo modo, el grupo inferior de seales pertenece al receptor con la entrada de datos y RXD una entrada separada nRXC poco reloj. El RXRDY seales de estado de salida que el receptor ha recibido un carcter de entrada, el cual debe ser ledo por la CPU. A medida que el RXRDY, TXRDY, y las seales de TXE estado indican que los datos han sido recibidos o transmitidos, sino que tambin puede ser utilizado para generar solicitudes de interrupcin al microprocesador de acogida, algo de lgica adicional puede ser requerido para ello. El grupo del medio de seales son las lneas estndar de control de flujo o de control del mdem, es decir, de claro a enviar NSIT, listos para enviar a NRT, nDSR conjunto de datos listo, y nDTR datos-terminal-ready. La seal de NSTI tambin controla directamente el bloque transmisor; personajes slo se transmiten al mismo tiempo NCTS se mantiene baja.

Applet de uso y secuencia de demostracin Antes de 8251 el chip puede ser utilizado para la comunicacin real, su modo de funcionamiento debe ser seleccionado a travs de la escritura el modo correspondiente y los registros de comando. Para evitar que las decenas de clics de ratn de los interruptores de entrada de la secuencia de inicializacin, el applet incluye un generador de estmulos que genera automticamente la secuencia de entrada para habilitar el chip 8251 para el estndar RS-232 asncrono de transmisin de datos con los siguientes parmetros: datos de 8 bits, sin paridad y 2 bits de parada. Despus de la secuencia de inicializacin se ha completado, se puede utilizar pulsaciones del ratn o la bindkeys controlar interactivamente las seales del bus de datos y el control de la USART para transmitir caracteres a travs de la salida del transmisor, o para leer el registro de estado. El reloj del transmisor se ajusta a un ritmo muy lento de 0.5 Hz, que permite ver el bit de comunicacin serial de bits durante la simulacin interactiva. Una breve introduccin acerca de los registros y conjunto de comandos del chip 8251 se proporciona al final de esta pgina, encontrar una explicacin detallada de todas las

funciones de descarga y consultar la hoja de datos. La secuencia de entrada predefinidos utilizados por el applet tarda unos 90 segundos, deliberadamente lento para permitir la observacin de todos los cambios de la seal durante la animacin. Si usted prefiere para estudiar las formas de onda de la seal despus de una inicializacin rpida de los 8251, por favor haga clic aqu . La secuencia de entrada es el siguiente:

initalize todas las lneas del bus de interfaz de 8251 a sus valores inactivos. generar un restablecimiento del pulso para inicializar el chip 8251. escribir el modo de registrarse para seleccionar la comunicacin asncrona con 8-bits de datos, sin paridad, bits de parada y 2. escribir el comando a registrarse para que el transmisor. escribir los datos a registrar para transmitir un carcter 0x55. escribir los datos a registrar para transmitir un carcter 0xAA. escribir los datos a registrar para transmitir un carcter 0x33. escribir los datos a registrar para transmitir un carcter 0x0F. los valores de interfaz de bus-entonces se mantiene listo para la transmisin de datos.

Una vez que esta secuencia se haya completado, se puede utilizar el conmutador de datos para seleccionar un nuevo valor de datos para la transmisin y generar una baja del pulso (1-0-1) en el NWR escribir de entrada para iniciar una operacin de transmisin de datos nuevos. Por favor, espere hasta que la TXRDY (emisor listo) lnea de estado est en alto una vez ms antes de seleccionar un valor de datos de entrada nueva y un pulso de escribir NWR nuevo. Podra ser una buena idea aadir sondas seal al bus de datos, la salida del transmisor, y una pocas seales de control, para que pueda analizar las dependencias de tiempo despus de la transmisin de algunos caracteres. Para aadir una sonda, mueva el ratn a un vrtice de la seal en cuestin, a continuacin, escriba la 'p' bindkey. Si es necesario, reiniciar la simulacin. Para controlar el applet, haga clic en los interruptores de entrada, o escriba el bindkeys siguiente: 's' de seleccin de chip, 'r' para leer a habilitar (NRD), 'w' para escribir a habilitar (NWR), 'd' y 'D' para disminuir / incrementar la entrada de bus de datos. Recuerde que debe utilizar, haga clic / Maysculas + clic / Control + clic en las combinaciones, o usar la propiedad hojas (popup-edit) para controlar el bus de datos cambie la entrada. El interruptor se debe establecer en el estado tres estados durante las operaciones de lectura (a travs del control + clic). Despus de haber jugado con el applet para explorar la transmisin de datos, por favor visite los siguientes applets de las manifestaciones siguientes del chip de 8251:

Introduccin de texto con audio-to-speech La configuracin del transmisor y el uso bsico Seleccin de los 5,6,7,8-bits de datos Demostracin de los modos de la paridad Loopback demostracin de emisor y receptor Receptor de comprobacin de errores Basados en MIPS sistema con microprocesador 8251 UART

8251 USART descripcin

El chip de Intel 8251 integra un estndar (8-bit) interfaz de bus del microprocesador, una serie de los transmisores y un receptor de serie. Unas pocas lneas de control adicionales se proporcionan para los mdem-control y establecimiento de comunicacin eficiente o interrupciones. La interfaz de bus consiste en la bidireccional de 8 bits de bus de datos (lneas D7 .. D0) y de lectura / escritura de control de lgica con las siguientes entradas:
DATOS (D7.. D0) 8-bit de bus de datos bidireccional REINICIAR activo de alta entrada de reset seleccin de chip NCS entrada (activo bajo) Comisin de Estupefacientes de comandos (alto) o datos (baja) de seleccin de entrada NRD leer la entrada de habilitacin (activo bajo) NWR escribir permitir la entrada (activo bajo)

La lgica del transmisor se compone de la entrada del transmisor nTXC reloj, la salida de datos TXD, y dos seales de salida de estado llamado TXE (o TXEMPTY) y TXRDY. La lgica consiste en un receptor de entrada separadas RXC reloj del receptor, los datos de entrada RXD, la salida de estado RXRDY, y una lnea de estado programables llamados syndet / BD. Cuatro lneas adicionales, proporcionan un control de mdem capacidades. La salida de las lneas nDTR (transmisin de datos listo) y TSN (listo para transmitir) puede ser escrita por el microprocesador de acogida, mientras que las lneas de entrada NCTS (claro para enviar) y nDSR (envo de datos listo) puede ser ledo por el microprocesador host. La seal de entrada NSTI tambin controla directamente el transmisor del chip 8251. Cuando NSTI es alta, el transmisor terminar una transferencia de datos en curso, pero las transmisiones posteriores a esperar hasta NCTS se baja de nuevo. Si no se utiliza, la entrada NCTS debe estar ligado al suelo o el transmisor se desactiva eficazmente. Los grupos de smbolos Hades las seales de interfaz de bus en el lado izquierdo, las seales del transmisor en la parte superior del lado derecho, y las seales del receptor en la parte inferior del lado derecho. Las seales de control del mdem-se colocan en el centro del lado derecho. Al igual que en el chip 8255 se explica en los applets anteriores, la interfaz de bus de la 8251 es asncrona. La Comisin de Estupefacientes (comando / no-datos) de entrada de control se selecciona entre las transferencias de comando y los datos, esta seal tambin puede ser llamado una entrada de direccin A0. El comportamiento resultante es la siguiente:
NCS restablecer NRD NWR CND datos | comportamiento -------------------------------------+------------ ---------------------1 * * * * * | Dispositivo de reinicio 0 1 * * * * | dispositivo pasivo 0 0 1 1 * * | dispositivo seleccionado pero inactivo 0 0 0 1 1 leer | leer registro de estado 0 0 1 0 1 escribir | modo de escritura sincronizacin de registros 0 0 0 1 0 leer | leer del buffer de recepcin 0 0 1 0 0 escribir | escribir bfer de transmisin uuuuu * | indefinida cualquier U, X, el valor de Z / comando /

| Invalida el modelo de simulacin

El chip contiene siete visible para el usuario registros, cinco de los cuales slo se puede escribir, y dos de los cuales slo se puede leer. Estos son los siguientes:
el modo de registro - sync / async modo de operacin y los parmetros registro de comando - activar / desactivar y reiniciar error sincronizacin de un personaje - de 8-bits dataword (slo el modo de sincronizacin) sincronizacin de dos personajes - de 8-bits dataword (modo de sincronizacin nicamente) bfer de transmisin - 8-bit del registro de datos de salida bfer de recepcin - 8-bit del registro con los datos de entrada registro de estado - el estado y varios bits de error

Como se muestra en la tabla anterior, el bfer de recepcin y registro de estado se pueden seleccionar a travs de la entrada de la CND para la lectura, y el buffer de transmisin se puede seleccionar a travs de la Comisin de Estupefacientes = 0 para la escritura. Sin embargo, es imposible seleccionar directamente cualquiera de los de control de cuatro (mode/command/sync1/sync2) registros de la escritura, cuando la Comisin de Estupefacientes = 1. En su lugar, una mquina de estados dentro del chip 8251, que selecciona el registro de control se va a escribir en funcin de su estado actual. El primer control (CND = 1) escritura de la operacin despus de un chip-reset se interpreta como una escritura en el modo de registro. Si el modo sincrnico ha sido seleccionada por esta operacin de escritura, las operaciones de escritura siguiente (o prximos dos) se utilizan para inicializar el sync1 (o sync1 y Sync2) registros. Todas las operaciones de escritura siguientes se interpretan a escribir el registro de comando. Si el "rearme interno" bit se establece en uno de los comandos escritura en el registro de operaciones, el rendimiento de chips para el restablecimiento del estado, y la primera operacin de escritura posterior es de nuevo dirigido al registro de modo. Esto parece complicado, pero en la prctica slo tenemos dos operaciones de escritura para configurar e inicializar el USART 8251 chip. La operacin de escritura una vez se selecciona el modo asincrnico y los parmetros del protocolo (nmero de bits de datos, la paridad, el nmero de bits de parada), mientras que una segunda operacin de escritura permite que el transmisor y el receptor de los bloques. Ms operaciones de escritura en el registro de comandos slo son necesarios para restablecer el error de banderas en el registro de estado despus de los errores de transmisin, o para cambiar los parmetros de comunicacin. El significado de los bits en el registro de modo es el siguiente:
D7D6: dejar de bits de seleccin 11 = 2 bits de parada 10 = 1,5 bits de parada 01 = 1 bits de parada 00 = no vlido (al menos 1 bit de parada necesario) D5D4: seleccin de la paridad. 11 = paridad par 10 = paridad con discapacidad 01 = paridad impar 00 = paridad con discapacidad

D3D2: caracteres de longitud 11 = 8 bits de datos 10 = 7 bits de datos 01 = 6 bits de datos 00 = 5 bits de datos D1D0: Modo / factor de velocidad de transmisin 11 = asncrono modo, 64x TXC / prescaler RXC 10 = asncrono modo, 16x TXC / prescaler RXC 01 = asncrono modo, no prescaler reloj 00 = modo de sincronizacin (no est implementado en el Hades)

Por ejemplo, el generador de estmulos utilizados en este applet escribe el valor binario 11001101 o 0xCD hexagonal en el registro de modo de 8251. Esto selecciona el modo asncrono sin prescaler (D1 = 0 y D0 = 1), ocho bits de datos bits de parada (D3 = 1 y D2 = 1), sin paridad (D5 y D4 = 0 = 0), y dos (D7 = 1 y = D6 1). Cuando una longitud databit de menos de ocho bits es seleccionado, la parte superior (ms importante) los bits son descartados durante la transmisin, y el buffer de recepcin se rellena con tecnologa de ceros despus de la recepcin. En algunas hojas de datos, bits D5 tambin se conoce como PE (paridad par) y D4 bit se denomina PEN (paridad permiten). Adems, los bits D7 D6 y tienen una funcin especial en el modo sincrnico (D1 = D0 0 = 0) se ha seleccionado, consulte la ficha tcnica para ms detalles. Tenga en cuenta que las restricciones se aplican a los modelos de simulacin Hades: modo sncrono no se ha implementado en absoluto, y 1,5 bits de parada se sustituyen por dos bits de parada durante la transmisin. El significado de los bits en el registro de comando es la siguiente:
D7: EH 1 = 0 = modo de caza de la operacin normal D6: IR 1 = 0 = rearme interno de funcionamiento normal D5: RTS establecer el valor de la produccin NRT 1: NRT = '0 '0: NRT = '1' D4: RE 1 = indicadores de error restablecer 0 = mantener indicadores de error D3: 1 = sbrk carcter de salto de enviar 0 = funcionamiento normal D2: RXE 1 = activar el receptor 0 = desactivar el receptor D1: set DTR nDTR valor de salida 1: nDTR = '0 '0: nDTR = '1' D0: TXEN 1 = transmisor activar 0 = desactivar el transmisor

En este applet, el generador de estmulos, escribe el valor binario 00000001 (hex 0x01) en el registro de comando, que permite que el transmisor, pero desactiva el receptor. El significado de los bits en el registro de estado es el siguiente:
D7: DSR valor de entrada nDSR: 1: NDR es '0 '0: nDSR es '1' D6: syndet 1 = sincronizacin de caracteres detectados (no implementado) D5: FE 1 = indicador de error frame 0 = ok D4: OE 1 = error de desbordamiento 0 = ok D3: PE 1 = error de paridad 0 = ok D2: TXEMPTY 1 = 0 = transmisin completa transmisor ocupado D1: RXRDY 1 = 0 = receptor para el receptor de ocupados D0: TXRDY un transmisor = acepta los nuevos datos del transmisor 0 = ocupado

El bit de estado RXRDY y el pin de salida correspondiente se afirma que un personaje de datos se ha recibido a travs de la entrada de datos RXD. Del mismo modo, el bit de estado TXEMPTY y el pin de salida correspondiente se afirma que un personaje de datos ha sido completamente enviados a travs de la salida de datos TXD, mientras que la bandera TXRDY y pin indican que un nuevo valor de datos pueden ser escritos en el buffer del transmisor 8251 registro. Tenga en cuenta que el syndet / BD (sincronizacin de detectar, romper detectar) bits an no est implementado en el modelo de simulacin de Hades. En cambio, este bit siempre leer como cero. Nota: Hemos elegido el 8251 U (S) ART en lugar de otras similares chips de UART, debido a la facilidad de manejo y la inicializacin. Slo dos registros tienen que ser por escrito para configurar el 8251, y el comportamiento del transmisor y el receptor se puede observar fcilmente, porque el flujo y las lneas de control del mdem estn conectados directamente a pines de entrada y salida. La principal alternativa tendra que utilizar un modelo basado en el conocido Intel 8250 de chips, que se utiliza para la interfaz de comunicacin serial de la PC original de IBM. Sin embargo, el documento se centra en la comunicacin de datos en serie en s, y un modelo de simulacin completa de la 8250 o la posterior 16.550 fichas (con buffer FIFO en el chip) sera mucho ms complejo.