MODULOS PARA LA GESTION DEL SISTEMA Y LA ENERGIA.

Xavier Aldemar Jumbo Sarango

e-mail: xavieraldemarjumbo@hotmail.com RESUMEN: En el presente artculo se mostraran los
conceptos fundamentales acerca de lo que es el modulo para la gestin del sistema y la con la finalidad de obtener los conocimientos necesarios para aplicar esta clase de dispositivos. El modulo para la gestin del sistema y la energa es una parte fundamental de los dsPIC30F ya que son dispositivos electrnicos avanzados y programables. Esta constituido por el sistema oscilador, reset, detector de voltaje bajo y otros recursos auxiliares. PALABRAS CLAVE: PMD, LVD,SLEEPY RCON

Fig. 1 Modos de funcionamiento se4l oscilador primario

1.1.2 OSCILADOR SECUNDARIO.

El oscilador secundario LP esta diseado para funcionar a baja potencia y se basa en un resonador de cristal de 32MHz, siendo SOSC1 y SOSC2 las patitas que utiliza, tambin controla el temporizador Timer 1 para aplicaciones en tiempo real.

1 CONCEPTOS GENERALES.
La familia dsPIC30F dispone de dos fundamentales para el funcionamiento dispositivos: 1. recursos de sus

2.

El gestor del sistema, destinado a la gestin de los osciladores que generan las frecuencias de reloj y los temporizadores que controlan retardos para la estabilidad de la alimentacin y la frecuencia. El gestor de la energa orientando a la administracin del consumo de energa y la tensin de alimentacin.

1.1.3 OSCILADORE INTERNOS.

Existen dos osciladores internos. El FRC(Fast RC o RC rpido) trabaja a 8 MHz. Esta diseado para trabajar a frecuencias altas sin necesidad de conectar un cristal externo. El segundo oscilador interno LPRC( RC de potencia baja) esta conectado al perro guardin y trabaja a 512 MHz. Hace de fuente de reloj para el temporizador PWRT, pero guardin. La frecuencia de oscilacin depende de la temperatura y del voltaje al que trabaja el dispositivo.

1.1 EL SITEMA OSCILADOR.

Es el encargado de proporcionar la seal de reloj principal para realizar esta funcin se dispone de tres osciladores primarios, un oscilador secundario, dos internos y un externo.

1.1.4 OSCILADOR EXTERNO

El nico oscilador externo disponible (EXTRC) trabaja a frecuencias que llegan a los 4 MHz utiliza una resistencia y un condensador externos conectados a la patita OSC1, la cual puede conectarse al la seal de reloj externa (modo EC). La frecuencia del oscilador RC es funcin de: 1. 2. 3. 4. Voltaje de alimentacin. Valor resistivo externo (Rxet). Valor capacitivo externo (Cext). Temperatura de funcionamiento.

1.1.1

OSCILADOR PRIMARIOS.

Existen tres tipos de osciladores primarios que generan la seal de reloj principal: XTL, XY y HS. El oscilador XTL esta diseado para trabajar con cristal de cuarzo o resonador cermico para un rango de frecuencia entre 200 KHz y 4 MHz. 2. El XT utiliza tambin cristal o resonador y trabaja en frecuencias comprendidas entre 4MHz y 10MHz. 3. El HS utiliza solo cristal de cuarzo trabaja en frecuencias comprendidas entre 10MHz y 25 MHz. Todos los osciladores primarios emplean las patitas OSC1y OSC2, en la figura 1 se muestran los 13 modos de funcionamiento de los osciladores primarios. 1.

1.1.5 DIAGRAMA DE BLOQUES DEL SITEMA OSCILADOR.

El diagramas de bloques del sistema oscilador esta basado principalmente en el bloque de control y seleccin del reloj, que recibe todas las posibles fuentes de reloj, el la figura 2 muestra dicho esquema de manera simplificada.

Fig.2 Diagrama de bloques del sistema oscilador

1.2 SISTEMA DE RESET.

El sistema de reset contempla todas las fuentes capaces de provocar Reset y controla la seal maestra de reset del dispositivo, SYSRT#. Cada una de dichas fuentes dispone de algunos bits de estado en el registro RCON.

1.2.1 REGISTRO RCON.

Los 16 bits del registro RCON actan como bits de estado. Se trata de un registro que tambin tiene otros bits asociados al modulo detector de voltaje bajo , al temporizador del pero guardin.

1= Deteccin de cdigo OP ilegal, direccin ilegal o registro W sin inicializar utilizado como puntero. 0= Ninguna incidencia de este tipo. Bit 13 BGST: Bit de bandgap estable. 1= El banggap se ha establecido 0= El banggap no se ha establecido y las interrupciones LVD deben deshabilitarse. Bit 12 LVDEN: Bit de habilitacin del circuito de deteccin de voltaje bajo 1= Habilita LVD, alimenta el circuito LVD. 0= Deshabilita LVD, no alimenta el circuito LVD. Bit 11-8 LDVI: Bits para establecer el limite de deteccin de voltaje bajo. Bit 7 EXTR: Bit de reset externo (MRLC). 1= Ha ocurrido un reset por activacin de la patita Master Clear. 0= No hay incidencia de este tipo. Bit 6 SWR: Flag de la instruccin RESET. 1=Sea ha ejecutado una instruccin RESET. 0=Ninguna incidencia de este tipo. Bit 5 SWDTEN: Bit de habilitacin del WDT. 1= WDT esta habilitado. 0= WDT no esta habilitado. Bit 4 WDTO: Flag de desbordamiento del perro guardin 1=Desbordamiento 0= No hay incidencia Bit 3 SLEEP: Bit de estado sleep. 1= El dispositivo ha entrado en modo Sleep. 0= El dispositivo no ha entrado en modo Sleep. Bit 2 IDLE: Flag de Idle 1=El dispositivo esta en modo Idle. 0= El dispositivo no esta en modo Idle. Bit 1 BOR: Flag de reset de Brown- out o Bajada de la tensin de laimentacio. 1= Ha ocurrido un reset de tipo Brown-out. 0=Ninguna Incidencia . Bit 0 POR: Flag de reset Power-on por encendido del dispositivo. 1=Ha ocurrido reset de tipo Power-on. 0=Ninguna incidencia.

1.2 DETECTOR (LVD).

DE

VOLTAJE

BAJO

Fig.3 Byte de ms peso del registro RCON.

Fig.4 Byte de monos peso del registro RCON. Bit 15 TRAPR: Flag de reset excepcin o Trap 1= Ha ocurrido una excepcin o un conflicto de reset. 0=No hay incidencia de este tipo Bit 14 IOPUWR: Flag de reset por acceso a w no inicializado o por cdigo OP ilegal.

El modulo de deteccin de voltaje bajo es muy til en aplicaciones que funcionan con bateras. Mientras la batera alimenta al sitema se va desacrgando siendo la funcin del LVD detectar cuando el voltaje de la batera (VDD del dispositivo). El modulo LVD utiliza una referencia interna de voltaje para la comparacin, en la figura.5 Muestra una posible curva de voltaje de la batera del dispositivo en una aplicacin. Con el transcurso del tiempo el nivel de la batera disminuye. Cuando su valor igual a V LVD, la lgica del modulo LVD genera una interrupcin. Esto ocurre en el instante Ta. L aplicacin software deja de funcionar, ya que el nivel de tensin no es suficiente para que permanezca activo. En el instante Tb se produce el valor de tensin mnimo valido para trabajar, por lo que el tiempo total para desconectar el sistema es Tb-Ta.

1.2.2 DIAGRAMA POR BLOQUES DEL MUDULO DETECTOR DE VOLTAJE BAJO

El diagrama de bloques del modulo LVD se basa en un comparador que se utiliza una tensin de referencia generada internamente. Cuando el nivel voltaje del dispositivo es menor que el voltaje de referencia, el bit LVDIF se pone a 1. En la figura siguiente selecciona uno de los 16 valores de tensin posibles, pudiendo ser uno de ellos el introducido externamente por la patita LVDIN. Si se habilita el modulo de deteccin de voltaje bajo, realizara sus funciones incluso funcionando en modo Sleep o Idle. Fig.5 Fuentes de activacin de la seal maestra de Reset SYRST#

Fig.6 Relacin voltaje/tiempo del dispositivo controlado por el LVD.

Fig.7 Diagrama por bloques del modulo de deteccin de voltaje bajo.

1.2.1 BITS DE CONTROL DEL LVD

Los bits relacionados con el control, del modulo LVD del registro RCON son los que se encuentran en el byte mas significativo y que van del bit 8 al 13. Estos bits son el BGST, LVDEN y los cuatro del campo LVDL. Los bits del campo LVDL ofrecen 16 posibles valores de limites de tensin y si ninguno de ellos se adapta a las necesidades de la aplicacin, a continuacin se muestra los 16 valores posibles: 1111=Entrada externa a LVD desde LVDIN 1110=4.6 1101=4.3 1100=4.1 1011=3.9 1010=3.7 1001=3.6 1000=3.4 0111=3.1 0110=2.9 0101=2.8 (valor por defecto) 0100=2.6 0011=2.5 0010=2.3 0001=2.1 0000=1.9

1.3

OTROS RECURSOS AUXILIARES

El modulo de desconexin de perifrico (PMD) dispone de registros cuyos bits permite desconectar la seal de reloj a cada perifrico en concreto, consiguiente un consumo mnimo del mismo. Cuando un bit del registro PMD vale 1 se desconecta despus de un ciclo de instruccin, Si se pone el bit 0, se activa tras un ciclo.

Existen dos temporizadores que proporcionan los retardos necesarios cuando se conecta la alimentacin. Uno se denomina Power-up timer (PWRT), que proporciona un retardo con el reset que se produce en la conexin de la energa para esperar a que se estabilice el voltaje suministrado. El otro es el oscilador Start-up Timer(OST) que controla el tiempo que necesita el oscilador principal tras el reset que se produce en la conexin del dispositivo para dar tiempo suficiente a que se estabilice la frecuencia del reloj.

1.4 CONCLUSIONES:
El modulo para la gestin del sistema y la energa es una parte fundamental de las dsPIC30F.

11. RECOMENDACIONES:

Siempre es recomendable tener mas informacin de cualquier dispositivo que queramos manejar o manipular para as poder conocer al mximo los funcionamientos que en este caso son los dsPIC30F.

12. REFERENCIAS:
Microcontroladores avanzados dsPIC, controladores digitales de seales arquitectura programacin y aplicaciones, capitulo 15, la memoria de datos.