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Arquitetura de Computadores Li 3 Lista de Exerccios

1)Um sistema de cache tem uma taxa de acerto de 95%, um tempo de acesso de 100 ns quando o dado for encontrado na cache e um tempo de acesso de 800 ns se a cache no contiver o dado. Qual o tempo de acesso mdio? 2)Uma cache est sendo projetada para um computador com 232 B de memria. A cache ter 2K slots (linhas) e usar um bloco de 16 B. Calcule, tanto para uma cache associativo quanto para uma cache com mapeamento direto, quantos bytes a cache ir ocupar? 3)Para os endereos hexadecimais da memria principal 111111, 666666, BBBBBB, mostre as seguintes informaes, em formato hexadecimal: a. Os valores dos campos de rtulo, linha e palavra, para uma memria cache com mapeamento direto, usando o formato TAG SLOT BYTE +------------+---------------------------------------+-----+ | 8 | 14 | 2 | +------------+---------------------------------------+-----+ b. Os valores dos campos de rtulo e palavra, para uma memria cache associativa, usando o formato TAG BYTE +----------------------------------------------------+-----+ | 22 | 2 | +----------------------------------------------------+-----+ c. Os valores dos campos de rtulo, conjunto e palavra, para uma memria cache associativa por conjuntos de duas linhas, usando o formato TAG SET BYTE +------------+---------------------------------------+-----+ | 9 | 13 | 2 | +------------+---------------------------------------+-----+

4)Considere um microprocessador de 32 bits, com uma memria cache interna pastilha de 16 Kbytes, organizada com mapeamento associativo por conjuntos de quatro linhas. Suponha que o tamanho da linha da memria cache seja de quatro palavras de 32 bits. Desenhe um diagrama de blocos dessa memria cache, mostrando sua organizao e como os diferentes campos do endereo so usados para determinar um acerto ou falha na memria cache. Onde a palavra de memria de endereo ABCDE8F8 mapeada na memria cache? 5)Suponha as seguintes especificaes para uma memria cache externa: mapeamento associativo por conjuntos de quatro linhas; tamanho de linha igual a duas palavras de 16 bits; capaz de acomodar um total de 4K palavras de 32 bits da memria principal; utilizada com um processador de 16 bits que gera endereos de 24 bits. Projete a estrutura da memria cache com todas as informaes pertinentes e mostre como ela interpreta os endereos enviados pelo processador. 1/3

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6)A pastilha do processador Intel 80486 possui uma memria cache nica para dados e instrues. Esse processador tem capacidade de 8 Kbytes e organizado com mapeamento associativo por conjuntos de quatro linhas e com blocos de quatro palavras de 32 bits. A memria cache organizada em 128 conjuntos. Existe um nico "bit de linha vlida" e trs bits, BO, B1 e B2 (bits de uso para o algoritmo LRU), por conjunto. No caso de um acesso com falha na cache, o 80486 l uma linha de 16 bytes da memria principal, em uma nica leitura por meio do barramento de memria. Mostre como os diferentes campos do endereo so interpretados. 7)Considere uma mquina com memria endereada byte a byte, com tamanho de 216 bytes e tamanho de bloco de 8 bytes. Suponha que seja utilizada uma memria cache com mapeamento direto, composta de 32 linhas. a. Como o endereo de memria de 16 bits dividido em rtulo (TAG), nmero de linha (SLOT) e nmero de byte (BYTE)? b. Em que linha seriam armazenados os bytes com os seguintes endereos? 0001 0001 0001 1011 1100 0011 0011 0100 1101 0000 0001 1101 1010 1010 1010 1010 c. Suponha que o byte de endereo 0001 1010 0001 1010 esteja armazenado na memria cache. Quais so os endereos dos outros bytes na mesma linha? d. Qual o total de bytes de memria que podem ser armazenados na memria cache? e. Por que o rtulo tambm armazenado na memria cache?

9)Considere o seguinte cdigo: for (i = O; i < 20; i++) for (j = O; j < 10; j + +) ali] = ali] * j; a. D um exemplo de localidade espacial no cdigo. b. D um exemplo de localidade temporal no cdigo.

10)Um computador tem uma memria principal com 32K palavras de 16 bits. Tem tambm uma memria cache de 4K palavras, dividida em conjuntos de quatro linhas com 64 palavras por linha. Suponha que a memria cache esteja inicialmente vazia. O processador busca palavras das posies 0, 1, 2, ..., 4351, nessa ordem. Ele ento repete essa seqncia de referncias mais nove 2/3

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8)Uma memria cache associativa por conjuntos tem um tamanho de bloco de quatro palavras de 16 bits e um conjunto de duas linhas. A memria cache pode acomodar um total de 4048 palavras. A poro da memria principal que cache tem dimenso de 64K x 32 bits. Mostre como os endereos do processador so interpretados.

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vezes. A memria cache dez vezes mais rpida que a memria principal. Estime a melhoria de desempenho obtida com o uso da memria cache. 11) Considere um sistema de memria com os seguintes parmetros: Tc = 100 ns Tm = 1200 ns Cc = 0,01 centavo/bit Cm = 0,001 centavo/bit a. Qual o custo de 1 MB de memria principal? b. Qual o custo de 1 MB de memria principal utilizando tecnologia de memria cache? c. Se o tempo de acesso mdio 10% maior que o tempo de acesso memria cache, qual a taxa de acerto h?

REFERNCIAS

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