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Aplicaciones, construcciones,
Sistemas Digitales
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Qu significa VHDL?
VHDL = VHSIC + HDL. VHSIC = Very High Speed Integrated Circuit Circuitos Integrados de Muy Alta Velocidad HDL = Hardware Description Language Lenguaje de Descripcin de Hardware
VHDL es un lenguaje textual de alto nivel que se utiliza para la descripcin del hardware de los sistemas digitales.
Las herramientas CAD toman descripciones VHDL para simular, sintetizar y verificar circuitos digitales.
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Qu es VHDL?
VHDL es un lenguaje estndar que se emplea para la documentacin,
Xilinx entre otras, facilitan la entrada, sntesis, simulacin y verificacin de diseos digitales. En particular, MAX +plus II y QUARTUS de Altera soporta entrada esquemtica, por formas de onda y tres HDLs : AHDL, Verilog HDL y VHDL. Las herramientas ms poderosas y costosas las proveen Synopsys, Menthor y Cadence. Casi todas las compaas proveen algun tipo de ayuda para que las instituciones acadmicas adquieran sus herramientas.
Por qu VHDL?
Lenguaje estndar. Soporte de las principales
compaas proveedoras de
herramientas CAD y EDA. Flexibilidad de implementacin en circuitos integrados: cdigo VHDL es portable entre herramientas, aunque normalmente es necesario hacer ajustes segn el dispositivo final. Es un lenguaje popular cuyo nmero de usuarios sigue aumentando.
Ventajas
Proceso de desarrollo ms confiable y automatizado Reduccin de costo y tiempo
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mtodo para la descripcin de sistemas electrnicos para el Departamento de Defensa de EE.UU. Su sintxis es similar al lenguaje de programacin Ada. Fue estandarizado en 1987, bajo la norma IEEE 1076. En 1993 sali una revisin con algunas nuevas capacidades, manteniendo la compatibilidad con la norma original. Es utilizado ampliamente en la industria y academia.
herramientas de sntesis. Mediados de los 90s: diseo con lgica programable. Se utiliza en la documentacin as como en la simulacin del sistema, y adems se emplea para sintetizar la parte hardware del sistema digital. Hoy se empieza a utilizar en el modelamiento de especificaciones de todo el sistema, tanto la parte hardware como la parte software. Las herramientas de sntesis permiten implementar los circuitos sobre ASICs y FPLDs.
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Limitaciones de VHDL
No permite describir sistemas analgicos. Sin embargo, ya
se estn desarrollando versiones anlogas y mixtas. No existe un estilo de descripcin normalizado. Para sntesis se requiere ajustar los estilos disponibles a la capacidad de las herramientas CAD. Es posible sintetizar lgica solo de un subconjunto del lenguaje. Las herramientas de sntesis no soportan los mismos subconjuntos, y existen a veces diferencias al mudar de herramientas.
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Niveles de Abstraccin
La abstraccin define cuanto detalle debe ser descrito acerca
del diseo. Existen cuatro niveles principales de abstraccin: Layout (Trazado): descripcin en el nivel geomtrico o fsico. Especifica la disposicin fsica de los dispositivos en el chip. Puede incluir informacin sobre temporizacin y efectos analgicos. Lgico: Especifica la conexin de puertas lgicas y registros. Informa detalladamente la funcin, arquitectura, tecnologa y temporizacin.
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Niveles de Abstraccin
Transferencia de Registros (RTL): Define cada registro en el
diseo y la lgica entre ellos. Contiene informacin de la arquitectura pero no detalla la tecnologa. No especifica los retardos de tiempo absolutos. Comportamental: Describe la funcin de un diseo sin especificar la arquitectura de registros. Puede requerir informacin de tiempos de retardos.
Estructural
Microcomputador
Puerta lgica, flipflop Transistor Especificaciones Algoritmo Lenguaje RTL Ecuacin Booleana Ecuacin Diferencial
Geomtrico
Trazado de figuras Celdas estndares Macroceldas Plano de bloques Chip, PCP, MCM
Funcional
Mayor abstraccin
Menor abstraccin
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exprese en el nivel RTL. En este nivel el diseador debe especificar la arquitectura de los registros y puertas en el diseo.
Camino de datos (datapath) modelado estructuralmente.
Las
herramientas de sntesis comportamental generan automticamente el circuito en el nivel de puertas y flipflops a partir de la codificacin de un algoritmo.
Seccin de control (i.e. mquinas de estados) descrito funcionalmente.
estmulos y respuestas (testbenchs), documentar partes y detallar las especificaciones del hardware. NOTA:
Algunos CADs permiten mezclar descripciones HDL con descripciones
esquemticas.
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Conceptos Fundamentales
CONCURRENCIA => Actividades concurrentes son sucesos
que ocurren en paralelo. En el hardware los eventos suelen disparar varios procesos al mismo tiempo. Modela la activacin de los bloques de un sistema digital, donde las seales se presentan sobre las entradas de los bloques y producen resultados en las salidas
ESTRUCTURA=> Ordenamiento de bloques en una jerarqua.
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Conceptos Fundamentales
SECUENCIA => Las sentencias secuenciales se ejecutan una
Simulacin dirigida por eventos. Un evento es producido por un cambio en una seal en un determinado tiempo de simulacin. La respuesta de un modelo a un evento puede provocar nuevos eventos.
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Entidad
Una entidad describe la interfaz del modelo, sin describir su comportamiento. Es equivalente a un smbolo de una descripcin esquemtica.
La entidad (ENTITY) define los puertos de acceso (PORT) y parmetros (GENERIC) de un mdulo
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Modelamiento funcional
Procesos
Sentencias secuenciales
Asignaciones de seales Sentencias de espera
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Configuracin
Define la arquitectura para la entidad
Procesos
Un proceso define sentencias que se ejecutan en secuencia. Se define en la arquitectura. Una arquitectura puede contener ms de un proceso. Los procesos se comunican entre s concurrentemente. En un proceso pueden existir asignacin de variables, de seales, llamadas a
procedimientos, sentencias IF, sentencias CASE, y sentencias iterativas. Un simulador de VHDL observa los modelos como una coleccin de procesos.
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Tipos
Cada seal en VHDL tiene asociado un tipo, que define un
Definidos por el usuario AMBAR, ROJO, VERDE LEE, ESCRIBE, LIMPIA, REINICIA
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Paquetes
En un paquete se colocan definiciones comunes para
varias entidades de diseo. Ello facilita el trabajo de equipos. Puede contener declaraciones de:
Valores constantes Tipos definidos por el usuario Componentes
incluye subprogramas
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Verificacin
Ubicacin y Conexin
FPLD, ASIC Modelo de Retardos Simulacin
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de estados
Implementacin
TTL, FPLD, microprocesadores, ASICs
Verificacin
Depuracin
Editor de Plano
ALTERA y VHDL
Descripcin VHDL Reportes Compilacin Editor de Plano Doctor Diseo Programador
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Sntesis
SINTESIS
Verificacin
Simulacin fsica
Software
Hardware
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Modularidad y jerarqua
Secuencialidad
Diferencias
El software crea un programa para que lo ejecute un microprocesador
El HDL permite simular o sintetizar un hardware (puertas logicas,
Diseo en VHDL
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Memory
128 MB SDRAM, 2 MB SRAM, 8 MB Flash SD memory card slot Eight 7-segment displays 16 x 2 LCD display 18 toggle switches 18 red LEDs 9 green LEDs Four debounced pushbutton switches 50 MHz clock External SMA clock input External SMA clock
Clocks
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Arquitectura de un EPF10K10LC84
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Ms VHDL
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La simulacin funcional a partir de la descripcin tambin es independiente. Permite compartir unidades de diseo (a travs de libreras de paquetes ) No existe un estndar o estilo comn para la descripcin orientada a la sntesis No se adapta bien a la simulacin a nivel de puertas (dependiente de la tecnologa)
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Ejemplo: Un Multiplexor 4 a 1
1. 2. 3. 4. 5. 6. 7. 8.
Invocar Editor de Texto Escribir la descripcin en VHDL de un multiplexor Guardar Compilar Editar un archivo de seales Simular Asignar un chip Programar
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Inicio de MAX+plusII
Barra de Menues Barra de Ttulo Barra de Botones
Administrador de Programas
Paleta de Herramientas Barra de Estado
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Proyectos Recientes
Nombre del Proyecto: Mux4a1 Directorio del Proyecto: mpdesign Unidad de Disco: d
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Filtro
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Editor de Texto
Descripci en VHDL
Templates > VHDL Template...
Entidad (Entity)
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La seal f copia el valor de una entrada de datos (a, b, c, d) segn la combinacin de los selectores s1 y s0. La seal selector se comporta como un alias para la combinacin s1s0.
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Compilacin
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Edicin de Seales
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Edicin de Seales
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Simulacin
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AHDL
Lenguaje HDL de Altera (desde 1988) Es un superconjunto de ABEL, CUPL, PALASM Indicado para grandes o complejas mquinas de
estados, lgica de control, lgica de decodificacin Soporta descripcin funcional, estructural y mixta. Provee un nivel de descripcin menos abstracta que VHDL. Es del nivel de abstraccin de Verilog HDL.
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