Sistemas electrnicos para informtica Unidad II

M.C. Omar Hernndez Gonzlez Catedrtico ITESCO

Coatzacoalcos, 10 de Septiembre de 2011

 Identidades y Propiedades
Teoremas Simplificacin de funciones del lgebra de

Boole Formas Cannicas Aplicaciones con Compuertas

SUMA
A+ 0 =A
A+A=A A+1=1 A+ A =1
3

PRODUCTO A.0=0

A.A=A
A.1=A A. A =0
4

Propiedad Conmutativa
I) A B B A II ) A B B A

Propiedad Asociativa
I ) A B C ( A B) C A ( B C ) II ) A B C ( A B) C A ( B C )
5

Propiedad Distributiva
I ) A ( B C ) ( A B) ( A C ) II ) A ( B C ) ( A B) ( A C )
6

Otras Identidades

BB
A A
7

Otras Identidades

01

1 0
8

Teorema de absorcin
I ) X X Y X II ) X ( X Y ) X

Teorema 2
I ) X X Y X Y
II ) X ( X Y ) X Y
9

Teorema 3
I) A B A B A

II ) ( A B) ( A B) A
10

Teorema 4
Si A B 1 A B 0 A B

11

Teorema de Morgan

I ) X Y X Y
II ) X Y X Y
12

Algunas definiciones:
BIT (b), (BInary digiT): dgito binario, es la unidad mnima de informacin. PALABRA: conjunto de N bits. BYTE (B), palabra de 8 bits. KILOBYTE (KB) = 210 = 1024 bytes.

MEGABYTE (MB) = 220 = 1024 KB = 1048576 B

GIGABYTE (GB) = 230 = 1024 MB = 1099511627776 B
13

Sistema Decimal. (Es el comnmente usado)

Sistema de numeracin

posicional,

que emplea 10

smbolos con base = 10

Smbolos: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9

1327 = 1 x 103 + 3 x 102 + 2 x 101 + 7 x 100

Pesos
Smbolos

1000
1

100
3

10
2

1
7

Valor

1000

300

20

1327
14

Sistema Binario. (electrnica digital)

Sistema de numeracin posicional, que emplea 2 smbolos con base = 2 Smbolos: 0, 1

1101 = 1 x 23 + 1 x 22 + 0 x 21 + 1 x 20
Pesos Smbolos 8 1 4 1 2 0 1 1

Valor

13
15

Sistema Binario.

Ejemplo 1010b=10
Nmero de Bits Numero mximo de combinaciones Nmero mximo representable N 2N 2N 1 4 16 15

16

Ejemplos de Cdigos numricos:

Binario natural. BCD. Cdigos cclicos (Gray). Johnson One Hot
17

Variable de conmutacin :
Aquella que solo puede tomar uno de dos valores
Verdadero

UNO ON HIGH 1 Funcin lgica :

------

Falso CERO OFF LOW 0

S = F(a, b, c) = a b + b c
18

Representacin conmutacin:

de

una

funcin

de

Tabla de verdad. Expresin algbrica o booleana. Notacin simplificada.

Mapa booleano o mapa de Karnaugh

19

Tabla de Verdad

que representa la relacin de las variables lgicas que forman el consejo.

Entradas
Adelgazars si comes vegetales y si haces ejercicios fsicos. Comer Ejercicio vegetales fsico

Salidas
S
No No No Si

No No Si Si

No Si No Si

20

Tabla de Verdad de
una funcin lgica

Entradas Salida a b c S
0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 0 1 1

S = F(a, b, c)

21

Operaciones lgicas fundamentales

Funcin Negacin (inversor, complemento):

S = /a = = NOT(a)
a S
0 1 1 0

Propiedades
//a = a

22

Operaciones lgicas fundamentales

Funcin OR

S = a + b = a OR b
a b
0 0 1 1 0 1 0 1

S
0 1 1 1

Propiedades a+0 =a a+1 =1

a+a=a
a + /a = 1
23

Operaciones lgicas fundamentales

Funcin NOR

S = /(a + b) = NOT(a OR b)
a b
0 0 1 1 0 1 0 1

S
1 0 0 0
Cul es valor de entrada dominante en esta funcin?
24

Operaciones lgicas fundamentales

Funcin AND

S = a b = a AND b
a b
0 0 1 1 0 1 0 1

S
0 0 0 1

Propiedades a0 =0 a1 =a aa=a a /a = 0
25

Operaciones lgicas fundamentales

Funcin NAND

S = /( a b) = NOT (a AND b)
a b
0 0 1 1 0 1 0 1

S
1 1 1 0

Cul es valor de entrada dominante en esta funcin?

26

Operaciones lgicas fundamentales

Funcin XOR

S = a b = a XOR b
a b
0 0 1 1 0 1 0 1

S
0 1 1 0

Propiedades

a 0 =a
a 1 = /a
27

Operaciones lgicas fundamentales Funcin XOR

La operacin lgica XOR tambin se identifica
como funcin odd (impar) ya que una

definicin rigurosa de esta funcin es:

su salida es 1, si un nmero impar de sus

entradas es 1.
28

Operaciones lgicas fundamentales

Funcin XNOR

S = /(a b) = a XNOR b
a b
0 0 1 1 0 1 0 1

S
1 0 0 1
29

Operaciones lgicas fundamentales

Funcin XNOR
La operacin lgica XNOR tambin se identifica

como funcin even (par) ya que una definicin

rigurosa de esta funcin es:

su salida es 1, si un nmero par de sus entradas

es 1.
30

Equivalencias.
= = = = =
31

Demuestre las equivalencias.

E J E M P L O

Represente en forma algebraica la funcin lgica que describe la siguiente tabla de la verdad.
Entradas a b c 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Salida S 0 1 0 1 0 0 1 1

a b c

32

Representacin en forma algebraica

Suma de productos

Producto de sumas
33

Suma de productos

Entradas a b c 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1

Salida S 0 1 0 1 0 0

Se utilizan los 1 de las salidas

1 1

1 1

0 1

1 1
34

S = f(a, b, c) = /a /b c + /a b c + a b /c + a b c

Producto de Sumas

Entradas a b c 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1

Salida S 0 1 0 1 0 0

Se utilizan los 0 de las salidas

1 1

1 1

0 1

1 1
35

S = f(a, b, c) = ( a + b + c) (a + /b + c) (/a + b + c) ( /a + b + /c)

Suma de productos.
Literal Trminos Producto

S = f(a, b, c) = /a /b c + /a b c + a b /c + a b c
Literal: es una variable o su complemento.

Trmino producto: puede ser un literal o un producto de varios literales.

36

Suma de productos.
Producto cannico

S = f(a, b, c) = /a /b c + /a b c + a b /c + a b c
Suma cannica de productos o suma patrn de productos o forma disyuntiva

Producto cannico o estndar o mini trmino : es un trmino producto donde aparecen una vez TODAS variables de la funcin.

37

Producto de sumas
Literal Trminos Suma
S = f(a, b, c) = (a + /b + /c) (/a + b + /c) (/a + /b + c) (/a + /b + /c)

Literal:

es una variable o su complemento.

Trmino suma: puede ser un literal o una suma de varios literales.

38

Producto de sumas
Suma cannica
S = f(a, b, c) = (a + /b + /c) (/a + b + /c) (/a + /b + c) (/a + /b + /c)

Producto cannico de sumas o producto patrn de sumas o forma conjuntiva

Suma cannico o estndar o maxi trmino : es un trmino suma donde aparecen una vez TODAS variables de la funcin.

39

Representacin circuital.

S = f(a, b, c) = /a /b c + /a b c + a b /c + a b c40

Representacin circuital.

S = f(a, b, c) = ( a + b + c) (a + /b + c) (/a + b + c) ( /a + b + /c)

41

Funcin lgica

S abc abc abc abc

Propiedad Distributiva, agrupamos trminos en parejas con el mayor nmero posible de variables iguales.

S a b (c c) a c (b b)
Ley del complementario

S a b 1 a c 1
Elemento neutro

S ab ac

Dos variables

Tres variables

Cuatro variables

1.-Tabla de verdad

2.- Mapa de tres variables de S 4.- Funcin obtenida

a 0 0 0 0 1 1 1 1

b 0 0 1 1 0 0 1 1

c 0 1 0 1 0 1 0 1

S 0 1 0 1 1 0 0 1

S ac ab abc

3.- Agrupamos unos

5.- Funcin ms simplificada

S a (c b ) a b c

Funcin

S ab ab

Funcin implementada con puertas de todo tipo

Funcin

S a (c b ) a b c

Funcin implementada con puertas de todo tipo

 Hay muchas familias lgicas de circuitos integrados digitales que

han sido introducidos comercialmente, las ms populares son: TTL: Lgicas de transistores (Transistor-transistor logic) ECL: Lgica de acoplamiento de emisor (emitter-coupled logic) MOS: Semiconductor de xido de metal (Metal-oxide semiconductor) CMOS: Semiconductor de oxido de metal complementario (Complementary metal-oxide semiconductor) I2L: Lgica de inyeccin integrada (Integrated-injection logic)

Realizar una investigacin sobre familia de circuitos integrados TTL, ECL, MOS, CMOS, investigar caractersticas, aspectos tcnicos, aplicaciones y usos. (entrega 7 de febrero)

47

Tecnologa

Serie TTL estndar TTL de baja potencia

Familia de circuitos lgicos integrados con transistores bipolares

TTL

TTL shoottky TTL shoottky de baja potencia TTL shoottky avanzada

ECL CMOS estndar Familia de circuitos lgicos integrados con transistores MOSFET CMOS CMOS HC CMOS HCT NMOS PMOS BiCMOS Combina transistores bipolares con transistores MOSFET

48

Suma negada (NOR):

S ab

Multiplicacin negada (NAND):

OR exclusiva (EXOR):

S ab

S a b

Circuitos Digitales
Secuenciales Combinacionales

Combinacionales
Aplicacin de Funciones logicas y arietmeticas
50

 Generan los productos cannicos de las variables de

entrada al sistema. Consisten en n entradas y 2n salidas Aplicacin: Conversores de cdigo

51

52

53

 Problema:
Implementar, con dos decodificadores 74154 un

decodificador de 5 a 32 bits

54

74154
Q0

74154
0 1 2 3 4 5 6 7 8 9 10 11 12 Q0 16 17 18 Q1

A0 A1

A0 A1 A2 A3
Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11

A0
Q1

A1

Q2 Q3 Q4 Q5 Q6

A2
A3

A2
A3

19
20 21 22 23 24 25 26 27 28 29 30 31

Q7
Q8 Q9 Q10 Q11 Q12

Q12

A4

E1 E0

Q13 Q14 Q15

13
14 15

A4

E1 E0

Q13 Q14 Q15

55

BCD-7 Segmentos

a f b

a
a0
a1 a2

c
d e f g

g
c d
56

a3

a3 a2 a1 a0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0

a 1 0 1 1 0

b 1 1 1 1 1

c 1 1 0 1 1

d 1 0 1 1 0

e 1 0 1 0 0

f 1 0 0 0 1

g 0 0 1 1 1

a f b

g
c d
57

0 1 0 1
0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1

1
1 1 1 1

0
0 1 1 1

1
1 1 1 1

1
1 0 1 1

0
1 0 1 0

1
1 0 1 1

1
1 0 1 1

 Realizan la funcin inversa al decodificador

Ej: Codificacin de un teclado
Codificador con prioridad Codificador Decimal-BCD Codificador Octal-Binario

58

Digito

A 3 A2 A1 A0 0 0 0 0
Decimal-BCD
0
1 2 3 4 5 6

1
2

0
0

0
0

0
1

1
0

3
4 5 6 7

0
0 0 0 0

0
1 1 1 1

1
0 0 1 1

1
0 1 0 1

A0

A1
A2 A3

7
8 9

8
9

1
1

0
0

0
0

0
1

59

A0 (LSB)
2 3

A1

4 5 6 7 8

A2

A3 (MSB)
9 60

Digito A2 A1 A0

Octal-BCD
0 1 2 3 4 5 6 7

0
1 2 3 4 5

0
0 0 0 1 1

0
0 1 1 0 0

0
1 0 1 0 1

A0

A1
A2

6
7

1
1

1
1

0
1

61

0 1 2 3 4 5 6 7 EI 74F148 EO 1 2 4 GS

62

EI

0 1 2 3 4 5 6 7

EO
1 0 1 1 1 1 1 1 1 1

GS
1 1 0 0 0 0 0 0 0 0

4
1 1 1 1 1 1 0 0 0 0

2
1 1 1 1 0 0 1 1 0 0

1
1 1 1 0 1 0 1 0 1 0
63

1 0 0 0 0 0

- - - - - - - 1 1 1 1 1 1 1 1

0 1 1 1 1 1 1 1 - 0 1 1 1 1 1 1 - - 0 1 1 1 1 1 - - - 0 1 1 1 1

0
0 0 0

- - - - 0 1 1 1
- - - - - 0 1 1 - - - - - - 0 1 - - - - - - - 0

1 1 1 1 1 0 11 11 0 1 2 3 4 5 6 7

11 11 11 0 1 1 1 1 1 8 9 10 11 12 13 14 15
0 1 2 3 4 5 6 7 EI 74F148

0 1 2 3 4 5 6 7 EI 74F148

EO

1 2 4

GS

EO

1 2 4

GS

10 1 1 1 0

10 01 0 1 1

11

A0

01

A1

1 0

A2

01

A3

64

 2N canales de entrada, un canal de salida, N bits de

control
MUX 0 1

2
. . . . . 2N 1 2 3....N 65

Salida

S0 S1

I0 I1 I2 I3

Salida

66

67

 Salida=Si ( Ii mi EN )

Por tanto se puede implementar cualquier funcin

Mintrmino de control Entrada i

lgica F=Si (fi mi)

68

MUX 0

A B C
0 0 0 0 1 1 1 1 0 0 1 1 0 0 0 1 0 1 0 1

F 0 1 0 0 0 1 1 1
1
0 0 0 1 1 1

0 1 2 3 4 5 6 7 S2 S1 S0

Salida

f(a,b,c)= ab+ac+bc

1 0 1 1

a b c

69

A B C
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

D
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

F 0 0 0 0 1 1 1 1 0 0 1 0 0 0 1 0
0 1 2 3 4 5 6 7 S2 S1 S0
MUX

Salida

70

A B C
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

D
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

F 0 0 0 0 1 1 1 1 0 0 1 0 0 0 1 0

F 0
MUX

0 1 1 0 D 0 D

0
1 1

1
2 3

0
D 1

4
5 6

Salida

7
S2 S1 S0

A B C

71

 Un canal de entrada, 2N canales de salida, N bits de

control
DEMUX 0 1

Entrada

. . . . . 2N

1 2 3....N 72

S0 S1 D0 D1 D2 Idntico que el decodificador de 2 a 4 D3

73

I0

74154
Q0

S0 S1 S2 S3

A0
Q1

D0 D1 D2

A1 A2 A3

Q2
Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11 Q12

D3
D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15

Entrada 0

E1

Q13 Q14

E0

Q15

74

74154
S0 S1 S2 S3
Q0

74154
D0 D1 D2

A0
Q1

S0 S1 S2 S3

Q0

A0
Q1

D16 D17 D18

A1 A2 A3

Q2
Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11

A1 A2 A3

Q2
Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11 Q12

D3
D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15

D19
D20 D21 D22 D23 D24 D25 D26 D27 D28 D29 D30 D31

Entrada
S4

Q12

E1

Q13 Q14

Entrada

E1

Q13 Q14

E0

Q15

E0

Q15

75

A0
A1 A0 A1 X es 1 si el nmero de A unos es impar

B
0 1 0 1

A B
0 1 1 0

A2
A3

X es 1 si el nmero de unos es impar

0 0 1 1

76

74280
A B C D E F G H I S Par S Impar

Nmero de entradas en nivel ALTO

Salidas
S Par S Impar

0, 2, 4, 6, 8 1, 3, 5, 7, 9

1 0

0 1

77

MUX

D0
D1 D2 D3 D4 D5 D6 D7

0
1 2

3
4 5

Salida

6
7 S2 S1 S0

S2..0 0 Salida D0

1 D1

2 D2

3 D3

1 D1

2 D2

3 D3

7
78

D4 D5

D6 D7 D0

D4 D5

D6 D7

MUX

D0
D1 D2 D3 D4 D5 D6

0
1 2 D0 D1 D2

74280
A B C

3
4 5

D3

D
E F G

S Par
S Impar

Salida

D4 D5 D6 0 0

6
7

H
I

Bit de paridad par

S2 S1 S0

S2 S1 S0

79

DEMUX

REGISTRO

74280

0
1 2

Comprobador paridad Par

S Impar

Entrada

4 5

6
7 S2 S1 S0

1 si Impar

1 1 1

Error
80

S=AB

Semisumador A B Cout S
0 0 0 0

Cout

0
1

1
0

0
0

1
1

B
S A S

Cout
81

Ejercicio: Implementa un sumador completo a partir

de dos semisumadores y una puerta OR

Sumador completo Cin A B Cout S

0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 0 0 1

Cin

S=AB C

Cout A B S A

S Cout

B
Cin

82

A0 B0 C-1

S A B

S0

A1 B1 Cout

S A B

S1

t
S A B

Cin

t
A3 S A B

Cin

Cout

4t
S S2

A2

B2

B3
Cout

S3 Cout Cout
83

Cin

Cin

A3..0 +B3..0=S3..0
C0=A0B0+(A0+B0)C-1 Si Bi C0=G0 + P0C-1 Ci=Gi+PiCi-1 Ci-1 Pi= Ai+Bi Gi= AiBi C1=G1+P1C0= G1+P1G0+ P1P0C -1 C2=G2+P2C1= G2+P2G1+ P2P1G0+ P2P1P0C -1 C3=G3+P3G2+P3P2G1+ P3P2P1G0+ P3P2P1P0C-1
84

S Ai

A0 B0

A
B

S
CP

S0 P0 G0

A1 B1 C0

S
CP

S1 P1 G1

A2 B2 C1

S
CP

S2 P2 G2

A3 B3
2

A
B

S
CP

S3 P3 G3

t C
-1

Cin CG

Cin CG

Cin CG

t C

Cin CG

3t
CPG CPG
P0 , G0 P1 , G1 P0 , G0

t 2t 3t
t C
in

CPG

CPG

P2 , G2 P1 , G1 P0 , G0

P3 , G3 P2 , G2 P1 , G1 P0 , G0

C t

in

C0

t C

in

C1

C2

t C

in

C3

Cout
85

0111

Sumador de propagacin del acarreo

Ms pequeos Rizo del acarreo Tiempo de propagacin Nt

0110 (t ) 0100 ( 2t ) 0000 (3t )

Sumador de acarreo de grupo hacia adelante 1000 ( 4t )

Salidas sincronizadas Tiempo de propagacin fijo 3t Ocupan ms rea (en proporcin a N)

0111 1 1000 (3t )

86

4b

S A3..0
B3..0

S3..0 Cin

4b

4b Cout

Ejercicio: Implementar un sumador de

16 bits a partir de sumadores de 4 bits
87

S2
0 0 0 0 1 1 1 1

ALU de 4bits 74x382 S1 S0 Funcin

0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
F=0000 F=B menos A menos 1 ms Cin F=A menos B menos 1 ms Cin

OVR=1 Para desbordamiento con nmeros con signo

F=A ms B ms Cin
F=AB F=A+B

F=AB
F=1111

S0 S1 S2 CIN A0 B0 A1 B1 A2 B2 A3 B3

OVR COUT F0
F1 F2 F3

Implementar un sumador de 8 bits

88

A0 B0 A1 B1 A2 B2 A3 B3

1 1 0 0

S0 S1 S2 CIN A0 B0 A1 B1 A2 B2 A3 B3

OVR COUT F0 F1 F2 F3

1 1 0
S0 S1 S2 S3 A4 B4 A5 B5 A6 B6 A7 B7

S0 S1 S2 CIN A0 B0 A1 B1 A2 B2 A3 B3

OVR COUT F0 F1 F2 F3

OVR Cout S4 S5 S6 S7

Qu cambios introduciras para hacer un restador?

89

A
B

Comparador bsico 1 si son distintos 0 si son iguales

A0
B0 A=B? Comparador de dos bits
90

A1
B1

74x85 A0 A1 A2 A3 A>B A=B A<B B0 B1 B2 B3

A>B A=B A<B

TODA LA INFORMACIN EN EL DATASHEETDEL FABRICANTE

91

CONFIGURACIN DE PINES DEL INTEGRADO: RELACIN CON ENTRADAS Y SALIDAS

DESCRIPCIN DE FUNCIONAMIENTO: TEXTOS EN INGLS

92

SMBOLO ESQUEMTICO: CLSICO Y ESTNDAR IEEE

93

94

95

96

Configuracin en paralelo para comparar dos nmeros de 24 bits

97

(LSB) A0 A1 A2 A3 0 1 0 B0 B1 B2 B3

74x85 A0 A1 A2 A3 A>B A=B A<B B0 B1 B2 B3

74x85 A4 A5 A6 A7 A0 A1 A2 A3 A>B A=B A<B B0 B1 B2 B3

A>B A=B A<B

A>B A=B A<B

A>B A=B A<B

B4 B5 B6 B7 (MSB)

98

(LSB) 0 0 1 1 0 1 0 0 0 1 1

74x85 A0 A1 A2 A3 A>B A=B A<B B0 B1 B2 B3

74x85 0 1 1 1 0 1 0 1 0 0 0 (MSB) A0 A1 A2 A3 A>B A=B A<B B0 B1 B2 B3

A>B A=B A<B

A>B A=B A<B

0 0 1

99

(LSB) 0 0 1 1 0 1 0 0 0 1 1

74x85 A0 A1 A2 A3 A>B A=B A<B B0 B1 B2 B3

74x85 1 0 0 0 0 1 0 1 0 0 0 (MSB) A0 A1 A2 A3 A>B A=B A<B B0 B1 B2 B3

A>B A=B A<B

A>B A=B A<B

0 1 0

100

Circuitos Digitales
Secuenciales Combinacionales Asncronos

Sncronos
Gobernados por un reloj de sincronizacin
101

Entradas

Salidas

Memoria

102

SISTEMAS SECUENCIALES
Circuitos que en un instante dado las salidas son funciones que dependen de las entradas externas y de la informacin almacenada en el instante considerado.

En sistemas informticos aparecen como registros, memorias y unidad de control.

En la vida cotidiana los vemos en control de diferentes sistemas: Sistema de semforos (recuerda la secuencia en que pasan los colores), Control de ascensor (recuerda la secuencia de pisos donde debe parar), cdigo de seguridad (recuerda la secuencia de introduccin de dgitos)

MODELO ESTRUCTURAL

C. Combinacional

M. Elementos de memoria

103

SISTEMAS SECUENCIALES
Sncronos: existe una seal externa de sincronismo, seal de reloj. La seal de reloj (onda cuadrada) sincroniza los cambios de las seales internas del circuito.

Asncronos: no existe esa seal de sincronismo MODELO ESTRUCTURAL

C. Combinacional

M. Elementos de memoria Xi: variables de entrada, zi: variables de salida yi: variables de estado

(Reloj) CLK
104

Elementos de memoria: Biestables (Flip-Flop)

Constituyen las clulas elementales de memoria de los sistemas secuenciales. Memorizan un bit de informacin, adoptando dos estados estables, 0 y 1, en sus salidas Q y Q (variables de estado) que perduran en el tiempo aunque desaparezca la excitacin que los origin.
Para modificar el estado de los biestables, es necesario aadir entradas externas al ncleo de memorizacin. Esto recibe el nombre de lgica de disparo, y su valor determina el valor de Q. Atendiendo a la lgica de disparo los biestables se clasifican en RS, JK, D y T. Si adems aadimos seal de reloj o no, seran sncronos o asncronos.

105

Elementos de memoria: Biestables (Flip-Flop)

Sin sincronismo

106

SINCRONISMO POR NIVEL O DISPARO POR NIVEL (ALTO o BAJO)

ALTO
BAJO

107

108

SINCRONISMO POR FLANCO O DISPARO POR FLANCO (DE SUBIDA o DE BAJADA)

109

Smbolo que indica el disparo por flanco de subida

Smbolo que indica el disparo por flanco de bajada

110

El disparo se realiza por flanco, no por nivel, para evitar oscilaciones contnuas en caso J=K=1
111

Se obtienen cortocircuitando las entradas de un JK La ecuacin de biestable: Q(t+1)=TQt El disparo se realiza por flanco, no por nivel, para evitar oscilaciones contnuas en caso T=1

Aplicacin: Divisor de frecuencia

Conmuta: pasa de 0 a 1 Conmuta: pasa de 1 a 0

112

S=D y R=D en un RS

J=D y K=D en un JK
113

y3 Entrada
D Q D Q

y2
D Q

y1
D Q

y0

Reloj

Reloj Entrada y3..0

0000 1000 1100 0110 0011 1001 1100 1110 1111 0111 0011

114

Entradas en paralelo di

Entradas Serie DSL DSR

Control

Reloj Salidas qi Reloj Control Salidas

Reset
Memoria Desplazamiento izquierda Desplazamiento derecha Carga en paralelo

0
qi qi-1 , DSL DSR , qi-1 di
115

116

Control

Bloque Secuencial

Entradas

Bloque combinacional

Salidas

Clear* Reloj

117

 Diseados como mquinas tipo Moore (la salida es

el estado) Sncronos
Ms fiables y rpidos Sin estados intermedios (glitches) Ms grandes

Asncronos Ms lentos Presentan glitches en las transiciones Ms pequeos

118

S
D Set Q

y3
D Q

y2
D Q

y1
D Q

y0

Reloj

Reloj Set y3..0

0000 1000 0100 0010 0001 1000 0100
119

y3
D Q D Q

y2
D Q

y1
D Q

y0

Reloj

Reloj

y3..0

0000

1000

1100

1110

1111

0111

0011

120

Reloj
2
4 1 8 12 14 0 6 13 10 11 5 7 121 15

Generador de nmeros pseudoaleatorios

9 3

Habilitacin
T Q T Q T Q T Q

Entrada
Q Q Q Q

y0 Entrada
y0 y1 y2 y3

y1

y2

y3

y3..0 0

122 F

Habilitacin
T Q T Q T Q T Q

Entrada
Q Q Q Q

y0 Entrada
y0 y1 y2 y3

y1

y2

y3

y3..0 F

123 0

1
T Q

1
T Q

1
T Q

1
T Q

Entrada
CLR Q CLR Q CLR Q CLR Q

y0

y1

y2

y3

y0 y1 y2 y3

y3..0 0

0124

1
T Q T Q T Q T Q

Entrada
Q Q Q Q

y0

y1
4tp

y2

y3

y0 y1 y2 y3

y3..0

6 40

125

 Todos los Flip-Flops estan conectados al mismo reloj

Varian al unsono (sin presencia de glitches)

Ms rpidos Ocupan ms area

126

Lgica combinacional
T Q T Q T Q T Q

Reloj
Contador sncrono

1
T Q T Q T Q T Q

Reloj
Q Q Q Q

Contador asncrono

127

y0

y1

y2

y3

Reloj

y0 y1 y2 y3

y3..0 0

128 F

y0 1
T Q T

y1
Q

y2
T Q

y3
T Q

Reloj

y0 y1 y2 y3

y3..0 F

129 0

u=1 u=1 1001 u=0 u=0 0111 u=1 u=0 u=0 0110 u=0

0000

u=1 0001 u=0 u=0 u=0 0011 u=1 u=1

u=0

1000 u=1

0010 u=1

11-1

1-11

u=0 0100 0101 u=1

u=1

Ejercicio: Implementa el circuito secuencial usando Flip-Flops tipo T

130

y*3 y*2 y*1 y*0

u=0 1 1 0010 0110 1 0 0001 0101

y*3 y*2 y*1 y*0

u=1 1 1 0100 1000 1 0 0011 0111

y1y0 y3 y2
0 0 0 1 1 1 1 0

0 0 1001 0011 0000 0111

0 1 0000 0100 0000 1000

y1y0 y3 y2
0 0 0 1 1 1 1 0

0 0 0001 0101 0000 1001

0 1 0010 0110 0000 0000

0000 0000 0000 0000 u=0 1 1 0001 1 0 0011

0000 0000 0000 0000 u=1 1 1 0111 1 0 0001

T3 T2 T1 T0 y1y0 y3 y2 0 0 0 0 1001 0 1 0001

T3 T2 T1 T0 y1y0 y3 y2 0 0 0 0 0001 0 1 0011

0 1
1 1

0111
1100

0001
1101

0001
1111

0011
1110

0 1
1 1

0001
1100

0011
1101

1111
1111

0001
1110

1 0

1111

0001

1011

1010

1 0

0001

1001

1011

1010
131

 T0=uy2y1y0+y3y2+y3y1+uy2y1y0+uy3y0 T1=uy2y1y0+uy3y1y0+y3y2+uy1y0

T2=uy3y2y0+uy3y2y0+uy1y0+y3y1+uy3y0
T3=y3+y0+y2y1

4b u Sistema Combinacional T3..0

y 4b

y3..0

Reloj

132

 74161 Contador sncrono binario de 4 bits con Reset

asncrono 74163 Contador sncrono binario de 4 bits con Reset sncrono 74191 Contador binario de 4 bits Up/Down

133

TC=1 si CET=1 y Q=F

134

PE
MR CEP CET

y0 y1 y2 y3

TC
1 2 3 4 5 6 7 8 9 A B C D E F
135

y3..0 0

PE SR

CEP
CET

y0 y1 y2 y3

TC y3..0 0 1 2 3 4 5 6 7 8 9 A 0 1 2 3 4
136

PE MR

CEP
CET

y0 y1 y2 y3

TC y3..0 0 1 2 3 4 5 6 7 8 9 A 0 1 2 3 4 5
137

74F162
PE D0 Q0 Q1 Q2 Q3 TC y0 y1 y2 y3

74F162
PE D0 D1 D2 D3 CEP CET SR CP Q0 Q1 Q2 Q3 TC y4 y5

D1
D2 D3

y6
y7

CEP CET SR
CP

Reloj

138

y3..0 0 TC y7...3 SR

139

140