1

Introduo Lgica Digital

Introduo Lgica Digital

ELECTRNICA DIGITAL
... o conjunto de determinadas tcnicas e dispositivos integrados, de vrios
graus de complexidade, que se utilizam principalmente na realizao de circuitos
de controlo de processos industriais, de equipamentos informticos para
processamento de dados e, em geral, de outros equipamentos e produtos
electrnicos.
Relativamente Electrnica Analgica:
Permitiu melhorar sistemas e produtos j existentes e desenvolver outros at a
impossveis ou inviveis de construir.
Apresentam uma maior imunidade ao rudo elctrico, elevada densidade de
integrao, facilidade de acoplamento com outros circuitos, simplicidade de
projecto e de anlise, ...

Introduo Lgica Digital

SINAIS ANALGICOS:
Toda a grandeza Analgica aquela que assume uma infinidade de valores ao
longo do tempo de uma forma contnua e sem saltos bruscos (p.e. variao da
temperatura ao longo de um dia).

Temp
40

30

20

10

0
1

9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24
Horas

Introduo Lgica Digital

SINAIS DIGITAIS:
Toda a grandeza Digital aquela que assume um nmero finito de valores e que
varia de valor por saltos de uma forma descontnua (p.e. variao hora a hora da
temperatura ao longo de um dia). Portanto a sua evoluo no tempo consiste
precisamente em saltar duns valores discretos para outros.
Temp
40

30

20

10

0
1

9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24
Horas

Introduo Lgica Digital

CIRCUITOS ELECTRNICOS DIGITAIS BINRIOS:

Definio: So circuitos que funcionam baseados em apenas dois valores de
amplitude.
Nvel
Alto 1
Nvel
Baixo 0

Em lgica positiva, faz-se corresponder ao nvel mais elevado de tenso o valor

lgico 1. Ao valor mais baixo de tenso (que pode ser 0 volts ou outra tenso
qualquer) o valor lgico 0.
RAZES PARA A SUA LARGA UTILIZAO:
Simplicidade e grande tolerncia dos componentes dos CIs;
Interligao fcil e verstil com outros componentes;
Imunidade ao rudo.

Introduo Lgica Digital

APLICAES (ELECTRNICA DIGITAL):

Mquinas de calcular;
Instrumentos de medida;
Relgios digitais;
Contadores;
Computadores digitais;
Etc...

APLICAES (ELECTRNICA ANALGICA):

Amplificadores de udio
Receptores de rdio
Etc...

1
Sistemas de Numerao

Sistemas de Numerao

INTRODUO
A utilizao de 10 algarismos diferentes 0 at 9 para representao usual de nmeros;
Vrios pases tiveram sistemas no decimais, nomeadamente para medidas de peso ou
comprimento. 1 p 12 polegadas. Sistema de base 12 (0 at 11);
Usando a semana como unidade de contagem dos dias estamos a usar um sistema de base
sete (0 at 6);
Supondo que no existiam no sistema de base 10 os algarismos 8 e o 9 sistema com 8
algarismos diferentes sistema de base oito ou sistema octal.
Quando temos que escrever diferentes nmeros em diferentes bases a seguir ao nmero
representamos. entre parentesis a sua base de modo a evitar ambiguidades e imprecises.
Por exemplo:
8(10) = 10(8)
Esta igualdade sem os respectivos ndices no teria qualquer significado!
Nos circuitos digitais para a representao de nmeros e execuo de operaes
aritmticas com circuitos digitais, temos que usar um sistema de numerao que tenha
simplesmente dois algarismos - 0 e 1 - sistema binrio ou sistema de base 2.

Sistemas de Numerao

FRMULA GENRICA PARA DEFINIO DE UM NMERO DECIMAL:

Nn Nn-1 Nn-2... N1= Nn.bn-1+ Nn-1.bn-2+...+ N1.b0

Onde,

N representa um algarismo qualquer pertencente ao valor;

n o nmero de algarismos pertencentes ao valor;
b a base de numerao pela qual se representa o valor.

Sistemas de Numerao

DESCRIO DOS SISTEMAS DE NUMERAO

DECIMAL (base 10)

Utiliza 10 dgitos {0,1,2,...,9}

BINRIO (base 2)
Utiliza 2 dgitos {0,1}

OCTAL (base 8)
Utiliza 8 dgitos {0,1,2,...,7}

HEXADECIMAL (base 16)

Utiliza 16 dgitos {0,1,...,9,A,B,...,F}

Sistemas de Numerao

SISTEMA DECIMAL
Baseia-se no facto de anatomicamente dispormos de 5 dedos em cada mo,
torna-se necessrio que a contagem envolva 10 dgitos sistema de base 10
Sistema de Base 10 {0,1,2,3,4,5,6,7,8,9}
PESO
A posio de cada um destes dgitos diz-nos a grandeza que representa e pode
ser designada por peso.
EXEMPLO (nmero inteiro):
3 4 6 7
Unidades
Dezenas
Centenas
Milhares

EXEMPLO (nmero inteiro):

7
6
4
3

x
1=
7
x 10=
60
x 100= 400
x 1000= 3000
3467

1 5 7 2()= 1x103+5x102+7x101+2x100
E se for fraccionrio? As potncias so de base negativa, partindo do valor 1.

Sistemas de Numerao

SISTEMA BINRIO
o mais utilizado nos Circuitos Digitais (Sistemas Digitais) porque se baseia
nos dois estados possveis dos elementos neles usados, i. ., h tenso ou no.
Sistema de Base 2 {0,1}
Cada um dos algarismos designa-se por dgito binrio ou bit (Binary Digit).
PESO
Cada dgito comparticipa na formao do nmero com um peso, determinado
pela posio que ocupa no nmero (...32 (25), 16 (24), 8 (23), 4 (22), 2 (21), 1 (20)).
FORMAO DOS NMEROS NO SISTEMA BINRIO
0 1 10 11 100 101 110 111
Exemplo:
Valor inteiro e fraccionrio:
o 1101(2) = 1x23+1x22+0x21+1x20 = 13 em decimal ;)
o E se for fraccionrio? procede-se da mesma forma! Ateno base!!

Sistemas de Numerao

SISTEMA OCTAL
O sistema de numerao Octal composto por oito dgitos.
Sistema de Base 8 {0,1,2,3,4,5,6,7}
PESO
Cada dgito comparticipa na formao do nmero com um peso, determinado
pela posio que ocupa no nmero (...32768 (85), 4096 (84), 512 (83), 64 (82), 8
(81), 1 (80)).
Exemplo:
Valor inteiro e fraccionrio:
o 347(8) = 3x82+4x81+7x80 = 231
o E se for fraccionrio? procede-se da mesma forma! Ateno base!!
Nota: Todos os nmeros representados num sistema de numerao para alm
do decimal, INCLUEM ENTRE PARENTESIS A RESPECTIVA BASE !!!

Sistemas de Numerao

SISTEMA HEXADECIMAL
O sistema Hexadecimal composto por 16 smbolos.
Sistema de Base 16 {0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F}
PESO
Cada dgito comparticipa na formao do nmero com um peso, determinado
pela posio que ocupa no nmero (...65536 (164), 4096 (163), 256 (162), 16 (161),
1 (160)).
Exemplo:
Valor inteiro e fraccionrio:
o 4FA(16) = 4x162+15x161+10x160 = 1274
o e se for fraccionrio?
4FA,AB(16) = 4x162+15x161+10x160+10x16-1+11x16-2= 1274,0664
Nota: Todos os nmeros representados num sistema de numerao para alm
do decimal, INCLUEM ENTRE PARENTESIS A RESPECTIVA BASE !!!

Sistemas de Numerao

TABELA
Decimal

Binrio

Octal

Hexadecimal

00000

00001

00010

00011

00100

00101

00110

00111

01000

10

01001

11

10

01010

12

11

01011

13

12

01100

14

13

01101

15

14

01110

16

15

01111

17

16

10000

20

10

Sistemas de Numerao

CONVERSO DE DECIMAL PARA BASE b

Nmeros Inteiros:
Base 2 Divises sucessivas por 2;

Ex 2672 = 101001110000(2)

Base 8 Divises sucessivas por 8;

Ex 315 = 473(8)

Base 16 Divises sucessivas por 16;

Ex 675 = 2A3(16)

Nmeros Fraccionrios:
Base 2 Multiplicaes sucessivas por 2;

Ex 0,125 = 0,001(2)

Base 8 Multiplicaes sucessivas por 8;

Ex 0,125 = 0,1(8)

Base 16 Multiplicaes sucessivas por 16; Ex 0,125 = 0,2(16)

Sistemas de Numerao

CONVERSES ENTRE SISTEMAS DE NUMERAO

Converses de
Nmeros Inteiros

Binrio

Octal

Divises Consecutivas por 8

Divises Consecutivas por 2
DnD2D1=Dn*2n-1++D2*21+D1*20

Hexadecimal

DnD2D1=Dn*8n-1++D2*81+D1*80

Decimal

Divises Consecutivas por 16

DnD2D1=Dn*16n-1++D2*161+D1*160

Sistemas de Numerao

CONVERSES ENTRE SISTEMAS DE NUMERAO

Converso da Parte
Fraccionria

Binrio

Octal

Produtos Consecutivos por 8

Produtos Consecutivos por 2
0,D1D2 Dn=D1*2 +D2*2 ++Dn*2
-1

-2

-n

Hexadecimal

0,D1D2 Dn=D1*8-1+D2*8-2++Dn*8-n

Decimal

Produtos Consecutivos por 16

0,D1D2 Dn=D1*16-1+D2*16-2++Dn*16-n

Sistemas de Numerao

CONVERSES ENTRE SISTEMAS DE NUMERAO

Cada n. convertido para um binrio de 4 Bits

Binrio

Agrupam-se os Bits em grupos de 4

Cada n. convertido para um binrio de 3 Bits

Agrupam-se os Bits em grupos de 3

Hexadecimal

Octal
Passa-se por uma base intermdia (Decimal ou Binria)

Sistemas de Numerao

OPERAES EM BINRIO
SOMA
a

Soma

0
0
1
1

0
1
0
1

0
1
1
0

Transporte ou
Carry (C)
0
0
0
1

EXEMPLO
101101
+110010
1011111

Carry

Sistemas de Numerao

OPERAES EM BINRIO
SUBTRACO
a

Diferena

Borrow (B)

0
0
1
1

0
1
0
1

0
1
1
0

0
1
0
0

101101
-010010
011011
Nota: Dar ex de multiplicao em binrio....

Borrow

Sistemas de Numerao

OPERAES EM OCTAL
SOMA

SUBTRACO
2 4 7(8)

3 2 5(8)

+ 5 6(8)

- 5 6(8)

3 2 5(8)

2 4 7(8)

OPERAES EM HEXADECIMAL
SOMA

SUBTRACO
A 3 7(16)

A A 5(16)

+ 5 9 B(16)

- 6 E D(16)

F D 2(16)

3 B 8(16)

Sistemas de Numerao

OPERAES EM OCTAL/HEXADECIMAL
MULTIPLICAO
5 6(8)
x 1 4(8)
30
24
56
1 0 5 0(8)

6(10) 4(10) 24(10) 30(8)

A B(16)
x 4 C(16)
84
78
2C
28
3 2 C 4(16)

4(10) 5(10) 20(10) 24(8)

C(10 ) B(10 ) 12 11 132(10 ) 84(16 )

1(10) 6(10) 6(10) 6(8)

1(10) 5(10) 5(10) 5(8)

4(10 ) B(10 ) 4 11 44(10 ) 2C(16 )

C(10 ) A(10 ) 12 10 120(10 ) 78(16 )

4(10 ) A(10 ) 4 10 40(10 ) 28(16 )

Sistemas de Numerao

REPRESENTAO DE NMEROS NEGATIVOS

COMPLEMENTAO
Complemento de um nmero: a diferena entre a base (B) e o nmero (N)

COMPLEMENTO PARA UM
O complemento para 1 de um nmero N com k bits dado pela seguinte expresso:

2k N 1
EXEMPLO
O complemento para 1 do nmero 1001:

k 4
2k 24 16 10000( 2 )
2k N 1 10000( 2 ) 1001( 2 ) 1( 2 ) 0110 ( 2 )

REGRA PRTICA: Trocar os 0s por 1s e vice-versa.

Sistemas de Numerao

COMPLEMENTAO (cont.)
COMPLEMENTO PARA DOIS
O complemento para 2 de um nmero N com k bits dado pela seguinte expresso:

2k N
REGRAS PRTICAS
Determinar o complemento para 1 do nmero e
somar ao resultado o valor 1
. Da direita para a esquerda do nmero encontrar o
primeiro dgito a 1. Mant-lo e inverter os restantes.

Sistemas de Numerao

REPRESENTAO DE NMEROS RELATIVOS (2C)

Registo de 8 flip-flops onde 7 flip-flops representam a grandeza do nmero e o 8
representa o sinal, olhando da direita para a esquerda.

+53

- 53

Se pretendermos usar um nmero fixo de bits (k bits), normalmente usado nas

mquinas, a expresso seguinte indica-nos a gama de valores possveis de representar,
usando bit de sinal:

2k 1 N 2k 1 1

EXEMPLO
Registo com 4 bits (casas) - 8 N 7
O nmero 3(10) = 0 011(2)
O nmero 3 otm-se: 0011(2) 1100(2) + 1(2) = 1 101(2)

Sistemas de Numerao

OPERAES COM NMEROS RELATIVOS

ADIO
1.
2.
3.
4.
5.

Decidir sobre o nmero de casas com que vamos trabalhar.

Tomar mdulos dos nmeros, em binrio.
Representar nmeros negativos na forma de complemento para 2.
Usar regra da adio.
Analizar resultados:
Se existe carry, desprez-lo.
Se o bit mais significativo, aps desprezar o carry :
0 o resultado positivo e o bit mais esq. o bit de sinal.
1 o resultado negativo e est na forma de complemento para 2

SUBTRACO
1.
2.
3.
4.

Idntico ao ponto 1 da adio.

Determinar o complemento para 2 do diminuendo.
Adicionar o diminuidor ao diminuendo.
Seguir o ponto 5 da adio.

Sistemas de Numerao

EXERCCIO:
a) 12 + 9

b) 12 - 9

c) -12 - 9

d) -12 + 9

RESOLUO:
21 resultado 21
Com 5 casas : 16 resultado 15
Com 6 casas : 32 resultado 31
6 casas (mnimo obrigatrio)
1. 12(10 ) 001100 ( 2 )
9 (10 ) 001001( 2 )

2. Determinar representao de - 12 e - 9 em 2' C :

-12( 10 ) 110100 ( 2 )
9 (10 ) 110111 ( 2 )

Sistemas de Numerao

RESOLUO(cont.):
3. a) 12 + 9

001100
+001001
010101

b) 12 - 9

c) -12 - 9

d) -12 + 9

001100
+110111
1000011

110100
+110111
1101011

110100
+001001
111101

c) 1 0 1 0 1 1

d) 1 1 1 1 0 1

4. a) e d) no carry
b) e c) carry desprez-lo!!

5. a) 0 1 0 1 0 1

21

b) 0 0 0 0 1 1

- 21(2C)

Complemento
para 2 do
valor obtido

3(2C)

3
lgebra de Boole

lgebra de Boole

FUNDAMENTOS DA LGEBRA DE BOOLE

PROPOSIO uma frase ou expresso matemtica cujo contedo pode ser verdadeiro ou
falso.
Considerar as seguintes proposies:
p(x) = x PAR = {0, 2, 4, 6, 8, ...}
p(x) representa o conjunto dos nmeros pares
q(x) = x MLTIPLO de 3 = {3, 6, 9, 12, 15, ...}
q(x) representa o conjunto dos nmeros que so mltiplos de 3.
Estes conjuntos pertencem a um conjunto mais geral que se designa por universo, e que ser
o conjunto dos nmeros naturais.
U(x) = {0, 1, 2, 3, 4, ...}

lgebra de Boole

Os conjuntos podem ser representados graficamente atravs de DIAGRAMAS DE VENN,

levando-nos obteno de funes lgicas.
Conjuno, Interseco ou Produto Lgico
q(x)
I- p(x) q(x) ou p(x) q(x)
p(x)
Disjuno, Reunio ou Soma Lgica
q(x)
II- p(x) q(x) ou p(x) q(x)
p(x)
Complementao ou Negao Lgica
p(x)

III- p(x)

lgebra de Boole

CONJUNO, INTERSECO OU PRODUTO LGICO

q(x)
p(x)

I - Conjunto representado pela proposio: p( x) q( x)

Resulta da interseco dos conjuntos q(x) e p(x).
II - Conjunto representado pela proposio: p ( x) q ( x)
Resulta da interseco dos conjuntos q(x) e o complementar de p(x).
III - Conjunto representado pela proposio: p ( x) q ( x)
Resulta da interseco dos conjuntos p(x) e o complementar de q(x).
IV - Conjunto representado pela proposio: p ( x) q ( x)
Resulta da interseco dos conjuntos complementar de p(x) e
complementar de q(x).

lgebra de Boole

CONJUNO, INTERSECO OU PRODUTO LGICO (cont.)

Verifica-se que as interseces possveis entre os dois conjuntos so as seguintes:

p( x) q ( x)
p( x) q ( x)
p( x) q ( x)
p( x) q ( x)
A proposio p(x) 1 ou verdadeira (V) quando engloba os nmeros pares e q(x) quando
engloba os nmeros mltiplos de 3. Por outro lado, os seus complementos, que negam as
condies inicais, so 0 ou falsos (F). Isto permite transformar as expresses em cima na
seguinte TABELA DE VERDADE:
a

S=ab

lgebra de Boole

CONJUNO, INTERSECO OU PRODUTO LGICO (cont.)

ESQUEMA DE CONTACTOS ELCTRICOS
a

+V

TABELA DE VERDADE

TABELA DE VERDADE
a

Parado

Para efeitos lgicos e

simplificao da tabela
faz-se a correspondncia
dos estados em que:

Aberto

Parado

Aberto; Parado 0

Fechado

Actuado

Fechado; Actuado 1

Aberto

Aberto

Parado

Aberto

Fechado

Fechado
Fechado

FUNO LGICA DA INTERSECO

OU PRODUTO LGICO

M a b

PORTA LGICA (AND)

a
b

lgebra de Boole

DIJUNO, REUNIO OU SOMA LGICA

ESQUEMA DE CONTACTOS ELCTRICOS
a
L

+V
b

TABELA DE VERDADE

TABELA DE VERDADE
a

L. Ligada

Para efeitos lgicos e

simplificao da tabela
faz-se a correspondncia
dos estados em que:

P. Fech.

L. Ligada

P Fech.; L. Desl. 0

P. Aberta

L. Ligada

P. Aberta; L. Ligada 1

P. Fech.

P. Fech.

L. Desl.

P. Fech.

P. Aberta

P. Aberta
P. Aberta

FUNO LGICA DA REUNIO

OU SOMA LGICA

M ab

PORTA LGICA (OR)

a
b

lgebra de Boole

COMPLEMENTAO OU NEGAO LGICA

ESQUEMA DE CONTACTOS ELCTRICOS

+V

TABELA DE VERDADE
a

Aberto

Ligada

Fechado

Desligada

TABELA DE VERDADE
Para efeitos lgicos e simplificao
da tabela faz-se a correspondncia
dos estados em que:
Aberto; Desligada 0
Fechado; Ligada 1

FUNO LGICA DA NEGAO

OU INVERSOR LGICO

S a

PORTA LGICA (NOT)

lgebra de Boole

OUTRAS FUNES BSICAS IMPORTANTES

Denominao

NAND

NOR

EXOR
(exclusive OR)

EXNOR
(exclusive NOR)

Tabela

Funo

Porta Lgica

S a b

a
b

S ab

a
b

S a b a b a b

a
b

a
b

S a b a b
S a b a b

lgebra de Boole

REGRAS DE CLCULO DA LGEBRA DE BOOLE

A utilizao prtica da lgebra de Boole vai permitir:

Apresentar um dado circuito lgico atravs da sua equao ou expresso.

Simplificar a expresso lgica de forma ao circuito poder ser implementado com o menor
nmero possvel de portas lgicas (ANDs, ORs, NOTs, etc...).
Semelhanas da lgebra de Boole relativamente lgebra Clssica:

Propriedade Comutativa.
Propriedade Associativa.
Propriedade Distributiva.
A principal diferena que na lgebra de Boole no possvel passar termos de um membro
para o outro de uma equao.

lgebra de Boole

REGRAS DE CLCULO DA LGEBRA DE BOOLE (cont.)

Regras da lgebra de Boole a estudar:

Expresses s com constantes.

Expresses com uma constante e uma varivel.
Dupla negao.
Expresses com mais de uma varivel:
Propriedade Comutativa.
Propriedade Associativa.
Propriedade Distributiva.
Princpio da dualidade ou Lei de De Morgan.
Regras gerais de simplificao ou Leis de Absoro.

lgebra de Boole

EXPRESSES S COM CONSTANTES

Constantes da lgebra de Boole: 0 e 1

Funo AND:
00 0
0 1 0
1 0 0
1 1 1

Funo OR:

00 0
0 1 1
1 0 1
11 1

Funo NOT:
0 1
1 0

lgebra de Boole

EXPRESSES COM UMA CONSTANTE E UMA VARIVEL

Funo AND:
0a 0
1 a a
aa a
aa 0

Funo OR:
0a a
1 a 1
aaa
a a 1

lgebra de Boole

DUPLA NEGAO
00
11
aa

EXPRESSES COM MAIS DE UMA VARIVEL

Propriedade Comutativa:

a b c a c b b a c ...
a b c a c b b a c ...

Propriedade Associativa:

a b c (a b) c a (c b) ...
a b c (a b) c a (c b) ...

Propriedade Distributiva:
- em relao multiplicao
- em relao Soma

a (b c) (a b) (a c)

a (b c ) (a b) (a c)

lgebra de Boole

EXPRESSES COM MAIS DE UMA VARIVEL (cont.)

Princpio da dualidade ou Lei de De Morgan:
a b a b
a b a b

ou com 3 variveis,
a b c a bc
a bc a b c

EXERCCIO: Tente fazer a demonstrao das Leis de De Morgan.

A demonstrao poder ser feita atravs:
- tabela de verdade.
- diagrama de Venn.
- circuitos lgicos (ainda por abordar!!).
- analiticamente.

lgebra de Boole

REGRAS GERAIS DA SIMPLIFICAO OU LEIS DE ABSORO

1 Regra:
a ( a b) a
a ( a b) a

2 Regra:
a ( a b) a b
a (a b) a b

3 Regra:
( a b) ( a b ) a
( a b ) ( a b) a

Tente Demonstrar...

EXERCCIO: Simplifique a seguinte expresso lgica:

f (a, b, c) cba cba b a cba

Resposta : ca b a

lgebra de Boole

FORMA CANNICA DE UMA FUNO BOOLEANA

A todo o produto de somas ou soma de produtos nos quais aparecem todas as
variveis em cada um dos termos que constituem a expresso, em forma directa ou
complementada, da-se a desigao de FORMA CANNICA.
So exemplos de formas cannicas as seguintes funes:

S1 a b c a b c a b c

Soma de Produtos

S 2 (a b c) (a b c) (a b c)

Produto de Somas

As funes do tipo S1 tomam o nome de primeira forma cannica ou

MINTERMOS (Minterms) e as do tipo S2 denominam-se de segunda forma
cannica ou MAXTERMOS (Maxterms).

lgebra de Boole

FUNO LGICA A PARTIR DA TABELA DE VERDADE

Seja f (a, b, c) definida pela tabela de verdade:

Na primeira forma Cannica (soma de produtos) :

f (a, b, c) a b c a b c a b c a b c a b c a b c
f (a, b, c) (0,1,2,4,5,6)

Na segunda forma Cannica (produto de somas) :

f (a, b, c) (a b c ) (a b c)
f (a, b, c) (3,7)

lgebra de Boole

MAPAS DE kARNAUGH
Um Mapa de Karnaugh uma representao grfica de uma funo. Trata-se de um
diagrama feito de quadrados. Cada quadrado representa um mintermo. Um mapa para uma
funo lgica com n entradas um conjunto de 2n clulas, uma para cada mintermo.
Mapa de duas entradas:
b
0
1
a
a
0

ab

ab

ab

ab

Mapa de trs entradas:

bc
00
01
11
10
a

bc

00

01

11

10

abc

abc 1 abc

abc

abc 5 abc 7 abc 6

b
c

b
c

b
c

b
c

abc 2

lgebra de Boole

MAPAS DE kARNAUGH (cont.)

Mapa de quatro entradas:
ab

cd

00

01

11

cd

10

ab

00

01

11

10

00

a b

00

abc d 0 abcd 1 abcd

abc d

01

a b

01

abc d

abc d

11

a b

11

abc d 12 abcd 13 abcd 15 abc d 14

10

a b

10

abc d 8 abcd 9 abcd 11 abc d 10

c
d

c
d

c
d

ab

00

00

01

01

11

10

ab

cd

00

e 1
00

01

01

11
10

11

10

11
+

abcd

abcd

c
d

Mapa de cinco entradas:

e0
cd

10

* - Posies adjacentes.
- Posies adjacentes.
+ - Posies adjacentes.
Elementos em posies
correspondentes, mas
em quadros diferentes,
so adjacentes.

lgebra de Boole

MAPAS DE kARNAUGH (APLICAO)

Dada a seguinte funo:
f (a, b, c, d ) (0,2,3,4,6,7,8,10)
4 variveis 2 = 16 quadriculas
4

ab

cd

00

01

11

10

00

01

prtica comum envolver com

um lao os 1s adjacentes;
Apenas possvel efectuar
agrupamentos com um n de
clulas igual a uma potncia de 2

11
10

F ad bd ac

Uma funo Booleana, expressa como

soma de mintermos, especifica as
condies que levam a funo a ser
igual a 1.

Nota: O conceito de Dont care conditions ser abordado mais tarde.

Tabela de Verdade
d

lgebra de Boole

REALIZAO DE FUNES (com circuitos lgicos)

FUNES NAND E NOR COMO FUNES UNIVERSAIS
FUNO

INVERSOR

AND

OR

PORTA NAND

'1'
a

a b

b
a

a
a
'0'

a
a b

b
ab

PORTA NOR

( a b) ( a b)

a
a b

b
ab

a
b

IMPLEMENTAO DO XOR COM PORTAS UNIVERSAIS

a b a b a b ( a b ) ( a b)

, com portas NOR

, com portas NAND

ab

lgebra de Boole

ETAPAS PARA A SOLUO DE UM PROBLEMA

Definio de variveis;
Obteno da Tabela de Verdade;
Determinao da funo;
Simplificao da funo (analtica, mapas de Karnaugh, Quine-McCluskey);
Converso das funes para o uso de portas pretendidas;
Desenho do diagrama lgico;
Realizao.

lgebra de Boole

EXERCCIO
SELECO PARA INGRESSO EM EMPRESA
Para realizar uma primeira seleco de ingresso numa determinada empresa so
precisos dois ou mais dos seguintes requisitos:

- Possuir ttulo acadmico.

- Possuir dois anos de experincia.
- Ser recomendado pela direco da empresa.
Construa, com portas lgicas, um circuito que realize, automaticamente, a
seleco.

lgebra de Boole

SOLUO:

2. Tabela de Verdade:

1. Definio de variveis:

a - Possuir ttulo acadmico.

b - Possuir dois anos de experincia.
c - Ser recomendado pela direco da empresa.
3. Determinao da funo:
F a bc a b c a bc a b c
4. Simplificao da funo:
bc
00
01
11
10
a
0
1

F a c a b b c
5. Converso em NANDs:
F a c a b bc

6. Circuito lgico:

4
Aspectos Tecnolgicos

Aspectos Tecnolgicos

FAMLIAS LGICAS
Escalas de integrao:

SSI (Small Scale Integration) Integrao em pequena escala. Envolve um nmero de

transstores na ordem da dezena e integra entre uma e dez portas por invlucro.

MSI (Medium Scale Integration) Integrao em mdia escala. Integra numa nica
pastilha de silcio, circuitos digitais envolvendo entre 10 e 200 portas lgicas.

LSI (Large Scale Integration) Integrao em larga escala. A este nvel integram-se,
numa nica pastilha, sistemas digitais de grande complexidade, envolvendo muitos
milhares de transstores (p.e. memrias de elevada capacidade de armazenamento,
microprocessadores, etc.).

VLSI (Very Large Scale Integration) Integrao em muito larga escala. Tornam-se
muito comuns hoje em dia circuitos VLSI, que integram numa nica pastilha estruturas
de computadores envolvendo vrias centenas de milhar de transstores

Aspectos Tecnolgicos

FAMLIAS LGICAS (cont.)

Objecto de estudo:

TTL (Transistor Transistor Logic)

CMOS (Complementary Metal Oxide Semiconductor)
Para projectar um dispositivo digital envolvendo circuitos lgicos de uma dada famlia
fundamental conhecer as caractersticas dessa famlia, nomeadamente:

Tempo de propagao (velocidade).

Potncia dissipada.
Fan-out.
Margem de rudo.
Factor de mrito.

Aspectos Tecnolgicos

CARACTERSTICAS DAS FAMLIAS LGICAS (1)

TEMPO DE ATRASO DE PROPAGAO (tp)
O tempo de atraso de propagao de um sinal a quantidade de tempo que vai desde que a
ocorrncia de uma mudana de estado na entrada se reflita na sada.

5V
Entrada 0V

tPLH

VOH

Sada

VOL

tPHL

VOH
VOL

tPHL
tPLH

Aspectos Tecnolgicos

CARACTERSTICAS DAS FAMLIAS LGICAS (2)

POTNCIA DISSIPADA
Qualquer circuito necessita de certa potncia para poder realizar operaes. A dissipao
de potncia por porta expressa-se em mW e o produto da tenso de polarizao (V CC)
pela corrente fornecida pela fonte de alimentao (ICC) porta. Este valor de corrente
depende do nvel lgico de sada da porta. Se o nvel for ALTO temos I CCH se for BAIXO
temos ICCL. A mdia destas correntes que nos d ICC. Assim PD=VCCICC.
A potncia dissipada medida por circuito ou por porta lgica.
FAN-OUT
Indica qual o nmero mximo de entradas de portas do mesmo tipo podero ser ligadas a
uma sada, sem que se altere o seu funcionamento.
Valores tpicos (TTL standard (7400)):
I OH 400 A

I IH 40 A

I OL 16mA

O valor do FAN-OUT determinado pelo quociente de:

I IL 1,6mA

I OH I OL

10
I IH I IL

Aspectos Tecnolgicos

CARACTERSTICAS DAS FAMLIAS LGICAS (3)

MARGEM DE RUDO E NVEIS LGICOS
Constitui uma margem de segurana do utilizador, para eventual rudo captado no percurso
entre a sada da porta excitadora (driver) e a entrada da porta excitada (carga).
5V

VOH min

Nvel Lgico 1

VOH min
VIH min
VIL mx
VOL mx

2,4 / 2,7V

VIH min

Nvel Lgico 1

5V
4,9V

Margem de Rudo
70% Vcc

Margem de Rudo
2V

Zona Ambgua
0,8V

Zona Ambgua

VIL mx

Margem de Rudo
0,4/0,5V

Nvel Lgico 0
0V

Margens de Rudo em TTL

VOL mx

30% Vcc

Margem de Rudo
Nvel Lgico 0

0,1V
0V

Margens de Rudo em CMOS

Aspectos Tecnolgicos

CARACTERSTICAS DAS FAMLIAS LGICAS (4)

MARGEM DE RUDO E NVEIS LGICOS
Os parmetros especificados pelos fabricantes nos data sheets so definidos da seguinte
forma:
VOHmin

Tenso de sada mnima no estado HIGH;

VIHmin

Tenso de entrada mnima de modo a ser reconhecida como um estado HIGH;

VILmx

Tenso de entrada mxima de modo a ser reconhecida como um estado LOW;

VOLmx

Tenso de sada mxima no estado LOW;

Nveis tpicos para TTL:

Nveis tpicos para CMOS:

VOHmin 2,4/2,7 V

VOHmin 4,9 V

VIHmin 2 V

VIHmin 70% de Vcc

VILmx 0,8 V

VILmx 30% de Vcc

VOLmx 0,4/0,5 V

VOLmx 0,1 V

Aspectos Tecnolgicos

CARACTERSTICAS DAS FAMLIAS LGICAS (5)

MARGEM DE RUDO E NVEIS LGICOS
Para alm da tenso aplicada entrada dos circuitos lgicos (TTL ou CMOS), a entrada
consome tambm uma pequena corrente. Ento a quantidade mxima de corrente que pode
fluir tambm especificada pelos fabricantes nos data sheets e designada por:
IIHmx

Corrente mxima que flui para a entrada no estado HIGH;

IILmx

Corrente mxima que flui para a entrada no estado LOW;

IOLmx

Corrente mxima que uma sada pode absorver (sinking current) no estado
LOW de modo a manter a tenso de sada no superior a VOLmx;

IOHmx

Corrente mxima que uma sada pode fornecer (sourcing current) no estado

HIGH de modo a manter a tenso de sada acima de VOHmin;

FACTOR DE MRITO
Duas das caractersticas mais importantes das famlias lgicas so a velocidade e o
consumo. Assim o factor de mrito de um produto dado pela relao:
Tempo de p ropagao Potncia consumida
Desta forma quanto menor fr o valor obtido, tanto melhor o produto!

Aspectos Tecnolgicos

FAMLIA TTL (TRANSISTOR TRANSISTOR LOGIC)

Principais caractersticas:
Imunidade ao Rudo;
Menor consumo de potncia a altas frequncias.
Surgem no mercado duas verses identificadas pelo sufixo, 54 militar (-55C e +125C) e
74 comercial (0C e +70C). Este seguido por uma ou mais letras que identificam a
subfamlia e 2, 3 ou 4 dgitos que indicam as portas ou a funo do integrado.

74/54 FAM xx, onde FAM se refere mnemnica da subfamlia a que pertencem
74 ALS xx
Comercial

Advanced Low
Power Schottky

Tipo de Porta

Exemplo: Os circuitos integrados (CIs) 74AS00, 74ALS00, 74F00, 74H00, 7400 so todos
constitudos por 4 portas NAND de 2 entradas cada.

Aspectos Tecnolgicos

CARACTERSTICAS DA PERFORMANCE DA FAMLIA TTL (1)

FAMLIA TTL (primrdios)
Srie TTL Standard 74/54xx;
Srie TTL 74/54Hxx (H-High Speed);
Srie TTL 74/54Lxx (L-Low Power);

FAMLIA TTL Schottky

Com o aparecimento do transistor Schottky as sries da famlia TTL 74xx, 74Hxx e
74Lxx tornaram-se obsoletas.

Cronologicamente:
-74S (S-Schottky) Maior velocidade no entanto tm um maior consumo de
potncia;
-74LS (LS-Low Power Schottky) Mesma velocidade que verses anteriores, no
entanto tm um consumo de potncia 5 vezes inferior;
-74AS (ALS-Advanced Schottky) Dobro da velocidade que 74S para o mesmo
consumo de potncia.

Aspectos Tecnolgicos

CARACTERSTICAS DA PERFORMANCE DA FAMLIA TTL (2)

FAMLIA TTL Schottky (cont.)
Cronologicamente:
-74ALS (ALS-Advanced Low Power Schottky) Velocidade superior 74LS e
baixo consumo de potncia;
-74F (F-Fast TTL) Posiciona-se entre as sries 74AS e 74ALS. Tem a vantagem
de possuir um bom factor de mrito (relao velocidade/consumo de potncia).

FAMLIA TTL
Tempo de
Propag. (ns)

Potncia por
porta (mW)

Factor de
mrito

S: Schottky 74Sxx

19

57

LS: Low Power Schottky 74LSxx

18

AS: Advanced Schottky 74ASxx

1,7

13,6

ALS: Advanced Low Power Schottky 74ALSxx

1,2

4,8

F: Fast 74Fxx

12

Aspectos Tecnolgicos

SADAS TTL EM OPEN COLLECTOR

VCC

VCC
R1
A
B

R2

T1

T2
R3

T3

NAND com sadas em Open Collector

Wired AND

O mtodo para se realizar um AND entre vrias sadas em Open Collector consiste em
ligar todas as sadas umas s outras e colocar uma resistncia de pull up ligada a essa sada.
Este tipo de ligao designado por wired AND. Quando todas as sadas estiverem a 1 o
ponto de ligao estar a 1.

Aspectos Tecnolgicos

FAMLIA CMOS (COMPLEMENTARY METAL OXIDE SEMICONDUCTOR)

Principais caractersticas:
Maior facilidade de construo;
Ocupao de espao, reduzida;
Consumo baixo de potncia;
Imunidade ao rudo.

SRIES CMOS
CMOS Srie 4000;
74C (C CMOS);
74 HC (High Speed CMOS);
74 HCT (High Speed CMOS TTL compatible);
74 VHC (Very High Speed CMOS);
74 VHCT (Very High Speed CMOS TTL compatible)
74 FCT (Fast CMOS TTL compatible)
74 FCT-T (Fast CMOS TTL compatible with TTL VOH)

Aspectos Tecnolgicos

FAMLIA CMOS (cont.)

CMOS 4000A/4000B

Foi introduzida no mercado na dcada de 60;

A corrente de sada no a mesma para todos os circuitos;
Os tempos de propagao dependem da capacidade de carga;
A srie 4000B est preparada para fornecer maior corrente de sada;
Hoje ainda existem funes nesta srie que no dispem de equivalentes nas mais
recentes;

Dissipao reduzida de potncia sendo no entanto bastante lentas.

74C
uma srie compatvel pino a pino e funo a funo com os circuitos TTL, desde
que disponham dos mesmos nmeros de marcao. Desta forma torna-se possvel
substituir os circuitos TTL por equivalentes CMOS;

As sadas destes circuitos so bufferizadas.

Aspectos Tecnolgicos

FAMLIA CMOS (cont.)

74HC (High Speed CMOS)

Permitem uma gama de alimentao entre os 2 (menor consumo de potncia) e 6V

(maior velocidade de comutao);

Compatveis com os circuitos TTL 74LS, mas no na totalidade;

Bem adaptadas em sistemas que usem exclusivamente circuitos CMOS.
74HCT (High Speed CMOSTTL Compatible)

Elevada velocidade de comutao;

Menor consumo de portncia e total compatibilidade de nveis com circuitos TTL;
Uma nica sada poder alimentar, pelo menos, 10 cargas TTL LS.
74VHC e 74VHCT (Very High Speed CMOS e TTL Compatible)

Duas vezes mais rpidas que a verso predecessora, a srie HC e HCT;

Mantm a compatibilidade com todas as sries anteriores da mesma famlia;
Uma em relao outra diferem unicamente nos nveis de entrada que reconhecem,
sendo as suas caractersticas de sada iguais;

Aspectos Tecnolgicos

FAMLIA CMOS (cont.)

74VHC e 74VHCT (Very High Speed CMOS e TTL Compatible) (cont.)

Permitem uma gama de alimentao entre os 2 e os 5,5V;

Com estes circuitos j se conseguem obter tempos de propagao na ordem dos 3ns,
comparvel aos tempos da srie TTL 74 ALS.

74FCT e 74FCT-T (Fast CMOS TTL Compatible e Fast CMOS-TTL

Compatible With TTL VOHmx)
Surgiram no incio dos anos 90;
Permitem igualar e mesmo exceder a velocidade e capacidade de servir de driver
relativamente s melhores sries TTL, reduzindo o consumo de potncia e mantendo
compatibilidade.

Aplicadas principalmente na implementao de buses e outros circuitos com

pesadas cargas, pois pode fornecer (sourcing) ou absorver (sinking) acima dos
64mA no estado LOW.

Aspectos Tecnolgicos

LIGAES ENTRE FAMLIAS LGICAS

Valores tpicos de entrada e sada para as famlias TTL e CMOS (casos extremos de
Funcionamento).
CMOS
Parmetro

TTL

4000B

74HC

74HCT

74

74LS

74AS

74ALS

VIH(min) (V)

3,5

3,5

2,0

2,0

2,0

2,0

2,0

VIL(mx) (V)

1,5

1,0

0,8

0,8

0,8

0,8

0,8

VOH(min) (V)

4,95

4,9

4,9

2,4

2,4

2,7

2,7

VOL(mx) (V)

0,05

0,1

0,1

0,4

0,5

0,5

0,4

IIH(mx) (A)

40

20

200

20

IIL(mx) (A)

1600

400

2000

100

IOH(mx) (mA)

0,4

0,4

0,4

0,4

IOL(mx) (mA)

0,4

16

20

Aspectos Tecnolgicos

LIGAO CMOS TTL

No estado alto, este tipo de ligao no necessita de qualquer cuidado, pois podemos verificar
que, segundo os valores tpicos de tenso de sada do CMOS (VOH), satisfaz os nveis de
tenso tpicos requeridos pela entrada TTL no estado alto VIH. Verifica-se tambm que a
famlia CMOS fornece uma corrente IOH superior ao valor exigido IIH pela entrada TTL.

D
C

74HC00

74AS00
A
74AS00
B

Exemplo de ligao

Aspectos Tecnolgicos

LIGAO CMOS TTL (cont.)

No estado baixo os circuitos TTL exigem uma entrada relativamente alta que varia de 100A
a 2mA. Assim, e porque as sries CMOS HC e HCT podem fornecer 4mA, podem facilmente
servir de driver a qualquer srie TTL. No entanto, os circuitos da srie 4000B no podem
servir de driver a uma nica entrada de qualquer circuito das sries 74 e 74AS.
Neste caso teramos que optar por recorrer a um buffer. O buffer pode ser outro CMOS, tal
como o 74HC ou o 74HCT.
5V

5V

5V

CMOS 4000B

CMOS
74HC/HCT

TTL

GND

GND

GND

Aspectos Tecnolgicos

LIGAO CMOS TTL (cont.)

Outro problema que surge, quando o circuito CMOS alimentado com uma tenso U DD=15V
e necessrio lig-lo a um circuito TTL. Neste caso usamos um circuito deslocador de nvel
(4050B), que converte a tenso elevada para os 5V necessrios aos circuitos TTL.

15V

5V

5V

15V
0V

CMOS

GND

5V
0V

4050B
GND

TTL

GND

Aspectos Tecnolgicos

LIGAO TTL CMOS

No que diz respeito tenso, todos os circuitos
da srie TTL fornecem uma tenso VOHmin
demasiado baixa face ao valor VIHmin exigido
pelas entradas dos circuitos CMOS.

5V
TTL

RP

Neste caso necessrio elevar os nveis TTL para

poderem ser aceites pelos circuitos CMOS, como
tambm necessria a utilizao de uma
resistncia de pull-up.

O valor dessa resistncia de pull-up dever ser

tal que:
VCC VOL ( mx )
Rp
I OL (TTL ) nI IL (CMOS )

CMOS

5V
TTL

RP
IOL

IRP
IIL

CMOS
1

IIL
2
IIL
n

5
Circuitos Combinacionais

Circuitos Combinacionais

CDIGOS (1)
Definio:
Cdigo pode-se definir como o conjunto de n-bits de combinaes diferentes
em que cada uma delas representa um determinado valor ou qualquer outra coisa.
A uma combinao em particular atribudo o nome de palavra de cdigo.

Numa palavra de cdigo pode no existir uma relao aritmtica entre os vrios bits ou o
que representam;

Um cdigo que utilize combinaes de n-bits no necessita de obrigatoriamente utilizar

2n palavras de cdigo vlidas

Circuitos Combinacionais

CDIGOS (2)
Cdigos a estudar:
Numricos:
BCD;
BCDXS3;
1 out of n;
GRAY;
JOHNSON;
BCO;
BCH;

Alfanumricos:
ASCII;
EBCDIC;

Circuitos Combinacionais

CDIGOS BINRIOS PARA REPRESENTAR VALORES DECIMAIS

No mnimo so necessrios 4 bits para representar os dez dgitos decimais. Existindo no
entanto imensas formas de o realizar. As mais comuns apresentam-se a seguir na tabela:

DECIMAL

BCD8421

0
1
2
3
4
5
6
7
8
9

0000
0001
0010
0011
0100
0101
0110
0111
1000
1001

10
11

1010
1011

2421

BCD XS-3

Biquinrio

0000
0011
0100001
0001
0100
0100010
0010
0101
0100100
0011
0110
0101000
0100
0111
0110000
1011
1000
1000001
1100
1001
1000010
1101
1010
1000100
1110
1011
1001000
1111
1100
1010000
Palavras de Cdigo no usadas
0101
1101
0000000
0110
1110
0000001

1 out of 10
1000000000
0100000000
0010000000
0001000000
0000100000
0000010000
0000001000
0000000100
0000000010
0000000001
0000000000
0000000011

Circuitos Combinacionais

CDIGO BCD OU DECIMAL CODIFICADO EM BINRIO(1)

BCD a sigla do nome do cdigo escrita em ingls: Binary Coded Decimal.
BCD Natural, NBCD ou BCD8421
Codifica os digitos de 0 at 9 pelas suas representaes binrias de 4 bits, 0000(2) at
1001(2). No entanto as combinaes 1010(2) at 1111(2) no so usadas;
um cdigo pesado: cada dgito decimal obtido atravs da palavra de cdigo bastando
atribuir a cada dgito binio o seu respectivo peso, i ., a sequncia normal de potncias
de base 2: 8 4 2 1.

BCD no Natural
Os pesos dos diferentes bits j no tem a mesma sequncia das potncias de base 2.
Estes cdigos so usualmente utilizados para facilitar operaes que utilizem
complemento.

Cdigos AUTOCOMPLEMENTARES
Cdigos BCD no Naturais tm a particularidade de permitirem determinar facilmente o
complemento a 9 dos dgitos decimais, bastando para tal inverter os bits que os
compem.

Circuitos Combinacionais

CDIGO BCD OU DECIMAL CODIFICADO EM BINRIO(2)

Cdigos AUTOCOMPLEMENTARES (cont.)
Por exemplo, complemento a 9 do valor 4 (0100) 9 4 = 5 (1011).

Exemplos de Cdigos BCD de Quatro Bits Ponderados:

2421* 4321

5221

6321

7421

3321* 4421

6221

4311* 5211* 5321

6311

7321

6421

5421

5311

8421(NBCD)

BCD Excesso 3 (XS3)

obtido a partir do BCD somando 3 a cada dgito. Assim em vez de comear por
0=0000, comea por 0=0011;
Trata-se tambm de um cdigo AUTOCOMPLEMENTAR.

Circuitos Combinacionais

CDIGO BCD OU DECIMAL CODIFICADO EM BINRIO(3)

Biquinrio
Os cdigos decimais podem ter mais de 4 bits, o caso do biquinrio;
Os dois primeiros bits indicam se o valor se encontra entre 0 4 ou 5 9. Os ltimos
indicam o seu valor;
Deteco de erros e apresentada como uma das principais vantagens;
So s utilizadas 10 da 128 combinaes possveis.

1 out of 10
o mtodo de codificao mais esparso para dgitos decimais;
Das 1024 combinaes possveis s utiliza 10;

Circuitos Combinacionais

CDIGO GRAY (CDIGO REFLECTIDO) (1)

Circuitos Combinacionais

CDIGO GRAY (CDIGO REFLECTIDO) (2)

Mtodos de Construo do Cdigo GRAY:
Mtodo 1:
O cdigo Gray para 1-bit tem unicamente duas palavras de cdigo: 0 e 1;
As primeiras 2n palavras de cdigo de um cdigo Gray de (n+1)-bit so iguais s do
cdigo Gray de n-bit escritas da mesma forma mas com um 0 esquerda de cada
palavra de cdigo;
As ltimas 2n palavras de cdigo de um cdigo Gray de (n+1)-bit so iguais s de um
cdigo Gray de n-bit, escritas de ordem inversa e com um 1 esquerda de cada palavra
de cdigo.

Mtodo 2:
Os bits de uma palavra de cdigo Binrio de n-bits so numerados da direita para a
esquerda, desde 0 at n-1;
O bit i de uma palavra de cdigo do cdigo Gray 0 se os bits i e i+1 da
correspondente palavra binria forem iguais, caso contrrio 1. Quando i+1=n, o bit n
considerado 0;

Circuitos Combinacionais

CDIGO GRAY (CDIGO REFLECTIDO) (3)

Exemplo do mtodo 2:
Binrio

GRAY

0 0 0

0 0 0

0 0 1

0 0 1

0 1 0

0 1 1

0 1 1

0 1 0

1 0 0

1 1 0

1 0 1

1 1 1

1 1 0

1 0 1

1 1 1

1 0 0

bit 0
bit 1
bit 2

i=0:
Bit 0 (i=0) do cdigo binrio igual a 1;
Bit 1 (i=1) do cdigo binrio igual a 0;
Portanto,
Bit 0 do cdigo Gray igual a 1.
i=1:
Bit 1 (i=1) do cdigo binrio igual a 0;
Bit 2 (i=2) do cdigo binrio igual a 0;
Portanto,
Bit 1 do cdigo Gray igual a 0.
i=2:
Bit 2 (i=2) do cdigo binrio igual a 0;
Bit n (i=3) do cdigo binrio igual a 0;
Portanto,
Bit 0 do cdigo Gray igual a 0.

Circuitos Combinacionais

CDIGO GRAY (CDIGO REFLECTIDO) (4)

Representao do sistema decimal em cdigo Gray e Gray excesso 3
DECIMAL

GRAY

XS-3 GRAY

0000

0010

0001

0110

0011

0111

0010

0101

0110

0100

0111

1100

0101

1101

0100

1111

1100

1110

1101

1010

Circuitos Combinacionais

CDIGO JOHNSON
A sequncia de procedimentos consiste:
Iniciar tudo a zeros (0s).
Convert-los sucessivamente em 1s a partir da direita, at se ober tudo a 1s.
Convert-los sucessivamente em 0s a partir da direita at o valor possuir unicamente
o dgito mais significativo a 1.

DECIMAL

JOHNSON

0000

0001

0011

0111

1111

1110

1100

1000

Cdigo Johnson de 4 bits

Circuitos Combinacionais

CDIGOS BCO E BCH

DECIMAL

BCO

BCH

BCO Binary Coded Octal

000 000

0000 0000

BCH Binary Coded Hexadecimal

000 001

0000 0001

000 010

0000 0010

000 011

0000 0011

000 100

0000 0100

000 101

0000 0101

000 110

0000 0110

000 111

0000 0111

001 000

0000 1000

...

...

...

16

010 000

0001 0000

17

010 001

0001 0001

...

...

...

31

011 111

0001 1111

32

100 000

0010 0000

Circuitos Combinacionais

CDIGOS ASCII E EBCDIC

ASCII American Standard Code for Information Interchange
EBCDIC Extended Binary Coded Decimal Interchange Code
Caracteres
Vlidos

ASCII

EBCDIC

Caracteres
Vlidos

ASCII

EBCDIC

Caracteres
Vlidos

ASCII

EBCDIC

30

F0

7C

4F

25

6C

...

...

...

&

26

50

>

3E

6E

39

F9

21

5A

3F

6F

41

C1

24

5B

3A

7A

...

...

...

2A

5C

23

7B

5A

E9

29

5D

40

7C

Blank

20

40

3B

5E

27

7D

2E

4B

2D

60

3D

7E

28

4D

EF

61

22

7F

2B

4E

2C

6B

<

3C

4C

Circuitos Combinacionais

CORRECO DE ERROS ATRAVS DE BITS DE PARIDADE (1)

Um erro num sistema digital consiste na corrupo do valor correcto de uma dada informao
para qualquer outro valor. normalmente causado por uma falha fsica (temporria ou
permanente). Uma das formas de realizar a deteco desses erros atravs do mtodo das
paridades.
Mtodo das Paridades
Longitudinais

Transversais

Na Paridade Longitudinal o acrscimo de um 1 ou um 0 feita na horizontal para todos os

bits da mesma linha
Na Paridade Transversal o acrscimo de um 1 ou 0 feita na vertical para todos os bits da
mesma coluna.
A Paridade pode ser Par ou mpar:
Na Paridade Par o bit de paridade ser 1 ou 0 de forma que o nmero de bits 1 seja par.
Na Paridade mpar o bit de paridade ser 1 ou 0 de forma que o nmero de bits 1 seja
mpar.

Circuitos Combinacionais

CORRECO DE ERROS ATRAVS DE BITS DE PARIDADE (2)

Algumas caractersticas...
Para se construir um detector de erros de um bit, em geral so necessrios (n+1)bit para palavras de cdigo de 2n-bit. Os n-bit constituem a palavra de cdigo
eqnuanto que o bit n+1 representa o bit de paridade (par ou mpar);
A deteco de erros para este tipo de cdigos (longitudinal OU transversal no
ambos) s praticvel para erros de 1 bit.

Circuitos Combinacionais

CORRECO DE ERROS ATRAVS DE BITS DE PARIDADE (3)

EXEMPLO: Suponhamos um nmero decimal, p. e. 937651234, que vai

ser
processado ou transmitido. Antes do processo se iniciar o sistema atribui-lhe uma
paridade que vai verificar no final do processo.

Paridade mpar

Dgito
Decimal

Cdigo
(NBCD)

Paridade mpar

1001

0011

0111

0110

0101

0001

0010

0011

0100

0101

Circuitos Combinacionais

CIRCUITOS COMBINATRIOS (1)

So constitudos por uma combinao de gates AND, OR, NOT, NAND, NOR e XOR onde as
suas sadas s dependem do valor das entradas e se estas deixarem de estar presentes a sada
muda imediatamente.

Os circuitos combinatrios que vamos estudar so:

- Geradores de bit de paridade;
- Comparadores;
- Conversores de cdigo;
- Adicionadores/Subtractores;
- Codificadores/Descodificadores;
- Multiplexers/Demultiplexers.

Circuitos Combinacionais

CIRCUITOS COMBINATRIOS (2)

Circuito Gerador de Bit de Paridade
Uma porta XOR (OU-exclusivo) uma porta com duas entradas cuja sada 1 se uma das
entradas for 1, i. , uma porta XOR produz um 1 na sada se o nmero de 1s na entrada for
mpar (PARIDADE PAR). Caso se trate de uma porta XNOR (NO OU-exclusivo) o
resultado o inverso, i. , produz um 1 na sada quando o nmero de 1s na entrada for par
(PARIDADE MPAR). (n de possibilidades com sada igual a 1 ) 2 (n de XOR's)
a

S=ab

S = a b

S a b a b a b
S' a b a b a b a b

a
b

a
b

S'

Exclusive-OR
CI 74x86

Circuitos Combinacionais

CIRCUITOS COMBINATRIOS (3)

Circuito Gerador de Bit de Paridade (cont.)
Implementando n portas XOR em cascata, obtm-se um circuito com n+1 entradas e uma
sada, originando um circuito de paridade mpar. Ao invertermos essa sada, resulta um
circuito de paridade par (ver figura):
I1
I2
I3
I4
Sada mpar
In

Sada Par

Outra forma de implementar este tipo de circuito, de modo a que seja mais rpido, em
RVORE.

Gerador Bit Paridade

CI 74x280

Circuitos Combinacionais

CIRCUITOS COMBINATRIOS (4)

Circuito Gerador de Bit de Paridade (cont.)
Caso Prtico Simplificado:
Suponhamos que trasmitimos em paralelo ao longo de uma linha e que
pretendemos usar um bit de paridade para deteco de erros.

A
B
X

Gerador

Y
S

Detector

Circuitos Combinacionais

CIRCUITOS COMBINATRIOS (5)

Circuito Comparador
Circuito Comparador de 2 bits, a0 e b0:
a0
b0

Circuito Comparador de 2 nmeros digitais de 4 bits, A = a0 a1 a2 a3 e

B = b0 b1 b2 b3:
a0
b0
a1
b1

a2
b2
a3
b3

Comparador 4-Bit
CI 74x85

Circuitos Combinacionais

CIRCUITOS COMBINATRIOS (6)

Circuito Comparador Iterativo
Dois valores de n-bit podem ser comparados de forma iterativa. Para tal tem que se ter em
conta o bit resultante da comparao anterior (figura circuito para n-bit). Para implementar
este tipo de circuitos, basta juntar n mdulos de comparao de um nico bit (figura mdulo
para um bit).
a

b
CMP

EQI

EQO

Circuitos Combinacionais

CIRCUITOS COMBINATRIOS (7)

Meio-Somador e Somador Completo
O somador mais simples, designado por MEIO SOMADOR (1/2 Somador Half Adder),
soma dois operandos de 1 bit, resultando um valor de 2 bits (pois o resultado varia entre 0 e
2).
a

Cout

Da tabela resulta:

Smbolo Lgico:

S ab
a

Cout a b

b
Half S
Adder

Cout

Diagrama Lgico:
a b
S
Cout

Circuitos Combinacionais

CIRCUITOS COMBINATRIOS (8)

Meio-Somador e Somador Completo (cont.)
Para somar operandos com mais de um bit, temos que produzir carries entre as posies dos
vrios bits, i. , entre cada posio de um bit. O bloco que realiza esta operao designa-se
por SOMADOR COMPLETO (Full Adder).
a

cin

Cout

Da tabela resulta:

Smbolo Lgico:

S a b cin

a b cin
Full S

Cout cin (a b) a b

Adder

Diagrama Lgico:

Cout

a b cin
S

Cout

Circuitos Combinacionais

CIRCUITOS COMBINATRIOS (9)

Somadores de Ripple (Ripple Adders)
Duas palavras binrias, cada uma com n-bits, podem ser adicionadas usando um somador
para n-bits. Este constitudo por n full adders ligados em cascata, onde cada um suporta
uma soma de um bit. Este tipo de somadores designam-se por somadores de ripple ou
ripple adders.

Cn+1

an

bn

cn

a2

b2

c2

a1

b1

c1

a0

b0

FA

FA

FA

FA

Cout Sn

Cout S2

Cout S1

Cout S0

c0

Circuitos Combinacionais

CONVERSORES (1)
Estes circuitos tm por objectivo converter cdigos. Desta forma o circuito que realiza
esta converso designado de Conversor.
Procedimento para realizao de um CONVERSOR
Cdigo de origem

Entradas

Cdigo de destino

Sadas

Mapas de Karnaugh

Expresses mnimas

Diagrama Lgico Conversor

Circuitos Combinacionais

CONVERSORES (2)
Exemplo
Projectar um conversor de cdigo XS-3 (Excess-3) para o cdigo NBCD
1. Representao do Cdigo de Origem e Destino na Tabela de Verdade
Entradas

Sadas

BCD XS-3

NBCD8421

DECIMAL

I3 I2 I1 I0

D C B A

0 0 1 1

0 0 0 0

A I0

0 1 0 0

0 0 0 1

B I0 I1

0 1 0 1

0 0 1 0

C I0 I 2 I0 I1 I 2 I0 I1 I 3

0 1 1 0

0 0 1 1

0 1 1 1

0 1 0 0

D I0 I1 I 3 I 2 I 3

1 0 0 0

0 1 0 1

1 0 0 1

0 1 1 0

1 0 1 0

0 1 1 1

1 0 1 1

1 0 0 0

1 1 0 0

1 0 0 1

2. Dos mapas de Karnaugh obtm-se as expresses:

Circuitos Combinacionais

CONVERSORES (3)
Exemplo (cont.)
3. Implementao do Diagrama Lgico
I0

I1

I2
C

D
I3

Circuitos Combinacionais

DESCODIFICADORES (1)
As quantidades discretas de informao podem ser representadas em sistemas digitais
atravs de cdigos binrios. Um cdigo binrio de n bits capaz de representar at 2n
elementos diferentes de uma informao codificada, i. , cada palavra de cdigo na entrada
produz uma palavra de cdigo diferente na sada. Um descodificador um Circuito
Combinatrio que converte informao binria desde n linhas de entrada para um
mximo de 2n linhas de sada.
Estrutura de um descodificador:
n
Palavra de
cdigo
de entrada

p
Entradas
de Enable

DESCODIFICADOR

m
Palavra de
cdigo
de sada

Descodificador de n para m
linhas (objecto de estudo) onde:

m 2n

Circuitos Combinacionais

DESCODIFICADORES (2)
Caractersticas gerais:
O cdigo de entrada mais frequentemente usado o cdigo binrio de n-bits, os quais
representam 2n cdigos diferentes, normalmente inteiros desde 0 at 2n-1;
O cdigo de sada mais frequente o 1-out-of-n, que contm n-bits, onde
simplesmente se encontra activo um bit de cada vez.

Descodificadores Binrios:
Trata-se do descodificador mais usual possuindo na sua entrada palavras de cdigo de nbits e na sada palavras de cdigo do tipo 1-out-of-2n bits.
Entradas
EN
0
1
1
1
1

I1
x
0
0
1
1

I2
x
0
1
0
1

Sadas
Y3
0
0
0
0
1

Y2
0
0
0
1
0

Y 1 Y0
0 0
0 1
1 0
0 0
0 0

Descodificador de 2 para 4 (lgica positiva)

Circuitos Combinacionais

DESCODIFICADORES (3)
Descodificadores Binrios: (cont.)
I0
I1

Y0

Dual Decoder
74x139

Y1

1G
1A

Y2
EN

Y3

Diagrama Lgico (lgica positiva)

1Y0
1Y1

1B

1Y2
1Y3

2G

2Y0
2Y1

2A
2B

2Y2
2Y3

Smbolo Lgico (lgica negativa)

Descodificador duplo de 2 para 4

CI 74x139

Circuitos Combinacionais

DESCODIFICADORES (4)
Exemplo: Implementao de um descodificador BINRIO - OCTAL
Tabela de Verdade do descodificador binriooctal (lgica negativa)
Entradas

Sadas

EN

Yo

Y1

Y2

Y3

Y4

Y5

Y6

Y7

1
0
0
0
0
0
0
0
0

x
0
0
0
0
1
1
1
1

x
0
0
1
1
0
0
1
1

x
0
1
0
1
0
1
0
1

1
0
1
1
1
1
1
1
1

1
1
0
1
1
1
1
1
1

1
1
1
0
1
1
1
1
1

1
1
1
1
0
1
1
1
1

1
1
1
1
1
0
1
1
1

1
1
1
1
1
1
0
1
1

1
1
1
1
1
1
1
0
1

1
1
1
1
1
1
1
1
0

Descodificador 3 para 8
CI 74x138

Circuitos Combinacionais

DESCODIFICADORES (5)
Circuito Lgico do descodificador binrio octal (lgica negativa)

Y0
Y1
EN

Y2
Y3
Y4
Y5

Y6

Y7

Circuitos Combinacionais

DESCODIFICADORES (6)
TIPOS DE CIRCUITOS DESCODIFICADORES DISPONVEIS NO MERCADO
Descodificador de BCD/7Segmentos (com drivers):
- 74x46/47/48/49.
Descodificador BCD/Decimal:
- 74x42/45/145.
Descodificador 4/10 linhas:
- 74x43/44.
Descodificador 4/16 linhas:
- 74x154.
Descodificador 3/8 linhas:
- 74x138.
Descodificador 2x 2/4 linhas:
- 74x139.

Circuitos Combinacionais

DESCODIFICADORES (7)
DESCODIFICADORES LIGADOS EM CASCATA (exemplo)
VCC

Decoder
74LS138
R

G1

Y0

G2A

Y1

G2B

Y2

Y3

Y4

Y5

Y6

Y7

G1

Y0

G2A

Y1

G2B

Y2

10

Y3

11

Y4

12

Y5

13

Y6

14

Y7

15

D
Decoder
74LS138

EN

A
B
C

Circuitos Combinacionais

DESCODIFICADORES (8)
APLICAO EM CIRCUITOS COMBINACIONAIS (exemplo)
Implementar, com um descodificador 74x138, o circuito correspondente funo:
f (a, b, c) a b c a c b c
Implementao Diagrama Lgico
Decoder
74x138
G1
G2A
G2B

A
B
C

Circuitos Combinacionais

CODIFICADORES (1)
Um codificador um Circuito Lgico Combinacional que construido para gerar um
cdigo de sada binrio para n entradas diferentes de caracteres ou grupos de caractres. O
nmero de bits m necessrios na sada do codificador tem que satisfazer a seguinte relao:
2m n
EXEMPLO: Implementao de um codificador OCTAL - BINRIO (lgica positiva)
Entradas
Io

I1

I2

I3

I4

I5

I6

I7

Y2

Y1

Y0

1
0
0
0
0
0
0
0

0
1
0
0
0
0
0
0

0
0
1
0
0
0
0
0

0
0
0
1
0
0
0
0

0
0
0
0
1
0
0
0

0
0
0
0
0
1
0
0

0
0
0
0
0
0
1
0

0
0
0
0
0
0
0
1

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

Tabela de Verdade
do codificador
octal-binrio

Circuitos Combinacionais

CODIFICADORES (2)
EXEMPLO: Implementao de um codificador OCTAL BINRIO (cont.)
Y0 I1 I 3 I 5 I 7

I0

Y1 I 2 I 3 I 6 I 7

I1

Y2 I 4 I 5 I 6 I 7
Equaes Lgicas

Y2

I2
I3
I4

Y1

I5
I6
I7

Y0

Diagrama Lgico do codificador octal-binrio

Em geral um codificador de 2n entradas para n sadas pode ser implementado com portas
lgicas OR de 2n-1 entradas.

Circuitos Combinacionais

CODIFICADORES (3) - CODIFICADOR DE PRIORIDADE

EXEMPLO: Codificador de Prioridade de 4 bits (lgica positiva)
Entradas

Sadas

I0
x
1
x
x
x

I1
x
0
1
x
x

I2
x
0
0
1
x

00

01

11

10

00

01

11

10

EN

0
1
1
1
1
I2I3
I 0 I1
00

B I 2 I3

I3
x
0
0
0
1

B
0
0
0
1
1

A
0
0
1
0
1

IDLE
Tabela de Verdade

0
1
1
1
1

I2I3
00
I 0 I1

01

11

10

11

10

01

11

00

01

01

11

10

A I 2 I1 I 3

10

I2 I3

I 0 I1

00

IDLE I 0 I1 I 2 I 3

Circuitos Combinacionais

CODIFICADORES (3) - CODIFICADOR DE PRIORIDADE

EXEMPLO: Codificador de Prioridade de 4 bits (lgica positiva)
I0
I1
A
I2

I3

IDLE

Diagrama Lgico

Codificador Prioridade de 8-entradas

CI 74x148

Circuitos Combinacionais

MULTIPLEXERS
A Multiplexagem consiste em transmitir um grande nmero de unidades de informao
atravs de um pequeno nmero de linhas ou canais de transmisso.
Um multiplexer digital um circuito combinatrio que selecciona a informao binria de
uma das vrias linhas de entrada e direcciona-as para uma nica linha de sada.
A seleco de uma determinada linha efectuada atravs de um conjunto de linhas de
seleco ou de endereo.
Estrutura de um Multiplexer (mux.)

1D0

Mux
1D1

Enable
D0

D1

1Y

1Dn-1
2D0

Y
2D1

Dn-1

2Y

2Dn-1
bD0

Seleco

Entradas e Sadas do mux.

bD1
bDn-1

bY
Seleco

Enable

Esquema Funcional do mux.

Circuitos Combinacionais

MULTIPLEXERS (Implementao)

Tabela de Verdade
D1

Sadas

Y = D0

Y = D1

Y D1S D0 S
D0

S
Seleco

Nota: Implemente um circuito multiplexer de 4 para 1 (mux 4:1)

Circuitos Combinacionais

APLICAES DOS MULTIPLEXERS

Os multiplexers apresentam diversas aplicaes entre as quais se destacam:
- Geradores de funes.
- Converso paralelo-srie.
- Geradores de formas de onda.
- Direccionamento de dados.

GERADORES DE FUNES
Os multiplexers podem ser usados para implementar funes lgicas directamente da tabela
de verdade sem recorrer a simplificaes. Quando usado com esta finalidade, s entradas de
seleco so aplicadas as variveis lgicas do circuito e cada uma das entradas ligada
permanentemente a 0 ou 1.

Circuitos Combinacionais

MULTIPLEXER COMO GERADOR DE FUNES (exemplo)

Tabela de Verdade:
a

F(a, b, c ) m(2,3,6)

VCC

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
A
B

Mux
8:1

Y a b c a b c a b c

Circuitos Combinacionais

MULTIPLEXER COMO GERADOR DE FUNES (exerccios)

1. Implementar a funo F(a , b, c, d ) m(0,1,4,5,6,9,12,14,15) utilizando:
a) Um multiplexer de 8:1 onde as variveis de endereo so D e C.
b) Um multiplexer de 16:1.
2. Implementar a funo F(a , b, c, d ) m(1,4,6,7,10,12,13,14,15) utilizando:
a) Um multiplexer de 8:1 onde as variveis de endereo so C, B e A.
b) Um multiplexer de 4:1 onde as variveis de endereo so C e D.
3. Implementar a funo F(a , b, c, d ) m(6,8,9,10,11,14) utilizando:
a) Um multiplexer de 4:1 onde as variveis de endereo so C e D.

Circuitos Combinacionais

MULTIPLEXER COMO CONVERSOR PARALELO-SRIE (exemplo)

Y0
Y1
Y2
Registo de
armazenamento
(8 bits)

Y3

Mux
8:1

Y4

Y5
Y6
Y7

B
(Contador)

Circuitos Combinacionais

DEMULTIPLEXER
Demux

Enable

D0

I0

D1

I1

Dn-1

In-1

Seleco

Circuitos Combinacionais

DEMULTIPLEXER ATRAVS DE DESCODIFICADORES

Demultiplexer usando o descodificador 74LS138, onde G 2 A funciona como entrada de
informao.
Decoder
74LS138
VCC

G1

Y0

G2A

Y1

G2B

Y2
Y3

A
B
C

1
0
1

Y4
Y5
Y6
Y7

G 2A
Y5
Restantes
Sadas

Lgica 1

Nota: O descodificador 74x154 (descodificador de 4 para 16 linhas) tambm usado como

demultiplexer de 1:16.

Circuitos Combinacionais

TRANSMISSO DE DADOS
Conjugando um multiplexer e um demultiplexer, podemos estabelecer a ligao atravs de
um bus entre vrias entradas e vrias sadas. Isso realizado da seguinte forma:

D0

I0

D1

I1

In-1

MUX

Dn-1

DEMUX

b
s

Seleco

Seleco

6
Circuitos Sequenciais

Circuitos Sequenciais

FLIP FLOPS

LGICA Combinatria

LGICA Sequencial

Sadas dependem
unicamente do valor
instantneo dos
diversos sinais de
entrada.

Sada depende no s do valor

instantneo dos sinais de entrada
mas tambm do estado prvio
dos elementos lgicos que
constituem o circuito.

FLIP FLOPS

FLIP FLOPS Circuito bi-estvel. Circuito memorizador ou armazenador da informao

recebida. Sinal mantm-se enquanto um sinal exterior no substituir a
informao armazenada.

Flip - Flops a estudar:

RS.
RST (RS sincronizado ou clocked).
D ou latch.
T ou toggle.
JK.
JK master-slave.

Circuitos Sequenciais

FLIPFLOP RS
FLIP-FLOP RS Possui duas entradas, S-Set e R-Reset, e duas sadas, Q e o seu
complemento.
Pode ser implementado com portas NOR ou NAND.
NOR O disparo ocorre no flanco ascendente.
NAND O disparo ocorre no flanco descendente (apresenta dois crculos
na entrada).
APLICAO: Circuito Contact-Bounce Eliminator, i., evita o efeito transitrio na
tenso.

Flip-Flop RS com NORs e NANDS

Smbolo do Flip-Flop RS

Circuitos Sequenciais

CONTACT BOUNCE ELIMINATOR

+V

+V

R
2
1

S
V

Circuito normal

R
+V

+V
Efeito transitrio da tenso

Contact-Bounce Eliminator

Circuitos Sequenciais

FLIPFLOP RST
Este FF no mais do que um FF RS com uma terceira entrada de clock que vai permitir ou
inibir o funcionamento do FF conforme estiver ou no presente o impulso de clock.

Ck

Q
Flip-Flop RST, implementado com NANDs

Smbolo do Flip-Flop RST

Circuitos Sequenciais

FLIPFLOP TIPO D OU LATCH

Este FF no mais do que um FF RST onde as entradas RS esto ligadas a uma nica
entrada D (DATA). Esta aplicada directamente numa das gates e inversamente na outra.

Ck

Q
Flip-Flop D
S

SET

C
CLR

Ck

SET

C
CLR

R
Flip-Flop D, com Set e Clear (Reset)

Q
Q

Smbolo do Flip-Flop D

Circuitos Sequenciais

FLIPFLOP TIPO T OU TOGGLE

Este FF tem s uma entrada exterior (T) sendo, as outras, realimentaes das sadas de Q e o
seu complemento. Por tal motivo, so necessrios dois circuitos de atraso (delay) para evitar
que as realimentaes mudem de estado enquanto T permanecer no seu estado 1.
A sada deste FF pode servir para: contar impulsos; servir como divisor (scaler) (na medida
em que so necessrios 2 impulsos de entrada para 1 impulso de sada (T2=2T1)); servir,
tambm, como contador binrio.

SET

T
R
Flip-Flop T

CLR

Smbolo do Flip-Flop T

Circuitos Sequenciais

FLIPFLOP JK
Tal como o FF Toggle, existem realimentaes das sadas Q e do seu complemento, cujas
mudanas no devem interferir no funcionamento.

J
S

Ck

C
R

k
Flip-Flop JK

Smbolo do Flip-Flop JK

Circuitos Sequenciais

FLIPFLOP JK master-slave
Esta situao levou concepo de um novo tipo denominado JK master-slave, cuja
finalidade introduzir um atraso entre a entrada e a sada, de forma a eliminar essa
interferncia.
A razo do nome master-slave resulta de o segundo FF estar condicionado ao primeiro.

Ck

k
Master

Slave

R
Flip-Flop JK master-slave

Circuitos Sequenciais

FLIPFLOP RS
Princpio de funcionamento:
1. As duas entradas esto normalmente a zero, podendo o FF estar com as sadas num estado
qualquer, i., estado Reset (Q=0 e ~Q=1) ou estado Set (Q=1 e ~Q=0).
2. Aplicando um sinal um entrada Reset o FF conduzido sempre ao estado Reset. Se ele
estiver previamente nesse estado permanece nele.
3. Aplicando um sinal um entrada Set o FF conduzido sempre ao estado Set. Se ele
estiver previamente nesse estado permanece nele.
4. Aplicando simultaneamente sinais Set e Reset nas entradas, o FF cai num estado de
indeterminao. Deve ser evitada esta situao!

Flip-Flop RS

Circuitos Sequenciais

FLIPFLOP RS (cont.)
Este princpio de funcionamento traduz-se na seguinte tabela.
Sadas
Casos

Condies
Iniciais

Entrada
s

Sadas
Condies
Finais

Observaes

~Q

~Q

No muda

No muda

Muda de Reset para Set

No muda

Qn+1

Qn

Muda de Set para Reset

No muda

Indeterminado

Indeterminado

Tabela Simplificada do FF RS

Circuitos Sequenciais

FLIPFLOP RS (cont.)
O funcionamento do FF tambm se pode observar pelo diagrama de impulsos:

S0
R0
Q0
Q0

Nota: O funcionamento do FF idntico quando implementado com NANDs!

Circuitos Sequenciais

FLIPFLOP RST
As Gates C e D servem para que o Clock CK quando presente, deixe passar o sinal S ou R.
As Gates A e B constituem o FF RS propriamente dito.
O impulso de clock CK funciona como trinco (latch) que abre ou fecha as gates de controle,
C e D.
Continua a existir um estado indeterminado!
O FF comporta-se de igual forma ao RS desde que haja sinal de clock.

Ck
R

Entradas

Sadas

Ck

~Q

No actua

No actua

No actua

No actua

No actua

Indeterminado

1
0

Circuitos Sequenciais

FLIPFLOP D ou LATCH
Este FF tem em relao aos anteriores a vantagem de eliminar o estado indeterminado. Isso
consegue-se ligando as entradas RS a uma nica entrada D (DATA). A qual aplicada
directamente numa das gates e inversamente na outra.
Este FF, alm da vantagem acima descrita em relao s anteriores, d-nos oportunidade de
avanar para outros processos, utilizando mais algumas alteraes em relao ao esquema
bsico, com o objectivo de eliminar alguns inconvenientes que ainda subsistem neste tipo.

Ck
Q

ENTRADAS

SADAS

Data

Clock

No Muda

No Muda

Circuitos Sequenciais

FLIPFLOP D ou LATCH
Na zona 1 aparece o que foi descrito na tabela de verdade, i., o nvel na entrada D aparece
na sada Q a partir do impulso seguinte do clock com um certo atraso B devido ao nvel 1 da
entrada D ter surgido antes desse impulso de clock. Funciona como um trinco (latch) que
abre levando a sada Q ao nvel da entrada D.
Na zona 2 est representada uma situao inconveniente, i., durante todo o patamar em que
o impulso de clock 1 a sada pode variar desde que varie a entrada.
A frequncia de clock inferior da entrada de D. Em determinados contadores, isso
exigiria criar uma situao de compromisso entre o impulso de clock e o sinal de entrada
para no se dar a tal situao que ocorre na zona 2.

1
Ck
D
Q

Circuitos Sequenciais

FLIPFLOP D ou LATCH(cont.)
Foi criado dentro do mesmo tipo um circuito mais complexo, para colmatar a situao
anteriormente descrita, denominado de Edge Triggered D-type FF, i., FF tipo D
disparando unicamente ou no flanco ascendente ou no descendente do impulso de clock.
Funcionamento:
Condies iniciais, Ck=0, D=1 e FF no estado Reset.
Quando aparece um impulso de clock, a sada da gate B vai para 0, fazendo com que o FF
RS constituido pelas gates E e F v para estado Set. Se a entrada D vai para 0 durante o
tempo em que o Ck ainda 1, a sada da gate D vai para 1. Isto no causa efeito na sada do
FF uma vez que a gate C est inibida pela sada da gate B.
Quando o clock por seu turno for 0 a sada B vai para 1 mas C agora inibida pela falta de
clock, deixando assim a sada do FF no estado de Set, sem alterao.
A

Ck

Circuitos Sequenciais

FLIPFLOP T ou TOGGLE
Funcionamento:
Inicialmente o FF est no estado Reset (Q=0 e ~Q=1).
Ao aplicamos um impulso 1 entrada T, a porta NAND A abre, dando uma sada 0. Aps um
certo atraso o FF activado e passa ao estado Set.
A gate B fica preparada a actuar aps a recepo do prximo impulso que conduzir
situao inicial, ou seja, Reset.

Aplicao:
Como foi falado anteriormente, a sada deste FF pode servir para contar impulsos ou servir
como divisor (scaler), na medida em que so necessrios 2 impulsos de entrada para 1
impulso de sada (T2=2T1). Pode servir tambm como contador binrio pois a sua sada
alternadamente 0, 1, 0, 1, 0, 1,...

T1

T
R

T2

Circuitos Sequenciais

FLIPFLOP JK
Este FF o mais utilizado em circuitos lgicos devido a ser aquele que alm de no ter
estado indeterminado, tem mais possibilidades de funcionamento, uma vez que tem 2
entradas (J e K) alm de um clock.
Para compreender o seu funcionamento bsico apercebamo-nos das seguintes condies:
S funciona com impulso de clock.
Se ambas as entradas forem iguais a 0, o FF no muda de estado.
Se ambas as entradas forem iguais a 1 o FF funciona como o FF Toggle (muda sempre
de estado).
Se as entradas forem iguais s saidas, o FF no muda de estado.
Se as entradas forem diferentes das sadas, o FF muda de estado complementarmente,
ficando com as entradas iguais s entradas.
0 || 1|| 0 / 1|| 0 / 1

0 || 0 1 0 || 0 / 1|| 1 0 / 0 1

C
0 || 1|| 1/ 0 || 1/ 0

1|| 1 0 1|| 1/ 0 || 0 1/ 1 0

Circuitos Sequenciais

FLIPFLOP JK
Pelo esquema fcil observar o funcionamento anteriormente descrito:
1. Quando J=0 e K=0 as portas A e B esto bloqueadas (A e B so ANDs!!).
2. Quando J=K=1, as portas A e B esto desbloqueadas, o FF funciona como Toggle e
Alterna de estado consoante o clock.
3. Quando J=0 e K=1 ou vice-versa, A ou B esto bloqueadas. Funciona como o FF RS,
pois as sadas dos ANDs so aplicadas directamente s entradas do FF RS.

J
S

Ck
k
Flip-Flop JK

Circuitos Sequenciais

FLIPFLOP JK master-slave
Esta montagem constituida por dois FF RS, no primeiro dos quais o clock actua
directamente (flanco ascendente) e no segundo inversamente (flanco descendente). Portanto,
a sada do primeiro FF (master) vai ser transmitida ao segundo FF (slave) no flanco
descendente do impulso de clock, o que implica dizer haver um atraso igual durao do
clock. Este atraso elimina os efeitos da realimentao sobre a entrada, semelhana da
introduo dos delays no FF Toggle.

Ck
k

B
Master

Slave

ENTRADAS

SADAS

Qn+1

Qn

~Qn

R
Flip-Flop JK master-slave

Tabela de verdade do FF JK

A razo do nome master-slave resulta de o segundo FF estar condicionado ao primeiro.

Circuitos Sequenciais

FLIPFLOP JK master-slave
Funcionamento do FF JK master-slave atravs do diagrama de sinais:

Ck
Q CD
Ck

Q GH
B

Como se pode verificar existe um atraso B entre as sadas Q GH e QCD igual durao do
impulso de clock.

Circuitos Sequenciais

CIRCUITOS SEQUENCIAIS
Os circuitos que vo ser objecto de estudo vo ser:
Contadores.
Divisores de frequncia (scalers).
CONTADORES:
Estes dispositivos tm como objectivo realizar vrios tipos de contagem como: tempo (como
um relgio digital), temporizao ou sincronismo das operaes de um sistema complexo,
calculadores, computadores, etc...
Tipos principais de CONTADORES:
Assincronos ou de RIPPLE.
Sncronos.

7
Circuitos Sequenciais
Assncronos

Circuitos Sequenciais Assncronos

CONTADORES ASSNCRONOS
Nos contadores assncronos a sada do primeiro FF liga entrada do segundo e assim
sucessivamente.
Dizem-se assncronos porque os vrios FFs no comutam em sincronismo com o clock mas
sim com um atraso de um FF para o seguinte.
A

Ck

T
CLR

T
CLR

CLR

Contador Assncrono implementado com FF tipo T

1 J
Ck
1

SET

C
K

CLR

B
1 J
1

SET

C
K

CLR

1 J
1

SET

C
K

CLR

Contador Assncrono implementado com FF tipo JK

Circuitos Sequenciais Assncronos

CONTADORES ASSNCRONOS
Diagrama de sinais dos contadores assncronos implementados com FF tipo T e FF tipo JK.
Ck
A

Diagrama de sinais do contador assncrono implementado com FF tipo T

Ck
A 0

B 0

C 0

Diagrama de sinais do contador assncrono implementado com FF tipo JK

Circuitos Sequenciais Assncronos

DESENHO DE CONTADORES ASSNCRONOS

O processo a seguir para implementar um contador assncrono o seguinte:
Determinar o nmero de FFs a utilizar.
Ligar a sada de cada FF ao clock do FF seguinte.
O reset do contador ser feito atravs das sadas que tero nvel lgico 1 no mdulo
pretendido.
Exemplo: Implementar um contador de mdulo 5.
Ponto 1: o nmero de FF a usar igual a 3. Pois, 22 < 5 < 23 3 FFs.
Ponto 2 e 3.

A
1 J
Ck

1
R

SET

C
K

CLR

B
1 J
1

SET

C
K

CLR

C
1 J
1

SET

C
K

CLR

Circuitos Sequenciais Assncronos

DESENHO DE CONTADORES ASSNCRONOS

Exerccios:
1. Implemente, usando FFs do tipo JK, um contador assncrono que faa uma contagem de 0
a 3.
2. Implemente um contador, usando FFs do tipo JK, um contador assncrono de mdulo 12.
3. Realize os pontos 1 e 2 usando FFs do tipo T e D:

8
Circuitos Sequenciais Sncronos

Circuitos Sequenciais Sncronos

CONTADORES SNCRONOS
CONTADOR SNCRONO PROGRESSIVO:
A anlise dos contadores sncronos torna-se mais complexa que a dos assncronos, da se
optar pelo mtodo baseado na aplicao da tabela de verdade. Para tal procedemos da
seguinte forma:
As entradas J e K de cada FF podem representar-se sob a forma de uma expresso
lgica.
Essas expresses lgicas so normalmente funo das sadas dos vrios FFs.

A
1 J

SET

C
1
Ck

SET

C
CLR

SET

C
CLR

CLR

1. J A 1
2. K A 1
3. J B A

4. K B A
5. J C A B
6. K C A B

Circuitos Sequenciais Sncronos

CONTADORES SNCRONOS
Tabela de verdade do funcionamento do contador sncrono progressivo:
SADAS

ENTRADAS
JA

KA

JB

KB

JC

KC

A.B

A.B

Reset

1 clock

2 clock

3 clock

4 clock

5 clock

6 clock

7 clock

8 clock

Mtodo para construo da Tabela de

verdade:
1.Dividir a tabela em dois grupos:
Entradas e Sadas.
2.Colocar no grupo das entradas, JA,
KA, JB, etc, com as respectivas
expresses.
3.Nas sadas colocam-se as letras A,
B, C relativas s sadas Q dos FFs.

Circuitos Sequenciais Assncronos

CONTADORES ASSNCRONOS
Diagrama de sinais do contador Sncrono progressivo:

Ck
A 0

R
Diagrama de sinais do contador sncrono progressivo implementado com FF tipo JK

Circuitos Sequenciais Sncronos

CONTADORES SNCRONOS
CONTADOR SNCRONO REGRESSIVO:
Procedendo da mesma forma de anlise que para o contador sncrono progressivo temos:

A
1 J

SET

C
1

CLR

B
SET

C
Q

CLR

C
SET

C
Q

CLR

Ck

R
Contador sncrono regrassivo implementado com FF tipo JK
Comecemos por escrever as expresses das vrias entradas a partir do esquema:
JA 1

JB A

JC A B

KA 1

KB A

KC A B

Circuitos Sequenciais Sncronos

CONTADORES SNCRONOS
Tabela de verdade do funcionamento do contador sncrono regressivo:
SADAS
C

ENTRADAS
JA

KA

JB

KB

JC

KC

AB

AB

Reset

1 clock

2 clock

3 clock

4 clock

5 clock

6 clock

7 clock

8 clock

Circuitos Sequenciais Assncronos

CONTADORES ASSNCRONOS
Diagrama de sinais do contador Sncrono regressivo:

Ck

R
Diagrama de sinais do contador sncrono regressivo implementado com FF tipo JK

Circuitos Sequenciais Sncronos

CONTADORES SNCRONOS
CONTADOR SNCRONO REVERSVEL:
Trata-se de um contador que pode contar quer no sentido ascendente quer no sentido
descendente.
A
C
B

1 J

SET

Q
I
II

C
1

CLR

SET

Q
III
IV

CLR

SET

CLR

Ck
R
CD
Count
Direction

JB

KB

JC

KC

0 (crescente)

A.B

A.B

Abre I e III

1 (decrescente)

AB

AB

Abre II e
IV

Circuitos Sequenciais Sncronos

DESENHO DE CONTADORES SNCRONOS

O processo a seguir para implementar um contador sncrono o seguinte:
Determinar o nmero de FFs a utilizar;
Desenhar a tabela de verdade das sadas de acordo com o cdigo de contagem
pretendido;
Desenhar o mapa de Karnaugh relativamente s sadas do contador, utilizando a tabela
de verdade j construda, na fase anterior, como auxiliar;
Retirar as expresses para todas as sadas J e K;
Implementar o circuito do contador sncrono.

Circuitos Sequenciais Sncronos

DESENHO DE CONTADORES SNCRONOS (cont.)

Exemplo: Construir um contador para o cdigo BCD-XS3.
Nmero de FFs a utilizar:
O nmero de FF a usar igual a 4. Pois, o cdigo necessita de pelo menos 4 bits para
representar os 10 digitos (0 9). Assim, 23=8 < 10 < 24=16 4 FFs.
Desenhar a tabela de verdade das sadas de acordo com o cdigo de contagem
pretendido.
SADAS
Estado Seguinte

Estado Actual
Decimal

Decimal

10

10

11

11

12

12

Circuitos Sequenciais Sncronos

DESENHO DE CONTADORES SNCRONOS (cont.)

Desenhar o mapa de Karnaugh relativamente s sadas do contador, utilizando a tabela
de verdade j construda, na fase anterior, como auxiliar.

BA
DC

00

01

00

11

10

01

11

12

10

11

10

Os espaos em branco, sero Dont Care Conditions (X) e correspondem aos cdigos
ilegtimos deste contador.

Circuitos Sequenciais Sncronos

DESENHO DE CONTADORES SNCRONOS (cont.)

Desenhar mapas de Karnaugh para as entradas J e K do total de FFs a utilizar.
A tabela de excitao do FF JK a seguinte:

Estado do FF

Estado das
Entradas

Condio do FF

Antes

Depois

No Mudou ou Reset

Mudou ou Set

Mudou ou Reset

No Mudou ou Set

Circuitos Sequenciais Sncronos

DESENHO DE CONTADORES SNCRONOS (cont.)

Desenhar mapas de Karnaugh para as entradas J e K do total de FFs a utilizar.
De acordo com a tabela de excitao constroi-se nova tabela de verdade, agora com as entradas
J e K.
SADAS

ENTRADAS

Estado Actual

Estado Seguinte

JD

KD

JC

KC

JB

KB

JA

KA

JD C B A

KD C

KC B A D

JB D C A

KB A

JC B A

JA 1
KA 1

Circuitos Sequenciais Sncronos

DESENHO DE CONTADORES SNCRONOS (cont.)

Implementao do circuito contador sncrono.

SET

C
K

CLR

D
J

SET

C
Q

CLR

B
J

SET

1 J

C
Q

CLR

SET

C
Q

CLR

Ck
R

Exerccio:
1. Implemente, usando FFs do tipo D, T e S-R o contador sncrono atrs realizado com FFs
JK.

Circuitos Sequenciais Sncronos

DESENHO DE CONTADORES SNCRONOS (cont.)

Tabelas de excitao para outros FFs:
Flip-Flop S-R
Estado do FF

Flip-Flop D

Estado das
Entradas

Estado do FF

Estado das
Entradas

Antes

Depois

Antes

Depois

Flip-Flop T
Estado do FF

Estado das
Entradas

Antes

Depois