ASIC

(CIRCUITOS INTEGRADOS DE APLICACIÓN ESPECÍFICA)

MORALES ITURRIAGA, PABLO

TORMES SANCHO, DARÍO
2008-09
 Indice
• 1.- Situación
• 2.- Etapas básicas de diseño de un ASIC
• 3.- Tipos de ASICs
• 4.- Gate – Arrays
• 5.- Sea of Gates
• 6.- Standard – Cells
• 7.- Full – Custom
• 8. - Silicon - Foundry
• 9.- Comparativas
• 10.- Cuadro - Resumen
• 11.- Ejemplo
• 12.- Aplicaciones de consumo
• 13.- Bibliografía
1. Situación
 2. Etapas Básicas de un ASIC

Fuente: Diseño de circuitos y sistemas integrados pág. 99

 3. Tipos de ASIC

• Semi – Custom:

» Gate – Array
» Sea of Gates
» Standard – Cell

• Full - Custom
 4. Gate - Array
4.1. Etapas de diseño

Ingeniero de diseño Fabricante

Entrada esquemática Librería de células

incluyendo retardos
de puertas
CAD, Simulación,
Colocación de la célula,
conexionado,etc…

Cinta (PG) para

metalización Diseño

Máscaras de metal, máscaras

Fabricación
de agujeros vías, máscara de
cortes de contacto, máscara
de pasivación

Final del Procesado Obleas maestras

(Metalización) preprocesadas

Prototipo de prueba
 4. Gate - Array
4.2. Estructura

• Tamaño de chip fijo

• Número de células fijo
• Número de patillas fijo
• Tamaño de células fijo
• Canales de enrutamiento
fijos

Fuente: Diseño de Circuitos de Aplicación Específica

(ASIC) pág.89
 4. Gate - Array
4.3. Célula

Fuente: Principies of CMOS VLSI Design: A System Perspective. Pág 242

 5. Sea of Gates
5.1. Estructura

• Tamaño de chip fijo

• Número de células fijo
• Número de patillas fijo
• Tamaño de células fijo
• Sin Canales de enrutamiento
• Casi toda la superficie de la
matriz está cubierta de células

Fuente: Integrated Circuit Engieering pág. 295

 5. Sea of Gates
5.2. Célula

Fuente: Diseño de Circuitos de Aplicación Específica (ASIC) pág.112

 6. Standard - Cell
6.1. Etapas de diseño
Ingeniero de diseño Fabricante

Entrada esquemática Datos Librería

de células

CADs, Simulación,
situación y conexión

Generación de patrones
(PG) para todos los niveles
de máscaras Diseño

Realización del conjunto Fabricación

completo de máscaras
ASIC

Procesado completo

Prototipos de prueba
 6. Standard - Cell
6.2. Estructura

• Tamaño de chip variable

• Número de células variable
• Número de patillas variable
• Anchura de células variable
• Altura de células fijas
• Canales de enrutamiento
variables

Fuente: http://parts.jpl.nasa.gov/asic/Sect.3.2.html
 6. Standard - Cell
6.3. Célula

XOR de 2 entradas

Esquema de la célula Standard cell layout

Fuente: www.vlsitechnology.org
 7. Full - Custom
7.1. Etapas de diseño
Diseñador del
Diseñador de Lógica circuito,
ingeniero de layout
Entrada esquemática
Diseño del circuito y
layout
Simulación
funcional Diseño del circuito y
layout
Comparar con base
de datos

Cinta Pg

Realización de
máscaras

Procesado
(todos los pasos)
 7. Full - Custom
7.2. Imagenes

Fuente: http://parts.jpl.nasa.gov/asic/Sect.3.2.html
 7. Full - Custom
7.3. Estructura

• Tamaño de chip variable

• Número de células variable
• Número de patillas variable
• Tamaño de células variable
(en anchura y altura)
• Canales de enrutamiento
variables

Fuente: http://parts.jpl.nasa.gov/asic/Sect.3.2.html
 8. Silicon - Foundry
8.1. Etapas de diseño Interfaz con el cliente

Cliente
Descripción funcional Fabricante
Diagrama lógico
Reglas de Diseño
(Biblioteca de células),
Información para la Intefaz CAD
BD, chequeo de las
reglas de diseño
Interconexiones
Aprobación mediante Verisater
Plot

Fabicacion de máscaras
Programas de Test Fabricaión de Obleas
Verificación
Aprobación para Encapsulado
Producción Verificación Final

Documentación de
Especificaciones Producción
de producción
 Silicon- -Foundry
8.8.Silicon Foundry
8.2. Comparativa

Fuente: Mundo Electrónico / 1984 nº 145

 9. Comparativa

Fuente: Mundo Electrónico / 1984 nº 145

 9. Comparativa

Fuente: Mundo Electrónico / 1984 nº 145

 9. Comparativa

Fuente: Mundo Electrónico / 1984 nº 145

10. Cuadro - Resumen
GATE - ARRAY
• Tamaño de chip fijo
• Número de células fijo
• Número de patillas fijo
• Tamaño de células fijo
• Canales de enrutamiento fijos

SEA OF GATES
• Tamaño de chip fijo
• Número de células fijo
• Número de patillas fijo
• Tamaño de células fijo
• Sin Canales de enrutamiento
• Casi toda la superficie de la matriz está cubierta de células
STANDARD - CELL
• Tamaño de chip variable
• Número de células variable
• Número de patillas variable
• Anchura de células variable
• Altura de células fijas
• Canales de enrutamiento variables

FULL - CUSTOM
• Tamaño de chip variable
• Número de células variable
• Número de patillas variable
• Tamaño de células variable (en anchura y altura)
• Canales de enrutamiento variables
 11. Ejemplo real (ASIC/2-8540)

Fuente: www.asicontrols.com/products/configurable/asic _ 2_8540/

 11. Ejemplo real (RF-250)
11.1. Diagrama de Bloques

• 8 Entradas Universales.
• 8 Salidas Relay.
• 4 Salidas Analógicas.
• Acceso de comunicaciones
mediante bus de sistema.
• Conector RS-232

Fuente: www.asicontrols.com/products/configurable/asic _ 2_8540/

 12. Aplicaciones

Lector de código de barras

Impresora térmica portátil

Codificador para códecs de audio

Piezas de recambio para sectores aviación, médico, náutica,

industrial,…

Soluciones para redes de almacenamiento IP basadas en ASIC

 13. Bibliografia
• LIBROS:

– Integrated Circuit Engineering.

Editorial Oxford Science Publications / L. J. Herbst

– Diseño de Circuitos Integrados de Aplicación Especifica (ASIC).

Editorial Paraninfo / Autor: Jean Pierre Deschamps.

– Circuitos Integrados : Discretos e Integrados.

Editorial Mc-Graw-Hill / Autor: Donald L. Schilling – Charles Belove.

– Principies of CMOS VLSI Design: A System Perspective.

Editorial Adidison-Wesley / Autor: Neil Weste – Kamran Eshraghian.

• REVISTAS:

– Mundo Electrónico (1984) nº 145.

• INTERNET:

– www.vlsitechnology.org

– Diseño y circuitos integrados en books.google.es

– http://.en.wikipedia.org/wiki/Standard_cell

– http://asicontrols.com/products/configurable/asic_2_8540/