ELECTRONICA DIGITAL II

Docente: Ing. M.Sc. Ilber Adonayt Ruge Ruge

LENGUAJE DE DESCRIPCION DE HARDWARE

VHDL

ILBER ADONAYT RUGE RUGE

Ingeniero Electrónico
Magister en Ingeniería de Control Industrial
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FLUJO DE DISEÑO PARA

PROGRAMACION SOBRE FPGA
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¿HDL?

Hardware
Description
Language
LENGUAJE DE DESCRIPCION DE HARDWARE
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ABEL-HDL

Advanced
Boolean
Expression
Language
LENGUAJE AVANZADO DE EXPRESION BOOLEANA
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ABEL-HDL

El ABEL-HDL es un lenguaje de descripción de

hardware que soporta una gran variedad de formas de
entrada, incluyendo ecuaciones de alto nivel, diagramas
de estado y tablas de verdad. ABEL y el compilador
ABEL (o software de soporte) funcionalmente verifica
el diseño a través de la simulación.

El compilador implementa el diseño sobre el dispositivo

PLD ó CPLD.
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Módulo ABEL-HDL
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BLOQUE FUNCIONAL

Objetivo Principal del diseño basado en HDL

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Verilog
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Verilog

MODELO ESTRUCTURAL DESCRIPCION

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EL LENGUAJE VHDL
V HSIC (VERY HIGH SPEED INTEGRATE CIRCUIT)
H ARDWARE
D ESCRIPTION
L ANGUAGE

•El VHDL es un lenguaje de descripción y modelado diseñado para describir

la funcionalidad y la organización de sistemas de hardware digital.
•VHDL es un lenguaje con una sintaxis amplia y flexible que permite el
modelado estructural, en flujo de datos y de comportamiento de hardware, es
decir, VHDL permite el modelado preciso en diferentes estilos.
•Modularidad: VHDL permite dividir o descomponer un diseño de hardware
en unidades mas pequeñas.
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EL LENGUAJE VHDL
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EL LENGUAJE VHDL
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EL LENGUAJE VHDL

EL PARADIGMA DE LA PROGRAMACION VHDL

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EL LENGUAJE VHDL

¿ COMO DESCRIBIR SISTEMAS ?

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PARTES BASICAS DE LA PROGRAMACION VHDL

LIBRERIAS
Colección de sentencias y funciones que permite sintetizar un proyecto.

ENTIDAD
Lugar donde se definen las entradas y salidas del circuito.

ARQUITECTURA
Lugar donde se describe el circuito.
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ENTIDAD
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ENTIDAD
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ARQUITECTURA
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ARQUITECTURA
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CONSTANTES

VARIABLES
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SEÑALES
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ESTAMENTO IF
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ESTAMENTO CASE
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OPERADORES VHDL
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TIPO DE DATOS

EJEMPLO
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EJEMPLO

EJEMPLO
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EJEMPLO
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ATRIBUTOS

EJEMPLO
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ATRIBUTOS
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EJEMPLO
MULTIPLEXOR 2-1
VHDL
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CODIGO VHDL
Library Library Library
Use IEEE.std_logic_1164.all; Use IEEE.std_logic_1164.all; Use IEEE.std_logic_1164.all;

Entity MUX is Entity MUX is Entity MUX is

port (a: in std_logic; port (a: in std_logic; port ( a: in std_logic;
b: in std_logic; b: in std_logic; b: in std_logic;
sel: in std_logic; sel: in std_logic; sel: in std_logic;
salida: out std_logic); salida: out std_logic); salida: out std_logic);
End MUX; End MUX; End MUX;

Architecture FUNCION of MUX is Architecture FUNCION of MUX is Architecture FUNCION of MUX is

Begin Signal nosel, ax, bx: std_logic; Begin
Process(a, b, sel) Begin salida<= a WHEN sel=‘0’
Begin nosel<= not sel; ELSE b;
IF (sel=‘0’) THEN ax<= a and sel; End FUNCION;
salida<= a; bx<= b and sel;
ELSE salida<= ax or bx;
salida<= b; End FUNCION;
End Process;
End FUNCION;
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RESUMEN