RANGKAIAN

SEKUENSIAL
 Rangkaian Logika

Rangkaian Logika Rangkaian Logika

Kombinasi Sekuensial
Rangkaian logika kombinasi

Rangkaian Logika Kombinasi

Masukan Keluaran
Rangkaian logika sekuensial

Masukan Rangkaian logika Kombinasi

Keluaran

Present Next
State State

Elemen Penyimpan

 Rangkaian yang memiliki keluaran yang bergantung tidak hanya

pada sumber masukan, tetapi juga pada masukan sekuen yang
sebelumnya, yang berubah-ubah terhadap waktu.
 Adalah suatu rangkaian yang dapat
menyimpan state biner (sepanjang masih
terdapat power pada rangkaian) sampai
terjadi perubahan pada sinyal inputnya.
 Merupakan suatu rangkaian digital yang
mempunyai 2 (dua) buah output yang satu
sama lain mempunyai keadaan output yang
berbeda.
 Rangkaian Logika
Sekuensial

Rangkaian Logika Rangkaian Logika

Sekuensial Asinkron Sekuensial Sinkron
Rangkaian Sekuensial Asinkron
 Rangkaian sekuensial yang berperilaku
bergantung pada masukan-masukan yang
diterapkan.
 Elemen memori digunakan di dalam
rangkaian asinkron umumnya merupakan
piranti time delay.
 Sebuah rangkaian sekuensial dapat
dipandang sebagai rangkaian kombinasi
dengan umpan balik.
7
Rangkaian Sekuensial Sinkron
 Rangkaian sekuensial yang memiliki keadaan yang
hanya dapat digunakan pada waktu diskrit.
 Sinkronisasi dicapai menggunakan piranti pewaktu
yang disebut System Clock Generator, yang
membangkitkan deret periode waktu pulsa. Waktu
pulsa dimasukkan ke semua sistem melalui
keadaan internal (yakni bagian dari memori) yang
hanya berpengaruh ketika waktu pulsa memicu
rangkaian.
 Rangkaian sekuensial sinkron menggunakan
pewaktu pada masukan elemen memori yang
disebut Clock Sequential Circuit.

8
Clock Sequential Circuit
 Rangkaian sekuensial pewaktu menggunakan
sebuah elemen memori yang dikenal sebagai
Flip-Flop.
 Sebuah flip-flop merupakan sebuah rangkaian
elektronika yang digunakan untuk menyimpan 1
bit informasi, dan membentuk 1 bit sel memori.
 Flip-Flop memiliki dua keluaran, satu keluaran
memberikan nilai bit biner yang disimpan semi
permanen dan yang lain memberikan nilai
komplemen.

9
 FLIP - FLOP
 Flip-flop adalah rangkaian utama dalam logika
sekuensial. Counter, register serta rangkaian
sekuensial lain disusun dengan menggunakan flip-
flop sebagai komponen utama.
 Flip-flop adalah rangkaian yang mempunyai fungsi
pengingat (memory). Artinya rangkaian ini mampu
melakukan proses penyimpanan data sesuai
dengan kombinasi masukan yang diberikan
kepadanya. Data yang tersimpan itu dapat
dikeluarkan sesuai dengan kombinasi masukan
yang diberikan.
 Nama lain dari flip-flop adalah multivibrator bistabil.
 FLIP - FLOP
 RANGKAIAN DASAR FLIP-FLOP
Flip-flop dapat dibuat dari dua buah gerbang
NAND atau NOR

Jenis – Jenis Flip – Flop :

1. RS Flip-flop (RS-FF)
2. D Flip-flop (D-FF)
3. JK Flip-flop (JK-FF)
RS FLIP-FLOP
 Rangkaian R-S Flip-Flop dengan 2 buah gerbang NOR :
R Q

S Q

Tabel Kebenaran :
S R Q Q
0 0 Q Q  Keadaan memori
0 1 0 1  Keadaan reset
1 0 1 0  Keadaan set
1 1 0 0  Keadaan illegal
Cont…
 Rangkaian R-S Flip-Flop dengan 2 buah gerbang NAND :
R Q

Q
S

Tabel Kebenaran :
S R Q Q
0 0 1 1  Keadaan illegal
0 1 0 1  Keadaan reset
1 0 1 0  Keadaan set
1 1 Q Q  Keadaan memori
Cont…
RS-FF mempunyai 4 kemungkinan keadaan output yaitu :
 Keadaan Set
 apabila keadaan output Q = 1 dan Q = 0
 Keadaan Reset
 apabila keadaan output Q = 0 dan Q = 1
 Keadaan memori
 apabila keadaan outputnya sama dengan keadaan
output sebelumnya (mempertahankan keadaan set atau
reset)
 Keadaan illegal
 Keadaan ini tidak diinginkan karena kedua output
mempunyai keadaan logika yang sama
R-S-T FLIP-FLOP
Rangkaian :
S
Q
Q
Q
T

Q
R

Tabel Kebenaran :
T S R Q Q
0 X X Q Q
1 0 0 Q Q
1 0 1 0 1
1 1 0 1 0
1 1 1 1 1
D FLIP-FLOP
 Kelemahan RS flip-flop  adanya keadaan ilegal.
 Untuk mengatasi hal tersebut RS flip-flop dikembangkan
menjadi D flip flop (Data atau Delay Flip Flop) yang
hanya memiliki keadaan set, reset dan memori.
 Rangkaian dan tabel kebenaran D Flip-flop :

D T D Q Q
Q
0 X Q Q
T 1 0 0 1
Q 1 1 1 0
D FLIP-FLOP (CONT…)

Q1 Q2

SET
Preset
D Q
SET SET
D1 D Q D2 D Q

CLR Q CLR Q Q1 CLR Q Q2

Clear
Clock
Q n 1

JK FLIP-FLOP
 Pada JK (Jack Kilby) flip-flop selain terdapat keadaan set,
reset, dan memori, terdapat keadaan baru yang disebut
keadaan toggle yaitu suatu keadaan output flip-flop yang
merupakan komplemen dari keadaan output sebelumnya.
 Berikut ini rangkaian dan tabel kebenaran untuk J-K flip-flop
yang aktif selama input T (clock) berlogika 1.

K T J K Qnn1
Q Q n1
Q
0 X X Qn Qn
T
1 0 0 Qn Qn
Q 1 0 1 0 1
J
1 1 0 1 0
1 1 1 Qn Qn
JK FLIP-FLOP
 Jika kedua data input pada keadaan nol,
tidak akan terjadi perubahan pada output
meskipun diberikan sinyal clock (output
tetap)
 Jika kedua data input pada keadaan satu,
pada tiap pulsa clock data output akan
berubah dari sebelumnya (komplemen
dari data sebelumnya).